JP4901286B2 - 半導体装置及びメモリ回路システム - Google Patents

Description

この発明は、半導体装置及びメモリ回路システムに関する。例えば、フローティングゲートとコントロールゲートとを有するＭＯＳトランジスタを含む半導体メモリに関する。

近年、デジタルカメラや携帯型オーディオプレーヤの急速な普及により、大容量の不揮発性半導体メモリの需要が拡大している。そして、不揮発性半導体メモリとしてＮＡＮＤ型フラッシュメモリが広く使用されている。

このような背景のもと、大容量の情報を高速で伝達するためには、不揮発性半導体メモリを搭載した半導体チップの出力バッファの駆動力を大きくする必要がある。そして、出力バッファの構成として種々の提案がなされている（例えば特許文献１参照）。

出力バッファの駆動力が小さい場合、データの伝達速度が低下する。しかし、必要以上に駆動力を大きくすると、消費電力が増大すると共に、信号波形のオーバーシュートやリンギングによって動作が不安定になるという問題があった。
特公平７−１０５１５１号公報

この発明は、低消費電力で且つデータを高速に伝達可能な半導体装置及びメモリ回路システムを提供する。

この発明の第１の態様に係る半導体装置は、同一のパッケージ内に複数の半導体チップを備えた半導体装置であって、複数の前記半導体チップと、前記パッケージ内に設けられた前記半導体チップの数を記憶する記憶装置とを具備し、前記半導体チップの各々は、データを記憶するメモリセルを有するメモリセルアレイと、前記メモリセルアレイから読み出されたデータを前記半導体チップの外部へ出力する出力バッファと、前記記憶装置に記憶された前記半導体チップの数に応じて、前記出力バッファの駆動力を制御する制御回路とを備える。

また、この発明の第２の態様に係るメモリ回路システムは、各々がパッケージ内に半導体チップを有する複数の半導体装置と、前記半導体装置間を接続するデータバスと、前記データバスに接続された前記半導体装置の数を検出するシステム制御装置と、前記システム制御装置によって検出された前記半導体装置の数を記憶する記憶装置とを具備し、いずれかの前記半導体装置に含まれる前記半導体チップは、データを記憶するメモリセルを有するメモリセルアレイと、前記メモリセルアレイから読み出されたデータを前記半導体チップの外部へ出力する出力バッファと、前記記憶装置に記憶された前記半導体装置の数に応じて、前記出力バッファの駆動力を制御する制御回路とを備える。

本発明によれば、低消費電力で且つデータを高速に伝達可能な半導体装置及びメモリ回路システムを提供出来る。

以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

この発明の第１の実施形態に係る半導体装置について図１を用いて説明する。図１は本実施形態に係る半導体装置（半導体パッケージ装置）の断面図であり、１つの半導体装置内に４つの半導体チップがパッケージングされている例について示している。

図示するように半導体装置１は、リードフレーム２、半導体チップ３−０〜３−３、ボンディングワイヤ４−０、４−１、及び封止樹脂５を備えている。リードフレーム２は、それぞれ複数の外部リード２ａ、２ｂと、外部リード２ａ、２ｂからそれぞれ内側（互いに対向する方向）に向かって延長されるように形成された内部リード２ｃ、２ｄとを有している。内部リード２ｃ、２ｄは、互いに異なる長さを有するように形成されている。そして、例えば長い方の内部リード２ｃは、半導体チップ３−０〜３−３を搭載するためのダイリード部（チップ搭載部）として用いられる。

内部リード２ｃの一方の面上には、半導体素子形成面（ボンディングパッド形成面）を上にして半導体チップ３−０がスペーサ６によって接着されている。また半導体チップ３−０上には、半導体素子形成面を上にして更に半導体チップ３−１がスペーサ６によって接着されている。２つの半導体チップ３−０、３−１は、ボンディングパッドが近接し、且つ平面的に位置がずれた状態で積層されている。内部リード２ｃの他方の面上には、半導体素子形成面（ボンディングパッド形成面）を上にして半導体チップ３−２がスペーサ６によって接着されている。また半導体チップ３−２上には、半導体素子形成面を上にして更に半導体チップ３−３がスペーサ６によって接着されている。２つの半導体チップ３−２、３−３は、ボンディングパッドが近接し、且つ平面的に位置がずれた状態で積層されている。なお図１においてボンディングパッドの図示は省略している。

ボンディングワイヤ４−０は、半導体チップ３−０〜３−３のボンディングパッドと内部リード２ｃとを接続する。またボンディングワイヤ４−１は、半導体チップ３−０〜３−３のボンディングパッドと内部リード２ｄとを接続する。そして、上記半導体チップ３−０〜３−３、及び内部リード２ｃ、２ｄが樹脂５によって封止されて、半導体装置１が形成されている。なお、４つの半導体チップには、それぞれオプションボンディングによって異なるチップアドレスが与えられている。

図２は、図１における半導体チップ３−０のおおまかな内部構成を示すブロック図である。半導体チップ３−１〜３−３も同様の構成を有している。図示するように半導体チップ３−０はメモリセルアレイ１０、ロウデコーダ１１、カラムデコーダ１２、ページバッファ領域１３、周辺回路領域１４、チャージポンプ回路領域１５、及びパッド領域１６を備えている。図２の例であると、半導体チップ３−０は２つのメモリセルアレイ１０を備えており、メモリセルアレイ１０毎に２つのロウデコーダ１１が割り当てられている。メモリセルアレイ１０の数は２つに限らず、４つや８つ、または１つだけでも良い。ロウデコーダ１１、カラムデコーダ１２、及びページバッファ領域１３はメモリセルアレイ１０に隣接して配置されている。ページバッファ領域１３はビット線制御回路を含む。そして、半導体チップ３−０の端部に、周辺回路領域１４、チャージポンプ回路領域１５、及びパッド領域１６がまとめて配置される。周辺回路領域１４は、基板電位制御回路、ワード線電位制御回路、アドレスバッファ、データ出力バッファ、データ入力バッファ、制御回路、及びレジスタを備えている。またチャージポンプ回路領域１５は、電圧検知回路及び昇圧電位発生回路を備えている。パッド領域１６は、半導体チップ３−０の一辺に沿って設けられ、ボンディングワイヤ４−０、４−１が接続されるボンディングパッドが形成される領域である。

上記半導体チップ３−０の詳細な構成について図３を用いて説明する。図３は半導体チップ３−０のブロック図である。半導体チップ３−１〜３−３も同様の構成を有している。なお図３においてはパッド領域１６の図示を省略している。

図示するように半導体チップ３−０は、メモリセルアレイ１０、ロウデコーダ１１、カラムデコーダ１２、電圧検知回路１７、昇圧電位発生回路１８、基板電位制御回路１９、ワード線電位制御回路２０、アドレスバッファ２１、データ入力バッファ２２、ビット線制御回路２３、データ出力バッファ２４、制御回路２５、及びレジスタ２６を備えている。

メモリセルアレイ１０は、ＮＡＮＤ型のフラッシュメモリセルを有しており、データを記憶する。図４はメモリセルアレイ１０の回路図である。図示するように、メモリセルアレイは、マトリクス状に配置された複数個のＮＡＮＤセルを有している。ＮＡＮＤセルの各々は、８個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを有する積層ゲート構造を備えている。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。

同一行にあるメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬ７のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに接続されている。ワード線ＷＬ０〜ＷＬ７、及びセレクトゲート線ＳＧＳ、ＳＧＤはロウデコーダ１１に接続される。また、同一列にある選択トランジスタＳＴ１のドレインは、ビット線ＢＬ０〜ＢＬｎ（ｎは自然数）のいずれかに共通接続されている。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続され、図示せぬソース線ドライバに接続されている。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではない。ＮＡＮＤセルを選択出来るのであれば、いずれか一方のみが設けられていても良い。

図３に戻って説明を続ける。電圧検知回路１７は、外部から半導体チップ３−０に与えられる電源電圧を検知する。半導体チップ３−０には、電源電圧Ｖcc２として例えば１．８Ｖ及び３．３Ｖのいずれかが与えられる。電圧検知回路１７は、電源電圧Ｖcc２が１．８Ｖと３．３Ｖのいずれであるかを検知し、その情報を昇圧電位発生回路１８へ出力する。
昇圧電位発生回路１８は、電圧検知回路１７から与えられた情報と電源電圧Ｖcc２を基にして、ＮＡＮＤ型フラッシュメモリの動作に必要な電圧を発生する。
基板電位制御回路１９は、昇圧電位発生回路１８で発生された電圧を用いて、メモリセルアレイ１０が形成された半導体基板の電圧を制御する。
ワード線電位制御回路２０は、昇圧電位発生回路１８で発生された電圧を用いて、ワード線に与えるべき電圧を制御する。
アドレスバッファ２１は、半導体チップ３−０外部から与えられるアドレス信号を保持する。そしてアドレス信号をロウデコーダ１１及びカラムデコーダ１２へ出力する。
ロウデコーダ１１は、アドレスバッファ２１から与えられるアドレス信号によって指定されたワード線を選択し、ワード線電位制御回路２０から与えられる電圧を選択ワード線に印加する。
カラムデコーダ１２は、アドレス信号によって指定されたビット線を選択する。
データ入力バッファ２２は、外部から与えられる書き込みデータを保持する。そして書き込みデータをビット線制御回路２３へ与える。
ビット線制御回路２３は、センスアンプ及びデータラッチ回路を備えている。センスアンプはデータの読み出し時において、カラムデコーダ１２で選択されたビット線に読み出された読み出しデータを増幅する。データラッチ回路は、データの書き込み時において、カラムデコーダ１２で選択されたビット線に、データ入力バッファ２２から与えられる書き込みデータを印加する。
レジスタ２６は、半導体装置１に含まれる半導体チップの枚数情報を保持する。本実施形態の場合、半導体装置１は４枚の半導体チップ３−０〜３−３を備えているから、「４枚」という情報を保持する。この情報は、半導体装置１の製造時に予め書き込まれても良いし、専用の入力ピンを用いて製造後に書き込んでも良い。レジスタ２６に保持される情報は制御回路２５に与えられる。

制御回路２５は、レジスタ２６内の情報に従って、制御信号ＭＣを発生する。そして制御回路２５は、制御信号ＭＣによってデータ出力バッファ２４の電圧駆動力を制御する。すなわち、半導体装置１内に含まれる半導体チップ数が多ければデータ出力バッファ２４の電圧駆動力を高くし、少なければ電圧駆動力を低くする。

データ出力バッファ２４は、ビット線制御回路２３で増幅された読み出しデータを保持する。そして半導体チップ３−０の外部へ出力する。データ出力バッファ２４は、読み出しデータを要求するホストと半導体装置１とを接続するデータバスに対して、読み出しデータを出力する。データ出力バッファ２４の構成について図５を用いて説明する。図５はデータ出力バッファ２４の回路図である。

図示するようにデータ出力バッファ２４は駆動回路３０、出力ドライバ４０、及びインターフェース回路５０を備えている。駆動回路３０はインバータ３１〜３３、ＮＡＮＤゲート３４、及びＮＯＲゲート３５を備えており、制御回路２５から制御信号ＭＣが与えられ、ビット線制御回路２３から読み出しデータＩＮ１、ＩＮ２が与えられる。インバータ３１、３２はそれぞれ読み出しデータＩＮ１、ＩＮ２を反転する。インバータ３３は制御信号ＭＣを反転する。ＮＡＮＤゲート３４は制御信号ＭＣと読み出しデータＩＮ１とのＮＡＮＤ演算を行う。ＮＯＲゲート３５はインバータ３３の出力信号と読み出しデータＩＮ２とのＮＯＲ演算を行う。

出力ドライバ４０はｐチャネルＭＯＳトランジスタ４１、４２及びｎチャネルＭＯＳトランジスタ４３、４４を備えている。ＭＯＳトランジスタ４１、４２のソースは電源電圧Ｖccに接続され、ゲートにはそれぞれインバータ３１及びＮＡＮＤゲート３４の出力信号が与えられる。ＭＯＳトランジスタ４３、４４のソースは接地電位Ｖssに接続され、ゲートにはそれぞれインバータ３２及びＮＯＲゲート３５の出力信号が与えられる。そしてＭＯＳトランジスタ４１〜４４のドレインは共通接続される。

インターフェース回路５０はインバータ５１を備えている。インバータ５１は、ＭＯＳトランジスタ４１〜４４のドレインの共通接続ノードにおける信号を反転させる。そして、インバータ５１の出力信号が出力ピン（リードフレーム２の内部リード及び外部リード）を介してデータバスに与えられる。

上記構成の半導体チップ３−０における電源投入直後の動作を、制御回路２５及びデータ出力バッファ２４に着目して説明する。図６は電源投入直後の制御回路２５及びデータ出力バッファ２４の動作のフローチャートである。なお、半導体チップ３−１〜３−３の動作は半導体チップ３−０と同様であるので説明は省略する。

まず半導体装置１に電源が投入される（ステップＳ１０）。すると、半導体チップ３−０における制御回路２５が、当該半導体チップ３−０上のレジスタ２６に保持されている半導体チップ枚数情報を読み出す（ステップＳ１１）。そして制御回路２５は、読み出した情報に応じて制御信号ＭＣを発生することによって、データ出力バッファ２４の電圧駆動力を制御する（ステップＳ１２）。その結果、データ出力バッファ２４の電圧駆動力が決定する（ステップＳ１３）ステップＳ１２の処理は、半導体装置１に含まれる半導体チップの数が多いか少ないかを判断することによって行われる。例えば予め規定枚数をレジスタ２６に保持させておく。そしてステップＳ１１において半導体チップ数とともに規定枚数情報をレジスタ２６から読み出し、両者を比較する。そして、半導体チップの数が規定枚数より大きければデータ出力バッファ２４の電圧駆動力を高くし、小さければ低くする。制御されるデータ出力バッファ２４の様子について図７及び図８を用いて説明する。図７及び図８はデータ出力バッファ２４の回路図であり、特に入力信号ＩＮ１が“１”（Ｈｉｇｈレベル）であった場合について示している。

まず、規定枚数が５枚以上であった場合について図７を用いて説明する。本実施形態の例であると、半導体装置１には４枚の半導体チップ３−０〜３−３が含まれるので、制御回路２５はデータ出力バッファ２４の駆動力を低く抑えるために制御信号ＭＣを“０”（Ｌｏｗレベル）とする。すると、入力信号ＩＮ１＝“１”であるからＭＯＳトランジスタ４１がオン状態とされる。他方、制御信号ＭＣ＝“０”であるのでＮＡＮＤゲート３４の出力は“１”となり、ＭＯＳトランジスタ４２はオフ状態となる。すなわち、出力ドライバ４０の駆動力はＭＯＳトランジスタ４１のみで決定される。

次に規定枚数が４枚以下であった場合について図８を用いて説明する。本実施形態の例であると、半導体装置１には４枚の半導体チップ３−０〜３−３が含まれるので、制御回路２５はデータ出力バッファ２４の駆動力を高くするために制御信号ＭＣを“１”とする。すると、入力信号ＩＮ１＝“１”であるからＭＯＳトランジスタ４１がオン状態とされる。他方、制御信号ＭＣ＝“１”であるのでＮＡＮＤゲート３４の出力は“０”となり、ＭＯＳトランジスタ４２もオン状態となる。すなわち、出力ドライバ４０の駆動力はＭＯＳトランジスタ４１、４２で決定され、図７の場合に比べて出力ドライバ４０の駆動力は高くなる。

入力信号ＩＮ２＝“０”の場合も同様である。制御信号ＭＣ＝“０”の場合にはＮＯＲゲート３５の出力が“０”となるので、出力ドライバ４０の駆動力はＭＯＳトランジスタ４３でのみ決まる。これに対して制御信号ＭＣ＝“１”の場合にはＮＯＲゲート３５の出力が“１”となるので、出力ドライバ４０の駆動力はＭＯＳトランジスタ４３、４４によって決まる。

上記のように、この発明の第１の実施形態に係るフラッシュメモリであると、次に述べる（１）の効果を得ることが出来る。
（１）複数の半導体チップを備えた半導体装置において、消費電力を抑えつつデータを高速に伝達出来る。
本実施形態に係る半導体装置であると、複数の半導体チップを備えた半導体装置（以下マルチチップパッケージ：multi-chip packageと呼ぶことがある）において、データ出力バッファの電圧駆動力を、半導体チップの枚数に応じて制御している。よって、消費電力の増加を最小限に抑制しつつ、データを高速に伝達出来る。本効果について、以下説明する。

図９は駆動力が常時一定であるデータ出力バッファの出力信号波形である。図中において、ＣＡＳＥ１１は出力信号が“０”から“１”に変化する場合、ＣＡＳＥ１２は“１”から“０”に変化する場合を示しており、それぞれにおいて実線は半導体装置に搭載される半導体チップ数が少ない場合を示し、破線は多い場合を示している。図示するように、データ出力バッファから出力される出力信号は、データの出力を制御するクロックＣＬＫから一定時間だけ遅れて“０”から“１”、または“１”から“０”へ変化する。データが変化するタイミングは半導体チップ数によって変わらないが、信号の立ち上がり速度及び立ち下がり速度は半導体チップ数に依存する。すなわち、半導体チップ数が多い場合には、少ない場合に比べてデータの変化に時間がかかる。この原因は、データが出力されるデータバスにおける負荷容量である。例えば、１枚の半導体チップの入出力ピン容量が１０ｐＦであったとすると、半導体装置に４枚の半導体チップが搭載されていた場合、データバスに存在する負荷容量は、この半導体装置だけで４０ｐＦとなる。その結果、データ出力バッファの駆動力が不足し、データの転送に時間がかかる。

勿論、データバスの負荷容量が大きい場合に高速にデータ転送が可能なようにデータ出力バッファの駆動力を大きくする（最適化する）ことも考えられる。しかしこの場合には、半導体装置に含まれる半導体チップ数が多い場合には高速なデータ転送が可能となるが、少ない場合には駆動力が大きすぎることになる。その結果、出力信号の波形にオーバーシュートやリンギングが発生し、メモリ動作が不安定となり誤動作の原因ともなる上、消費電力が大きくなる。

しかし本実施形態に係る半導体装置１は、当該半導体装置１に搭載された半導体チップ３−０〜３−３の数を保持するレジスタ２６を有している。そして制御回路２５が、レジスタ２６に保持された情報に基づいてデータ出力バッファ２４の駆動力を制御する。すなわち、半導体装置１に多くの半導体チップが搭載されている場合にはデータ出力バッファ２４の駆動力を高くし、少ない場合には低くする。例えば図５の構成であると、半導体チップの数が少ない場合には制御信号ＭＣが“０”となり、ＭＯＳトランジスタ４１、４３でデータバスが駆動される。これに対して半導体チップの数が多い場合には、制御信号ＭＣが“１”となる。その結果、ＭＯＳトランジスタ４１、４３だけでなくＭＯＳトランジスタ４２、４４もデータバスの駆動に使用され、出力バッファの電圧駆動力を増大することが出来る。

図１０は本実施形態に係るデータ出力バッファ２４の出力信号波形である。図中において、ＣＡＳＥ１は出力信号が“０”から“１”に変化する場合、ＣＡＳＥ２は“１”から“０”に変化する場合を示しており、それぞれにおいて実線は半導体装置に搭載される半導体チップ数が少ない場合を示し、破線は多い場合を示している。本実施形態では、制御回路２５がレジスタ２６内の情報に応じてデータ出力バッファ２４の駆動力を適正に制御するため、図示するように出力波形の立ち上がり、立ち下がり速度は、半導体チップ数に依存せず、ほぼ一定に保つことが出来る。また、必要な時のみデータ出力バッファ２４の駆動力を高くすることが出来る。従って、マルチチップパッケージにおいて、搭載される半導体チップの数に依存することなく、低消費電力且つ高速なデータ転送が可能となる。

次に、この発明の第２の実施形態に係る半導体装置及びメモリ回路システムについて説明する。本実施形態は、複数の半導体装置を備えたメモリ回路システムにおいてデータ出力バッファの駆動力を制御する手法に関するものである。図１１は本実施形態に係るフラッシュメモリシステムのブロック図である。

図示するように、フラッシュメモリシステム６０はメモリコントローラ６１、４つのメモリチップ６２−０〜６２−３、及びデータバス６３を備えている。メモリコントローラ６１は、システム６０に含まれるメモリチップ６２−０〜６２−３の数を検出する。メモリチップ６２−０〜６２−３は、上記第１の実施形態で説明したＮＡＮＤ型フラッシュメモリを備えた半導体装置（半導体パッケージ装置）である。各メモリチップ６２−０〜６２−３は、データバス６３によってメモリコントローラ６１に接続されている。メモリチップ６２−０の断面構成について図１２を用いて説明する。図１２は本実施形態に係るメモリチップ６２−０の断面図である。図示するように、メモリチップ６２−０は上記第１の実施形態で説明した図１の構成において、半導体チップ３−１〜３−３を廃した構成を有している。すなわちメモリチップ６２−０は、１枚の半導体チップがパッケージングされた半導体装置１と言うことができる。なお、メモリチップ６２−１〜６２−３も同様の構成であるので説明は省略する。

上記構成のシステム６０の電源投入直後の動作を、各メモリチップ６２−０〜６２−３に含まれる半導体チップ３−０上の制御回路２５及びデータ出力バッファ２４に着目して説明する。図１３は電源投入直後のシステム６０の動作のフローチャートである。

まずシステム６０に電源電圧が投入される（ステップＳ２０）。すると、メモリコントローラ６１がシステム６０内に含まれるメモリチップ６２−０〜６２−３の数を検出する（ステップＳ２１）。本実施形態の場合は“４個”である。検出を完了したメモリコントローラ６１は、検出したメモリチップ数情報を、各メモリチップ６２−０〜６２−３内のレジスタ２６に書き込む（ステップＳ２２）。その後、各メモリチップ６２−０〜６２−３において、制御回路２５がレジスタ２６に保持されているメモリチップ数情報を読み出す（ステップＳ２３）。そして制御回路２５は、読み出した情報に応じて制御信号ＭＣを発生してデータ出力バッファ２４の電圧駆動力を制御する（ステップＳ２４）。その結果、データ出力バッファ２４の電圧駆動力が決定する（ステップＳ２５）。ステップＳ２４の処理は、システム６０に含まれるメモリチップの数が多いか少ないかによって行われる。例えば予め規定数をレジスタ２６に保持させておき、実際にシステム６０に含まれるメモリチップの数と規定数とを比較する。そして、規枚数より大きければデータ出力バッファ２４の電圧駆動力を高くし、小さければ低くする。データ出力バッファ２４の具体例な動作については、第１の実施形態で説明した図７及び図８において、半導体チップ数をメモリチップ数に置き換えれば良い。

上記のように、この発明の第１の実施形態に係るフラッシュメモリシステムであると、次の効果を得ることが出来る。
（２）複数の半導体装置を備えたメモリシステムにおいて、消費電力を抑えつつデータを高速に伝達出来る。
本実施形態に係るシステムであると、複数のメモリチップ（半導体パッケージ装置）を備えたシステムにおいて、データ出力バッファの電圧駆動力を、メモリチップ数に応じて制御している。よって、消費電力の増加を最小限に抑制しつつ、データを高速に伝達出来る。本効果について、以下説明する。

データ出力バッファの駆動力が常時一定である場合、メモリチップから出力される信号の立ち上がり速度及び立ち下がり速度は、システム内に含まれるメモリチップ数に依存する。この原因は、第１の実施形態と同様に、データが出力されるデータバスにおける負荷容量である。例えば、１枚のメモリチップの入出力ピン容量が１０ｐＦであったとすると、システムに４枚のメモリチップが搭載されていた場合、データバスに存在する負荷容量は、メモリチップだけで４０ｐＦとなる。その結果、データ出力バッファの駆動力が不足し、データの転送に時間がかかる。そのときの信号波形は、第１の実施形態で説明した図９と同様であり、メモリチップの数が少ない場合には実線、多い場合には破線のようになる。すなわち、システム内において同一のデータバスに接続されたメモリチップ数が多い場合には、少ない場合に比べてデータの変化に時間がかかる。また、予めデータ出力バッファの駆動力を大きくすると、システム内のメモリチップ数が少ない場合に駆動力が大きすぎることになる。

しかし本実施形態に係るシステム６０はメモリコントローラ６１を備え、更に同一のデータバス６３に接続されたメモリチップ６２−０〜６２−３はレジスタ２６を備えている。そして、データバス６３に接続されたメモリチップ６２−０〜６２−３の数をメモリコントローラ６１が計測し、その結果をレジスタ２６が保持する。更に制御回路２５が、レジスタ２６に保持された情報に基づいてデータ出力バッファ２４の駆動力を制御する。すなわち、データバス６３に多くのメモリチップが搭載されている場合にはデータ出力バッファ２４の駆動力を高くし、少ない場合には低くする。例えば図５の構成であると、メモリチップの数が少ない場合には制御信号ＭＣが“０”となり、ＭＯＳトランジスタ４１、４３でデータバスが駆動される。これに対してメモリチップの数が多い場合には、制御信号ＭＣが“１”となる。その結果、ＭＯＳトランジスタ４１、４３だけでなくＭＯＳトランジスタ４２、４４もデータバスの駆動に使用され、出力バッファの電圧駆動力を増大することが出来る。この場合の出力波形は図１０で説明した通りである。その結果、複数のメモリチップを備えたメモリシステムにおいて、同一のデータバスに接続されるメモリチップの数に依存することなく、低消費電力且つ高速なデータ転送が可能となる。

次に、この発明の第３の実施形態に係る半導体装置及びメモリ回路システムについて説明する。本実施形態は、上記第２の実施形態において、いずれかのメモリチップがマルチチップパッケージである場合に関する。図１４は本実施形態に係るフラッシュメモリシステムのブロック図である。

図示するように、フラッシュメモリシステム６０はメモリコントローラ６１、４つのメモリチップ６４−０〜６４−３、及びデータバス６３を備えている。メモリコントローラ６１は、第２の実施形態で説明したように、同一のデータバス６３に接続されたメモリチップ６４−０〜６４−３の数を検出する。メモリチップ６４−０〜６４−３は、上記第１、第２の実施形態で説明したＮＡＮＤ型フラッシュメモリを備えた半導体装置（半導体パッケージ装置）である。メモリチップ６４−０、６４−１は、それぞれ４枚及び８枚の半導体チップを備えたマルチチップパッケージであり、上記第１の実施形態で説明した構成を有している。メモリチップ６４−２、６４−２は、それぞれ１枚の半導体チップを備えており、その構成は第２の実施形態で説明したとおりである。各メモリチップ６４−０〜６４−３は、データバス６３によってメモリコントローラ６１に接続されている。

上記構成のメモリチップ６４−０〜６４−３において、それぞれが有する半導体チップ上のレジスタ２６は、そのメモリチップ内に含まれる半導体チップ数と、システム６０において同一データバス６３に接続されたメモリチップ数とを保持可能とされている。

上記構成のシステム６０の電源投入直後の動作を、各メモリチップ６４−０〜６４−３に含まれる半導体チップ上の制御回路２５及びデータ出力バッファ２４に着目して、図１３を用いて説明する。

まずシステム６０に電源電圧が投入される（ステップＳ２０）。すると、メモリコントローラ６１がシステム６０内に含まれるメモリチップ６４−０〜６４−３の数を検出する（ステップＳ２１）。本実施形態の場合は“４個”である。検出を完了したメモリコントローラ６１は、検出したメモリチップ数情報を、各メモリチップ６４−０〜６４−３内のレジスタ２６に書き込む（ステップＳ２２）。この様子を示しているのが図１５である。図１５はシステム６０のブロック図である。図中のレジスタ２６における“Ｘ”が当該メモリチップ内に搭載された半導体チップの数であり、“Ｙ”がシステム６０に含まれるメモリチップの数である。図示するように、メモリチップ６４−０〜６４−３に搭載された半導体チップ上のレジスタ２６には、予め半導体チップ数Ｘ＝４、８、１、１がそれぞれ書き込まれている。その状態で、メモリコントローラ６１がメモリチップ６４−０〜６４−３に搭載された半導体チップ上のレジスタ２６に、メモリチップ数Ｙ＝４をそれぞれ書き込む。例えばメモリチップ６４−０においては、メモリチップ６４−０に搭載された４枚の半導体チップのそれぞれが有するレジスタ２６に、Ｘ＝４、Ｙ＝４のデータが書き込まれる。

その後、各メモリチップ６４−０〜６４−３において、制御回路２５がレジスタ２６に保持されている半導体チップ情報Ｘ及びメモリチップ数情報Ｙを読み出す（ステップＳ２３）。そして制御回路２５は、読み出した情報に応じて制御信号ＭＣを発生してデータ出力バッファ２４の電圧駆動力を制御する（ステップＳ２４）。その結果、データ出力バッファ２４の電圧駆動力が決定する（ステップＳ２５）。ステップＳ２４の処理は、例えばメモリチップ数と半導体チップ数とのいずれかが規定数を超えているか否かにより決定しても良いし、両者の組み合わせが規定値を超えているか否かにより決定しても良いし、その方法は限定されない。ステップＳ２３の結果、制御回路２５がデータ出力バッファの駆動力を高めるべきと判断した場合には制御信号ＭＣが“１”とされ、それ以外の場合は制御信号ＭＣが“０”とされる。

上記のように、この発明の第３の実施形態によれば、上記第１、第２の実施形態で説明した（１）及び（２）の効果を併せて得られる。すなわち、各半導体チップ上の制御回路２５は、自らが搭載されたメモリチップ内の総半導体チップ数だけでなく、同一のデータバス６３に接続されたメモリチップ数も加味してデータ出力バッファの駆動力を決定する。従って、いずれの半導体チップからデータがデータバス６３上に出力される場合であっても、データ出力バッファの駆動力は最適とされ、低消費電力且つ高速なデータ転送が可能となる。

なお、第２の実施形態においても本実施形態と同様、レジスタ２６は各々のメモリチップ６２−０〜６２−３内に搭載された半導体チップ数を保持しても良い。この場合、全てのレジスタ２６においてＸ＝１となる。

以上、説明したように、この発明の第１乃至第３の実施形態に係る半導体装置及びメモリ回路システムであると、マルチチップパッケージに含まれる半導体チップ数に応じてデータ出力バッファの駆動力を制御する。また、同一のデータバスに接続された半導体装置（半導体パッケージ装置）の数に応じてもデータ出力バッファの駆動力を制御する。従って、データ出力バッファの駆動力を最適な値に設定でき、低消費電力で且つ高速なデータ転送が出来る。

なお、上記第１乃至第３の実施形態ではレジスタ２６がメモリチップ（または半導体装置１）内に含まれる場合について説明した。しかしレジスタ２６はメモリチップ外にあっても良い。図１６は上記第１乃至第３の実施形態の第１変形例に係るメモリシステムのブロック図である。図示するように、レジスタ２６はメモリチップ６２−０の外に設けられ、両者はデータバスによって接続される。半導体チップの数やメモリチップの数の情報は、半導体チップ３−０の外部から直接レジスタ２６に書き込まれる。そして、制御回路２５はレジスタ２６にアクセスして、半導体チップ数やメモリチップ数の情報を得る。このような構成であっても良いが、半導体チップ３−０やレジスタ２６の構成の簡略化という点では、レジスタ２６は半導体チップ３−０内部にあることが望ましい。

また、データ出力バッファ２４は図１７または図１８に示す構成を有していても良い。図１７及び図１８はそれぞれ、上記第１乃至第３の実施形態の第２、第３変形例に係るデータ出力バッファ２４の回路図である。まず図１７に示すように、第１の実施形態で説明した図５の構成においてＭＯＳトランジスタ４２、４４を廃しても良い。そして、ＮＡＮＤゲート３４の出力ノードがＭＯＳトランジスタ４１のゲートに接続され、ＮＯＲゲート３５の出力ノードがＭＯＳトランジスタ４３のゲートに接続される。本構成であると、制御信号ＭＣが“１”とされた際、入力信号ＩＮ１＝“１”の場合はインバータ３１及びＮＡＮＤゲート３４によってＭＯＳトランジスタ４１のゲートが駆動され、入力信号ＩＮ２＝“０”の場合はインバータ３２及びＮＯＲゲート３５によってＭＯＳトランジスタ４３のゲートが駆動される。その結果、出力ドライバ４０の駆動力が向上される。

また図１８のように、図５の構成において遅延回路３６、３７を設けても良い。遅延回路３６は、ＮＡＮＤゲート３４の出力を遅延させた後、これをＭＯＳトランジスタ４２のゲートに入力する。遅延回路３７は、ＮＯＲゲート３５の出力を遅延させた後、これをＭＯＳトランジスタ４４のゲートに入力する。本構成であると、遅延回路３６、３７によってＭＯＳトランジスタ４２、４４がオン状態となるタイミングをずらすことにより、出力信号の立ち上がり時間及び立ち下がり時間を短縮化出来る。

また、上記実施形態はデータ出力バッファ２４が２段階の駆動力（ＭＣ＝“０”の場合と“１”の場合）を有する例について説明したが、駆動力を３段階以上に設定しても良い。例えば、ｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタの数を増やし、且つ制御信号ＭＣを２ビット以上の信号とする。そして、制御信号におけるあるビットによりあるＭＯＳトランジスタを駆動し、別のビットにより別のＭＯＳトランジスタを駆動する構成を有していても良い。勿論、データ出力バッファ２４の構成は図５、図１７、及び図１８に示す構成には限定されず、制御回路２５によってその駆動力を制御出来る構成であれば良い。

また上記第２、第３の実施形態ではメモリコントローラ６１及びメモリチップを備えたシステムを例に用いて説明したが、そのような構成に限定されず、例えば図１９のような構成であっても良い。図１９は上記第１乃至第３の実施形態の第４変形例に係るフラッシュメモリシステムのブロック図である。図示するようにシステム６０は、上記第３の実施形態で説明した図１４の構成において、メモリチップ６４−３を、ＣＰＵ６５、ＤＳＰ（Digital Signal Processor）６６−０〜６６−４、及びＤＭＡ（Direct Memory Access）コントローラ６７に置き換えたものである。このように、メモリコントローラ及びメモリチップ以外の構成を含むシステムにおいても、上記第１乃至第３の実施形態は適用出来る。またＣＰＵ６５またはＤＭＡコントローラ６７がメモリコントローラ６１の機能を果たす場合であっても良い。更に図１９の構成の場合、メモリコントローラ６１はメモリチップ６４−０〜６４−２の数だけでなく、ＣＰＵ６５等、データバス６３に接続される全ての半導体装置の数を検出し、これをレジスタ２６に書き込んでも良い。制御回路２５はこの値を基にデータ出力バッファ２４を制御する。これは、メモリチップだけでなくＣＰＵ、ＤＳＰ、及びＤＭＡコントローラもデータバス６３における負荷容量となるからである。またメモリコントローラ６１はデータバス６３に接続される半導体装置の数だけでなく、メモリチップの記憶容量を検出しても良い。なぜなら、記憶容量によってもデータバス６３の負荷容量が変わるからである。

また、上記第１乃至第３の実施形態では、複数の電源電圧によって動作可能な半導体装置を例に挙げて説明した。しかし、単一の電源電圧で動作する半導体装置にも適用可能なことは言うまでもない。但し、電源電圧の値が低い場合に、上記実施形態は特に顕著な効果が得られる。

次に、上記第２、第３の実施形態の具体例について説明する。
［メモリカード］
メモリシステム６０は例えばメモリカードであっても良い。図２０はパーソナルコンピュータ、メモリカード、及びメモリカードリーダ／ライタ（reader/writer）の外観図である。図示するように、リーダ／ライタ７０にメモリカード７１が挿入される。リーダ／ライタ７０は接続ケーブル７２によってパーソナルコンピュータ７３に接続される。メモリカード７１は内部に上記実施形態で説明したフラッシュメモリシステム６０を備えている。そしてパーソナルコンピュータ７３は、リーダ／ライタ７０を介してメモリカード７１からデータを読み出し、且つデータを書き込む。

［ＵＳＢメモリ］
メモリシステム６０は例えばＵＳＢメモリであっても良い。ＵＳＢメモリは内部に上記実施形態で説明したフラッシュメモリシステム６０を含み、ＵＳＢ端子によってパーソナルコンピュータに接続される。

［ポータブル音楽プレーヤ］
メモリシステム６０は例えばポータブル音楽プレーヤであっても良い。ポータブル音楽プレーヤは、内部に上記実施形態で説明したフラッシュメモリシステム６０を備えており、音楽データを保持する。そしてポータブル音楽プレーヤは接続ケーブル等によってパーソナルコンピュータに接続される。パーソナルコンピュータは、エンコードした音楽データをポータブル音楽プレーヤに書き込む。

［ＩＣカード］
メモリシステム６０は、例えばＩＣカードであっても良い。図２１及び図２２は、ＩＣカードの外観図及び内部ブロック図である。図示するように、ＩＣカード７４はＭＣＵ７５及びプレーンターミナル７６を備えている。ＭＣＵ７５が、上記第２、第３の実施形態で説明したシステム６０に相当する。ＭＣＵ７５は、フラッシュメモリ７７と、その他の回路、例えばＲＯＭ７８、ＲＡＭ７９、及びＣＰＵ８０を備えている。これらは互いにデータバスによって接続される。ＣＰＵ８０は、例えば制御部８１及び計算部８２を備えている。そして制御部８１によって各回路ブロックの接続などが制御され、計算部８２によって信号処理等が行われる。
上記第１乃至第３の実施形態は、例えば上記のようなアプリケーションに適用することが出来る。

次に、上記実施形態で説明した半導体装置に用いられるリードフレーム２について、第１の実施形態の構成を例に挙げて、図２３乃至図２５を用いて説明する。図２３は半導体装置１の内部を表面側から透過して示す平面（上面）図であり、図２４は半導体装置１の内部を裏面側から透過して示す平面（下面）図であり、図２５は半導体装置１に搭載される半導体チップの外観（上面）図である。なお図中において半導体チップ３−０のみを図示している。

図示するようにリードフレーム２は、外部リード２ａ、２ｂ及び内部リード２ｃ、２ｄの他に吊りピン部２ｅを有している。吊りピン部２ｅは、長い方の内部リード２ｃの、最も外側に位置する内部リードに接続されている。半導体チップ３−０には、図２５に示すように、素子形成面側のチップ一辺に沿って集中してボンディングパッド７が配置されている。半導体チップ３−０、長い方の内部リード２ｃのダイリード部および吊りピン部２ｅ上に、スペーサ６を介して搭載される。スペーサ６は、例えば有機系絶縁膜および通常のマウント剤が用いられる。半導体チップ３−０は、ボンディングパッド７が他方の内部リード２ｄ、つまり半導体チップ３−０を搭載していない短い方の内部リードに近い側となる向きに配置されている。換言すれば、内部リード２ｄの先端部がボンディングパッド７と対向して配置されるとともに、内部リード２ｃが半導体チップ３−０の裏面を通過し、その先端部が、半導体チップ３−０と内部リード２ｄとの間に位置するまで延出されている。スペーサ６は、半導体チップ３−０の裏面とダイリード部との絶縁性を高めるために用いており、ウェハから半導体チップ３−０を個別に分離するスクライブ（ダイシング）工程に際して、ウェハの裏面に貼り付けられたフィルム状の絶縁性接着剤を流用できる。

そして、半導体チップ３−０を搭載していない内部リード２ｄとボンディングパッド７の一部のボンディングパッドとの間は、ボンディングワイヤ４−１により接続されている。また、半導体チップ３−０を搭載している長い方の内部リード２ｃの先端部とボンディングパッド７の一部のボンディングパッドとの間は、ボンディングワイヤ４−０により接続されている。樹脂５は、リードフレーム２の内部リード２ｃ、２ｄ及び吊りピン部２ｅ、並びに半導体チップ３−０及びボンディングワイヤ４−０、４−１を封止し、樹脂パッケージを形成している。

上記構成であると、半導体チップ３−０は、素子形成面側のチップ一辺に沿って集中してボンディングパッド７が配置されたチップレイアウト（これを片側パッドと呼ぶ）を有するので、チップサイズを小さくできる。すなわち、ＮＡＮＤ型フラッシュメモリなどの大容量のメモリチップでは、たとえば周辺回路のレイアウトの仕方で回路結線が合理化され、面積が変わる。この点、片側パッド構成の場合、パッドと周辺回路との間の配線の引き回しが合理化されるので、その分だけチップ面積が小さくなる。勿論、上記実施形態は片側パッドではない構成にも適用できることは言うまでもない。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

この発明の第１の実施形態に係る半導体装置の断面図。 この発明の第１の実施形態に係る半導体装置の備える半導体チップのブロック図。 この発明の第１の実施形態に係る半導体装置の備える半導体チップのブロック図。 この発明の第１の実施形態に係る半導体装置の備える半導体チップにおけるメモリセルアレイの回路図。 この発明の第１の実施形態に係る半導体装置の備える半導体チップにおけるデータ出力バッファの回路図。 この発明の第１の実施形態に係る半導体装置の電源投入時における処理を示すフローチャート。 この発明の第１の実施形態に係る半導体装置の備える半導体チップにおけるデータ出力バッファの回路図であり、半導体チップ数が少ない場合について示す図。 この発明の第１の実施形態に係る半導体装置の備える半導体チップにおけるデータ出力バッファの回路図であり、半導体チップ数が多い場合について示す図。 半導体装置の出力信号を示すタイミングチャート。 この発明の第１の実施形態に係る半導体装置の出力信号を示すタイミングチャート。 この発明の第２の実施形態に係るフラッシュメモリシステムのブロック図。 この発明の第２の実施形態に係る半導体装置の断面図。 この発明の第２の実施形態に係る半導体装置の電源投入時における処理を示すフローチャート。 この発明の第３の実施形態に係るフラッシュメモリシステムのブロック図。 この発明の第３の実施形態に係るフラッシュメモリシステムのブロック図であり、電源投入直後の様子を示す図。 この発明の第１乃至第３の実施形態の第１変形例に係るフラッシュメモリシステムのブロック図。 この発明の第１乃至第３の実施形態の第２変形例に係る半導体装置の備えるデータ出力バッファの回路図。 この発明の第１乃至第３の実施形態の第３変形例に係る半導体装置の備えるデータ出力バッファの回路図。 この発明の第１乃至第３の実施形態の第４変形例に係るフラッシュメモリシステムのブロック図。 この発明の第１乃至第３の実施形態に係る半導体装置を搭載したメモリカードの外観図。 この発明の第１乃至第３の実施形態に係る半導体装置を搭載したメモリカードの外観図。 この発明の第１乃至第３の実施形態に係る半導体装置を搭載したメモリカードのブロック図。 この発明の第１乃至第３の実施形態に係る半導体装置の内部を透過して示す上面図。 この発明の第１乃至第３の実施形態に係る半導体装置の内部を透過して示す下面図。 この発明の第１乃至第３の実施形態に係る半導体装置の上面図。

符号の説明

１…半導体装置、２…リードフレーム、２ａ、２ｂ…外部リード、２ｃ、２ｄ…内部リード、３−０〜３−３…半導体チップ、４−０、４−１…ボンディングワイヤ、５…封止樹脂、６…スペーサ、１０…メモリセルアレイ、１１…ロウデコーダ、１２…カラムデコーダ、１３…ページバッファ領域、１４…周辺回路領域、１５…チャージポンプ回路領域、１６…パッド領域、１７…電圧検知回路、１８…昇圧電位発生回路、１９…基板電位制御回路、２０…ワード線電位制御回路、２１…アドレスバッファ、２２…データ入力バッファ、２３…ビット線制御回路、２４…データ出力バッファ２４、２５…制御回路、２６…レジスタ、３０…駆動回路、３１〜３３、５１…インバータ、３４…ＮＡＮＤゲート、３５…ＮＯＲゲート、３６、３７…遅延回路、４０…出力ドライバ、４１〜４４…ＭＯＳトランジスタ、５０…インターフェース回路、６０…メモリシステム、６１…メモリコントローラ、６２−０〜６２−３、６４−０〜６４−３…メモリチップ、６３…データバス、６５…ＣＰＵ、６６−０〜６６−４…ＤＳＰ、６７…ＤＭＡコントローラ、７０…カードリーダ／ライタ、７１…メモリカード、７２…接続ケーブル

Claims (5)

1. 同一のパッケージ内に複数の半導体チップを備えた半導体装置であって、
   複数の前記半導体チップと、
   前記パッケージ内に設けられた前記半導体チップの数を記憶する記憶装置と
   を具備し、前記半導体チップの各々は、データを記憶するメモリセルを有するメモリセルアレイと、
   前記メモリセルアレイから読み出されたデータを前記半導体チップの外部へ出力する出力バッファと、
   前記記憶装置に記憶された前記半導体チップの数に応じて、前記出力バッファの駆動力を制御する制御回路と
   を備えることを特徴とする半導体装置。
2. 前記半導体チップは電源電圧として、第１電源電圧と、該第１電源電圧よりも低電圧の第２電源電圧とが使用可能に構成され、
   前記電源電圧が前記第１、第２電源電圧のいずれであるかを検知する電源検知回路を更に備える
   ことを特徴とする請求項１記載の半導体装置。
3. 各々がパッケージ内に半導体チップを有する複数の半導体装置と、
   前記半導体装置間を接続するデータバスと、
   前記データバスに接続された前記半導体装置の数を検出するシステム制御装置と、
   前記システム制御装置によって検出された前記半導体装置の数を記憶する記憶装置と
   を具備し、いずれかの前記半導体装置に含まれる前記半導体チップは、データを記憶するメモリセルを有するメモリセルアレイと、
   前記メモリセルアレイから読み出されたデータを前記半導体チップの外部へ出力する出力バッファと、
   前記記憶装置に記憶された前記半導体装置の数に応じて、前記出力バッファの駆動力を制御する制御回路と
   を備えることを特徴とするメモリ回路システム。
4. 前記記憶装置は、各々の前記半導体装置内に設けられる
   ことを特徴とする請求項３記載のメモリ回路システム。
5. いずれかの前記半導体装置は、各々が前記メモリセルアレイ、前記出力バッファ、及び前記制御回路を有する複数の前記半導体チップを備え、
   前記記憶装置は、該記憶装置が設けられる前記半導体装置に含まれる前記半導体チップの数を更に記憶し、
   前記制御回路は、前記記憶装置に記憶された前記半導体チップの数及び前記半導体装置の数に応じて、前記出力バッファの駆動力を制御する
   ことを特徴とする請求項４記載のメモリ回路システム。

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