JP2002300023A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 動作安定性を確保しつつ、電流駆動能力を容
易に調整することが可能な出力バッファを備える半導体
集積回路装置を提供する。 【解決手段】 出力バッファ５０は、電源電圧Ｖｃｃと
出力ノードとの間に並列に接続される電流駆動ユニット
Ｑ１ａ〜Ｑ３ａと、接地電圧Ｖｓｓと出力ノードとの間
に並列に接続される電流駆動ユニットＱ１ｂ〜Ｑ３ｂ
と、それぞれの電流駆動ユニットを動作状態／非動作状
態のいずれかに不揮発的に設定するための動作選択回路
８０と、電流駆動ユニットＱ１ａ〜Ｑ３ａに対応してそ
れぞれ配置され、各々が同様の第１の伝播時間で出力デ
ータＤｒのレベルを伝達するための第１の信号伝達回路
と、電流駆動ユニットＱ１ｂ〜Ｑ３ｂに対応してそれぞ
れ配置され、各々が同様の第２の伝播時間で出力データ
Ｄｒのレベを伝達するための第２の信号伝達回路とを含
む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、より特定的には、データ出力を実行するた
めの出力バッファを有する半導体集積回路装置に関す
る。

【０００２】

【従来の技術】さまざまな電子機器に適用される半導体
集積回路装置は、指示に応じた動作を実行して、その結
果得られたデータ信号を出力する。この場合において、
半導体集積回路装置から出力されるデータ信号は、この
データ信号を受ける後段の回路等による出力負荷を考慮
して、出力バッファを用いて駆動される。

【０００３】図１６は、出力バッファを備える従来の半
導体集積回路装置１の構成を示す概略ブロック図であ
る。

【０００４】図１６を参照して、半導体集積回路装置１
は、内部回路２と、出力バッファ３および４とを備え
る。半導体集積回路装置は、動作指示に応答した内部回
路２からの出力データＤｒに基づいて、出力ノード５お
よび６のそれぞれからデータ信号Ｄ１およびＤ２を出力
する。

【０００５】データ信号Ｄ１およびＤ２の供給先は異な
るので、出力ノード５および６のそれぞれにおける出力
負荷ＬＤ１およびＬＤ２も異なったものとなる。出力負
荷ＬＤ１およびＬＤ２は、データ信号Ｄ１およびＤ２の
供給先となる後段の回路との間における配線容量や、当
該後段の回路における入力容量等に相当する。

【０００６】内部回路２は、動作指示に応答した出力デ
ータＤｒのレベルを示すための、データレベル制御信号
ＤｈおよびＤｌを生成する。データレベル制御信号Ｄｈ
は、出力データＤｒがハイレベル（以下、単にＨレベル
と称する）である場合に、ローレベル（以下、単にＬレ
ベルと称する）に活性化される。これに対して、データ
レベル制御信号Ｄｌは、出力データＤｒがＬレベルであ
る場合に、Ｈレベルに活性化される。

【０００７】出力バッファ３および４は、内部回路２か
ら出力されたデータレベル制御信号ＤｈおよびＤｌに応
じて、データ信号Ｄ１およびＤ２を出力ノード５および
６にそれぞれ駆動する。

【０００８】出力バッファ３は、Ｐチャネルトランジス
タ７ａと、Ｎチャネルトランジスタ７ｂとを含む。Ｐチ
ャネルトランジスタ７ａは、データレベル制御信号Ｄｈ
の活性化（Ｌレベル）に応答してオンして、出力ノード
５と電源電圧Ｖｃｃとの間に電流経路を形成する。Ｎチ
ャネルトランジスタ７ｂは、データレベル制御信号Ｄｌ
の活性化（Ｈレベル）に応答してオンして、出力ノード
５と接地電圧Ｖｓｓとの間に電流経路を形成する。

【０００９】出力バッファ４も、出力バッファ３と同様
の構成を有し、Ｎチャネルトランジスタ８ａおよびＰチ
ャネルトランジス８ｂを有する。Ｐチャネルトランジス
タ８ａは、データレベル制御信号Ｄｈの活性化（Ｌレベ
ル）に応答してオンして、出力ノード６と電源電圧Ｖｃ
ｃとの間に電流経路を形成する。Ｎチャネルトランジス
タ８ｂは、データレベル制御信号Ｄｌの活性化（Ｈレベ
ル）に応答してオンして、出力ノード６と接地電圧Ｖｓ
ｓとの間に電流経路を形成する。

【００１０】出力バッファ３および４の各々において、
出力データＤｒのレベルに応じた電圧と、出力ノード５
もしくは６との間でそれぞれ形成される電流経路の電流
量、すなわち出力バッファの電流駆動能力は、各出力バ
ッファを構成するトランジスタのトランジスタサイズに
対応する。

【００１１】図１７は、出力バッファの電流駆動能力と
データ信号の電圧変化の関係を示す概念図である。

【００１２】図１７においては、一例として、出力バッ
ファ３からＨレベルのデータ信号Ｄ１を出力する場合に
おける、出力ノード５の電圧変化を示している。

【００１３】図１７（ａ）には、出力バッファの電流駆
動能力が、出力負荷に対して小さい場合の波形が示され
る。図１７（ａ）を参照して、時刻ｔａにおいて、デー
タ信号Ｄ１をＨレベルに設定するために、データレベル
制御信号ＤｈがＬレベルに活性化される。これに応答し
て、出力バッファ３中のＰチャネルトランジスタ７ａ
は、そのトランジスタサイズに応じた電流駆動能力で、
電源電圧Ｖｃｃと出力ノード５との間に電流経路を形成
する。

【００１４】しかし、Ｐチャネルトランジスタ７ａのト
ランジスタサイズが小さく、出力バッファの電流駆動能
力が、出力負荷ＬＤ１に対して小さい場合においては、
出力ノード５における電圧上昇は緩やかなものとなり、
時刻ｔｂにおいて出力ノード５の電圧がＨレベルデータ
に対応する所定電圧Ｖｒを超えるまでの所要時間Δｔ１
は比較的長くなってしまう。

【００１５】このように、出力バッファの電流駆動能力
が過小であると、出力ノード５の電圧変化を迅速に行な
えず、データ出力が低速化してアクセスタイム等のスペ
ックを満たすことができなくなるおそれがある。

【００１６】一方、図１７（ｂ）には、出力バッファの
電流駆動能力が、出力負荷に対して過大である場合の波
形が示される。図１７（ｂ）を参照して、時刻ｔａにお
いて、データレベル制御信号ＤｈがＬレベルに活性化さ
れる。これに応答して、出力バッファ３中のＰチャネル
トランジスタ７ｂは、そのトランジスタサイズに応じた
電流駆動能力で、接地電圧Ｖｓｓと出力ノード５との間
に電流経路を形成する。

【００１７】しかし、Ｐチャネルトランジスタ７ｂのト
ランジスタサイズが大きく、出力バッファの電流駆動能
力が、出力負荷ＬＤ１に対して過大である場合において
は、出力ノード５における電圧上昇は急激なものとなっ
てしまう。したがって、時刻ｔｃにおいて出力ノード５
にが所定電圧Ｖｒを超えるまでの所要時間Δｔ２は短縮
されて、データ出力を高速化できる一方で、オーバーシ
ュートやアンダーシュートを伴う急激な電圧変化が、ノ
イズとして後段の回路の動作に悪影響を及ぼすおそれが
生じる。

【００１８】したがって、各出力バッファの電流駆動能
力は、図１７（ａ）および図１７（ｂ）に示すような挙
動が発生しないように、対応する出力負荷に応じて適切
な値に設計することが必要である。

【００１９】再び図１６を参照して、従来の半導体集積
回路装置１においては、出力バッファ３および４の電流
駆動能力を変更するには、設計変更およびデバイス製造
時におけるマスク改定で対応する必要がある、出力バッ
ファを構成するトランジスタ７ａ、７ｂ、８ａおよび８
ｂのトランジスタサイズの変更が必要となる。このた
め、出力バッファの電流駆動能力の調整に多大な費用と
時間を要してしまう。

【００２０】

【発明が解決しようとする課題】一方、このような問題
点を解決して、出力バッファの電流駆動能力を容易に調
整可能するために、特開平７−３８４０８号公報（以
下、文献１とも称する）の図２および図３には、並列に
接続された複数のトランジスタを用いた出力バッファの
構成が開示されている。

【００２１】文献１の図２に示される出力バッファは、
出力端子に電流を供給するための、互いに並列に配置さ
れる複数のトランジスタと、これらのトランジスタのゲ
ートと入力端子との間にそれぞれ接続された複数のヒュ
ーズ部とを備える。このような構成とすることにより、
ヒューズ部の切断によって、作動するトランジスタの個
数を調整して出力バッファの駆動電流量を調整すること
ができる。

【００２２】しかしながら、文献１の図２に示される出
力バッファの構成においては、ヒューズ部の配置個所が
問題となる。すなわち、ヒューズ部を出力バッファを構
成するトランジスタ素子と近接した領域に配置すれば、
レイアウト設計上の制約が大きくなる。さらに、ヒュー
ズ部を確実に切断するためにブロー入力のレベルを上げ
ると、出力バッファの回路部分に悪影響が生じるおそれ
もある。

【００２３】一方、ヒューズ部を特定の領域に集中配置
して、確実なヒューズ部の切断と他の回路部分に対する
悪影響の排除との両立を図る構成とすれば、出力バッフ
ァにおける動作所要時間が増大してしまう。出力バッフ
ァを構成するトランジスタのゲートに対する信号伝播
は、ヒューズ部を通過して実行されるからである。

【００２４】また、文献１の図３に示される出力バッフ
ァは、出力端子に電流を供給するための、互いに並列に
配置される複数のトランジスタと、これらのトランジス
タのそれぞれと直列に接続されたヒューズ部とを備え
る。しかしながら、このような構成としても、ヒューズ
素子の配置個所について同様の問題が生じるとともに、
ヒューズ部の切断状態が、出力端子に供給される電流量
の変動要因となり、安定的な動作を阻害するおそれがあ
る。

【００２５】また、特開平８−１２５５１９号公報（以
下、文献２とも称する）の図２には、ヒューズを含む制
御回路によって出力バッファの電流駆動能力を調整する
半導体装置の構成が開示されている。

【００２６】文献２の図２に示される半導体装置におい
ては、出力バッファ回路と並列に、複数の出力電流調整
ユニットが配置される。各出力電流調整ユニットは、対
応する制御回路に含まれるヒューズを切断することによ
って動作状態に設定される。

【００２７】しかしながら、文献２に示される半導体装
置において、ＩＣ回路部からの出力データは、出力バッ
ファ回路を構成するトランジスタのゲートへは１段のイ
ンバータを介して伝達されるのに対し、出力電流調整ユ
ニットを構成するトランジスタのゲートへはＮＡＮＤゲ
ートを介して伝達される。この結果、出力電流調整ユニ
ットおよび出力バッファ回路を構成するトランジスタの
ゲートに対するＩＣ回路部からのデータ伝播時間は、そ
れぞれ異なってしまう。

【００２８】したがって、このような半導体装置におい
ては、出力バッファ回路および出力電流調整ユニットの
それぞれによって、出力端子との間で電流経路が形成さ
れるタイミングが異なるので、出力端子におけるデータ
出力タイミングの調整が困難化して、動作の不安定化を
招くおそれがある。

【００２９】また、最近では、複数のチップを同一のパ
ッケージに内蔵させて、これらの組合せで新たな機能を
発揮する半導体集積回路装置の開発が進んでいる。

【００３０】たとえば、ダイナミックランダムアクセス
メモリ（ＤＲＡＭ）２チップを１つのパッケージ内に収
めて、容量を倍にした半導体集積回路装置や、２チップ
ないしは４チップを１つのパッケージに搭載してバス幅
を拡大した半導体集積回路装置、スタティックランダム
アクセスメモリ（ＳＲＡＭ）とフラッシュメモリとを１
つのパッケージに積層実装することによって、ＳＲＡＭ
へのアクセスによってフラッシュメモリを駆動可能とし
た半導体集積回路装置などがその例として挙げられる。
特に、複数のチップを積層させたものは、マルチ・チッ
プ・パッケージ（ＭＣＰ）とも称されている。

【００３１】このようなＭＣＰの半導体集積回路装置に
おいては、出力されたデータ信号によるノイズが他のチ
ップに搭載された回路に及ぼす影響が大きくなる。した
がって、出力バッファの電流駆動能力に代表される回路
の動作条件の調整を十分に行ない、かつ実動作時におい
て調整された動作条件を効率的に設定する必要がある。

【００３２】この発明は、このような問題点を解決する
ためになされたものであって、この発明の目的は、動作
安定性を確保しつつ、電流駆動能力を容易に調整するこ
とが可能な出力バッファを備える半導体集積回路装置の
構成を提供することである。

【００３３】この発明の他の目的は、複数のチップを備
えたマルチチップパッケージ構成の半導体集積回路装置
において、回路の動作条件を効率的に設定することであ
る。

【００３４】

【課題を解決するための手段】請求項１記載の半導体集
積回路装置は、第１および第２のレベルを有するデータ
を出力する半導体集積回路装置であって、データを出力
する内部回路と、内部回路から内部ノードに読出された
データを出力ノードに出力するための出力バッファとを
備える。出力バッファは、各々が、第１のレベルに対応
する電圧と出力ノードとの間に互いに並列に結合され
て、制御ノードを有する複数の第１電流駆動部を含み、
各第１電流駆動部は、対応する制御ノードの電圧に応じ
て、第１のレベルに対応する電圧と出力ノードとの間に
電流経路を形成する。出力バッファは、各々が、第２の
レベルに対応する電圧と出力ノードとの間に互いに並列
に結合されて、制御ノードを有する複数の第２電流駆動
部をさらに含み、各第２電流駆動部は、対応する制御ノ
ードの電圧に応じて、第２のレベルに対応する電圧と出
力ノードとの間に電流経路を形成する。出力バッファ
は、複数の第１および第２電流駆動部に対応してそれぞ
れ設けられ、各々が、複数の第１および第２電流駆動部
のうちの対応する１つを、少なくともウェハ製造プロセ
スの完了後において、動作状態および非動作状態の一方
に不揮発的に設定するための複数の動作選択部と、複数
の第１電流駆動部にそれぞれ対応して設けられ、各々
が、対応する第１電流駆動部が動作状態である場合にお
いて、読出されたデータのレベルを内部ノードから対応
する第１電流駆動部の制御ノードへ、第１の伝播時間で
伝達するための複数の第１信号伝達部と、複数の第２電
流駆動部にそれぞれ対応して設けられ、各々が、対応す
る第２電流駆動部が動作状態である場合において、読出
されたデータのレベルを内部ノードから対応する第２電
流駆動部の制御ノードへ、第２の伝播時間で伝達するた
めの複数の第２信号伝達部とをさらに含む。

【００３５】請求項２記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置であって、複数の第１
および第２の電流駆動部は、同数ずつ配置され、複数の
第１および第２電流駆動部のうちの１つずつは、出力バ
ッファユニットを構成し、複数の動作選択部のうちの同
一の出力バッファユニットに対応する１つずつは共通化
して配置される。

【００３６】請求項３記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置であって、第１信号伝
達部の各々は、複数の第１電流駆動部のうちの対応する
１つが、対応する動作選択回路によって非動作状態に設
定されている場合には、対応する１つの第１電流駆動部
において電流経路が非形成とされるように、対応する制
御ノードの電圧を設定し、第２信号伝達部の各々は、複
数の第２電流駆動部のうちの対応する１つが、対応する
動作選択回路によって非動作状態に設定されている場合
には、対応する１つの第２電流駆動部において電流経路
が非形成とされるように、対応する制御ノードの電圧を
設定する。

【００３７】請求項４記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置であって、各動作選択
回路は、外部からのプログラム入力に応じて、第１の状
態から第２の状態に不揮発的に遷移するプログラム部を
有し、各動作選択回路は、複数の第１および第２電流駆
動部のうちの対応する１つを動作状態および非動作状態
のいずれかに設定するための選択信号を、プログラム部
の状態に応じて生成し、各第１信号伝達部は、複数の動
作選択回路のうちの対応する１つからの選択信号および
読出されたデータのレベルに応じて、対応する第１電流
駆動部の制御ノードの電圧を設定する第１の論理回路を
有し、各第２信号伝達部は、複数の動作選択回路のうち
の対応する１つからの選択信号および読出されたデータ
のレベルに応じて、対応する第２電流駆動部の制御ノー
ドの電圧を設定する第２の論理回路を有する。

【００３８】請求項５記載の半導体集積回路装置は、請
求項４記載の半導体集積回路装置であって、各動作選択
回路は、テストモード時において、プログラム部の状態
にかかわらず、外部から入力されるテストデータに基づ
いて選択信号のレベルを設定するためのテスト選択回路
をさらに有する。

【００３９】請求項６記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置であって、各動作選択
回路は、複数の電圧のうちの１つと電気的に結合される
パッドを有し、各動作選択回路は、複数の第１および第
２電流駆動部のうちの対応する１つを動作状態および非
動作状態のいずれかに設定するための選択信号を、パッ
ドの電圧に応じて生成し、各第１信号伝達部は、複数の
動作選択回路のうちの対応する１つからの選択信号およ
び読出されたデータのレベルに応じて、対応する第１電
流駆動部の制御ノードの電圧を設定する第１の論理回路
を有し、各第２信号伝達部は、複数の動作選択回路のう
ちの対応する１つからの選択信号および読出されたデー
タのレベルに応じて、対応する第２電流駆動部の制御ノ
ードの電圧を設定する第２の論理回路を有する。

【００４０】請求項７記載の半導体集積回路装置は、請
求項６記載の半導体集積回路装置であって、複数の電圧
のうちの１つとパッドとは、ワイヤボンディングによっ
て結合される。

【００４１】請求項８記載の半導体集積回路装置は、請
求項６記載の半導体集積回路装置であって、各動作選択
回路は、テストモード時において、パッドの電圧にかか
わらず、外部から入力されるテストデータに基づいて選
択信号のレベルを設定するためのテスト選択回路をさら
に有する。

【００４２】請求項９記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置であって、少なくとも
記憶データの読出が可能な不揮発性メモリ回路をさらに
備える。各動作選択回路は、第１および第２の電流駆動
部のうちの対応する１つを動作状態および非動作状態の
いずれかに設定するための選択信号を、メモリ回路から
の読出データに応じて生成する。各第１信号伝達部は、
複数の動作選択回路のうちの対応する１つからの選択信
号および読出されたデータのレベルに応じて、対応する
第１電流駆動部の制御ノードの電圧を設定する第１の論
理回路を有する。各第２信号伝達部は、複数の動作選択
回路のうちの対応する１つからの選択信号および読出さ
れたデータのレベルに応じて、対応する第２電流駆動部
の制御ノードの電圧を設定する第２の論理回路を有す
る。

【００４３】請求項１０記載の半導体集積回路装置は、
請求項９記載の半導体集積回路装置であって、各動作選
択回路は、テストモード時において、メモリ回路から読
出された記憶データにかかわらず、外部から入力される
テストデータに基づいて選択信号のレベルを設定するた
めのテスト選択回路をさらに有する。

【００４４】請求項１１記載の半導体集積回路装置は、
請求項９記載の半導体集積回路装置であって、メモリ回
路において、記憶データは書換可能である。

【００４５】請求項１２記載の半導体集積回路装置は、
同一パッケージ内に封入された複数のチップを備える半
導体集積回路装置であって、複数のチップのうちの１つ
に形成される内部回路と、複数のチップのうちの他の１
つのチップに形成される、少なくとも記憶データの読出
が可能なメモリ回路と、内部回路およびメモリ回路の間
を電気的に結合するための結合部とを備える。内部回路
は、メモリ回路から読出された記憶データに基づいて設
定される動作条件に従って動作する。

【００４６】請求項１３記載の半導体集積回路装置は、
請求項１２記載の半導体集積回路装置であって、内部回
路と同一チップに形成されて、データを出力ノードに出
力するための出力バッファをさらに備える。内部回路
は、第１および第２のレベルを有するデータを出力す
る。出力バッファは、第１のレベルに対応する電圧およ
び第２のレベルに対応する電圧のうちのデータのレベル
に応じた一方と出力ノードとの間に電流経路を形成し、
動作条件は、電流経路の電流量を設定する。

【００４７】請求項１４記載の半導体集積回路装置は、
請求項１３記載の半導体集積回路装置であって、出力バ
ッファは、各々が、第１のレベルに対応する電圧と出力
ノードとの間に互いに並列に結合されて、動作状態にお
いて、読出されたデータが第１のレベルである場合に、
第１のレベルに対応する電圧と出力ノードとの間に電流
経路を形成するための複数の第１電流駆動部と、各々
が、第２のレベルに対応する電圧と出力ノードとの間に
互いに並列に結合されて、動作状態において、読出され
たデータが第２のレベルである場合に、第２のレベルに
対応する電圧と出力ノードとの間に電流経路を形成する
ための複数の第２電流駆動部と、複数の第１および第２
電流駆動部に対応してそれぞれ設けられ、各々が、複数
の第１および第２電流駆動部のうちの対応する１つを、
第２のメモリ部から読出された記憶データに基づいて、
動作状態および非動作状態の一方に設定するための複数
の動作選択部とを含む。

【００４８】請求項１５記載の半導体集積回路装置は、
請求項１２、１３または１４記載の半導体集積回路装置
であって、メモリ回路は、記憶データの書換が可能な不
揮発性メモリである。

【００４９】

【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳細に説明する。なお、図中
における同一符号は同一または相当部分を示すものとす
る。

【００５０】［実施の形態１］図１は、本発明の実施の
形態１に従う半導体集積回路装置１０の全体構成を示す
概略ブロック図である。

【００５１】図１を参照して、半導体集積回路装置１０
は、内部回路２０と、出力バッファ５０とを備える。内
部回路２０は、動作指示を示すための制御信号およびデ
ータに基づいて、内部ノードＮｒに出力データＤｒを出
力する。出力データＤｒは、デジタルデータでありＨレ
ベルおよびＬレベルのいずれか一方に設定される。

【００５２】出力バッファ５０は、内部回路２０からの
出力データＤｒに応じて、出力ノードＮｏにデータ信号
Ｄｏｕｔを生成する。出力バッファ５０の電流駆動能力
は、、製造プロセスの後工程において、少なくともウェ
ハ製造プロセスの完了後において、外部からのプログラ
ム入力に応じて不揮発的に設定される。出力ノードＮｏ
には、出力負荷１２が存在する。したがって、出力バッ
ファ５０の電流駆動能力を、出力負荷１２に応じて適切
に設定する必要がある。

【００５３】図２は、図１に示される出力バッファ５０
の構成を示す回路図である。図２を参照して、内部回路
２０は、出力データＤｒのレベルを示すためのデータレ
ベル制御信号ＤｒｈおよびＤｒｌを、内部ノードＮｒに
出力する。データレベル制御信号ＤｒｈおよびＤｒｌ
は、出力データＤｒがＨレベルおよびＬレベルである場
合にそれぞれ対応して、Ｈレベルに活性化される。

【００５４】出力バッファ５０は、データ信号Ｄｏｕｔ
のＨレベルに相当する電源電圧Ｖｃｃと出力ノードＮｏ
との間に互いに並列に接続される電流駆動ユニットＱ１
ａ、Ｑ２ａおよびＱ３ａを含む。電流駆動ユニットＱ１
ａ〜Ｑ３ａは、ノードＮ１ａ〜Ｎ３ａの電圧にそれぞれ
応じて、電源電圧Ｖｃｃと出力ノードＮｏとの間に電流
経路を形成する。電流駆動ユニットＱ１ａ〜Ｑ３ａの各
々は、たとえばＰチャネル型の電界効果トランジスタで
構成される。したがって、以下においては、電流駆動ユ
ニットＱ１ａ〜Ｑ３ａのそれぞれを、単にＰチャネルト
ランジスタＱ１ａ〜Ｑ３ａとも称する。

【００５５】出力バッファ５０は、さらに、データ信号
ＤｏｕｔのＬレベルに相当する接地電圧Ｖｓｓと出力ノ
ードＮｏとの間に互いに並列に接続される電流駆動ユニ
ットＱ１ｂ、Ｑ２ｂおよびＱ３ｂを含む。電流駆動ユニ
ットＱ１ｂ〜Ｑ３ｂは、ノードＮ１ｂ〜Ｎ３ｂの電圧に
それぞれ応じて、接地電圧Ｖｓｓと出力ノードＮｏとの
間に電流経路を形成する。電流駆動ユニットＱ１ｂ〜Ｑ
３ｂの各々は、たとえばＮチャネル型の電界効果トラン
ジスタで構成される。したがって、以下においては、電
流駆動ユニットＱ１ｂ〜Ｑ３ｂのそれぞれを、単にＮチ
ャネルトランジスタＱ１ｂ〜Ｑ３ｂとも称する。また、
ＰチャネルトランジスタＱ１ａ〜Ｑ３ａおよびＮチャネ
ルトランジスタＱ１ｂ〜Ｑ３ｂを総称して、単にトラン
ジスタＱ１ａ〜Ｑ３ａ，Ｑ１ｂ〜Ｑ３ｂとも称する。

【００５６】なお、本発明の実施の形態においては、並
列に配置される電流駆動ユニットの個数、すなわちＰチ
ャネルトランジスタおよびＮチャネルトランジスタの個
数を３個ずつとする構成を例示しているが、本願発明の
適用はこのような構成に限定されるものではなく、電流
駆動ユニットの配置数は、任意に定めることが可能であ
る。

【００５７】また、Ｐチャネルトランジスタの各々を共
通の電源電圧Ｖｃｃと結合させる必要はなく、レベルの
異なる複数の電源電圧をＰチャネルトランジスタのそれ
ぞれと結合させる構成とすることも可能である。これに
より、出力バッファの電流駆動能力の調整の自由度を高
めることができる。また、１チップで動作電源電圧が異
なる複数製品に対応する場合の切替えにも対応して使用
できる。

【００５８】出力バッファ５０は、さらに、トランジス
タＱ１ａ〜Ｑ３ａ，Ｑ１ｂ〜Ｑ３ｂにそれぞれ対応して
設けられる、動作選択回路６０−１ａ〜６０−３ａ，６
０−１ｂ〜６０−３ｂを含む。

【００５９】図３は、動作選択回路の構成を示す回路図
である。図２に示された動作選択回路の各々の構成は同
一であるので、図３においては、これらの動作選択回路
６０−１ａ〜６０−３ａ，６０−１ｂ〜６０−３ｂを動
作選択回路６０と総称して、その構成について説明す
る。

【００６０】図３を参照して、動作選択回路６０は、電
源電圧ＶｃｃとノードＮ５の間に直列に接続されるＰチ
ャネルトランジスタ６１およびプログラム部６２と、ノ
ードＮ５と接地電圧Ｖｓｓとの間に並列に接続されるＮ
チャネルトランジスタ６３および６４と、ノードＮ５の
電圧レベルを反転して出力するインバータ６５と、イン
バータ６５の出力をさらに反転して選択信号ＳＬを生成
するインバータ６６とを有する。

【００６１】Ｐチャネルトランジスタ６１のゲートは接
地電圧Ｖｓｓと結合される。Ｎチャネルトランジスタ６
３のゲートは電源電圧Ｖｃｃと結合される。Ｎチャネル
トランジスタ６４のゲートは、インバータ６５の出力と
結合される。したがって、インバータ６５の出力がＨレ
ベルである場合には、Ｎチャネルトランジスタ６４およ
びインバータ６５によって、ノードＮ５におけるＬレベ
ル電圧（接地電圧Ｖｓｓ）、すなわち選択信号ＳＬのＬ
レベルが保持されることになる。

【００６２】プログラム部６２は、プログラム入力の有
／無に応じて、不揮発的に導通状態もしくは非導通状態
のいずれか一方に設定される。たとえば、プログラム部
６２をヒューズ素子で構成すれば、プログラム入力すな
わちレーザーブロー入力が与えられないには、プログラ
ム部６２は導通状態であり、プログラムが与えられた場
合には、それ以降において、プログラム部６２は不揮発
的に非導通状態に設定される。

【００６３】Ｐチャネルトランジスタ６１の電流駆動能
力は、Ｎチャネルトランジスタ６３の電流駆動能力より
も大きく設計される。したがって、プログラム部６２が
導通状態である場合においては、ノードＮ５の電圧、す
なわち選択信号ＳＬのレベルは、Ｈレベル（電源電圧Ｖ
ｃｃ）に設定される。一方、プログラム部６２が非導通
状態に設定される場合においては、選択信号ＳＬは、Ｌ
レベルに設定される。

【００６４】このように、動作選択回路６０は、プログ
ラム部６２が導通状態および非導通状態のいずれである
かに対応したレベルを有する選択信号ＳＬを生成する。
言換えれば、外部からのプログラム入力に応じて、動作
選択回路６０が出力する選択信号ＳＬの信号レベルを、
不揮発的に設定することが可能である。

【００６５】なお、プログラム部６２には、プログラム
入力と導通状態／非導通状態との関係がヒューズ素子と
逆である、いわゆるアンチヒューズ素子を用いることも
できる。

【００６６】再び図２を参照して、動作選択回路６０−
１ａ〜６０−３ａは、ＰチャネルトランジスタＱ１ａ〜
Ｑ３ａのそれぞれを動作状態および非動作状態のいずれ
かに設定するための選択信号ＳＬ１ａ〜ＳＬ３ａを出力
する。同様に、動作選択回路６０−１ｂ〜６０−３ｂ
は、ＮチャネルトランジスタＱ１ｂ〜Ｑ３ｂのそれぞれ
を動作状態および非動作状態のいずれかに設定するため
の選択信号ＳＬ−１ｂ〜ＳＬ３ｂを出力する。図２の構
成においては、対応する選択信号がＨレベルに活性化さ
れるトランジスタは動作状態に設定され、対応する選択
信号がＬレベルに非活性化されるトランジスタは非動作
状態に設定される。

【００６７】出力バッファ５０は、さらに、Ｐチャネル
トランジスタＱ１ａ〜Ｑ３ａにそれぞれ対応して設けら
れる信号伝達回路６５−１ａ〜６５−３ａを有する。信
号伝達回路６５−１ａ〜６５−３ａの各々は、ＮＡＮＤ
ゲートで構成される。

【００６８】信号伝達回路６５−１ａは、選択信号ＳＬ
１ａとデータレベル制御信号ＤｒｈとのＮＡＮＤ演算結
果を、ノードＮ１ａすなわちＰチャネルトランジスタＱ
１ａのゲートに伝達する。信号伝達回路６５−２ａは、
選択信号ＳＬ２ａとデータレベル制御信号ＤｒｈとのＮ
ＡＮＤ演算結果を、ノードＮ２ａすなわちＰチャネルト
ランジスタＱ２ａのゲートに伝達する。信号伝達回路６
５−３ａは、選択信号ＳＬ３ａとデータレベル制御信号
ＤｒｈとのＮＡＮＤ演算結果を、ノードＮ３ａすなわち
トランジスタＱ３ａのゲートに伝達する。

【００６９】このような構成とすることにより、Ｐチャ
ネルトランジスタＱ１ａ〜Ｑ３ａの各々は、対応する選
択信号がＨレベルに設定された場合、すなわち動作状態
に設定されている場合において、データレベル制御信号
ＤｒｈのＨレベルへの活性化に応答して、電源電圧Ｖｃ
ｃと出力ノードＮｏとの間に、それぞれのトランジスタ
サイズに対応する電流経路を形成する。図２において
は、ＰチャネルトランジスタＱ１ａ〜Ｑ３ａの電流駆動
能力をＩ１ｈ〜Ｉ３ｈとそれぞれ表記している。

【００７０】電流駆動能力Ｉ１ｈ〜Ｉ３ｈのそれぞれ
は、同様に設定されても、異なる値に設定されてもよ
い。特に、Ｉ２ｈ＝２・Ｉ１ｈ、Ｉ３ｈ＝２・Ｉ２ｈの
ように、電流駆動能力を累乗的に設定することによっ
て、量子化単位で出力バッファの電流駆動能力を段階的
に設定することができる。

【００７１】したがって、動作選択回路６０−１ａ〜６
０−３ａに対するプログラム入力の有／無に応じて、デ
ータ信号ＤｏｕｔをＨレベル（電源電圧Ｖｃｃ）に駆動
するための電流駆動能力を段階的に調整することができ
る。

【００７２】たとえば、動作選択回路６０−１ａおよび
６０−２ａに対してプログラム入力を与えた場合には、
トランジスタＱ１ａおよびＱ２ａが動作状態に設定され
る。したがって、Ｈレベルデータの出力時における電流
駆動能力は、Ｉ１ｈ＋Ｉ２ｈで示される。

【００７３】また、信号伝達回路６５−１ａ〜６５−３
ａの各々を、同様の論理回路（図２においてはＮＡＮＤ
ゲート）で構成することにより、これらの信号伝達回路
における信号伝播時間を揃えることができる。この結
果、Ｈレベルデータ出力時において、内部ノードＮｒか
らノードＮ１ａ〜Ｎ３ａのそれぞれへの信号伝播時間は
同様となるので、電流を駆動する複数のＰチャネルトラ
ンジスタの動作タイミングを同様に設定することができ
る。したがって、所望のタイミングでＨレベルを有する
データ信号Ｄｏｕｔを出力ノードＮｏに駆動して、動作
の安定化を図ることができる。

【００７４】出力バッファ５０は、さらに、Ｎチャネル
トランジスタＱ１ｂ〜Ｑ３ｂにそれぞれ対応して設けら
れる信号伝達回路６７−１ｂ〜６７−３ｂを有する。信
号伝達回路６７−１ｂ〜６７−３ｂの各々は、ＮＡＮＤ
ゲートおよびインバータで構成される。

【００７５】信号伝達回路６７−１ｂは、選択信号ＳＬ
１ｂとデータレベル制御信号ＤｒｌとのＡＮＤ演算結果
を、ノードＮ１ｂすなわちＮチャネルトランジスタＱ１
ｂのゲートに伝達する。信号伝達回路６７−２ｂは、選
択信号ＳＬ２ｂとデータレベル制御信号ＤｒｌとのＡＮ
Ｄ演算結果を、ノードＮ２ｂすなわちＮチャネルトラン
ジスタＱ２ｂのゲートに伝達する。信号伝達回路６７−
３ｂは、選択信号ＳＬ３ｂとデータレベル制御信号Ｄｒ
ｌとのＡＮＤ演算結果を、ノードＮ３ｂすなわちＮチャ
ネルトランジスタＱ３ｂのゲートに伝達する。

【００７６】このような構成とすることにより、Ｎチャ
ネルトランジスタＱ１ｂ〜Ｑ３ｂの各々は、対応する選
択信号がＨレベルに設定された場合、すなわち動作状態
に設定されている場合において、データレベル制御信号
ＤｒｌのＨレベルへの活性化に応答して、接地電圧Ｖｓ
ｓと出力ノードＮｏとの間に、それぞれのトランジスタ
サイズに対応する電流経路を形成する。図２において
は、ＮチャネルトランジスタＱ１ｂ〜Ｑ３ｂの電流駆動
能力をＩ１ｌ〜Ｉ３ｌとそれぞれ表記している。電流駆
動能力Ｉ１ｌ〜Ｉ３ｌの設定は、Ｉ１ｈ〜Ｉ３ｈと同様
に行なえばよい。

【００７７】したがって、動作選択回路６０−１ｂ〜６
０−３ｂに対するプログラム入力有／無に応じて、デー
タ信号ＤｏｕｔをＬレベル（接地電圧Ｖｓｓ）に駆動す
るための電流駆動能力を段階的に調整することができ
る。

【００７８】たとえば、動作選択回路６０−３ｂに対し
てプログラム入力を与えた場合には、トランジスタＱ３
ａのみが動作状態に設定される。したがって、Ｈレベル
データの出力時における電流駆動能力はＩ３ｌで示され
る。

【００７９】また、信号伝達回路６７−１ｂ〜６７−３
ｂの各々を、同様の論理回路（図２においてはＡＮＤゲ
ートおよびインバータ）で構成することにより、これら
の信号伝達回路における信号伝播時間を揃えることがで
きる。この結果、Ｌレベルデータ出力時において、内部
ノードＮｒからノードＮ１ｂ〜Ｎ３ｂのそれぞれへの信
号伝播時間は同様となるので、電流を駆動する複数のＮ
チャネルトランジスタの動作タイミングを同様に設定す
ることができる。したがって、所望のタイミングでＬレ
ベルを有するデータ信号Ｄｏｕｔを出力ノードＮｏに駆
動して、動作の安定化を図ることができる。

【００８０】電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間に
直列に結合される２個のトランジスタは、１つの出力バ
ッファユニットを構成する。たとえば、図２の構成にお
いては、トランジスタＱ１ａおよびＱ１ｂは、出力バッ
ファユニット７１を構成し、トランジスタＱ２ａおよび
Ｑ２ｂは、出力バッファユニット７２を構成し、トラン
ジスタＱ３ａおよびＱ３ｂは、出力バッファユニット７
３を構成する。

【００８１】信号伝達回路６５−１ａ〜６５−３ａの各
々と、信号伝達回路６７−１ｂ〜６７−３ｂの各々とに
おける信号伝播時間は、異なる値に設定される。これに
より、同一の出力バッファユニットを構成する、Ｐチャ
ネルトランジスタおよびＮチャネルトランジスタに生じ
る貫通電流を防止することができる。

【００８２】図４は、図２に示される出力バッファ５０
の動作を説明するタイミングチャートである。

【００８３】図４を参照して、出力負荷１２を考慮し
て、図２に示される複数の動作選択回路のうち動作選択
回路６０−１ａおよび６０−１ｂに対して、プログラム
入力が与えられる。これに応答して、選択信号ＳＬ１ａ
およびＳＬ１ｂは、不揮発的にＨレベルに設定される。
その他の動作選択回路に対応する選択信号ＳＬ２ａ、Ｓ
Ｌ２ｂ、ＳＬ３ａおよびＳＬ３ｂは、Ｌレベルに不揮発
的に設定される。

【００８４】時刻ｔ０において、出力データＤｒのＨレ
ベルへの変化に応じて、データレベル制御信号Ｄｒｈお
よびＤｒｌは、ＨレベルおよびＬレベルにそれぞれ設定
される。これに応答して、図２におけるノードＮ１ａの
レベルは、Ｌレベルに設定されるので、トランジスタＱ
１ａがオンして、電源電圧Ｖｃｃと出力ノードＮｏとの
間に電流Ｉ１ｈが流される。一方、他のトランジスタＱ
２ａ、Ｑ３ａおよびＱ１ｂ〜Ｑ３ｂはオンしない。

【００８５】電流駆動能力Ｉ１ｈは、出力負荷１２に応
じて予め適切に設定された値であるため、出力ノードＮ
ｏの電圧すなわちデータ信号Ｄｏｕｔは、ノイズの原因
となるオーバーシュートやアンダーシュートを生じるこ
となく、かつ規定のアクセスタイムを満足する速度で、
時刻ｔ１において完全にＨレベルに立上がる。

【００８６】次に、時刻ｔ２において、出力データＤｒ
のＬレベルへの変化に応じて、データレベル制御信号Ｄ
ｒｈおよびＤｒｌは、ＬレベルおよびＨレベルにそれぞ
れ設定される。これに応答して、図２におけるノードＮ
１ｂのレベルは、Ｈレベルに設定されるので、トランジ
スタＱ１ｂがオンして、接地電圧Ｖｓｓと出力ノードＮ
ｏとの間に電流Ｉ１ｌが流される。一方、他のトランジ
スタＱ２ｂ、Ｑ３ｂおよびＱ１ａ〜Ｑ３ａはオンしな
い。

【００８７】電流駆動能力Ｉ１ｌは、出力負荷１２に応
じて予め適切に設定された値であるため、出力ノードＮ
ｏの電圧すなわちデータ信号Ｄｏｕｔは、ノイズの原因
となるオーバーシュートやアンダーシュートを生じるこ
となく、かつ規定のアクセスタイムを満足する速度で、
時刻ｔ３において完全にＬレベルに立上がる。

【００８８】このように、半導体集積回路装置の製造プ
ロセスの後工程において、選択的にプログラム入力を与
えることによって、設計変更やマスク改定を伴うことな
く、出力バッファの電流駆動能力を容易に調整すること
ができる。したがって、他の回路に与えるノイズ影響や
製造時のばらつき等を反映した微細な調整を行なうこと
が可能となる。さらに、汎用化された設計によって広範
囲の出力負荷に対応することができるので、設計負荷の
軽減や在庫削減等を図ることも可能である。

【００８９】［実施の形態１の変形例］図５は、実施の
形態１の変形例に従う出力バッファ５１の構成を示す回
路図である。

【００９０】図５を参照して、実施の形態１の変形例に
従う出力バッファ５１は、図２に示される実施の形態１
に従う出力バッファ５０と比較して、動作選択回路が出
力バッファユニットごとに配置される点が異なる。すな
わち、出力バッファユニット７１、７２および７３にそ
れぞれ対応して、動作選択回路６０−１、６０−２およ
び６０−３が配置される。その他の部分の構成は、図２
に示される実施の形態１に従う出力バッファ５０と同様
であるので、詳細な説明は繰り返さない。

【００９１】動作選択回路６０−１〜６０−３の各々
は、対応する出力バッファユニットを構成する電流駆動
ユニット、すなわちトランジスタ間で共有される。たと
えば、動作選択回路６０−１は、出力バッファユニット
７１を構成するＰチャネルトランジスタＱ１ａおよびＮ
チャネルトランジスタＱ１ｂによって共有される。した
がって、信号伝達回路６５−１ａおよび６７−１ｂは、
動作選択回路６０−１が出力する選択信号ＳＬ１を受け
て動作する。その他の出力バッファユニット７１および
７２に対する構成についても同様である。

【００９２】このような構成とすることにより、動作選
択回路の個数、すなわちプログラム部の個数を実施の形
態１に比較して低減することができる。一方で、電流量
の設定は、出力バッファユニットごとしか実行できない
ので、Ｈレベルデータ出力時およびＬレベルデータ出力
時の電流駆動能力のそれぞれを独立に選択可能である実
施の形態１に従う構成と比較して、電流駆動能力の調整
の自由度は低下する。

【００９３】［実施の形態２］図６は、実施の形態２に
従う出力バッファ５２の構成を示す回路図である。

【００９４】図６を参照して、実施の形態２に従う出力
バッファ５２は、図２に示される実施の形態１に従う出
力バッファ５０と比較して、動作選択回路６０−ａ〜６
０−３ａおよび６０−１ｂ〜６０−３ｂに代えて、動作
選択回路８０−１ａ〜８０−３ａおよび８０−１ｂ〜８
０−３ｂを含む点で異なる。その他の部分の構成は、図
２に示される実施の形態１に従う出力バッファ５０と同
様であるので、詳細な説明は繰り返さない。

【００９５】図７は、図６に示される動作選択回路の構
成を示す回路図である。図６に示される動作選択回路の
各々の構成は同一であるので、図７においては動作選択
回路８０−１ａ〜８０−３ａおよび８０−１ｂ〜８０−
３ｂを動作選択回路８０と総称して、その構成について
説明する。

【００９６】図７を参照して、動作選択回路８０は、Ｐ
チャネルトランジスタ６１、プログラム部６２、Ｎチャ
ネルトランジスタ６３および６４、およびインバータ６
５，６６で構成される図３に示される動作選択回路６０
の構成に加えて、ノードＮ６およびノードＮ７の間に配
置されるテスト用選択回路８１をさらに含む点で異な
る。

【００９７】インバータ６５の出力側はＮ６に結合さ
れ、インバータ６６の入力側は、ノードＮ７と結合され
る。

【００９８】テスト用選択回路８１は、インバータ８３
および８４と、トランスファーゲート８５および８６と
を有する。

【００９９】インバータ８３は、テストモード時に入力
されるテストデータＴＤを反転してノードＮ９に出力す
る。インバータ８４は、テストモード信号ＴＭを反転し
てノードＮ８に出力する。テストモード信号ＴＭは、テ
ストモード時においてＨレベルに活性化され、通常動作
モード時においては、Ｌレベルに非活性化される。トラ
ンスファーゲート８５および８６は、テストモード信号
ＴＭのレベルに応じて、相補的にオンおよびオフする。

【０１００】テストデータは、テストモード時において
外部から直接入力する構成、あるいは予め入力されたデ
ータをレジスタ等に蓄えておいてテストモード時に読出
す構成とすることができる。

【０１０１】図８は、実施の形態２に従う出力バッファ
の動作を説明するタイミングチャートである。

【０１０２】図８を参照して、プログラム部６２に対し
てプログラム入力は与えられておらず、プログラム部６
２は導通状態である。したがって、ノードＮ６の信号レ
ベルは、Ｌレベルに不揮発的に設定されている。

【０１０３】時刻ｔ５において、テストモード信号ＴＭ
は、Ｈレベルに活性化されて、テストモードに移行す
る。時刻ｔ５からｔ６の間に設定されたテストモード中
において、テストデータＴＤは、Ｌレベルに設定される
期間およびＨレベルに設定される期間をそれぞれ有す
る。ノードＮ８およびＮ９には、テストデータＴＤおよ
びテストモード信号ＴＭのそれぞれの反転信号が現れ
る。

【０１０４】テストモード時においては、テストモード
信号ＴＭがＨレベルに設定されることに応じて、トラン
スファーゲート８５および８６は、それぞれオンおよび
オフする。したがって、インバータ６６の入力側には、
ノードＮ６ではなくノードＮ９の電圧が伝達される。し
たがって、テストモード時においては、選択信号ＳＬ
は、テストデータＴＤの信号レベルに応じて設定され
る。

【０１０５】一方、時刻ｔ６において、テストモード信
号ＴＭがＨレベルに非活性化されて、テストモードから
通常動作モードに移行すると、トランスファーゲート８
６がオンされる一方で、トランスファーゲート８５はオ
フされる。したがって、通常動作モードにおいては、選
択信号ＳＬは、ノードＮ６の電圧、すなわちプログラム
部６２が導通状態であることに対応して、Ｈレベルに不
揮発的に設定される。

【０１０６】このように、動作選択回路８０において
は、通常動作モード時においては、図３に示した動作選
択回路６０と同様に、プログラム部６２が導通状態およ
び非導通状態のいずれであるかに対応して、選択信号Ｓ
Ｌのレベルは設定される。一方、テストモード時におい
ては、選択信号ＳＬのレベルは、テストデータＴＤに応
じて設定される。

【０１０７】このような構成とすることにより、テスト
モード時において、プログラム部６２に対して実際にプ
ログラム入力を与えて導通状態もしくは非導通状態を不
揮発的に設定することなく、プログラム部６２の導通状
態／非導通状態を、テストデータＴＤに応じて擬似的に
設定することができる。

【０１０８】したがって、それぞれの動作選択回路にお
いて、擬似的にプログラム部を導通状態／非導通状態に
設定して、出力バッファの電流駆動能力の調整を可逆的
かつ高い自由度で実行することができる。さらに、動作
テストの結果に基づいて、出力負荷に対応した最適な電
流駆動能力を設定するためのプログラム入力を与えるこ
とによって、ウェハ製造プロセス完了後に実行される動
作テスト結果を反映して、出力バッファの電流駆動能力
を調整することが可能となる。

【０１０９】また、実施の形態２に従う構成の動作選択
回路を、実施の形態１の変形例と同様に出力バッファユ
ニットごとに配置することによって、配置個数の削減を
図ることも可能である［実施の形態３］実施の形態３に
おいては、動作選択回路のバリエーションがさらに示さ
れる。

【０１１０】図９は、実施の形態３に従う動作選択回路
の構成を示す回路図である。図９に示される動作選択回
路９０は、実施の形態２に示した動作選択回路と同様
に、図２に示される出力バッファ５０中の動作選択回路
６０−ａ〜６０−３ａおよび６０−１ｂ〜６０−３ｂの
各々に代えて用いることができる。

【０１１１】図９を参照して、動作選択回路９０は、パ
ッド９１と、インバータ９２および９３とを有する。パ
ッド９１は、電源電圧Ｖｃｃを供給する電圧パッド９４
ｃおよび接地電圧Ｖｓｓを供給する電圧パッド９４ｓの
いずれか一方と選択的に電気的に結合される。パッド９
１と電圧パッド９４ｃもしくは９４ｓとの間の電気的な
結合は、たとえばアセンブリ工程で実行されるワイヤボ
ンディングによって実行することができる。

【０１１２】インバータ９２は、パッド９１に伝達され
た電圧レベルを反転して出力し、インバータ９３は、イ
ンバータ９２の出力をさらに反転して選択信号ＳＬを生
成する。動作選択回路９０は、パッド９１の電圧に応じ
て選択信号ＳＬのレベルを設定する。したがって、パッ
ド９１を電圧パッド９４ｃおよび９４ｓの一方とワイヤ
ボンディングを用いて選択的に結合することによって、
選択信号ＳＬの信号レベルを不揮発的に設定することが
できる。

【０１１３】このように構成された動作選択回路９０
を、実施の形態１およびその変形例に示した出力バッフ
ァ中に適用しても、同様の効果を得ることができる。

【０１１４】［実施の形態３の変形例］図１０は、実施
の形態３の変形例に従う動作選択回路９５の構成を示す
回路図である。

【０１１５】図１０を参照して、動作選択回路９５は、
図８に示される動作選択回路９０の構成に加えて、イン
バータ９２および９３の間に配置される、図６と同様の
テスト用選択回路８１をさらに含む点で異なる。

【０１１６】テスト用選択回路８１の構成および動作
は、図７および図８で説明したとおりであるのでその説
明は繰返さない。

【０１１７】このような構成とすることにより、動作選
択回路９５は、通常動作モード時においては、図９に示
した動作選択回路９０と同様に、パッド９１の電圧に応
じて選択信号ＳＬのレベルは設定される。一方、テスト
モード時においては、選択信号ＳＬのレベルは、テスト
データＴＤに応じて設定される。したがって、テストモ
ード時においては、ワイヤボンディングを伴うことなく
可逆的かつ高い自由度で出力バッファの電流駆動能力を
変更することができる。

【０１１８】したがって、実施の形態３の変形例に従う
動作選択回路９５を、実施の形態２に従う出力バッファ
において用いても、同様の効果を得ることが可能であ
る。また、実施の形態１の変形例と同様に出力バッファ
ユニットごとに配置することによって、その個数を削減
することも可能である。

【０１１９】［実施の形態４］実施の形態４において
は、ＭＣＰで構成される半導体集積回路装置において、
回路の動作条件を効率的に設定するための構成について
説明する。

【０１２０】図１１は、実施の形態４に従う半導体集積
回路装置１００の構成を示す概念図である。

【０１２１】図１１を参照して、半導体集積回路装置１
００は、同一のパッケージ１０１内に封入される複数の
チップによって構成される。図１１においては、積層さ
れた３つのチップ１１０、１２０および１３０によっ
て、半導体集積回路装置１００が構成される例を示して
いる。

【０１２２】半導体集積回路装置１００は、さらに、外
部との間で信号の授受を行なうための外部端子１４０
と、リードフレーム１５０を介して、外部端子１４０と
各チップとの間を電気的に結合するための結合部として
配置されるインナーリード１６０とを備える。このよう
な構成とすることにより、チップ１１０、１２０および
１３０の各々と外部との間で外部端子１４０を介した信
号の授受が可能である。

【０１２３】また、リードフレーム１５０およびインナ
ーリード１６０を介して、チップ１１０、１２０および
１３０の各々同士の間においても、信号の授受が可能と
なる。また、チップ同士の間における信号の授受は、パ
ッケージ１０１内に設けられた、電気的な信号伝達が可
能なワイヤフレーム等の他の部材を用いて、あるいは、
同一パッケージ内のワイヤで直接結合しても実行でき
る。

【０１２４】図１２は、実施の形態４に従う半導体集積
回路装置１００における動作条件の設定を説明する概略
ブロック図である。

【０１２５】図１２を参照して、半導体集積回路装置１
００は、チップ１１０に搭載されたメモリ回路１１５
と、チップ１２０に搭載された集積回路１２２とを備え
る。集積回路１２２は、内部回路２０および出力バッフ
ァ１２５を含む。集積回路１２２に対しては、外部端子
のうちの１つ１４０ａによって、外部からの動作指示に
相当する制御信号やデータが与えられる。集積回路１２
２は、動作指示に応答した出力データを、他のチップに
対して、あるいは外部端子のうちの１つ１４０ｂを介し
て外部に出力する。

【０１２６】一方、メモリ回路１１５の一部領域には、
他のチップに搭載された回路の動作条件を指定するため
の情報が予め記憶されている。たとえば、図１２の構成
においては、メモリ回路１１５には、チップ１２０に搭
載された集積回路１２２の動作条件に関する情報が記憶
されている。メモリ回路１１５からの情報は、リードフ
レーム１５０およびインナーリード１６０で構成される
結合部を介して、集積回路１２２に伝達される。メモリ
回路１１５からの情報には、出力バッファ１２５におけ
る電流駆動能力を設定するための読出情報ＲＤが含まれ
る。

【０１２７】図１３は、出力バッファ１２５の構成を示
す回路図である。図１３を参照して、出力バッファ１２
５は、図６に示される出力バッファ５２と比較して、動
作選択回路８０−１ａ〜８０−３ａおよび８０−１ｂ〜
８０−３ｂに代えて、動作選択回路１７０−１ａ〜１７
０−３ａおよび１７０−１ｂ〜１７０−３ｂを含む点で
異なる。その他の構成および動作については、出力バッ
ファ５２と同様であるので詳細な説明は繰返さない。

【０１２８】動作選択回路１７０−１ａ〜１７０−３ａ
および１７０−１ｂ〜１７０−３ｂに対して、メモリ回
路１１５からの読出情報ＲＤ１ａ〜ＲＤ３ａおよびＲＤ
１ｂ〜ＲＤ３ｂがそれぞれ与えられる。なお、読出情報
ＲＤ１ａ〜ＲＤ３ａおよびＲＤ１ｂ〜ＲＤ３ｂを総称す
る場合には、単に読出情報ＲＤと称する。

【０１２９】図１４は、図１３に示される動作選択回路
の構成を示す回路図である。図１４を参照して、動作選
択回路１７０は、チップ１１０に搭載されたメモリ回路
１１５からの読出情報ＲＤを反転してノードＮ１０に出
力するインバータ１７２と、ノードＮ１１の信号レベル
を反転して選択信号ＳＬを出力するインバータ１７４と
を備える。メモリ回路１１５は、たとえば不揮発的なデ
ータ記憶を実行するＲＯＭ（Read Only Memory）で構成
される。

【０１３０】ノードＮ１０およびＮ１１の間には、図１
０と同様に、テスト用選択回路８１が配置される。テス
ト用選択回路８１の構成は、図７で説明したとおりであ
るので詳細な説明は繰返さない。

【０１３１】このような構成とすることにより、通常動
作モード時においては、選択信号ＳＬは、他のチップ１
１０に搭載されたメモリ回路１１５からの読出情報に応
じて設定される。一方、テストモード時においては、外
部から入力されるテストデータＴＤに応じて選択信号Ｓ
Ｌを設定することができる。

【０１３２】このように、複数のチップから構成される
半導体集積回路装置において、集積回路１２２から出力
されるデータ信号を駆動するための出力バッファ１２５
の電流供給能力を、効率的に設定することができる。す
なわち、プログラム入力動作を実行することなく、たと
えばヒューズブロー工程を経ることなく、出力バッファ
の動作条件を調整することが可能になる。

【０１３３】図１５は、他の構成例に従う動作選択回路
１８０の回路図である。図１５を参照して、他のチップ
１１０には、記憶データの書換が可能な不揮発性メモ
リ、たとえばフラッシュメモリであるメモリ回路１１６
が配置される。動作選択回路１８０は、メモリ回路１１
６からの読出情報ＲＤに応じて選択信号ＳＬを生成する
ためのインバータ１７２および１７４を有する。

【０１３４】このように、出力バッファの動作条件を設
定するための読出情報ＲＤを、フラッシュメモリ等の書
換え可能な不揮発性メモリに記憶させれば、図１４に示
したテスト用選択回路８１の配置を省略して、同様の効
果を得ることができる。これにより、回路構成を簡易化
して低コスト化を図ることができる。

【０１３５】なお、図１４および図１５に示した動作選
択回路について、実施の形態１の変形例と同様に出力バ
ッファユニットごとに配置することによって、その個数
を削減することも可能である。

【０１３６】また、実施の形態４においては、複数のチ
ップによって構成されるマルチチップパッケージ構成の
半導体集積回路装置において、１つのチップに搭載され
た回路の出力バッファの動作条件を、他のチップに搭載
されたメモリ回路に記憶された情報に応じて設定する構
成について示したが、実施の形態４に示した構成の適用
はこのような場合に限定されるものではない。すなわ
ち、出力バッファの動作条件に限定されず、あるチップ
に搭載された内部回路の任意の動作条件について、同一
パッケージ内に封入された他のチップに搭載されたメモ
リ回路からの読出情報に基づいて設定する構成とするこ
とが可能である。

【０１３７】あるいは、内部回路と、当該内部回路の動
作条件に関する情報を記憶するメモリ回路とを同一チッ
プ上に搭載する構成とすることもできる。

【０１３８】また、実施の形態１〜４においては出力バ
ッファ中の電流駆動ユニットＱ１ａ〜Ｑ３ａをＰチャネ
ルトランジスタで構成する回路例を示したが、これらを
Ｎチャネルトランジスタで構成することも可能である。
この場合には、信号伝達回路６５−１ａ〜６５−３ａの
構成を適切に変更して、動作状態に選択されたトランジ
スタにおいて、出力データＤｒがＨレベルに設定された
ときに電流経路が形成されるように設計すればよい。

【０１３９】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１４０】

【発明の効果】請求項１および３に記載の半導体集積回
路装置は、出力バッファに含まれる第１および第２の電
流駆動ユニットを、製造プロセスの後工程において選択
的に動作状態もしくは非動作状態に設定できる。したが
って、設計変更やマスク改定を伴うことなく、他の回路
に与えるノイズ影響や製造時のばらつき等を反映した出
力バッファの電流駆動能力の調整を容易に実行すること
ができる。さらに、汎用化された設計によって広範囲の
出力負荷に対応することができるので、設計負荷の軽減
や在庫削減等を図ることも可能である。また、動作状態
に設定された第１および第２電流駆動ユニットのそれぞ
れにおいて、内部ノードから制御ノードへの信号伝播時
間は同様に設定される。したがって、出力ノードに電流
を駆動する少なくとも１個の第１もしくは第２の電流駆
動ユニットの動作タイミングを同様に設定して、動作の
安定化を図ることができる。

【０１４１】請求項２記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置が奏する効果に加え
て、動作選択回路の配置数を抑制することができる。

【０１４２】請求項４記載の半導体集積回路装置は、ヒ
ューズ素子等で構成されるプログラム部を用いて、動作
選択回路における動作状態／非動作状態の不揮発的な選
択を実行することができる。

【０１４３】請求項６および７記載の半導体集積回路装
置は、ワイヤボンディング等による所定パッドの電圧設
定に応じて、動作選択回路における動作状態／非動作状
態の不揮発的な選択を実行することができる。

【０１４４】請求項９記載の半導体集積回路装置は、不
揮発性メモリから読出された記憶データに基づいて、動
作選択回路における動作状態／非動作状態の不揮発的な
選択を実行することができる。

【０１４５】請求項５、８および１０に記載の半導体集
積回路装置は、請求項４、６および９に記載の半導体集
積回路装置のぞれぞれが奏する効果に加えて、テストモ
ード時において、各電流駆動ユニットをテストデータに
応じて動作状態および非動作状態のいずれかに擬似的に
設定することができる。したがって、テストモード時に
おいて、出力バッファの電流駆動能力の調整を可逆的か
つ高い自由度で実行することができる。

【０１４６】請求項１１記載の半導体集積回路装置は、
請求項１０記載の半導体集積回路装置が奏する効果に加
えて、出力バッファの電流駆動能力の調整を可逆的かつ
高い自由度で実行することができる。

【０１４７】請求項１２記載の半導体集積回路装置は、
内蔵する複数のチップのうちの１つに搭載される内部回
路の動作条件を、不揮発的なプログラム入力動作を実行
することなく、たとえばヒューズブロー工程を経ること
なく効率的に設定することができる。

【０１４８】請求項１３および１４に記載の半導体集積
回路装置は、請求項１０記載の半導体集積回路装置が奏
する効果に加えて、内部回路からの出力データを駆動す
るための出力バッファの電流駆動能力を、出力負荷、他
の回路に与えるノイズ影響、製造時のばらつき等を反映
して容易に調整することができる。

【０１４９】請求項１５記載の半導体集積回路装置は、
請求項１２から１４に記載の半導体集積回路装置が奏す
る効果に加えて、内部回路の動作条件および内部回路か
らの出力データを駆動するための出力バッファの電流駆
動能力の調整を、可逆的かつ高い自由度で実行すること
ができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１に従う半導体集積回路
装置の全体構成を示す概略ブロック図である。

【図２】 図１に示される出力バッファの構成を示す回
路図である。

【図３】 図２に示される動作選択回路の構成を示す回
路図である。

【図４】 図２に示される出力バッファの動作を説明す
るタイミングチャートである。

【図５】 実施の形態１の変形例に従う出力バッファの
構成を示す回路図である。

【図６】 実施の形態２に従う出力バッファの構成を示
す回路図である。

【図７】 図６に示される動作選択回路の構成を示す回
路図である。

【図８】 図７に示される動作選択回路の動作を説明す
るタイミングチャートである。

【図９】 実施の形態３に従う動作選択回路の構成を示
す回路図である。

【図１０】 実施の形態３の変形例に従う動作選択回路
の構成を示す回路図である。

【図１１】 実施の形態４に従う半導体集積回路装置の
構成を示す概念図である。

【図１２】 実施の形態４に従う半導体集積回路装置に
おける動作条件の設定を説明する概略ブロック図であ
る。

【図１３】 図１２に示される出力バッファの構成を示
す回路図である。

【図１４】 図１３に示される動作選択回路の構成を示
す回路図である。

【図１５】 動作選択回路の他の構成例を示す回路図で
ある。

【図１６】 出力バッファを備える従来の半導体集積回
路装置の構成を示す概略ブロック図である。

【図１７】 出力バッファの電流駆動能力とデータ信号
の電圧変化の関係を示す概念図である。

【符号の説明】

１２ 出力負荷、２０ 内部回路、５０，５１，５２，
１２５ 出力バッファ、６０，８０，９０，９５，１７
０，１８０ 動作選択回路、６２ プログラム部、６
５，６７ 信号伝達回路、７１，７２，７３ 出力バッ
ファユニット、８１ テスト用選択回路、１０１ パッ
ケージ、１１０，１２０，１３０ チップ、１１５，１
１６ メモリ回路、１２２ 集積回路、１４０ 外部端
子、１５０リードフレーム、１６０ インナーリード、
Ｄｒ 出力データ、Ｄｒｈ，Ｄｒｌ データレベル制御
信号、Ｄｏｕｔ データ信号、Ｎｏ 出力ノード、Ｎｒ
内部ノード、Ｑ１ａ〜Ｑ３ａ，Ｑ１ｂ〜Ｑ３ｂ 電流駆
動ユニット、ＴＤ テストデータ、ＴＭ テストモード
信号。

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１３年９月２６日（２００１．９．２
６）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００３４

【補正方法】変更

【補正内容】

【００３４】

【課題を解決するための手段】請求項１記載の半導体集
積回路装置は、第１および第２のレベルを有するデータ
を出力する半導体集積回路装置であって、データを出力
する内部回路と、内部回路から内部ノードに読出された
データを出力ノードに出力するための出力バッファとを
備える。出力バッファは、各々が、第１のレベルに対応
する電圧と出力ノードとの間に互いに並列に結合され
て、制御ノードを有する複数の第１電流駆動部を含み、
各第１電流駆動部は、対応する制御ノードの電圧に応じ
て、第１のレベルに対応する電圧と出力ノードとの間に
電流経路を形成する。出力バッファは、各々が、第２の
レベルに対応する電圧と出力ノードとの間に互いに並列
に結合されて、制御ノードを有する複数の第２電流駆動
部をさらに含み、各第２電流駆動部は、対応する制御ノ
ードの電圧に応じて、第２のレベルに対応する電圧と出
力ノードとの間に電流経路を形成する。出力バッファ
は、複数の電流駆動部に対応して設けられ、各々が、少
なくともウェハ製造プロセスの完了後において、不揮発
的なレベルの選択信号を発生する複数の動作選択回路
と、複数の第１および第２電流駆動部にそれぞれ対応し
て設けられ、各々が、読出されたデータおよび対応する
選択信号のレベルを入力し、第１および第２電流駆動部
のうちの対応する一つの制御ノードの電圧を設定する複
数の第１および第２信号伝達部とをさらに含む。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００３５

【補正方法】変更

【補正内容】

【００３５】請求項２記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置であって、複数の第１
および第２の電流駆動部は、同数ずつ配置され、複数の
第１および第２電流駆動部のうちの１つずつは、出力バ
ッファユニットを構成し、複数の動作選択回路のうちの
同一の出力バッファユニットに対応する１つずつは共通
化して配置される。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００４８

【補正方法】変更

【補正内容】

【００４８】請求項１５記載の半導体集積回路装置は、
請求項１２、１３または１４記載の半導体集積回路装置
であって、メモリ回路は、記憶データの書換が可能な不
揮発性メモリである。請求項１６記載の半導体集積回路
装置は、請求項１に記載の半導体集積回路装置であっ
て、各第１信号伝達部において、読出されたデータおよ
び対応する選択信号が入力されてから、対応する一つの
制御ノードの電圧が設定されるまでに要する第１の信号
伝播時間と、各第２信号伝達部において、読出されたデ
ータおよび対応する選択信号が入力されてから、対応す
る一つの制御ノードの電圧が設定されるまでに要する第
２の信号伝播時間とは異なる。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】０１４０

【補正方法】変更

【補正内容】

【０１４０】

【発明の効果】請求項１および３に記載の半導体集積回
路装置は、出力バッファに含まれる第１および第２電流
駆動部の動作を、製造プロセスの後工程において選択的
に設定できる。したがって、設計変更やマスク改定を伴
うことなく、他の回路に与えるノイズ影響や製造時のば
らつき等を反映した出力バッファの電流駆動能力の調整
を容易に実行することができる。さらに、汎用化された
設計によって広範囲の出力負荷に対応することができる
ので、設計負荷の軽減や在庫削減等を図ることも可能で
ある。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】０１４９

【補正方法】変更

【補正内容】

【０１４９】請求項１５記載の半導体集積回路装置は、
請求項１２から１４に記載の半導体集積回路装置が奏す
る効果に加えて、内部回路の動作条件および内部回路か
らの出力データを駆動するための出力バッファの電流駆
動能力の調整を、可逆的かつ高い自由度で実行すること
ができる。請求項１６記載の半導体集積回路装置は、請
求項１に記載の半導体集積回路装置が奏する効果に加え
て、動作状態の第１および第２電流駆動部のそれぞれに
おいて、内部ノードから制御ノードへの信号伝播時間は
同様に設定される。したがって、出力ノードに電流を駆
動する少なくとも１個の第１もしくは第２の電流駆動部
の動作タイミングを同様に設定して、動作の安定化を図
ることができる。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 16/06 Ｇ１１Ｃ 11/34 ３０５ ５Ｌ１０６ 29/00 ６７１ ３５４Ｑ ５Ｍ０２４ Ｈ０３Ｋ 17/16 17/00 ６３６Ｂ 17/687 Ｈ０３Ｋ 17/687 Ｆ (72)発明者 築出 正樹 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 2G132 AA08 AA14 AK15 AK22 AL00 5B015 HH01 JJ11 KB33 KB91 MM07 PP06 QQ01 QQ16 5B025 AD00 AE00 AE08 AE09 5J055 AX09 AX40 AX47 AX64 AX65 BX16 CX00 DX22 EX07 EY21 EZ29 FX12 GX01 GX04 5J056 AA05 BB13 BB60 DD29 EE15 FF07 FF08 GG05 5L106 AA01 AA02 AA10 DD11 EE03 GG07 5M024 AA40 AA74 AA91 BB04 BB33 DD52 DD90 GG20 HH01 HH16 MM10 PP01 PP02 PP03 PP07

Claims (15)

【特許請求の範囲】
1. 【請求項１】 第１および第２のレベルを有するデータ
   を出力する半導体集積回路装置であって、 前記データを出力する内部回路と、 前記内部回路から内部ノードに読出された前記データを
   出力ノードに出力するための出力バッファとを備え、 前記出力バッファは、 各々が、前記第１のレベルに対応する電圧と前記出力ノ
   ードとの間に互いに並列に結合されて、制御ノードを有
   する複数の第１電流駆動部を含み、 各前記第１電流駆動部は、対応する制御ノードの電圧に
   応じて、前記第１のレベルに対応する電圧と前記出力ノ
   ードとの間に電流経路を形成し、 前記出力バッファは、 各々が、前記第２のレベルに対応する電圧と前記出力ノ
   ードとの間に互いに並列に結合されて、制御ノードを有
   する複数の第２電流駆動部をさらに含み、 各前記第２電流駆動部は、対応する制御ノードの電圧に
   応じて、前記第２のレベルに対応する電圧と前記出力ノ
   ードとの間に電流経路を形成し、 前記出力バッファは、 前記複数の第１および第２電流駆動部に対応してそれぞ
   れ設けられ、各々が、前記複数の第１および第２電流駆
   動部のうちの対応する１つを、少なくともウェハ製造プ
   ロセスの完了後において、動作状態および非動作状態の
   一方に不揮発的に設定するための複数の動作選択部と、 前記複数の第１電流駆動部にそれぞれ対応して設けら
   れ、各々が、対応する第１電流駆動部が前記動作状態で
   ある場合において、前記読出されたデータのレベルを前
   記内部ノードから対応する第１電流駆動部の制御ノード
   へ、第１の伝播時間で伝達するための複数の第１信号伝
   達部と、 前記複数の第２電流駆動部にそれぞれ対応して設けら
   れ、各々が、対応する第２電流駆動部が前記動作状態で
   ある場合において、前記読出されたデータのレベルを前
   記内部ノードから対応する第２電流駆動部の制御ノード
   へ、第２の伝播時間で伝達するための複数の第２信号伝
   達部とをさらに含む、半導体集積回路装置。
2. 【請求項２】 前記複数の第１および第２の電流駆動部
   は、同数ずつ配置され、 前記複数の第１および第２電流駆動部のうちの１つずつ
   は、出力バッファユニットを構成し、 前記複数の動作選択部のうちの同一の前記出力バッファ
   ユニットに対応する１つずつは共通化して配置される、
   請求項１記載の半導体集積回路装置。
3. 【請求項３】 前記第１信号伝達部の各々は、前記複数
   の第１電流駆動部のうちの対応する１つが、対応する動
   作選択回路によって前記非動作状態に設定されている場
   合には、前記対応する１つの第１電流駆動部において前
   記電流経路が非形成とされるように、対応する制御ノー
   ドの電圧を設定し、 前記第２信号伝達部の各々は、前記複数の第２電流駆動
   部のうちの対応する１つが、対応する動作選択回路によ
   って前記非動作状態に設定されている場合には、前記対
   応する１つの第２電流駆動部において前記電流経路が非
   形成とされるように、対応する制御ノードの電圧を設定
   する、請求項１記載の半導体集積回路装置。
4. 【請求項４】 各前記動作選択回路は、 外部からのプログラム入力に応じて、第１の状態から第
   ２の状態に不揮発的に遷移するプログラム部を有し、 各前記動作選択回路は、前記複数の第１および第２電流
   駆動部のうちの対応する１つを前記動作状態および前記
   非動作状態のいずれかに設定するための選択信号を、前
   記プログラム部の状態に応じて生成し、 各前記第１信号伝達部は、 前記複数の動作選択回路のうちの対応する１つからの前
   記選択信号および前記読出されたデータのレベルに応じ
   て、前記対応する第１電流駆動部の制御ノードの電圧を
   設定する第１の論理回路を有し、 各前記第２信号伝達部は、 前記複数の動作選択回路のうちの対応する１つからの前
   記選択信号および前記読出されたデータのレベルに応じ
   て、前記対応する第２電流駆動部の制御ノードの電圧を
   設定する第２の論理回路を有する、請求項１記載の半導
   体集積回路装置。
5. 【請求項５】 各前記動作選択回路は、 テストモード時において、前記プログラム部の状態にか
   かわらず、外部から入力されるテストデータに基づいて
   前記選択信号のレベルを設定するためのテスト選択回路
   をさらに有する、請求項４記載の半導体集積回路装置。
6. 【請求項６】 各前記動作選択回路は、 複数の電圧のうちの１つと電気的に結合されるパッドを
   有し、 各前記動作選択回路は、前記複数の第１および第２電流
   駆動部のうちの対応する１つを前記動作状態および前記
   非動作状態のいずれかに設定するための選択信号を、前
   記パッドの電圧に応じて生成し、 各前記第１信号伝達部は、 前記複数の動作選択回路のうちの対応する１つからの前
   記選択信号および前記読出されたデータのレベルに応じ
   て、前記対応する第１電流駆動部の制御ノードの電圧を
   設定する第１の論理回路を有し、 各前記第２信号伝達部は、 前記複数の動作選択回路のうちの対応する１つからの前
   記選択信号および前記読出されたデータのレベルに応じ
   て、前記対応する第２電流駆動部の制御ノードの電圧を
   設定する第２の論理回路を有する、請求項１記載の半導
   体集積回路装置。
7. 【請求項７】 前記複数の電圧のうちの前記１つと前記
   パッドとは、ワイヤボンディングによって結合される、
   請求項６記載の半導体集積回路装置。
8. 【請求項８】 各前記動作選択回路は、 テストモード時において、前記パッドの電圧にかかわら
   ず、外部から入力されるテストデータに基づいて前記選
   択信号のレベルを設定するためのテスト選択回路をさら
   に有する、請求項６記載の半導体集積回路装置。
9. 【請求項９】 前記半導体集積回路装置は、 少なくとも記憶データの読出が可能な不揮発性メモリ回
   路をさらに備え、 各前記動作選択回路は、前記第１および第２の電流駆動
   部のうちの対応する１つを前記動作状態および前記非動
   作状態のいずれかに設定するための選択信号を、前記メ
   モリ回路からの読出データに応じて生成し、 各前記第１信号伝達部は、 前記複数の動作選択回路のうちの対応する１つからの前
   記選択信号および前記読出されたデータのレベルに応じ
   て、対応する第１電流駆動部の制御ノードの電圧を設定
   する第１の論理回路を有し、 各前記第２信号伝達部は、 前記複数の動作選択回路のうちの対応する１つからの前
   記選択信号および前記読出されたデータのレベルに応じ
   て、対応する第２電流駆動部の制御ノードの電圧を設定
   する第２の論理回路を有する、請求項１記載の半導体集
   積回路装置。
10. 【請求項１０】 各前記動作選択回路は、 テストモード時において、前記メモリ回路から読出され
    た前記記憶データにかかわらず、外部から入力されるテ
    ストデータに基づいて前記選択信号のレベルを設定する
    ためのテスト選択回路をさらに有する、請求項９記載の
    半導体集積回路装置。
11. 【請求項１１】 前記メモリ回路において、前記記憶デ
    ータは書換可能である、請求項９記載の半導体集積回路
    装置。
12. 【請求項１２】 同一パッケージ内に封入された複数の
    チップを備える半導体集積回路装置であって、 前記複数のチップのうちの１つに形成される内部回路
    と、 前記複数のチップのうちの他の１つのチップに形成され
    る、少なくとも記憶データの読出が可能なメモリ回路
    と、 前記内部回路および前記メモリ回路の間を電気的に結合
    するための結合部とを備え、 前記内部回路は、前記メモリ回路から読出された記憶デ
    ータに基づいて設定される動作条件に従って動作する、
    半導体集積回路装置。
13. 【請求項１３】 前記内部回路は、第１および第２のレ
    ベルを有するデータを出力し、 前記半導体集積回路装置は、 前記内部回路と同一チップに形成されて、前記データを
    出力ノードに出力するための出力バッファをさらに備
    え、 前記出力バッファは、前記第１のレベルに対応する電圧
    および前記第２のレベルに対応する電圧のうちの前記デ
    ータのレベルに応じた一方と前記出力ノードとの間に電
    流経路を形成し、 前記動作条件は、前記電流経路の電流量を設定する、請
    求項１２記載の半導体集積回路装置。
14. 【請求項１４】 前記出力バッファは、 各々が、前記第１のレベルに対応する電圧と前記出力ノ
    ードとの間に互いに並列に結合されて、動作状態におい
    て、前記読出されたデータが前記第１のレベルである場
    合に、前記第１のレベルに対応する電圧と前記出力ノー
    ドとの間に電流経路を形成するための複数の第１電流駆
    動部と、 各々が、前記第２のレベルに対応する電圧と前記出力ノ
    ードとの間に互いに並列に結合されて、動作状態におい
    て、前記読出されたデータが前記第２のレベルである場
    合に、前記第２のレベルに対応する電圧と前記出力ノー
    ドとの間に電流経路を形成するための複数の第２電流駆
    動部と、 前記複数の第１および第２電流駆動部に対応してそれぞ
    れ設けられ、各々が、前記複数の第１および第２電流駆
    動部のうちの対応する１つを、前記第２のメモリ部から
    読出された記憶データに基づいて、前記動作状態および
    非動作状態の一方に設定するための複数の動作選択部と
    を含む、請求項１３記載の半導体集積回路装置。
15. 【請求項１５】 前記メモリ回路は、前記記憶データの
    書換が可能な不揮発性メモリである、請求項１２、１３
    または１４記載の半導体集積回路装置。