JP3237420B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3237420B2 JP3237420B2 JP25816394A JP25816394A JP3237420B2 JP 3237420 B2 JP3237420 B2 JP 3237420B2 JP 25816394 A JP25816394 A JP 25816394A JP 25816394 A JP25816394 A JP 25816394A JP 3237420 B2 JP3237420 B2 JP 3237420B2
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- Logic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、更に
詳しくは出力電流容量の調整機能を有する半導体装置に
関するものである。
詳しくは出力電流容量の調整機能を有する半導体装置に
関するものである。
【０００２】
【従来の技術】従来の半導体装置（以下、単に「ＩＣ」
と記す）の電流出力段の構成について図４および図５を
参照して説明する。
と記す）の電流出力段の構成について図４および図５を
参照して説明する。
【０００３】図４は従来のＩＣのシステムブロック図で
あり、チップ１０は入力端子５から入力した信号を目的
に応じて処理する論理素子等で構成されているＩＣ回路
部２および前記ＩＣ回路部２で信号処理された結果を出
力端子６に付加される電子部品（図示せず）を駆動する
ための出力バッファ回路１１を主要な要素として構成さ
れている。
あり、チップ１０は入力端子５から入力した信号を目的
に応じて処理する論理素子等で構成されているＩＣ回路
部２および前記ＩＣ回路部２で信号処理された結果を出
力端子６に付加される電子部品（図示せず）を駆動する
ための出力バッファ回路１１を主要な要素として構成さ
れている。
【０００４】つぎに、前記出力バッファ回路１１につい
て説明すると、図５に示すようにＩＣ回路部２からの出
力信号７はインバータ１７０、１７１で受けられた後、
出力バッファ素子１５０、１６０に接続され、出力信号
７に対応した電流が出力端子６に接続した電子部品に供
給される。尚、図５においては単一のバッファ回路を示
しているが、出力電流容量を大きくする場合は同一の回
路を複数個並列に接続して構成している。
て説明すると、図５に示すようにＩＣ回路部２からの出
力信号７はインバータ１７０、１７１で受けられた後、
出力バッファ素子１５０、１６０に接続され、出力信号
７に対応した電流が出力端子６に接続した電子部品に供
給される。尚、図５においては単一のバッファ回路を示
しているが、出力電流容量を大きくする場合は同一の回
路を複数個並列に接続して構成している。
【０００５】一般にＩＣを設計する際にはユーザーが提
示する仕様に示された負荷条件に合わせて設計を行う
が、必ずしもユーザーの提示する条件がユーザーが使用
する状態に合致しているとは限らない。例えば一般に回
路開発においてはボード上に多数のＩＣチップを配し、
線材で結線するためＩＣ間の配線が長くなることが避け
られなく、従って、線材の抵抗および容量の増加のため
回路開発時においてはＩＣの出力電流は製品組み込み時
よりも大きなものを要求されることが一般的である。
示する仕様に示された負荷条件に合わせて設計を行う
が、必ずしもユーザーの提示する条件がユーザーが使用
する状態に合致しているとは限らない。例えば一般に回
路開発においてはボード上に多数のＩＣチップを配し、
線材で結線するためＩＣ間の配線が長くなることが避け
られなく、従って、線材の抵抗および容量の増加のため
回路開発時においてはＩＣの出力電流は製品組み込み時
よりも大きなものを要求されることが一般的である。
【０００６】しかし、上述した理由により作成した過大
な出力電流容量を有するＩＣが製品に組み込まれた場
合、前記ＩＣの出力端子に製品の設計値よりも軽い負荷
となる規格からはずれた電子部品が接続されても、これ
をドライブするためにＩＣから過大な電流の流出が可能
であって、製品の作動には問題が生じない。しかし、過
大な動作電流のために出力バッファノイズが大きくなっ
て不要輻射を高めるとともに、負荷回路との特性インピ
ーダンスがミスマッチした場合に生ずる反射ノイズの制
御が困難であった。
な出力電流容量を有するＩＣが製品に組み込まれた場
合、前記ＩＣの出力端子に製品の設計値よりも軽い負荷
となる規格からはずれた電子部品が接続されても、これ
をドライブするためにＩＣから過大な電流の流出が可能
であって、製品の作動には問題が生じない。しかし、過
大な動作電流のために出力バッファノイズが大きくなっ
て不要輻射を高めるとともに、負荷回路との特性インピ
ーダンスがミスマッチした場合に生ずる反射ノイズの制
御が困難であった。
【０００７】また、最適の出力電流容量を有するＩＣを
作成するためには幾回もの設計変更、マスクの作成およ
びＩＣ製作をしなければならず、時間とコストが大幅に
増加する要因になっていた。
作成するためには幾回もの設計変更、マスクの作成およ
びＩＣ製作をしなければならず、時間とコストが大幅に
増加する要因になっていた。
【０００８】更にまた、ユーザーの仕様の全てをカバー
するように幾種類ものＩＣを揃えておくことは、メーカ
ーにとって開発項目、開発期間および在庫管理等の仕事
が増大しコストアップの要因となっていた。
するように幾種類ものＩＣを揃えておくことは、メーカ
ーにとって開発項目、開発期間および在庫管理等の仕事
が増大しコストアップの要因となっていた。
【０００９】
【発明が解決しようとする課題】従って、本発明はＩＣ
の過大な負荷電流による出力バッファノイズに起因して
不要幅射が発生することを抑制するとともに、特性イン
ピーダンスのミスマッチによる反射ノイズを制御しよう
とするものである。更に、ＩＣの電流出力段において最
適の出力電流容量を有する回路構成を短期間で作成しよ
うとするものある。
の過大な負荷電流による出力バッファノイズに起因して
不要幅射が発生することを抑制するとともに、特性イン
ピーダンスのミスマッチによる反射ノイズを制御しよう
とするものである。更に、ＩＣの電流出力段において最
適の出力電流容量を有する回路構成を短期間で作成しよ
うとするものある。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置は、出力端子と、入力信号に応
じた電流を上記出力端子に出力する出力バッファ回路
と、入力される制御信号に応じてそれぞれ動作状態また
は非動作状態に設定され、上記動作状態に設定された場
合、上記入力信号に応じた電流を上記出力端子に出力す
る複数の出力電流調節ユニットと、入力される第１の電
圧または第２の電圧に応じた上記制御信号を、対応する
上記出力電流調節ユニットに出力する複数のインバータ
と、上記第１の電圧の供給ラインと上記インバータの入
力端子との間に接続され、入力されるリセット信号およ
び上記制御信号に応じて導通状態または非導通状態に設
定される複数のスイッチ素子と、上記第２の電圧の供給
ラインと上記インバータの入力端子との間に接続され、
導通状態または切断状態に設定される複数のヒューズ
と、切断状態の上記ヒューズと共通の上記インバータに
接続された上記スイッチ素子を導通状態に設定する上記
リセット信号を発生するリセット信号発生回路とを有
し、上記インバータは、上記第１の電圧が入力された場
合、上記スイッチ素子を導通状態に設定する上記制御信
号を出力する。
め、本発明の半導体装置は、出力端子と、入力信号に応
じた電流を上記出力端子に出力する出力バッファ回路
と、入力される制御信号に応じてそれぞれ動作状態また
は非動作状態に設定され、上記動作状態に設定された場
合、上記入力信号に応じた電流を上記出力端子に出力す
る複数の出力電流調節ユニットと、入力される第１の電
圧または第２の電圧に応じた上記制御信号を、対応する
上記出力電流調節ユニットに出力する複数のインバータ
と、上記第１の電圧の供給ラインと上記インバータの入
力端子との間に接続され、入力されるリセット信号およ
び上記制御信号に応じて導通状態または非導通状態に設
定される複数のスイッチ素子と、上記第２の電圧の供給
ラインと上記インバータの入力端子との間に接続され、
導通状態または切断状態に設定される複数のヒューズ
と、切断状態の上記ヒューズと共通の上記インバータに
接続された上記スイッチ素子を導通状態に設定する上記
リセット信号を発生するリセット信号発生回路とを有
し、上記インバータは、上記第１の電圧が入力された場
合、上記スイッチ素子を導通状態に設定する上記制御信
号を出力する。
【００１１】また、前記出力電流調整ユニットの各々に
出力電流容量を累進的に分配し、任意の出力電流調整ユ
ニットを選択して動作状態にすることにより、最少の出
力電流容量のステップで出力電流容量を決定する回路構
成の電流出力段とする。
出力電流容量を累進的に分配し、任意の出力電流調整ユ
ニットを選択して動作状態にすることにより、最少の出
力電流容量のステップで出力電流容量を決定する回路構
成の電流出力段とする。
【００１２】また、前記制御回路はヒューズを内蔵した
構成にして、前記ヒューズを切断することにより出力電
流調整ユニットを動作可能な状態にし、更に前記制御回
路にリセット信号を印加して、前記制御回路に対応する
出力電流調整ユニットを動作状態にする回路構成の電流
出力段とする。
構成にして、前記ヒューズを切断することにより出力電
流調整ユニットを動作可能な状態にし、更に前記制御回
路にリセット信号を印加して、前記制御回路に対応する
出力電流調整ユニットを動作状態にする回路構成の電流
出力段とする。
【００１３】更にまた、各々の制御回路に独立してリセ
ット信号を印加するリセット信号発生回路を設け、ヒュ
ーズを切断した複数の制御回路に前記リセット信号発生
回路からリセット信号を選択的に印加して前記制御回路
に対応する出力電流調整ユニットを動作状態にし、出力
電流容量を調整する回路構成の電流出力段として前記課
題を解決するものである。
ット信号を印加するリセット信号発生回路を設け、ヒュ
ーズを切断した複数の制御回路に前記リセット信号発生
回路からリセット信号を選択的に印加して前記制御回路
に対応する出力電流調整ユニットを動作状態にし、出力
電流容量を調整する回路構成の電流出力段として前記課
題を解決するものである。
【００１４】
【作用】本発明の半導体装置によれば、導通状態のヒュ
ーズが入力端子に接続されたインバータには、当該ヒュ
ーズを介して上記第２の電圧が入力される。一方、切断
状態のヒューズが入力端子に接続されたインバータに
は、リセット信号発生回路からのリセット信号によって
当該入力端子に接続されたスイッチ素子が導通状態に設
定されることにより、上記第１の電圧が入力される。上
記第１の電圧が入力されると、インバータが出力する制
御信号によってスイッチ素子が導通状態に設定され、こ
れにより、インバータの入力電圧は上記第１の電圧に保
持される。このように、ヒューズの状態（導通または切
断）に応じて、インバータの入力電圧が上記第１の電圧
または上記第２の電圧に設定されると、これに応じて、
出力電流調節ユニットが動作状態または非動作状態に設
定される。出力電流調節ユニットが動作状態に設定され
ると、上記入力信号に応じた電流が出力バッファ回路の
電流とともに出力端子へ出力される。
ーズが入力端子に接続されたインバータには、当該ヒュ
ーズを介して上記第２の電圧が入力される。一方、切断
状態のヒューズが入力端子に接続されたインバータに
は、リセット信号発生回路からのリセット信号によって
当該入力端子に接続されたスイッチ素子が導通状態に設
定されることにより、上記第１の電圧が入力される。上
記第１の電圧が入力されると、インバータが出力する制
御信号によってスイッチ素子が導通状態に設定され、こ
れにより、インバータの入力電圧は上記第１の電圧に保
持される。このように、ヒューズの状態（導通または切
断）に応じて、インバータの入力電圧が上記第１の電圧
または上記第２の電圧に設定されると、これに応じて、
出力電流調節ユニットが動作状態または非動作状態に設
定される。出力電流調節ユニットが動作状態に設定され
ると、上記入力信号に応じた電流が出力バッファ回路の
電流とともに出力端子へ出力される。
【００１５】
【実施例】本発明によるＩＣの電流出力段の構成につい
て図１ないし図３を参照して説明する。
て図１ないし図３を参照して説明する。
【００１６】本発明に係わるＩＣのシステムブロック図
は図１に示されていて、従来例とは出力バッファ回路３
に出力電流調整回路４が付加されたことにおいて異なっ
ており、従来例と同一の構成と動作については同一の符
号を付し説明は省略する。
は図１に示されていて、従来例とは出力バッファ回路３
に出力電流調整回路４が付加されたことにおいて異なっ
ており、従来例と同一の構成と動作については同一の符
号を付し説明は省略する。
【００１７】図２に本発明の要部である出力電流調整回
路４が示されていて、複数の出力電流調整ユニット４１
で構成されている。また、出力電流調整ユニット４１は
制御回路２０、出力バッファコントロール用のＮＡＮＤ
回路３０とＮＯＲ回路４０および出力バッファ素子５
０、６０で構成されていて、更に制御回路２０にはリセ
ット信号発生回路２３が接続されている。
路４が示されていて、複数の出力電流調整ユニット４１
で構成されている。また、出力電流調整ユニット４１は
制御回路２０、出力バッファコントロール用のＮＡＮＤ
回路３０とＮＯＲ回路４０および出力バッファ素子５
０、６０で構成されていて、更に制御回路２０にはリセ
ット信号発生回路２３が接続されている。
【００１８】つぎに、制御回路２０の構成と動作につい
て図２および図３（ａ）〜（ｂ）を参照して説明する。
て図２および図３（ａ）〜（ｂ）を参照して説明する。
【００１９】制御回路２０にはヒューズ１９とインバー
タ７０、７１およびリセット信号を受けるスイッチ素子
６９で構成されていて、出力バッファコントロール用の
ＮＡＮＤ回路３０とＮＯＲ回路４０に作用して出力バッ
ファ素子５０、６０をＯＮまたはＯＦＦにし、出力バッ
ファ回路３を作動状態にするか否かを決定するものであ
る。
タ７０、７１およびリセット信号を受けるスイッチ素子
６９で構成されていて、出力バッファコントロール用の
ＮＡＮＤ回路３０とＮＯＲ回路４０に作用して出力バッ
ファ素子５０、６０をＯＮまたはＯＦＦにし、出力バッ
ファ回路３を作動状態にするか否かを決定するものであ
る。
【００２０】まず、ヒューズ切断前においては図３
（ａ）に示すようにリセット信号（Ｌｏｗ Ａｃｔｉｖ
ｅ）のＨｉｇｈあるいはＬｏｗに関係なくインバータ７
０の入力はＬｏｗであり、従って、ＸはＨｉｇｈ、Ｙは
Ｌｏｗになる。従ってＮＡＮＤ回路３０ａの入力端１０
０はＨｉｇｈ、ＮＯＲ回路４０ａの入力端１０３はＬｏ
ｗになり、ＩＣ回路部２からの出力信号７がＨｉｇｈの
とき、ＮＡＮＤ回路３０ａの出力端１０４はＬｏｗとな
って出力バッファ素子５０ａをＯＦＦにする。また、出
力信号７がＬｏｗのときＮＯＲ回路４０ａの出力端１０
５はＨｉｇｈとなり、出力バッファ素子６０ａをＯＦＦ
として、この出力電流調整ユニット４１は動作をしな
い。
（ａ）に示すようにリセット信号（Ｌｏｗ Ａｃｔｉｖ
ｅ）のＨｉｇｈあるいはＬｏｗに関係なくインバータ７
０の入力はＬｏｗであり、従って、ＸはＨｉｇｈ、Ｙは
Ｌｏｗになる。従ってＮＡＮＤ回路３０ａの入力端１０
０はＨｉｇｈ、ＮＯＲ回路４０ａの入力端１０３はＬｏ
ｗになり、ＩＣ回路部２からの出力信号７がＨｉｇｈの
とき、ＮＡＮＤ回路３０ａの出力端１０４はＬｏｗとな
って出力バッファ素子５０ａをＯＦＦにする。また、出
力信号７がＬｏｗのときＮＯＲ回路４０ａの出力端１０
５はＨｉｇｈとなり、出力バッファ素子６０ａをＯＦＦ
として、この出力電流調整ユニット４１は動作をしな
い。
【００２１】つぎに、ヒューズ１９をレーザ等で切断し
たあとにおいては図３（ｂ）に示すように、リセット信
号が入力する前はＸ、Ｙともに不定であるが、入力後は
ＸはＬｏｗ、ＹはＨｉｇｈになる。従ってＮＡＮＤ回路
３０ａの入力端１００はＬｏｗであるから出力端１０４
は常にＨｉｇｈであり、出力バッファ素子５０ａはＯＮ
になる。また、ＮＯＲ回路４０ａの入力端１０３はＨｉ
ｇｈであるからＮＯＲ回路４０ａの出力端１０５は常に
Ｌｏｗであり、出力バッファ素子６０ａはＯＮになり、
この出力電流調整ユニット４１を動作状態にする。
たあとにおいては図３（ｂ）に示すように、リセット信
号が入力する前はＸ、Ｙともに不定であるが、入力後は
ＸはＬｏｗ、ＹはＨｉｇｈになる。従ってＮＡＮＤ回路
３０ａの入力端１００はＬｏｗであるから出力端１０４
は常にＨｉｇｈであり、出力バッファ素子５０ａはＯＮ
になる。また、ＮＯＲ回路４０ａの入力端１０３はＨｉ
ｇｈであるからＮＯＲ回路４０ａの出力端１０５は常に
Ｌｏｗであり、出力バッファ素子６０ａはＯＮになり、
この出力電流調整ユニット４１を動作状態にする。
【００２２】上述したプロセスで作動する各々の出力電
流調整ユニット４１の出力端は従来例で説明した構成と
同一の出力バッファ回路３に接続され、それに対応した
電流が出力端子６に接続された電子部品に供給される。
流調整ユニット４１の出力端は従来例で説明した構成と
同一の出力バッファ回路３に接続され、それに対応した
電流が出力端子６に接続された電子部品に供給される。
【００２３】以上説明したように、ＩＣ作製の後工程に
おいて出力電流調整ユニット４１のヒューズ１９を選択
的に切断して出力バッファ素子５０および６０を動作状
態にすることにより、要求されるＩＣの出力電流容量を
決定するものである。
おいて出力電流調整ユニット４１のヒューズ１９を選択
的に切断して出力バッファ素子５０および６０を動作状
態にすることにより、要求されるＩＣの出力電流容量を
決定するものである。
【００２４】尚、出力バッファ素子５０および６０の出
力能力を累乗的に設定することにより、例えば一段目の
容量を２0 、二段目の容量を２1 、三段目の容量を
２2 、・・・に設定することにより、量子化単位で出力
電流容量を決定することができ、一層微細に出力電流容
量の調整をすることができる。
力能力を累乗的に設定することにより、例えば一段目の
容量を２0 、二段目の容量を２1 、三段目の容量を
２2 、・・・に設定することにより、量子化単位で出力
電流容量を決定することができ、一層微細に出力電流容
量の調整をすることができる。
【００２５】
【発明の効果】ＩＣに付加する電子部品の入力電流に合
致した出力電流容量を有するＩＣを作成し、電子機器に
組み込むことができるため、付加する電子部品に過大な
電流を流す虞がなく、従って、出力バッファノイズによ
る不要幅射とインピーダンスのミスマッチが生じた場合
に生ずる反射ノイズを低減することができる。
致した出力電流容量を有するＩＣを作成し、電子機器に
組み込むことができるため、付加する電子部品に過大な
電流を流す虞がなく、従って、出力バッファノイズによ
る不要幅射とインピーダンスのミスマッチが生じた場合
に生ずる反射ノイズを低減することができる。
【００２６】また、最適の出力電流容量を有するＩＣ
を、後工程において電流容量を決定するヒューズを選択
して切断することにより、短期間で簡単に作成すること
が出来る。従って、目的のＩＣ作成のために幾回もの設
計変更、マスクの作成、ＩＣ製作および試験等をする必
要がない。
を、後工程において電流容量を決定するヒューズを選択
して切断することにより、短期間で簡単に作成すること
が出来る。従って、目的のＩＣ作成のために幾回もの設
計変更、マスクの作成、ＩＣ製作および試験等をする必
要がない。
【００２７】ユーザーの要求に対処するために、全ての
出力電流容量の仕様に合致させた幾種類ものＩＣを揃え
ておく必要がない。従って、製作、在庫管理等の仕事を
削減できコストの低減に効果が大きい。
出力電流容量の仕様に合致させた幾種類ものＩＣを揃え
ておく必要がない。従って、製作、在庫管理等の仕事を
削減できコストの低減に効果が大きい。
【図１】 本発明の出力電流調整回路を含むＩＣのシス
テムブロック図である。
テムブロック図である。
【図２】 出力バッファ回路を付加した本発明による出
力電流調整回路の概略構成図である。
力電流調整回路の概略構成図である。
【図３】 制御回路のタイムチャートであり、（ａ）は
制御回路のヒューズ切断前であり、（ｂ）はヒューズ切
断後である。
制御回路のヒューズ切断前であり、（ｂ）はヒューズ切
断後である。
【図４】 従来の出力バッファ回路を含むＩＣのシステ
ムブロック図である。
ムブロック図である。
【図５】 従来の出力バッファ回路の概略構成図であ
る。
る。
１、１０ チップ ２ ＩＣ回路 ３、１１ 出力バッファ回路 ４ 出力電流調整回路 １９ ヒューズ ２０ａ〜２０ｎ 制御回路 ２３ リセット信号発生回路 ３０ａ〜３０ｎ ＮＡＮＤ回路 ４０ａ〜４０ｎ ＮＯＲ回路 ４１ 出力電流調整ユニット ５０ａ〜５０ｎ、５１ 出力バッファ素子 ６０ａ〜６０ｎ、６１ 出力バッファ素子 ７０、７１、７２、７３ インバータ １５０ 出力バッファ素子 １６０ 出力バッファ素子 １７０、１７１ インバータ
Claims (2)
- 【請求項１】出力端子と、入力信号に応じた電流を上記
出力端子に出力する出力バッファ回路と、 入力される制御信号に応じてそれぞれ動作状態または非
動作状態に設定され、 上記動作状態に設定された場合、上記入力信号に応じた
電流を上記出力端子に出力する複数の出力電流調節ユニ
ットと、 入力される第１の電圧または第２の電圧に応じた上記制
御信号を、対応する上記出力電流調節ユニットに出力す
る複数のインバータと、 上記第１の電圧の供給ラインと上記インバータの入力端
子との間に接続され、入力されるリセット信号および上
記制御信号に応じて導通状態または非導通状態に設定さ
れる複数のスイッチ素子と、 上記第２の電圧の供給ラインと上記インバータの入力端
子との間に接続され、導通状態または切断状態に設定さ
れる複数のヒューズと、 切断状態の上記ヒューズと共通の上記インバータに接続
された上記スイッチ素子を導通状態に設定する上記リセ
ット信号を発生するリセット信号発生回路とを有し、 上記インバータは、上記第１の電圧が入力された場合、
上記スイッチ素子を導通状態に設定する上記制御信号を
出力する、 半導体装置。 - 【請求項２】上記複数の出力電流調節ユニットの出力電
流容量が、２のべき乗に比例して累進的に設定された、 請求項１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25816394A JP3237420B2 (ja) | 1994-10-24 | 1994-10-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25816394A JP3237420B2 (ja) | 1994-10-24 | 1994-10-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08125519A JPH08125519A (ja) | 1996-05-17 |
| JP3237420B2 true JP3237420B2 (ja) | 2001-12-10 |
Family
ID=17316412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25816394A Expired - Fee Related JP3237420B2 (ja) | 1994-10-24 | 1994-10-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3237420B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002300023A (ja) | 2001-04-02 | 2002-10-11 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| GB0305796D0 (en) | 2002-07-24 | 2003-04-16 | Micromass Ltd | Method of mass spectrometry and a mass spectrometer |
-
1994
- 1994-10-24 JP JP25816394A patent/JP3237420B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08125519A (ja) | 1996-05-17 |
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