JP4149011B2 - 集積回路を組立てる方法、集積回路、および集積回路のための高電圧許容インタフェース回路 - Google Patents
集積回路を組立てる方法、集積回路、および集積回路のための高電圧許容インタフェース回路 Download PDFInfo
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Description
【発明の分野】
この発明は、集積回路分野に関し、より特定的には、混合電圧環境における集積回路のインタフェースの改良に関する。
【0002】
集積回路ビジネスおよび半導体産業は、継続的に、コストを削減し、パワーを減じ、そして性能を改良するよう努力している。集積回路製品は、マイクロプロセッサ、メモリ、プログラマブル論理、プログラマブルコントローラ、特定用途向け集積回路、および他の多くのタイプの集積回路を含む。価格の削減は、ダイのサイズを減じかつ歩留りを増加させるスケーリングされたプロセスに製品を移すことによって強力に推し進められている。パワーの削減は、回路設計技術、パワー管理図式、および寄生スケーリングなどの要因によって達成されてきた。性能の向上は、設計技術、プロセスの向上、および寄生スケーリングなどの要因によってもたらされてきた。
【0003】
プロセス技術は改良されてきている。継続的なスケーリングおよび装置の幾何学的配置の縮小によって、装置のサイズおよび寸法に合わせて動作電圧をスケーリングすることが必要になってきた。動作電圧は5ボルトから3.3ボルトまでスケーリングダウンされた。このために混合電圧モード装置が必要となった。すなわち、集積回路はさまざまな動作電圧とインタフェースすることが必要になる。そして、さらなる縮小が将来的には期待されている。この産業においては、3.3ボルトおよび5ボルトのいずれの集積回路および装置も利用する製品および印刷回路板(PCBs)が提供されている。標準的な電源が1電圧レベルからより低い電圧レベルに切換わるにはかなりの移行期間があるものと予測される。
【0004】
プロセススケーリングは、ダイコストを削減する主要な方法である。このコストは、ダイのサイズをより小さくすることに関連し、より高い歩留りを得ることによって達成される。現在、スケーリングが発展し、装置の寸法による電圧の差を削減することが必要になってくるような装置の寸法へと向かうにつれて、電源電圧は減じられてきている。
【0005】
すべての製造業者が同時により低い電源に切換えたわけではない。したがって動作電圧のスケーリングによって、多数電圧モードの産業が生まれてきた。集積回路を扱う企業は、この産業が単一のより低い電源電圧へと移行するまでのこの中間段階の間の必要性に応えることができる製品を提供せねばならない。この産業が成功裏により低い電源電圧へと移行するまでには、かなりの時間が必要だと考えられる。
【0006】
理解されるように、集積回路を組立て、かつ動作させる改良技術はこうした要求に応える必要がある。これらの集積回路は、標準の電源または新しいより低い電源のいずれにおいても動作するよう設計されている装置と相互作用せねばならない。また、5ボルトでしか使えない装置を設計し続けている顧客のために、集積回路はコスト削減の途を提供せねばならない。製造者に対しては、集積回路は、マーケットを選び、最低コストおよびマーケットへの最短時間を支持するような柔軟性を与えねばならない。
【0007】
【発明の概要】
この発明は、混合電圧モード環境に適合可能な集積回路を組立てる技術である。同一の集積回路が、選択される特定のオプションに依存して、異なった動作モードにおいて使用され得る。
【0008】
たとえば、第1のオプションにおいては、集積回路は単一の電源電圧と互換性があるであろう。第2のオプションにおいては、集積回路は混合電圧環境と互換性があるであろう。集積回路は電源電圧と接続されるであろう。集積回路はこの電源電圧と互換可能な出力を発生するであろう。この集積回路はこの電源電圧よりも高い電圧レベルの入力を許容しかつそれとインタフェースするであろう。第3のオプションにおいては、集積回路は外部電源電圧と互換可能であり、この外部電源電圧における入力および出力とインタフェースするであろう。しかしながら、集積回路は、内部電源電圧と互換可能な技術を使用して製造されるであろうし、この場合内部電源電圧は外部電源電圧よりも低いであろう。他にも多くの変形があり、これらは単にさまざまなオプションのうちのいくつかの例にすぎない。
【0009】
集積回路のさまざまなオプションは同一の集積回路上に形成される。集積回路の組立の間、所望のオプションが選択される。これはたとえば、適切な金属のマスクを選択することによって達成されるであろう。他の技術は、そのいくつかを挙げると、プログラマブルリンクの使用、プログラマブルヒューズの使用、プログラマブルセルの使用およびそれ以外の多くを含む。この発明の技術によって集積回路のコストが減じられる。これと同一の設計は、混合電圧条件の各々に対して特定の集積回路を開発しかつ設計する必要なしに、さまざまな目的のために、さまざまな電圧環境において使用できるであろう。
【0010】
より特定的には、集積回路を組立てるためのこの発明の技術は、以下のステップを含む。第1の電源電圧と互換可能である集積回路のコアが提供される。第1の電源電圧と互換可能な外部回路からの入力信号を扱い、第1の電源電圧と互換可能な外部回路のために出力信号を発生するよう設計された第1のインタフェースが、集積回路に提供される。第2の電源電圧と互換可能である外部回路からの入力信号を扱い、第1の電源電圧と互換可能である外部回路に対しての出力信号を発生するよう設計された第2のインタフェースが集積回路に提供される。第2の電源電圧と互換可能である外部回路からの入力信号を扱い、第2の電源電圧と互換可能である外部回路に対しての出力信号を発生するよう設計された第3のインタフェースが集積回路に与えられる。第1のインタフェース、第2のインタフェース、または第3のインタフェースは選択的にコアと結合され、集積回路の所望の特徴を得る。
【0011】
さらに、この発明は、混合電圧モード環境において集積回路にインタフェースする技術である。特に、この発明の入力/出力ドライバまたはバッファは、入力/出力ドライバに対する電源電圧よりも高いパッドにおける電圧と直接にインタフェースするであろう。これは、「過電圧条件」と呼ばれるであろう。たとえば、もし電源電圧が3.3ボルトであったならば、入力/出力ドライバのパッドにおいて5ボルトの信号が与えられるであろう。この発明の入力/出力ドライバは、入力として使用されるとき、この電圧レベルを許容し、かつ漏れ電流経路を防ぐ。この発明はまた、別個のノイズの多い電源およびノイズの少ない電源がある場合の図式においても使用されるであろう。たとえば、ノイズの多い電源およびノイズの少ない電源があるかもしれない。I/Oドライバはノイズの多い電源と結合され、コアはノイズの少ない電源と結合されてもよい。これによって、I/Oドライバにおいて内部回路との結合からノイズをある程度切り離す。実施例においては、ウェルバイアス発生器およびレベル補正器が出力ドライバ回路に含まれ、漏れ電流経路を防いでいる。これによって集積回路の性能、信頼性、および寿命が向上する。
【0012】
より特定的には、この発明は、第1の電源電圧とI/Oパッドとの間に結合される第1のプルアップ装置を含む、集積回路のための高電圧許容インタフェース回路である。第2のプルアップ装置は第2の電源電圧と第1のプルアップ装置の第1の制御電極との間に結合される。そして第3のプルアップ装置は、第2の電源電圧と第2のプルアップ装置の第2の制御電極との間に結合される。第3のプルアップ装置の第3の制御電極は第1の制御電極に結合され、第2のプルアップ装置のボディ電極は第3のプルアップ装置のボディ電極に結合される。
【0013】
この発明は、混合電圧モード環境において集積回路とインタフェースする技術である。特に、集積回路は、内部電源電圧と互換可能な技術を用いて組立てられる。外的には、集積回路は内部電源電圧よりも高い外部電源電圧とインタフェースするであろう。集積回路へのおよび集積回路からの入力および出力信号は外部電源レベルと互換可能であろう。
【0014】
この発明の集積回路は外部電源電圧のレベルの電圧を内部電源電圧のレベルへと変換するための変換回路を含むであろう。一実施例においては、変換回路は負のフィードバックを使用し、自己調整する。この内部電源電圧は、集積回路上の内部装置にパワーを与えるため使用されるであろう。集積回路は、出力信号を外部電源電圧と互換可能になるよう変換するための変換回路を含むであろう。また、集積回路は、外部電源電圧と互換可能な入力電圧を受けることができるであろう。集積回路は、あたかもそれが外部電源電圧と互換可能な技術を用いて製造されたかのように、ユーザおよび他の集積回路に見えるであろう。この発明は、プロセス技術の後方互換性を提供する有益な技術である。
【0015】
この発明は、別個のノイズの多いおよびノイズの少ない電源を有する集積回路において使用され得る。たとえば、I/Oドライバはノイズの多い電源に結合され、一方変換回路はノイズの少ない電源に結合されてもよい。これによってI/Oドライバからのノイズが集積回路のコアへと結合することが防ぐことを助ける。
【0016】
変換回路のレイアウトは密度が高く、また、電流のフローおよび熱分布が集積回路のまわりに均等に広がっている。これによって局所的な「ホットスポット」区域の形成を防ぐことを助ける。
【0017】
より特定的には、この発明の集積回路は、第1の電源電圧と結合された出力ドライバと、第2の電源電圧と結合されたレベルシフタ回路と、第2の電源電圧と結合された電圧ダウンコンバータ回路とを含む。電圧ダウンコンバータは第2の電源電圧よりも低い電圧レベルを有する第1の電源電圧を発生する。集積回路のコア内の回路は第1の電源電圧と結合される。
【0018】
さらに、この発明は、混合電圧モード環境において集積回路にインタフェースする技術である。特に、集積回路は、内部電源電圧レベルと互換可能な技術を用いて組立てられる。外的には、集積回路は内部電源電圧レベルよりも高い外部電源電圧レベルとインタフェースするであろう。集積回路へのおよび集積回路からの入力および出力は内部電源レベルと互換可能であろう。
【0019】
この発明の集積回路は、外部電源電圧レベルの電圧を内部電源電圧レベルに変換するためのオンチップ変換回路を含むかまたは、この内部電源電圧レベルは外的に供給されるであろう。この内部電源電圧は集積回路上の内部装置にパワーを与えるために使用されるであろう。また集積回路は、出力信号を外部電源電圧と互換可能になるよう変換するための変換回路を含むであろう。この回路は、レベルシフタまたは電圧シフタを含んでもよい。また、集積回路は外部電源電圧と互換可能な入力電圧を受けるであろう。この発明は、低電圧プロセス技術の後方互換性を提供するための有益な技術である。
【0020】
この発明は、また、別個のノイズの多いおよびノイズの少ない電圧図式において使用されてもよい。たとえば、I/Oドライバはノイズの多い電源に結合され、一方オンチップ変換回路はノイズの少ない電源に結合されてもよい。これによってI/Oドライバにおけるノイズの他のオンチップ回路への結合からのいくらかの切離しが提供されるであろう。
【0021】
特に、一実施例においては、この発明の集積回路は複数のプログラマブル素子を含む。これらのプログラマブル素子は論理機能を実施するようプログラム可能に構成可能であり、第1の電源電圧と基準電圧との間の第1の電圧範囲と互換可能な論理信号を生成する。集積回路は、さらに、集積回路上に形成される電圧シフタを含む。電圧シフタは複数のプログラマブル素子からの論理信号を、第2の電源電圧と基準電圧との間の第2の電圧範囲と互換可能な論理信号に変換するよう結合される。第2の電源電圧は第1の電源電圧よりも高い。
【0022】
この発明の他の目的、特徴、および利点は以下の詳細な説明および添付した図面を参照するとより明らかになるであろう。図面および説明においては、同様の参照番号は全図表を通じて類似の特徴を示す。
【0023】
【好ましい実施例の説明】
図1は、この発明を具現化するディジタルシステムのブロック図を示す。このシステムは、単一の基板上、多数の基板上、または多数の筺体内に備えられ得る。図1はシステム101を示すが、ここでプログラマブルロジックデバイス121が利用され得る。(時にPAL、PLA、FPLA、PLD、EPLD、EEPLD、LCA、またはFPGAと称される)プログラマブルロジックデバイスは、カスタム集積回路の柔軟性を有しながら固定集積回路の利点を提供する、周知の集積回路である。このようなデバイスは、ユーザが、標準の在庫の論理素子を、ユーザの特定の必要を満たすよう電気的にプログラムすることを可能にする。たとえば、米国特許番号第4,617,479号を参照されたい。これはすべての目的のためにここに引用により援用される。このようなデバイスは現在、アルテラ(Altera)のMAXシリーズのPLDおよびFLEXシリーズのPLDに代表される。前者は、たとえば、米国特許番号第5,241,224号および第4,871,930号、ならびにアルテラデータブック(Altera Data Book)の1996年6月号に記載されており、これらはすべてここに引用により援用される。後者は、たとえば、米国特許番号第5,258,668号、第5,260,610号、第5,260,611号、および第5,436,575号、ならびにアルテラデータブックの1996年6月号に記載されており、これらすべてがすべての目的のためにここに引用により援用される。ロジックデバイスおよびその動作は、当業者には周知である。
【0024】
図1の特定の実施例において、処理装置101はメモリ105およびI/O111に結合され、プログラマブルロジックデバイス(PLD)121を組込む。PLD121は特に、接続131を介してメモリ105に、および接続135を介してI/O111に結合され得る。システムは、プログラムされたディジタルコンピュータシステム、ディジタル信号処理システム、専用ディジタルスイッチングネットワーク、または他の処理システムであり得る。さらに、このようなシステムは、単に例として挙げれば、遠隔通信システム、自動車用システム、制御システム、消費者向け電子機器、パーソナルコンピュータ、その他等の多岐にわたるアプリケーションのために設計され得る。
【0025】
処理装置101は、データを処理または記憶のための適切なシステムコンポーネントに送り、メモリ105内に記憶されたプログラムを実行するかもしくはI/O111を使用して入力を実行するか、または他の同様の機能を行なう。処理装置101は、中央処理装置(CPU)、マイクロプロセッサ、浮遊点コプロセッサ、グラフィックスコプロセッサ、ハードウェアコントローラ、マイクロコントローラ、コントローラとして使用するようプログラムされたプログラマブルロジックデバイス、または他の処理装置であり得る。さらに、多くの実施例においては、CPUはしばしば必要がない。たとえば、CPUの代わりに1または複数のPLD121がシステムの論理動作を制御することが可能である。いくつかの実施例においては、処理装置101はコンピュータシステムでもあり得る。メモリ105は、ランダムアクセスメモリ(RAM)、読出専用メモリ(ROM)、固定ディスク媒体もしくはフレキシブルディスク媒体、PCカードフラッシュディスクメモリ、テープ、または他のいずれの記憶検索手段でもよく、それらの記憶検索手段を何らかの形で組合せたものであってもよい。PLD121は図1のシステム内で多くの異なる役割を果たし得る。PLD121は処理装置101の論理的ビルディングブロックとしてその内部動作および外部動作を支持し得る。PLD121は、システム動作内でその特定の役割を続行するのに必要な論理機能を実現するようプログラムされる。
【0026】
図2は、図1のPLD121の全体的な内部アーキテクチャおよび構造を示した、簡略化されたブロック図である。PLDのアーキテクチャ、構造、および回路設計の多くの詳細はこの発明の理解には不要であり、そのような詳細は図2には示されていない。
【0027】
図2は、36個の論理アレイブロック(LAB)200の6×6の2次元アレイを示す。LAB200は論理機能を実行するよう構成またはプログラムされた、物理的にグループ分けされた論理的資源の組である。LABの内部アーキテクチャは、図3に関連して以下により詳細に記載される。PLDは任意の数のLABを含み得る。その数は図2のPLD121に示される数より多くても少なくてもよい。通常、将来、技術が進歩し改良されれば、より多数の論理アレイブロックを有するプログラマブルロジックデバイスが間違いなく作られるであろう。さらに、LAB200は正方形のマトリックスで構成される必要はない。たとえば、アレイはLABの5×7または20×70のマトリックスとして構成されてもよい。
【0028】
LAB200は入力および出力(図示せず)を有し、これらは、大域的水平相互接続(GH)210および大域的垂直相互接続(GV)220のアレイを含む大域的相互接続構造にプログラム可能に接続され得るかまたはされないかのどちらかである。GH210およびGV220の各ラインは、図2では単一のラインとして示されているが、複数の信号導体を表わし得る。LAB200の入力および出力は、隣接するGH210および隣接するGV220にプログラム可能に接続が可能である。GH210およびGV220の相互接続を利用して、多数のLAB200が接続されかつ結合されることが可能であり、単一のLAB200を使用して実現され得るよりもより大きくかつより複雑な論理機能を実現することが可能となる。
【0029】
一実施例において、GH210導体とGV220導体は、これらの導体の交点225で、プログラム可能に接続され得るかまたは接続され得ない。さらに、GH210導体およびGV220導体は、他のGH210導体およびGV220導体と多数の接続を設けることが可能である。種々のGH210導体およびGV220導体が互いにプログラム可能に接続されて、PLD121上のある位置におけるLAB200からPLD121上の別の位置における別のLAB200への信号経路が作られ得る。信号は複数の交点225を通過し得る。さらに、1つのLAB200からの出力信号が1または複数のLAB200の入力に向かうことが可能である。また、大域的相互接続を使用して、LAB200からの信号は同じLAB200へとフィードバックされ得る。この発明の特定の実施例においては、選択されたGH210導体のみが、選択されたGV220導体へとプログラム可能に接続が可能である。さらに、またさらなる実施例においては、GH210導体およびGV220導体は、信号を特定の方向に、すなわち入力または出力に通過させるのに特定的に使用され得るが、両方向では使用されない。
【0030】
図2内のPLDアーキテクチャは、チップの周辺に、入出力ドライバ230をさらに示す。入出力ドライバ230はPLDを、外部のオフチップ回路にインタフェースするためのものである。図2は32個の入出力ドライバ230を示すが、PLDは、示された数よりも多いまたは少ない、いかなる数の入出力ドライバをも含み得る。各入出力ドライバ230は、入力ドライバ、出力ドライバ、または両方向ドライバとして使用するために構成が可能である。
【0031】
図3は、図2のLAB200の簡略化されたブロック図を示す。LAB200は、時に「論理セル」と称されるさまざまな数の論理素子(LE)300および、局所(または内部)相互接続構造310からなる。図のLAB200は8個のLE300を有するが、LAB200は8よりも多いか少ないかのどのような数のLEを含んでもよい。この発明のさらなる実施例においては、LAB200は8個のLEの「バンク」を2つ有し、合計で16個のLEを有する。ここで各バンクは、別個の入力、出力、制御信号およびキャリーチェーンを有する。
【0032】
ここにLE300の大まかな概観が示されるが、これはこの発明の基本的な理解を提供するのに十分である。LE300はPLDの最小の論理的ビルディングブロックである。たとえばGH210およびGV220からの、LABの外部への信号は、局所相互接続構造310を介してLE300にプログラム可能に接続されるが、LE300は図1から図3で示されたものとは異なる、多くのアーキテクチャで実現され得る。一実施例において、この発明のLE300は、関数発生器を組込むが、この関数発生器は、4変数ブール演算等の、多くの変数を含む論理関数を提供するよう構成が可能である。LE300はまた、組合せ関数に加えて、たとえばDフリップフロップを使用して、シーケンシャルな登録された関数のための支持を提供する。
【0033】
LE300は、組合せ出力および登録された出力を提供するが、これらはLAB200の外部の、GH210およびGV220に接続が可能である。さらに、LE300からの出力は、局所相互接続構造310内に、内部にフィードバックされ得る。すなわち、大域的相互接続構造のGH210およびGV220を使用することなく、局所相互接続構造310を介して、1つのLE300からの出力が他のLE300の入力へとプログラム可能に接続され得るのである。局所相互接続構造310は、LEの短距離の相互接続を可能にし、限られた大域的資源であるGH210およびGV220を利用することはない。局所相互接続構造310および局所フィードバックを通じて、LE300はプログラム可能に接続が可能であり、したがって、単一のLE300を使用して実現が可能であったよりも、より大きくより複雑な論理機能を形成する。さらに、局所相互接続構造310はサイズが減じられかつ長さも短いので、大域的相互接続構造に比較して寄生も少ない。したがって、局所相互接続構造310は通常、大域的相互接続構造を介してよりも信号がより速く伝搬することを可能にする。
【0034】
図4から図6は、プログラマブルロジックデバイスおよびフィールドプログラマブルゲートアレイを含む集積回路を、他の集積回路にインタフェースする技術を図示する。プロセス技術が改善されたために、集積回路は3.3ボルトもしくは2.5ボルト、またはそれよりも低い、低電圧電源を使用する。しかしながら、そのようなプロセスで作製された集積回路は、それ以前の世代の集積回路と互換可能でなくてはならない。たとえば、3.3ボルトの集積回路は、5ボルトの集積回路とともに1つのプリント回路基板上で使用される必要があり得る。3.3ボルトの集積回路は、動作のために適正な電源電圧および入力電圧を有する必要がある。また、3.3ボルトの集積回路は他の集積回路とインタフェースするために適正な出力電圧を供給または発生しなくてはならない。集積回路の適正なインタフェースは、適正な機能動作のために必須である。さらに、適正なインタフェースは、装置へのストレスのかけ過ぎ等の望ましくない状態を防ぎ、起こり得る高電流状態またはラッチアップ状態、および他の同様の状態を回避する。これは、装置の寿命を延ばす。
【0035】
この発明の技術を使用して、プログラマブルロジックデバイスおよびフィールドプログラマブルゲートアレイ等の集積回路は、混合モード能力を有するよう製造され得る。このような集積回路は、同様の電圧レベルおよび異なる電圧レベルで動作する種々の集積回路とインタフェースするよう構成されることが可能である。適切なプログラム可能なオプションを選択しかつプログラムすることにより、集積回路は、同じ電源電圧、より低い電源電圧、およびより高い電源電圧を使用する集積回路とインタフェースすることが可能となる。
【0036】
好ましい実施例においては、プログラム可能なオプションは、適切なマスクを選択しかつ使用することにより処理中に選択された、金属のオプションによって実現される。たとえば、3.3ボルトテクノロジを使用して製造された混合モードの集積回路は、3つのオプションを有し得る。
【0037】
(図4によって示される)第1のオプションにおいて、集積回路は3.3ボルトテクノロジと互換が可能である。具体的には、他の集積回路からの入力信号は3.3ボルトと互換できなくてはならない。電源は3.3ボルトであり、出力信号は3.3ボルトの駆動能力を提供する。
【0038】
より特定的には、図4に示されるように、この集積回路のコア405およびインタフェース411は3.3ボルト電源で動作する。さらに、インタフェース411は、3.3ボルトの回路からの入力信号と互換可能であり、3.3ボルトの回路とインタフェースするための出力信号を生成する。PLDまたはFPGA等のプログラム可能な集積回路では、コア405は、LAB、LE、GVとGHとを含むプログラム可能な相互接続、および局所相互接続を含み得る。これに対し、インタフェース411は、専用入力バッファ、専用出力バッファ、出力ドライバ、入出力バッファ、および関連する回路を含む。
【0039】
(図5に示される)第2のオプションでは、集積回路は5ボルトの入力信号を許容することが可能である。電源は3.3ボルトであり、出力信号は3.3ボルトの駆動能力を提供する。この場合、図5に示されるように、コア405およびインタフェース411のための電源電圧は3.3ボルトである。インタフェース411は5ボルトの集積回路からの電圧を許容する。インタフェース411は3.3ボルトの互換可能な出力を生成する。
【0040】
(図6に示される)第3のオプションでは、集積回路は5ボルトの入力信号を許容する。電源は5ボルトであり、出力信号は5ボルトの互換可能な駆動能力を提供する。例として、出力における論理ハイのための電圧レベルはおよそ5ボルト−VTNまたはそれ以上である。この場合においても、集積回路は3.3ボルトテクノロジを使用して製造されることを理解されたい。図6に示されるように、電源は5ボルトである。この電圧はオンチップ回路を使用して、3.3ボルトの低電圧に変換される。この変換は、電圧ダウンコンバータ(VDC)610を使用して行なわれ得る。この低電圧は、コア405およびインタフェース411内の回路に与えられる。インタフェース411は5ボルトの入力信号を許容することが可能である。さらに、インタフェース411では、コアの3.3ボルトの信号が、レベルシフトプレドライバ等の回路によって、5ボルトの出力信号に変換され得る。インタフェース内の変換を行なうために使用される回路は、5ボルトの電源電圧に接続される。
【0041】
この発明の技術を使用する場合には、3つより多いかまたは少ないオプションがあり得る。集積回路はたとえば、上述のモードのうちのいずれか2つを有し得るが、さらに、上に記載したもの以外の付加的なオプションをも有し得る。例として、チップには低電力型および高電力型があり得るが、これはプログラム可能なオプションを通じて選択可能である。以上のオプションのいくつかの特定の実現例が、以下にさらに詳細に記載される。
【0042】
この発明において、これら3つのオプションを実現するための回路は集積回路上に配される。特定的には、上述の3つのオプションの場合には、第1のオプション、第2のオプション、および第3のオプションのために必要な回路はオンチップのものである。ここで、(プログラム可能なリンク、プログラム可能なセル、金属マスクオプション等の)プログラム可能なオプションによって適切な回路を適切に接続することによって、あるモードまたは設計がその集積回路チップのために選択される。さらに、この技術を使用して、集積回路上の回路は多数のオプション間で共有され、それによりシリコン領域が節約される。たとえば、プログラマブルロジックデバイスにおいて、5ボルト許容のまたは3.3ボルト専用の入出力(I/O)インタフェースは、プログラマブルロジックコアに接続されるようプログラム可能に選択され得る。このプログラマブルロジックコアは、LABおよびLEならびにプログラム可能な相互接続を含む。
【0043】
マスクのプログラム可能なオプションに加えて、この発明のプログラム可能なオプションの特徴を実現するための多くの技術がある。これらは、レーザのプログラム可能なオプション、ヒューズ、アンチヒューズ、システム内プログラム可能(ISP)オプション、EEPROM、フラッシュ、EPROM、およびSRAM等の再プログラム可能なセル、ならびに他の多くを含むが、これらに限定されるものではない。
【0044】
上に記載した電圧レベルは単に例示のためのものである。この発明は、少なくとも2つの異なる電圧レベルを含むいかなる混合の電圧レベル条件にも、容易に適合され得る。たとえば、電圧レベルのうち1つが3.3ボルトであり、別の電圧レベルが2.5ボルトであってもよい。
【0045】
さらに、(コア405等の)集積回路はVCCint電圧と互換可能である。集積回路には、別々の外部供給ピンが存在し得る。たとえば、雑音が多い電源VCCNおよび雑音が少ない電源VCCQがあり得る。これらを以下にさらに説明する。
【0046】
たとえば、2.5ボルトテクノロジのコアでは、VCCQが2.5ボルトでありVCCNが2.5ボルトである場合には、集積回路のために第1のオプションが選択されて、2.5ボルトの外部信号を許容する。VCCQが2.5ボルトでありVCCNが2.5ボルトである場合には、集積回路のために第2のオプションが選択されて、3.3ボルトの外部信号、または3.3ボルトよりも高い信号を許容する。3.3ボルトまたはそれ以上の外部信号への許容の程度は、使用されるプロセス技術、デバイスおよびトランジスタのための酸化物の厚さ、および他の多くの考慮事項を含む、数多くの要因に依存し得る。VCCQが3.3ボルトでありVCCNが3.3ボルトまたはそれ以下である場合には、第3のオプションが選択されて、その集積回路はVCCNまでの外部信号を許容する。VCCQが2.5ボルトでありVCCNが2.5ボルトよりも低い場合には、第1または第2のオプションが選択され得る。第1のオプションの集積回路はVCCNまでの外部信号を許容する。第2のオプションの集積回路は、3.3ボルトまたはそれ以上の外部信号を、酸化物の厚さおよびその他等のプロセス技術の考慮事項に依存して、許容する。
【0047】
同様に、3.3ボルトテクノロジのコアでは、VCCQが3.3ボルトでありVCCNが3.3ボルトである場合には、第3のオプションが集積回路のために選択されて、これが3.3ボルトの外部信号を許容する。VCCQが3.3ボルトでありVCCNが3.3ボルトである場合には、第2のオプションが集積回路のため選択されて、これは5ボルトの外部信号を許容する。VCCQが5ボルトでありVCCNが5ボルトまたはそれ以下である場合には、第3のオプションが選択されて、その集積回路はVCCNまでの外部信号を許容する。VCCQが3.3ボルトでありVCCNが3.3ボルトよりも低い場合には、第1または第2のオプションが選択され得る。第1のオプションの集積回路は、VCCNまでの外部信号を許容する。第2のオプションの集積回路は、3.3ボルトまたはそれ以上の外部信号を、酸化物の厚さおよびその他等のプロセス技術の考慮事項に依存して、許容する。
【0048】
5ボルトテクノロジのコアについては、VCCQが5ボルトでありVCCNが5ボルトである場合には、集積回路のために第1のオプションが選択されて5ボルトの外部信号を許容する。VCCQが5ボルトでありVCCNが5ボルトよりも低い場合には、第1のオプションまたは第2のオプションが選択され得る。第1のオプションの集積回路は、VCCNまでの外部信号を許容する。第2のオプションの集積回路は、5ボルトまでの外部信号を許容する。
【0049】
集積回路は、図7に示される技術に従って製造され得る。ステップ705は、内部電源電圧と互換可能な集積回路のコアを提供する。たとえば、この内部電源電圧は3.3ボルトであり得る。集積回路のコアはPLDまたはFPGA内に(LAB、LE、ルックアップテーブル、マクロセル、プロダクトターム等の)プログラマブルロジックを含み得る。
【0050】
ステップ710は第1のインタフェースオプション(図4等参照)を提供するが、これは、(5ボルト等の)内部電圧電源レベルと互換可能な外部回路からの入力信号を処理して、内部電源電圧レベルと互換可能な外部回路への出力信号を生成するよう設計された、集積回路のためのインタフェースを提供し得る。たとえば、この第1のインタフェースオプションを使用して、3.3ボルト専用の集積回路が製造され得る。これは、図4に示された集積回路に対応する。
【0051】
ステップ715は第2のインタフェース(図5等参照)を提供するが、これは、(5ボルト等の)別の外部電源電圧レベルと互換可能な外部回路からの入力信号を処理して、(3.3ボルト等の)内部電源電圧レベルと互換可能な外部回路のための出力信号を生成するように設計された、集積回路のためのインタフェースを提供し得る。たとえば、この第2のインタフェースオプションを使用して、5ボルトの入力信号を許容する3.3ボルトの集積回路が製造され得る。これは、図5に示される集積回路に対応する。
【0052】
ステップ720は第3のインタフェース(図6等参照)を提供するが、これは、(5ボルト等の)外部電源電圧レベルと互換可能な外部回路からの入力信号を処理して、(5ボルト等の)外部電源電圧レベルと互換可能な外部回路のための出力信号を生成するよう設計された、集積回路のためのインタフェースを提供し得る。たとえば、この第3のインタフェースオプションを使用して、5ボルトの外部集積回路が、3.3ボルトのプロセスおよび装置の技術を使用して製造され得る。この内部回路は3.3ボルトで動作する。これは、図6に示される集積回路に対応する。第2の電源電圧はオンチップで発生され得る。
【0053】
好ましい実施例においては、これら3つのインタフェースオプションを実現するための回路は、コアとして、同じ集積回路または半導体ボディ上に形成される。
【0054】
ステップ725は、第1のインタフェース、第2のインタフェース、または第3のインタフェースを、コアに選択的に結合するステップを含む。ステップ725は、金属のマスキング、eビームリソグラフィ、プログラミングレーザヒューズ、プログラマブルヒューズ、アンチヒューズ、電気的に消去可能なプログラム可能セル、およびその他多くによって、集積回路を選択的にプログラムすることによって行なわれ得る。選択されたインタフェースオプションは、コアにプログラム可能に相互接続される。オプションを実現するための回路は集積回路上に位置し得るが、ある特定のインタフェースオプションを実行するのに不要な回路はディスエーブルされる。さらに、同じ回路が複数のインタフェースオプションで「再使用」され得る。これは、さらにコンパクトなレイアウトの提供を促す。
【0055】
この発明の技術を使用すれば、集積回路は、個別の集積回路を各特定の場合に対して特定的に設計することなく、さまざまな動作環境で互換可能なように、容易に製造され得る。このことは、研究開発コストおよび製造コストの減少につながる。これはまた、不要な集積回路の種類の過剰な在庫を保有するリスクもまた減じる。特に、インタフェースオプションがまだ選択されていない集積回路は、必要な際に適切なインタフェースオプションで選択的に製造またはプログラムされ得る。これにより、迅速に変化する市場の条件を満たす所望の集積回路を製造するための応答速度が、大いに高められる。
図8は、集積回路のインタフェース411内で使用され得る出力ドライバを示す。このような出力ドライバは、集積回路のインタフェースオプションのうちの1つ内で使用され得る。具体的には、この回路は図4に示される第1のオプションの実現例内で使用が可能である。出力ドライバはプルアップドライバ810およびプルダウンドライバ815を含む。この実施例において、プルアップドライバ810はPMOSトランジスタであり、プルダウンドライバ815はNMOSトランジスタである。プルアップドライバ810は電源817とピン(またはパッド)820との間に結合される。ピン820は、それが入力もしくは出力のために、または両方のために使用され得るために、時としてI/Oパッドと称される。プルダウンドライバ815はピン820と電源822との間に結合される。電源817は典型的にVDDまたはVCCであり、電源822は典型的にVSSである。
【0056】
動作において、出力ドライバは論理ハイ、論理ローを生成するか、または、PUおよびPDにおける論理信号に依存して3状態(すなわち高インピーダンス状態)である。PUはプルアップドライバ810のゲートに結合され、PDはプルダウンドライバ815のゲートに結合される。PUがローでありPDがローである場合には、ピンはハイに(VCCのレベルに)駆動される。PUがハイでありPDがハイである場合には、ピンはローに(VSSのレベルに)駆動される。PUがハイでありPDがローである場合には、ピンは3状態になる。ピン820は典型的に、論理信号を集積回路およびコアに入力するための入力バッファ(図示せず)に結合される。ピン820は、出力バッファが3状態にある場合には入力として使用が可能であり、または、出力バッファから集積回路への信号のフィードバックにも使用され得る。
【0057】
しかしながら、図8に示される出力ドライバ回路は高電圧を許容しないので、入力電圧が第1の電源817のレベルを上回る電源電圧を有する集積回路からのものである場合には、使用できない。たとえば、出力バッファが3状態の場合には、信号はピン820を介して入力バッファ(図示せず)に入力される。もし第1の電源817が3.3ボルトであれば、5ボルトの集積回路とインタフェースする場合にはピン820の電位は5ボルトまたはそれ以上になり得る。5ボルトの入力は論理ハイの入力を表わす。この電圧は、グリッチおよびスイッチングノイズによる遷移中には5ボルトを上回ることさえある。これは、電位の問題を提起する。
【0058】
VPIN(ピンにおける電圧レベル)が3.3ボルト+|VTP|を上回るように移行する場合に、I1の電流スニーク経路(または漏れ経路)が生じる。VTPは、プルアップドライバ810のしきい値電圧である。さらに、一実施例においては、プルアップドライバ810はPMOSトランジスタであり、p型基板上のnウェル内に形成される。その場合には、ピン810と第1の電源817との間に寄生ダイオード830が存在する。寄生ダイオード830は、ドレインとnウェル領域とを形成するのに使用される、p拡散間のダイオードであり、これは第1の電源817に接続される。したがって、VPINが3.3ボルト+Vdiodeを上回るよう移行する場合には、I2の電流スニーク経路がやはり生ずる。Vdiodeとは、ダイオードのターンオン電圧または順電圧(VF)である。
【0059】
スニーク電流経路I1およびI2は、第1の電源(VCC)が上昇することを可能にする。もしVCCが許容可能な絶対最大レベルを超えて上昇しかつ許容可能な時間よりも長い間そのレベルに留まれば、そのデバイスには酸化物の信頼性の問題が生じる。したがって、図8に示される出力バッファが第1の電源817を上回る電圧レベルとインタフェースすることは望ましくない。
【0060】
図9は、ピン820での高電圧入力を許容する出力ドライバ回路を示す。この回路は、上述されかつ図5に示された第2のインタフェースオプションのために用いられ得る。図9では、出力ドライバは別個の5ボルト供給ピン910と3.3ボルト供給ピン817とを有する。別個の供給ピンが利用可能または所望でないとき、この5ボルト電源電圧が電圧ポンプまたは他の同様の手段によって内部的に発生され得る。たとえば、5ボルトの内部電圧が3.3ボルト電源から発生できる。プルアップドライバ810(PMOSトランジスタ)のためのnウェルはノード910に接続される。(5ボルトである)nウェルは上述されたI2電流経路を防ぐ。
【0061】
さらに、I1電流経路を防ぐために回路がPUに結合される。ノードPUをバイアスするために用いられる回路はPMOSトランジスタMP1およびMP2ならびにNMOSトランジスタMN1を含む。MP1は電源910とPUとの間に結合され、MN1はPUとVSSとの間に結合される。PU2は電源910とMP1のゲート(ノード915)との間にある。MP1およびMP2のためのボディ接続は電源910に結合される。インバータX00,X01,およびX02のチェーンはNMOSパスゲートトランジスタ920を介してMP1のゲートに与えられる。MN1のゲートはインバータX00の出力に結合される。入力ノードInはインバータX00に入力する。
【0062】
入力ノードINがローであれば、MN1がオンであり、かつMP1がオフであるため、PUはローである。この場合、プルアップドライバ810がオンであるのでスニーク電流経路は問題ではない。INがハイである場合、PUは電源910のレベル(たとえば5ボルト)である。PUが5ボルトのとき、I1はVPINが5ボルト+|VTP|でなければ導通しない。したがって、ピン820が5ボルトであるときにI1経路はない。ノード915がローであり、電源910(5ボルト)がMP1を介してPUに渡されるため、PUは5ボルトである。MP1のnウェルとMP2のnウェルとが、ラッチアップのような問題を防ぎ、かつボディ効果を最小にするために、電源910が接続される。MP3のnウェルもまたこの目的のため電源910に結合され得る。
【0063】
パストランジスタ920はまたインバータX02をノード915から分離するのに役立つ。ノード915が電源817の電圧(たとえば3.3ボルト)よりも上であるときでさえ、パストランジスタ920(MN2)はインバータX02の出力における電圧を、VTN(すなわちパストランジスタ920のしきい値電圧)未満である、電源電圧817の電圧レベルに制限する。このため、インバータX02を形成するために用いられる装置に過度にストレスが与えられないようにされる。
【0064】
好ましい実施例では、プルアップドライバ810、MN3、MN1、MP1、MP2、およびMP3は厚酸化物装置である。MN2もまた厚酸化物装置であり、これは電源817がオフであり、かつノード910および915が5ボルトである条件下での信頼性を確実にするであろう。厚酸化物装置は、他のトランジスタに用いられる薄いゲート酸化物よりも厚いゲート酸化物を有するトランジスタである。たとえば、薄酸化物装置は約70Åの厚さの酸化物を有し得る。厚酸化物装置は典型的に薄酸化物装置よりも大きい電圧ストレスを許容できる。たとえば、厚酸化物装置は5ボルト以上の電圧ストレスを扱うことができる。典型的な厚酸化物厚さは約140Åであり得る。厚酸化物装置を用いることによって、これは、ピン820での電源817よりも上の電圧とインタフェースする際にこれらの装置に対する酸化物ストレスを低減する。また、これらの厚酸化物装置はピン820での高電圧による破壊を受けにくい。したがって、集積回路の全体の寿命および動作が向上される。
【0065】
図10は、図9に示されるような出力バッファのための代替的なプルダウン回路を示す。トランジスタ942および944がMN3の代わりに用いられるであろう。トランジスタ942のゲートは第1の電源817に結合される。トランジスタ944のゲートはPDに結合される。トランジスタ942および944はNMOS装置であり、薄酸化物装置である。
【0066】
このプルダウン回路が薄酸化物装置を用いて形成されるが、これはピン820での高電圧を許容する。具体的には、高電圧は2つのトランジスタの間で分割され、したがって装置を損傷するであろうあまりにも高い電圧をどちらの装置も受けない。トランジスタ942はノード946の電圧をVDD−VTNに制限する。図10の回路は、厚酸化物装置を用いることが望ましくない場合かまたは厚酸化物装置が利用可能でないときを除いて、高電圧に対する許容性をもたらす場合に有益であり得る。
【0067】
しかしながら、1つの厚酸化物装置を用いるのに比較して、2つの薄酸化物装置を用いるのにはいくらかの欠点があり得る。たとえば、1つではなく2つの装置を有することによってシリコン面積がより多く必要とされ得る。また、2つの装置を用いる際の性能は高まった寄生および他の同様の問題のために僅かに劣るであろう。
【0068】
上の説明では、電源電圧910が5ボルトとして示され、電源電圧817が3.3ボルトとして示された。これらの値は例示の目的のためにのみ与えられた。当業者には自明であるように、電源電圧910が電源電圧817よりも上である場合、回路は異なった具体的な電圧に対して類似して動作かつ機能するであろう。たとえば、電源電圧910が3.3ボルトであってもよく、電源電圧817が2.5ボルトであってもよい。
【0069】
図11は、ピン820での高電圧とのインタフェースをもたらす別の出力ドライバ(または出力バッファ)を示す。この実施例では、ウェルバイアス発生器1002がプルアップドライバ810のnウェルおよびゲートをバイアスするために用いられる。図11の出力ドライバ回路は図8、図9および図10に示されたものと同様である。図11はまた、信号を集積回路のコアに結合するためにピン820に結合された入力バッファXINV3を示す。入力バッファのさらなる説明は図12、図13、図14に関連して以下に与えられる。
【0070】
図11の実施例は電源817を有する。集積回路は「雑音が多い」電源(すなわちVCCN)と「雑音が少ない」電源(すなわちVCCQ)とを有し得る。雑音が多い電源と雑音が少ない電源との両方は同じ電圧レベルに接続され得る。しかしながら、雑音が多い電源は雑音が少ない電源とは別個のピンに接続されるであろう。集積回路上で、雑音が多い電源は雑音を発生するかまたはそれを受ける回路に接続され、雑音が少ない電源は比較的雑音が少ない回路に接続されるであろう。この態様で電源を分離することによって、雑音が少ない電源に接続された回路はスイッチングと雑音が多い電源上に存在する他の型の雑音とから幾分分離される。
【0071】
雑音が多い電源は出力ドライバのような比較的雑音が多い回路に接続される(たとえば、電源817は雑音が多い電源であり得る)。たとえば、出力ドライバは接地バウンスから雑音を発生する。さらに、図5に示されるような集積回路において、インタフェース411における回路は一般に雑音が多い電源に接続され、これはこれらの回路が典型的に「雑音が多い」とみなされるためである。コア405における回路は雑音が少ない電源に接続され、これはこれらの回路が典型的に「雑音が少ない」とみなされるためである。これは雑音が集積回路のコアへと結合することを防ぐのに役立つ。
【0072】
以下に説明されるようなある実施例では、ある装置(たとえばトランジスタ920など)を雑音が少ない電源であろう第2の電源に結合することが望ましいかもしれない。ここで、電源817は雑音が多い電源であろう。この実施例では、装置は雑音が多いかまたは少ない電源であり得る同じ電源817に結合される。具体的な実施例では、電源817は雑音が多い電源であり、集積回路のコアは雑音が少ない電源に結合される。
【0073】
ウェルバイアス発生器1002は、電源817とバイアス出力ノード1010との間に結合されるトランジスタM7およびM8を含む。トランジスタM7のゲートはノード1015に結合される。トランジスタM8のゲートはバイアス出力ノード1010に結合される。
【0074】
トランジスタM9およびM10はノード1015とバイアス出力ノード1010との間に結合される。トランジスタM9のゲートは電源817に結合される。トランジスタM10のゲートはバイアス出力ノード1010に結合される。
【0075】
ノード1015は抵抗器R3を介してピン820に接続される。抵抗器R3はピン820からの静電放電(ESD)保護を装置M9およびM10に与えるために用いられ得る。しかしながら、抵抗器R3は特定の実施例に依存して任意に省略できる。ESD保護のための他の技術が用いられてもよい。
【0076】
さらに、トランジスタM11がバイアス出力ノード1010とPUとの間に結合される。インバータXINV1およびXINV2を含んだインバータチェーンがパストランジスタ920を介してPUに駆動する。パストランジスタ920は他のパスゲート構造に代用されてもよい。パストランジスタ920は、伝送ゲートと、CMOS伝送ゲートと、直列のより多くのトランジスタのうちの2つと、他の具体的な回路実施例の多くとで代用されてもよい。XINV1の出力1020はトランジスタM11のゲートを駆動する。
【0077】
好ましい実施例では、トランジスタM7、M8、M9、M10、およびM11はPMOSトランジスタである。トランジスタM7、M8、M9、M10、およびM11のためのnウェル接続はバイアス出力ノード1010に結合される。
【0078】
動作において、ウェルバイアス発生器1002は図8に示される電流I1およびI2を防ぐために用いられるバイアス出力電圧1010を発生する。図11に示されるように、バイアス出力ノード1010はプルアップドライバ810のnウェルに結合される。さらに、バイアス出力ノード1010は条件に依存してプルアップドライバ810のゲートに対して結合または分離できる。
【0079】
より具体的に、PUがローであるときにインバータXINV1の出力がハイである。この場合、トランジスタM11はオフであり、ノードPUから効果的に分離される。これはピン820が論理ハイに駆動される場合である。I1電流経路およびI2電流経路は重要ではない。
【0080】
他方、PUがハイであるときインバータXINV1の出力はローである。この場合、トランジスタM11はオンである。トランジスタM11はバイアス出力ノード1010をPUのゲートに効果的に結合する。本質的に、PUのゲートは上述の電流経路I1を防ぐためにゲートバイアス出力ノード1010での電圧を追跡する。
【0081】
電圧バイアス発生器1002がピン820での電圧条件に関連して説明される。特に、出力ノード1010は、ピン820が接地からほぼVCC−|VTP|までの範囲にあるときにVCC(すなわち、電源電圧817のレベル)である。VCCは電源817の電圧であり、|VTP|はPMOSトランジスタのためのしきい値電圧である。バイアス出力ノード1010は、導通またはオン状態にあるトランジスタM7を介してVCCに結合される。これらの条件の下、電圧バイアス発生器1002はI1電流経路およびI2電流経路を防ぐ。具体的に、プルアップドライバ810のゲートおよびnウェルはVCCにバイアスされる。VPIN(すなわち、ピン820の電圧レベル)がVCC未満であるため、I1およびI2は0である。
【0082】
ピン820がほぼVCC−|VTP|よりも上であるがほぼVCCよりも下である場合、トランジスタM7はオフである。バイアス出力ノード1010はトランジスタM8を介してほぼVCC−|VTP|に保たれる。トランジスタM8がダイオードかまたは同様な装置またはコンポーネントで代用され得ることに注意されたい。たとえば、トランジスタ810、M7、およびM8のp−n接合がこのようなダイオードを形成する。これは、バイアス出力ノード1010をVCC−VFのあたりに維持する同様の機能を果たす。VFはダイオードの順電圧である。この条件の下、電圧バイアス発生器1002はプルアップドライバ810のゲートおよびnウェルを適切にバイアスされた状態に維持する。I1電流経路およびI2電流経路は重要ではない。
【0083】
ピン820がVCCよりも上であるがほぼVCC+|VTP|よりも下になる場合、バイアス出力ノード1010はほぼVPIN−|VTP|であり、ここでVPINはピン820の電圧レベルである。バイアス出力ノード1010はトランジスタM10を介してこのレベルに保たれる。トランジスタM10はトランジスタM8と類似してダイオードのように作用する。同様に、トランジスタM8もまた、トランジスタM8の場合で説明されたように、ダイオード構造かまたは他の装置またはコンポーネントで代用できる。たとえば、このようなダイオードはトランジスタM9およびM10のp−n接合に存在する。これらの条件の下、プルアップドライバ810のゲートおよびnウェルはほぼVPIN−|VTP|である。I1電流経路およびI2電流経路は重要ではない。|VTP|がダイオード830(図8を参照)のVFよりも僅かに大きいならば、比較的小さい電流I2があり得る。しかしながら、|VTP|がダイオード830のVFよりも小さいときI2は0であろう。
【0084】
ピン820がほぼVCC+|VTP|よりも上になる場合、バイアス出力ノード1010はVPINである。VPINはトランジスタM9を介して渡される。トランジスタM9はこれらの条件下では導通状態である。これらの条件の下、プルアップドライバ810のゲートおよびnウェルはVPINと同じである。この場合、電流経路I1および電流経路I2は起こらない。
【0085】
したがって、上述のように、電圧バイアス発生器1002は電源817よりも上の電圧がピン820にある場合I1スニーク電流経路およびI2スニーク電流経路を防ぐ。たとえば、3.3ボルトの電源電圧を有した集積回路は5ボルトの入力電圧で駆動され得る。図11に示される出力ドライバ回路は混合電圧モードが可能な集積回路のための(図5に示される)第2のオプションを実施する際に用いられる。
【0086】
図11の回路のための好ましい実施例では、上述のように、プルダウンドライバ815およびトランジスタM11が厚酸化物装置であるべきである。これは異なった電圧ストレス条件でゲート酸化物の信頼性を確実にするためのものである。プルダウンドライバ815では、ピン820が約5ボルトであり、かつノードPDが接地されるときにストレス条件が生じる。トランジスタM11では、ピン820が、ノード1010を約5ボルトにする、約5ボルトであり、かつノード1020がほぼ接地されるときにストレス条件が生じる。さらに、厚酸化物装置に対する|VTP|は薄酸化物装置に対する|VTP|とは異なり得る。したがって、トランジスタM7およびM9はまた、プルアップドライバ810とそれらが同様の|VTP|を有することを確実にするために厚酸化物装置であってもよい。これは、電圧バイアス発生器1002がプルアップドライバ810の特性を適切に追跡するために重要である。しかしながら、薄酸化物装置に対する|VTP|が厚酸化物装置に対するものよりも小さいならば、トランジスタM7およびM9は薄酸化物装置であってもよい。これは、ピン820の電圧とPUの電圧との間の差がプルアップトランジスタ810の|VTP|よりも小さいためである。このことはI1電流経路がないことを確実とする。
【0087】
トランジスタM3、M8、およびM10もまた厚酸化物装置であってもよい。用いられるプロセス技術に依存して、向上したゲート酸化物ストレス許容性と、装置間の装置パラメータの追跡と、他の要因とを与えるような厚酸化物装置を用いることには利点があり得る。
【0088】
さらに、装置M3、M7、M8、M9とプルアップドライバ810ともまたそれらの酸化物の信頼性を高めるために厚酸化物装置であってもよい。たとえば、酸化物ストレス条件は、電源817がオフであり、かつピン820、ノード1015、およびノードPUが5ボルトであるときに生じ得る。
【0089】
この発明の実施例では、パストランジスタ920の制御電極が雑音が多い電源(VCCN)または雑音が少ない電源(VCCQ)に結合され得る。この接続は、可能な技術を少し挙げると、プログラマブルリンク、ヒューズ、プログラマブルビット、および金属マスクのようなプログラマブルオプションを用いてなされ得る。トランジスタ920の制御電極がVCCQに結合されるとき、他の装置はVCCNであろう電源817に結合される。
【0090】
VCCNの電圧レベルがVCCQのものよりも下である状況では(たとえば、VCCNが3.3ボルト未満であり、VCCQが3.3ボルトである。VCCNが2.5ボルト未満であり、VCCQが2.5ボルトである)、トランジスタ920の制御電極はVCCNに結合されるべきである。これは、PUの電圧レベルにかかわらずXINV2の出力でのノード1030がVCCN−VTNに制限されるため、VCCQからトランジスタ920を介してVCCNに至る漏れを防ぐ。
【0091】
パストランジスタ920の制御電極がVCCNに結合されるべきである別の例は、VCCQが約3.3ボルトであり、VCCNが約2.5ボルトであるときである。これらの状況の下、VCCNおよびVCCQに10%の許容性を認めると、VCCQは約3.6ボルトであり得、VCCNは約2.25ボルトであり得る。パストランジスタ920の制御電極が3.6ボルトのVCCQに結合されるならば、バイアス出力ノード1010は2.25ボルトであり、ノードPUは、ほぼ2.6ボルトであるほぼVCCQ−VTNであろう。ここで、ノード1020が0ボルトである場合M11を介する電流の流れが存在し、これはこの装置がオンであるためである。この電流の流れは(2.6ボルトの)PUから(2.25ボルトの)バイアス出力ノード1010へ、そしてピン820へと流れる。この電流を最小にするために、M11は(たとえば装置をサイジングすることによって)弱いトランジスタにされ得る。
【0092】
別の解決法はパストランジスタ920の制御電極をVCCNに接続することである。これは、PUがVCCN−VTNに達するときにPUが何によっても駆動されないようにPUの電圧を制限する。
【0093】
図12から図19はこの発明の入力バッファのさまざまな実施例を示す。図11の入力バッファXINV3はこれらの回路実施例を用いて実現できる。
【0094】
図12はインバータ回路の構成を用いる入力バッファの実施例を示す。トランジスタ1050およびトランジスタ1055は正の電源と接地との間に直列に結合される。2つのトランジスタの制御電極はともに結合され、ピン820に結合される。インバータからの出力1058は2つのインバータ間のノードから取出される。出力1058は集積回路のコアを駆動するために結合される。正の電源はVCCQまたはVCCintのいずれであってもよい。
【0095】
具体的な実施例では、トランジスタ1050がpチャネル装置であり、トランジスタ1055がnチャネル装置である。上述のように、ピン820はVCCQまたはVCCintより上の電圧を受け得る。たとえば、ピン820が約5ボルトであり得、VCCQまたはVCCintが約3.3ボルトである。酸化物ストレスを最小にし、かつ入力バッファの信頼性を高めるために、トランジスタ1050および1055は個別的にまたは共に厚酸化物装置であり得る。
【0096】
さらに、インバータの入力しきい値トリップポイントはプログラム可能であり得る。入力しきい値トリップポイントは、プルアップトランジスタ1050対プルダウントランジスタ1055の割合の相対強度の割合に依存する。
【0097】
したがって、トリップポイントはトランジスタ1050対トランジスタ1055のW/L比を調節することによって変化され得る。トランジスタ1050および1055の大きさはプログラマブルオプションによって調節され得る。たとえば、金属マスクのオプションによって、トリップポイントは意図される応用に対して所望であるように調節できる。
【0098】
プログラマブルしきい値入力バッファは、さまざまな電圧電源および電圧レベルとインタフェースする集積回路のために特に有益である。たとえば、入力しきい値は集積回路を2.5ボルトまたは1.8ボルトの電源環境において用いるように適合させるために調節され得る。さらに、VCCQがVCCNよりも上である状況では(たとえば、VCCQは3.3ボルトであり、VCCNが2.5ボルトである)、VCCが2.5ボルトである場合のための入力レベル仕様が、VCCQが正確に3.3ボルトであるために妨害される。プログラマブルしきい値入力バッファは入力しきい値を適切に設定するための状況を扱うことができる。
【0099】
図13は、適切な金属マスクを選択することなどによって、プログラム可能な金属オプションを用いる図12における入力バッファの実施例を示す。トランジスタ1050の有効な大きさ(または強度)はトランジスタ1060および1062を用いて調節できる。同様に、トランジスタ1055の有効な大きさ(または強度)はトランジスタ1064および1066を用いて調節できる。トランジスタ1060、1062、1064、および1066はレイアウトにおいて与えられ、トランジスタ1050および1055と任意に並列に接続される。特定の数の「オプション」のトランジスタ1060、1062、1064、および1066のみが示されるが、適宜どのような数のオプショントランジスタがあってもよい。オプショントランジスタは可変の大きさであり、これは入力しきい値トリップポイントを微細に調節するために用いられ得る。
【0100】
たとえば、図14は入力しきい値トリップポイントがオプショントランジスタ1060および1062をトランジスタ1050と並列に結合することによっていかにシフトアップされ得るかを示す。図15は、入力しきい値トリップポイントがオプショントランジスタ1064および1066をトランジスタ1055と並列に結合することによっていかにシフトダウンされる得るかを示す。
【0101】
より大きな酸化物ストレス許容性を与えるために、オプショントランジスタ1060、1062、1064、および1066はトランジスタ1050および1055に対して説明されたように厚酸化物装置であり得る。
【0102】
図15はプログラマブル入力しきい値バッファの別の実施例を示す。このバッファは図11のバッファXINV3を実現するためにも用いられる。回路は図12に対して説明されたようにトランジスタ1050および1055を含む。しきい値はトランジスタ1068および1070とトランジスタ1072および1074とを用いて調節され得る。トランジスタ1068および1070とトランジスタ1072および1074とに類似した、トランジスタ1050および1055と並列した付加的なブランチのトランジスタがあってもよい。これらの付加的なブランチのトランジスタは、図13における多数金属オプショントランジスタと同様、入力しきい値の調節においてより高度な融通性および正確さを与えるであろう。
【0103】
トランジスタ1068、1070、1072、および1074は正電源と接地との間に直列に結合される。正電源は多数正電源システムにおいてVCCQまたはVCCintのいずれであってもよい。トランジスタ1068の制御電極(またはゲート)は第1のプログラマブル素子PGM1に結合される。トランジスタ1070および1072の制御電極は入力ピンに結合される。トランジスタ1074の制御電極は第2のプログラマブル素子PGM2に結合される。プログラマブル素子は論理ハイまたは論理ローを表わすようにプログラムされ得る。
【0104】
プログラマブル素子はマスクオプションを用いて実現され得る。SRAMセル、RAMセル、EPROMセル、EEPROMセル、フラッシュセル、ヒューズ、アンチヒューズ、強誘電性メモリ、強磁性メモリ、および他の多くの技術がある。たとえば、PGM1またはPGM2、またはその両方がプログラマブル論理装置内からの論理信号によって制御され得る。
【0105】
PGM1およびPGM2を適切にプログラムすることによって、入力しきい値がシフトアップまたはシフトダウンされる。たとえば、PGM1およびPGM2が論理ローであるとき、入力しきい値トリップポイントはシフトアップされる。PGM1およびPGM2が論理ハイであるとき、入力しきい値トリップポイントはシフトダウンされる。PGM1が論理ハイであり、かつPGM2が論理ローであるとき、入力しきい値トリップポイントは調節されない。PGM1が論理ローであり、かつPGM2が論理ハイであるとき、入力しきい値トリップポイントは、トランジスタ1068および1070対トランジスタ1072および1074の割合に依存して調節され得る。
【0106】
図17は図16のトランジスタ1068、1070、1072、および1074に対する代替的な構成を示す。トランジスタの配列は異なっているが機能性は同様である。
【0107】
図18はこのインバータの入力バッファのさらなる実施例を示す。図18の回路は図12のものと類似しているが、トランジスタ1050および1055によって形成されたインバータの入力におけるノードigbとピン820との間に結合されたトランジスタ1075が付加される。トランジスタ1075の制御電極は、他電源集積回路においてVCCQまたはVCCintのいずれであってもよい正電源に結合される。
【0108】
この実施例では、トランジスタ1050および1055は薄酸化物装置であってもよいが、トランジスタ1075は厚酸化物装置である。厚酸化物トランジスタ1075は薄酸化物トランジスタ1050および1055に対する分離のために役立ち、トランジスタ1050および1055のゲート酸化物上のストレスを最小にする。
【0109】
図18のバッファ回路は分離パストランジスタ1075のために図12のものよりも遅いかもしれない。さらに、DC電源の消費が起こり得る。ノードigbはVCCQよりも下の1つのVTNであり(すなわち、トランジスタ1075の制御電極での電圧)、トランジスタ1050がその制御電極においてVCCQ−VTNでなお導通し得るので電流がトランジスタ1050および1055を介して流れ得る。
【0110】
さらに、バッファの入力しきい値は、上述されかつ図16および図17に示されたような技術を用いることなどによってプログラム可能であり得る。
【0111】
図19はこの発明の入力バッファの別の実施例を示す。この実施例は図12および図18の回路と類似点を共有する。図19の回路は正電源(すなわち、VCC、VCCint、またはVCCQ)とノードigcとの間に結合されたトランジスタ1078をさらに含む。トランジスタ1078の制御電極はバッファの出力に結合される。図18におけるように、トランジスタ1075は、上述のように薄酸化物装置1050および1055を高電圧酸化物ストレスから分離する厚酸化物装置である。
【0112】
トランジスタ1078は、入力(すなわちピン820)が論理ハイであるときにノードigcの電圧レベルをVCCQに回復させるためのpチャネルハーフラッチとなる。図19では、ハーフラッチに対する制御がバッファの出力からとられるが、同様の論理機能を達成する回路構成は多数ある。ノードigcがVCCQに再開始されることを確実にすることによって、これは静的またはDC電源消費を最小にし、これはトランジスタ1050が(図18の回路構成と比較して)十分にオフであるためである。しかしながら、トランジスタ1078はI/OピンでのいくらかのDC漏れ電流に寄与し得る。
【0113】
さらに、バッファの入力しきい値は、上述されかつ図16および図17に示されたような同様な技術を用いることなどによってプログラム可能であり得る。
【0114】
図20はこの発明の電圧バイアス発生器のさらなる実施例の図である。図20では、電圧バイアス発生器1102が図11の電圧バイアス発生器1002と類似している。電圧バイアス発生器1102と電圧バイアス発生器1002との間の唯一の相違点が説明される。
【0115】
電圧バイアス発生器1102はプルアップドライバ810のnウェルに結合されたバイアス出力ノード1110を有する。トランジスタM7、M8、M9、およびM10は電圧バイアス発生器1002における同様に符号をつけられたトランジスタと同様に構成され、かつ動作する。これらのトランジスタはバイアス出力ノード1110で電圧を発生する。
【0116】
PUの電圧は、図11の実施例における単一のトランジスタM11とは対照的に、トランジスタM17、M19、およびM11Aによって発生される。トランジスタM17は第1の電源817とノード1120との間に結合される。トランジスタM17の制御電極はノード1120に結合される。トランジスタM19はノード1015とノード1120との間に結合される。トランジスタM19の制御電極はノード1120に結合される。トランジスタM11Aはノード1020とPUとの間に結合される。トランジスタM11Aの制御電極はインバータXINV1の出力に結合される。
【0117】
好ましい実施例では、トランジスタM17、M19、およびM11AはPMOS装置である。これらのトランジスタのためのnウェル接続はバイアス出力ノード1110に結合される。
【0118】
動作において、PUがローであるときインバータXINV1の出力はハイである。この場合、トランジスタM11Aはオフであり、ノードPUから効果的に切り離される。これは、ピン820が論理ハイに駆動される場合である。I1電流経路およびI2電流経路は重要ではない。
【0119】
他方、PUがハイであるときインバータXINV1の出力はローである。この場合、トランジスタM11Aはオンである。トランジスタM11はノード1120の出力をノードPUに効果的に結合する。PUのこの電圧は上述の電流経路I1を防ぐために用いられる。トランジスタM17およびM19はトランジスタM8およびM10と類似して動作し、PUの電圧をバイアスする。この回路の動作はピン820の電圧に関連して説明される。
【0120】
VPINがほぼVCCよりも小さい場合、回路はトランジスタM17およびM11Aを介してPUをほぼVCC−|VTP|に駆動する。これは、上述されたトランジスタM8の動作と類似している。したがって、I1電流経路がこれらの条件下で防がれる。
【0121】
VPINがほぼVCCよりも上であるとき、回路はPUをほぼVPIN−|VTP|に駆動する。これは、上述されたトランジスタM10の動作と類似している。この場合、PUがVPINの|VTP|内にあるためI1電流経路もまた防がれる。
【0122】
したがって、図20の電圧バイアス発生器1102は図11の電圧バイアス発生器1002と同様に動作する。これは、トランジスタM17がトランジスタM8と同様な機能を果たし、トランジスタM19がトランジスタM10と同様な機能を果たすためである。電圧バイアス発生器1102では、ノード1120に与えられる同様の電圧が代わりにバイアス出力ノード1010から取られる。図11の回路構成は必要とされるトランジスタの数が少ないために好ましい。その他の点では、両方の電圧バイアス発生器回路の動作が主として機能上均等である。
【0123】
この発明の異なった実施例では、いくらかの装置が図11で説明されたように厚酸化物装置であり得る。たとえば、上述のように、プルダウンドライバ815およびトランジスタM11がそれらの酸化物ストレスの信頼性を高めるために厚酸化物装置であるべきである。同様のVTPを確実とするために、トランジスタM7およびM9は厚酸化物装置であり得る。トランジスタM8、M3、M17とプルアップドライバ810ともまたそれらの酸化物の信頼性を高めるために厚酸化物装置であり得る。M10およびM19は厚酸化物装置であり得る。
【0124】
図21は、本発明の電圧バイアス発生器1202の他の実施例を示す。この電圧バイアス発生器は、図11−19および20に示された類似部分を共有している。回路の相違点については以下で説明する。
【0125】
電圧バイアス発生器1202は、図11の電圧バイアス発生器1002と同様である。トランジスタM7、M8、M9およびM10は、図11で同じ参照番号が付けられたトランジスタと同様に構成されかつ動作する。バイアス出力ノード1210は、プルアップドライバ810のnウェル接続に結合される。電圧バイアス発生器1202は、前述のとおりI2電流経路を妨げる。
【0126】
この実施例においては、トランジスタM14はピン820とPUとの間に結合される。トランジスタM14の制御電極は第1の電源817に結合される。パストランジスタ1227はパストランジスタ920と並列して結合される。パストランジスタ1227の制御電極はピン820に結合される。好ましい実施例では、トランジスタM14およびパストランジスタ1227はPMOSトランジスタである。トランジスタM14およびパストランジスタ1227に対するnウェル接続はバイアス出力ノード1210に結合される。
【0127】
動作においては、VPINが約VCC+|VTP|未満のとき、トランジスタM14は導電せず、ピン820をPUから切り離す。またVPINが約VCC−|VTP|未満のとき、トランジスタ1227がオンし、全レール論理高電圧(たとえばVCCが3.3ボルトとのき3.3ボルト)がPUに流れることを可能にする。これらのトランジスタはI1電流経路が無関係になることを保証する。これらのトランジスタは、PUでの電圧レベルがVPINのおよそ|VTP|以内となり、結果としてI1電流経路がないことを確実にする。
【0128】
VPINがVCC−|VTP|を上回るとき、PUはトランジスタM14を通してVPINを追跡する。トランジスタM14およびパストランジスタ1227は導電しない。具体的には、VPINでの電圧が約VPIN−|VTP|となる。こうした条件下では、VPINはPUでの電圧の約|VTP|以内であるため、I1電流経路は無関係である。
【0129】
さらに、本発明の代替実施例では、パストランジスタ920はネイティブな装置である。ネイティブな装置とは、VT調節埋込が全くないまたは最小であるトランジスタであり、トランジスタのしきい値電圧(VTnative)はおよそ0ボルトまたはそれよりもわずかに大きなものである。たとえば、VTnativeは約0.2ボルトであり得る。VTnativeが|VTP|未満の場合、パストランジスタ1227を回路から取除き、シリコン面積を節約することができる。
【0130】
この回路はそれでもなお適切に機能するであろう。その理由は、PUでの電圧は少なくとも約VCC−VTnativeとなるためである。具体的には、VCCがパストランジスタ920を通して駆動されるとき、PUでの電圧は約VCC−VTnativeである。このことにより、VPINは確実にPUでの電圧の|VTP|以内となる。したがって、電流経路I1は妨げられる。
本発明の他の実施例では、装置のいくつかは、図11および20について説明したように、厚酸化物装置でもよい。たとえば、上記のように、プルダウンドライバ815およびトランジスタ1227は、酸化物ストレスの信頼性を向上させるには厚酸化物装置である必要がある。同様のVTPを保証するためには、トランジスタM7およびM9は厚酸化物装置とすることができる。トランジスタM8、M3、M10、M14、およびプルアップドライバ810もまた、酸化物の信頼性を向上させるためには厚酸化物装置でもよい。
【0131】
図22はオプション(図6に示されている)のある実施例のブロック図であり、集積回路に与えられる外部電源の電圧は、内部回路が使用する電源電圧よりも高い。さらに、インタフェース回路が高電圧レベルに対しインタフェースの役割を果たす。たとえば、外部電源電圧(VCCext)が5ボルトのとき内部回路は3.3ボルトの電源(VCCint)で動作することができる。チップへの入力および出力信号は、5ボルト互換信号である。
【0132】
図22に示すように、集積回路はレベルシフタ(LS)1317に結合されるコア1310を有する。コア1310は前述のように、インタフェース411に含まれていない集積回路の内部回路を含む(図6参照)。たとえば、PLDまたはFPGAでは、コア1310は、LAB、LE、GV、GH、ならびにその他の構成要素および回路を含むであろう。マイクロプロセッサでは、コア1310は、レジスタ、加算器、ALU、命令実行ユニットおよびその他の構成要素を含むであろう。インタフェース411は、たとえば、集積回路に対し出力信号を発生する回路を含む。
【0133】
図22に示す本発明の実施例では、前述のように、分離された雑音の多い電源および雑音の少ない電源が存在する。雑音の少ない外部電源電圧1335(すなわちVCCext)が集積回路に与えられる。電圧ダウンコンバータ(VDC)1330を用いて、VCCextは、コア1310の回路のためにより低い電源電圧1340に変換される。雑音の多い外部電源電圧1338(すなわちVCCN)はI/Oドライバ1323に結合される。VCCNはVCCextと同じ電圧レベルでもよい。VCCNの電圧はまたVCCextと異なるレベルでもよい。VCCNは、「雑音の多い」回路のインタフェースの役割を果たして雑音がVCCextに結合されないようにするのに使用される。
【0134】
さらに、図22の実施例では、それぞれVSSQ1341およびVSSN1345である、雑音の少ない接地電源および雑音の多い接地電源がある。VSSQはコア1310に結合され、VSSNはI/Oドライバ1323に結合されるる雑音が雑音の少ない接地に結合されるのを防ぐために、雑音の少ない接地は雑音の多い接地から切り離される。
【0135】
本発明の他の実施例では、単一の電源VCC、分離された雑音の多いおよび雑音の少ない電源VCCext(またはVCCQ)およびVCCN、単一の接地VSS、分離された雑音の多いおよび雑音の少ない接地VSSNおよびVSSQ、ならびにこれらの組合せを含み得る。たとえば、コア1310およびI/Oドライバ1323双方に結合される単一の電源VCCが存在してもよいが、雑音の多い接地および雑音の少ない接地があってもよい。3つ以上の分離された電源があってもよい。たとえば、集積回路にわたるI/Oドライバ1323の異なるグループに対し、別々の接地があってもよい。
【0136】
使用される電源の数は、集積回路に対して利用できるピンの数に幾分依存している。集積回路に対し利用できる電源ピンおよび接地ピンの数は、チップのダイサイズ、使用されるパッケージおよびその他の要件に依存する。
【0137】
レベルシフタ1317はコア1310からの信号をI/Oドライバ1323に対する互換信号に変換する。レベルシフタ1317はVCCextに結合される。レベルシフタ1317は3.3ボルトの論理信号を、I/Oドライバ1323を駆動するのに使用される、等価の5ボルト論理信号に変換する。I/Oドライバ1323はピンまたはパッドで、5ボルト互換論理信号を発生する。
【0138】
I/Oドライバ1323はプルアップドライバおよびプルダウンドライバを有する出力ドライバを含む。たとえば、I/Oドライバ1323は、図8に示すようにプルアップドライバ810およびプルダウンドライバ815を含み得る。
【0139】
集積回路の内部回路が使用する、VCCextをVCCint電圧1340に変換する電圧ダウンコンバータ(VDC)1330がある。VCCintはVCCext未満の電圧である。VCCintは電源電圧に結合され、かつチップのコア1310における回路に電源電圧を供給する。電圧ダウンコンバータ1330はオンチップである。
【0140】
たとえば、VCCextは5ボルトでもよく、電圧ダウンコンバータ1330がこの電圧を約3.3ボルトまたはさらに低い電圧VCCintに変換する。この集積回路のインタフェースとなるユーザにとっては、チップは5ボルト互換チップのように見えるかもしれないが、内部回路は3.3ボルトで動作する。さらに、PLD集積回路では、たとえば、コア1310は、大域的相互接続にわたり1つ以上のLABを通してレベルシフタ1317に送られる3.3ボルトの論理信号を有し得る。レベルシフタ1317はこうした論理を外界に送られる5ボルト互換信号に変換する。
【0141】
本発明では、オンチップの電圧ダウンコンバータのため、別個の電圧調節器または電圧コンバータは不要である。こうしてプリント回路板上のスペースが節約される。
【0142】
電圧ダウンコンバータ1330では、トランジスタ1355がVCCextとVCCintとの間に結合される。VCCintは、トランジスタ1355の制御電極ノード1365に結合される反転増幅器に結合される。電極ノード1365は、2つのダイオード接続されるトランジスタ1367および1369を用いてVCCextにクランプされる。使用されるプロセス技術次第で、トランジスタ1367、1369および1355は、より高いゲート酸化物の信頼性をもたらすために厚酸化物装置でもよい。トランジスタ1355は、ノード1365が約4ボルト以上という条件下での酸化物の信頼性を向上させるために、厚酸化物装置でもよい。
【0143】
トランジスタ1367および1369を、ダイオードおよびその他の同様の電圧クランプ装置に変えることができる。トランジスタ1367および1369は、電極ノード1365をVCCextのおよそ2つのVTN以内に維持するように動作する。こうすることにより、トランジスタ1355のゲート酸化物のストレスを最小にする。したがって、好ましい実施例ではVCCextが5ボルトのとき、電極1365での電圧レベルは約3.4ボルトである必要がある。比較的VCCint電圧に近い約3.4ボルトという電圧レベルは、望ましいものである。その理由は、反転増幅器に対するより迅速な応答時間が、電圧の変動を調節できるようになるからである。さらに、具体的な実施例では、VCCintが約3.4ボルトのとき、トランジスタ1355を通る電流は、比較的少量の電流を伝導するように設計されている。たとえば、この電流は約1ミリアンペア未満でもよい。使用される技術(たとえば電圧のクランプ当りの電圧降下)および設計の標準次第で、2つを上回るまたは下回る電圧クランプがあってもよい。たとえば、電圧クランプは1つだけでもよく、または3つ以上の電圧クランプがあってもよい。
【0144】
動作中、VCCintでの電圧レベルは、たとえば、雑音、VCCextでの変動、およびコア1310が大量の電流を引いたときの電圧のサグを含む多数の理由のため、変動する可能性がある。電圧ダウンコンバータ1330は自己平衡性があり、比較的安定したVCCintを得る。VCCintが下降するとき、反転増幅器1360は電極ノード1365をより強くターンオンし、トランジスタ1355を通る伝導を増大させる。これがVCCintを増大させる。VCCintがあまりにも大きいとき、逆効果が発生する。トランジスタ1355を通る伝導は制限されてVCCintが減少する。したがって、電圧ダウンコンバータ1330は負のフィードバックを用いて調節される自己平衡性のVCCintを発生する。
【0145】
上記のようにある実施例では、VCCintはおよそ3.3ボルトである。回路はVCCintが予め定められた電圧サグ条件で3ボルト未満に下降しないように実現される。この条件は、最悪のケースの動作条件および電圧下での集積回路の性能を考慮に入れている。集積回路の性能はまた、最悪のケースの動作条件下の仕様に見合うまたはそれを超えているであろう。具体的には、こうした条件下では、VCCintのサグ条件に対する応答時間は、スピードまたは性能上の劣化を引き起こさない。なぜならば、3ボルトというのは最悪のケースの動作条件の1つだからである(これは最悪のケースの動作電圧であろう。)これはまた、集積回路上の回路が適切に動作および機能することを確実にするであろう。
【0146】
好ましい実施例では、トランジスタ1355はNMOSトランジスタである。トランジスタ1355は単一の装置として示されているが、並列に結合される複数の装置でもよい。トランジスタ1355は集積回路の電力要求を満たすためには、かなり大きな装置である必要がある。
【0147】
電力要求の例は、2.5アンペアが動作中動的に要求されることである(すなわちACスイッチング)。トランジスタ1355の幅は約4500ミクロンでもよい。トランジスタ1355は750の小さな装置を並列に用いて形成することができる。個々の装置の幅は6ミクロンであろう。
【0148】
好ましい実施例では、チャネル長を、トランジスタがより大きな電圧ストレスに対処できるようにするために、最小よりも大きくしなければならない。具体的な例では、プロセスに対し描かれる最小のチャネル長が0.6ミクロンであれば、トランジスタ1355に対し描かれるチャネル長は約0.75ミクロンである。こうすることにより、装置の信頼性が高まり、エレクトロマイグレーションおよび厚い電子による劣化の効果が避けられるであろう。
【0149】
この電力を集積回路全体にわたり均等に分配するために、図23に示すように個々の装置は集積回路のコアを取囲むように均一的に分布している。トランジスタゲート1425は、トランジスタ1355に対する個々のゲート幅各々を示している。これら個々のゲート幅は、トランジスタ1355の「フィンガー」と呼ばれる。トランジスタ1355はバス1430を用いてVCCextによって供給され、一方トランジスタ1355はVCCint内部をバス1435に供給する。
【0150】
図24は、トランジスタ1355を形成するのに使用される個々のトランジスタ1510のレイアウトのより詳細な図である。金属−3バスがVCCintおよびVCCextを分配するのに使用される。拡散領域1515および1517が、金属−2および次に金属−3に結合される金属−1を用いてVCCextに結合される。同様に、拡散領域1520はVCCintに結合される。ポリシリコンを用いてトランジスタ1355の制御電極(すなわちゲート)1365が形成される。反転増幅器1360はポリシリコンに結合される。
【0151】
図23および24のようにトランジスタ1355を形成することにより、集積回路を通して均一的に分配される電流および電力を含め何らかの利点がもたらされる。IR(電圧)降下およびターンオン抵抗は最小になる。このことは、集積回路上に、集積回路のある部分がその集積回路の残りの部分と比較して異常に高い温度にさらされる「厚いスポット」が発生するチャンスが少なくなることを意味している。これは、集積回路の信頼性が低下する可能性があるため望ましくない。また、装置は金属のフィンガーを用いて形成されるため、この構造は、熱を集積回路から引き離す大きなヒートフィン(たとえばヒートシンク)と類似した働きをする。
【0152】
図25はトランジスタ1355の一部分のレイアウトを示す。ジオメトリと層との間の具体的な接続は図24で示し説明したものと同様である。複数のトランジスタフィンガー1610を用いてトランジスタ1355のこの部分が形成される。VCCintがトランジスタの一方の側に結合される。VCCextはトランジスタ1355に結合される。さらに、電圧のクランプのために使用されるトランジスタ1367および1369は、電極1365に結合している。
【0153】
図25に示すトランジスタ1355のこの部分は、必要な回数だけまたはスペースが許す限り繰返される。なお、トランジスタ1367および1369もまた、トランジスタフィンガーの各グループについて繰返されてもよい。この場合、集積回路を通してトランジスタ1367および1369の複数の例があるだろう。トランジスタ1367および1369の発生各々は集積回路のまわりに分布するであろうため、寄生の遅延がより小さくなるのでこれらの装置に対する応答時間が改良される。
【0154】
図26は、トランジスタ1355の一部分の別のレイアウトを示す。図26は図25と同様の特徴を示す。しかしながら、反転増幅器1360は電極ノード1365に結合するものとして示されている。この構造を集積回路において何度も繰返し、トランジスタ1355の所望のサイズを実現することができる。図25で行なった説明と同様に、集積回路のまわりに分布する反転増幅器1360の複数の事例(並列して結合される)があってもよい。これはまた、寄生遅延が減少するため、反転増幅器に対して応答時間が向上する。
【0155】
図27は、電圧ダウンコンバータ1330のある実現例の概略図である。反転増幅器1360はVCCext1355とVSSQ1341との間に直列で結合される第1のトランジスタ1805および第2のトランジスタ1810を用いて形成される。反転増幅器1360の出力は、第1のトランジスタ1805と第2のトランジスタ1810との間から取入れられ、制御電極ノード1365に結合される。第1のトランジスタ1805の制御電極はVCCintに結合される。同様に、第2のトランジスタ1810の制御電極はVCCintに結合される。
【0156】
好ましい実施例では、第1のトランジスタ1805はPMOSトランジスタであり、トランジスタ1810はNMOSトランジスタである。反転増幅器1360のこの実施例のレイアウトは、図26に示されている(参照番号1360で示される)。なおこの実現例では、クランプトランジスタ1367および1369は図示されていないが、これらの装置を上記の理由のため任意的に含み入れてもよい。
【0157】
図28は、本発明のさらなる実施例の概略図である。この実施例では、複数の反転増幅器1360A、1360Bおよび1360Cがある。この概略図は、個々の増幅器が集積回路のまわりに分布するある実現例を示している。反転増幅器1360A、1360Bおよび1360Cは同様の回路を使用する。さらに、反転増幅器1360A、1360Bおよび1360Cは、それぞれ、ノード1930A、1930Bおよび1930Cでの信号によって制御される。
【0158】
この実施例では、反転増幅器1360(たとえば1360C)は、VCCextとVSSQとの間に直列に結合されるトランジスタ1920、1922、1924および1926を有する。反転増幅器1360Cの出力は、トランジスタ1922と1924との間から取入れられ、制御電極ノード1365に結合されるトランジスタ1922および1924の制御電極はVCCintに結合される。
【0159】
トランジスタ1926の制御電極はノード1930Cで第1の制御信号に結合される。トランジスタ1920の制御電極は、バッファ1910Cにより発生される、ノード1930Cでの第1の制御信号の補数である、第2の制御信号1935に結合される。具体的には、図28では、バッファ1910Cは電源としてVCCextおよびVSSQを使用するCMOSインバータである。
【0160】
動作においては、反転増幅器1360Cはノード1930Cでの第1の制御信号および第2の制御信号1935次第でターンオンまたはオフされる。ノード1930Cでの第1の制御信号が論理ハイのとき、第2の制御信号1935は論理ローであり、反転増幅器1360Cがイネーブルされ、図27に示す反転増幅器1360同様に動作する。他方、第1の制御信号1930Cが論理ローのとき、第2の制御信号1935は論理ハイであり、反転増幅器1360Cはディスエーブルされ、電極ノード1365から効果的に切り離される。
【0161】
反転増幅器1360Aおよび1360Bは反転増幅器1360Cについて述べたのと同様に動作する。ノード1930Cでの第1の制御信号は、集積回路における電力浪費の量を制御するのに役立つであろう、なぜなら反転バッファ1360A、1360Bおよび1360Cは選択的にターンオフされるからである。
【0162】
図29は、本発明の電圧ダウンコンバータ1330のさらなる実施例を示す図である。この実施例では、トランジスタ1355は、VCCext1335とバイアス電流ネットワーク2001の第1の端子との間に結合される。この実施例では、トランジスタ1355はPMOSトランジスタである。トランジスタ1355の制御電極ノード1365はバイアス電流ネットワーク2001の第1の端子に結合される。バイアス電流ネットワーク2001の第2の端子はVCCintに結合されかつVCCintのために使用される。バイアス電流ネットワーク2001は、VCCintで安定した電圧を発生する、トランジスタ1355を通る一定の電流を維持する回路を含む。VCCintはノード1340で集積回路のコアに結合される。バイアス電流ネットワーク2001は、VCCintがVCCext1335の電圧に上昇しないことを保証する。バイアス電流ネットワーク2001については多数の実現例がある。たとえば、バイアス電流ネットワーク2001を、たとえば、電流ミラー、電圧調整器、演算増幅器、またはこれらの組合せを用いて実現できる。
【0163】
図30は、本発明の別の実施例を示す図である。この実施例は図22および29に示す実施例に類似する。この実施例におけるトランジスタ1355は、一般的にはエンハンスメント装置に対するしきい値電圧よりも小さなしきい値電圧を有するネイティブな装置である。図22の実施例と同様、トランジスタ1355の制御電極はインバータ1360の出力に結合される。インバータ1360はVCCint1365に結合される。この実施例はまた、バイアス電流ネットワーク2001を含む。バイアス電流ネットワーク2001は、図29における実施例と同様、VCCintがVCCext1335の電圧に上昇しないことを保証する。
【0164】
図31は、レベルシフト回路1317を示す概略図である。トランジスタ2105およびトランジスタ2108は、VCCextとVSSQとの間に直列に結合される。トランジスタ2105の制御電極はノード2112に結合される。トランジスタ2108の制御電極は、コア1310に結合されるノード2115に結合される。トランジスタ2117はVCCextとノード2112との間に結合される。トランジスタ2117の制御電極は、I/Oドライバ1323に結合される、ノード2120でのレベルシフト回路1317の出力に結合される。トランジスタ2115はノード2115と2112との間に結合される。トランジスタ2125の制御電極はVCCintに結合される。代わりの実施例では、コアが約VCCext−VTNの電圧で動作できかつこれを許容できるならば、この電圧はVCCextでもよい。好ましい実施例では、トランジスタ2105および2117はPMOSトランジスタであり、トランジスタ2108および2125はNMOSトランジスタである。
【0165】
動作においては、ノード2115での論理ロー入力は結果として、ノード2120での論理ハイ出力をもたらす。ノード2120でのこの論理ハイ出力に対する電圧レベルはVCCextであり、トランジスタ2105を通して流れる。トランジスタ2108および2117はオフになるであろう。さらに、トランジスタ2117については、出力ノード2120でのVCCextは送り戻されてトランジスタ2117を完全にオフにする。
【0166】
ノード2115での論理ハイ入力は結果として、ノード2120での論理ロー出力をもたらす。具体的には、ノード2120でのこの論理ロー出力に対する電圧レベルはVSSQであり、トランジスタ2108を通して送られる。ノード2120からのVSSQはトランジスタ2117を十分にオンにするため、ノード2112はVCCextとなるであろう。ノード2112でのVCCextはトランジスタ2105を完全にオフにする。また、VCCextはノード2115から切り離される、なぜなら、トランジスタ2125を通してノード2115に送ることのできる最大電圧は約VCCint−VTNだからである。
【0167】
図31の回路は、レベルシフト回路の具体的な実現化例である。その他の回路の実施例もまた使用できる。
【0168】
具体的な実施例では、トランジスタ2105、2108、2117、および2125は、酸化物の信頼性を確かにものにするためには、厚酸化物装置とするこができる(個々におよび他の装置と組合せて)。酸化物がストレスを受けるある状態とは、VCCextとVCCintとが異なるときにパワーアップされるときである。この場合、VCCintはおよそ接地であり、VCCextはおよそ5ボルトである。ノード2120がおよそ接地であるとき、ノード2112は約5ボルトであろう。
【0169】
図32は、低電圧内部回路とより高い電圧の外部回路とのインタフェースのための回路の実現例を示す図である。この回路は、集積回路が内部回路に対し電源電圧よりも高い高レベルの出力電圧を与えるオプションにおいて(図6および22に示されている)において使用できる。この回路をまた他のオプションにおいて使用することもできる。
【0170】
この回路は、集積回路に対する入力/出力バッファとして使用できる。この回路は、VCC1電源電圧およびVCC2電源電圧に結合される。VCC1はVCC2を上回る電圧レベルである。たとえば、VCC1は約3.3ボルトであり、VCC2が約2.5ボルトである可能性がある。VCC2は集積回路の内部回路に結合される。VCC2は、たとえば図22に示すようなオンチップの電圧ダウンコンバータを用いて内部的に発生させてもよく、外部ピンを通して供給されてもよい。VCC2電圧は、オフチップの電圧調整器またはコンバータ、またはその他の電圧発生手段(たとえば電源、変圧器など)から、外部から供給されてもよい。VCC1は外部インタフェースのための電圧レベルにある。たとえば、VCC1が3.3ボルトのとき、集積回路は約3.3ボルトの外部電圧を発生することができる。
【0171】
この回路は、VCC1とVSSとの間でプルダウンドライバ2210と直列に結合されるプルアップドライバ2205を含む。プルアップドライバ2205とプルダウンドライバ2210との間のノードは、外部回路へのインタフェースのためにパッド2215に結合される。パッド2215はまた集積回路に信号を入力するために入力バッファ2220に結合される。出力ドライバからの信号をまた、入力バッファ2220を通してチップにフィードバックしてもよい。好ましい実施例では、プルアップ装置2205は、VCC1に結合されるボディ電極を有する、PMOSトランジスタである。パッド2115での電圧レベルがVCC1を上回る場合、プルアップ装置2205のためには、フローティングウェルが必要であろう。具体的なフローティングウェル実現例については前述のとおりである(例、図11−19参照)。プルダウン装置2210はNMOSトランジスタである。
【0172】
図32の出力ドライバ回路は、図8に示した出力ドライバ回路と同様の動作を行なう。プルアップドライバ2205の制御電極はPU信号に結合される。PU信号は、VCC2に結合される、バッファ2223などの内部回路からの信号から発生される。このバッファ2223から出力される信号はレベルシフタ2225を通してPUに結合される。レベルシフタ2225はVCC1に結合され、図22のレベルシフタ1317と同様の役割を果たす。具体的には、レベルシフタ2225は、バッファ2223からの電圧出力レベルを、VCC1電源電圧と互換性のあるレベルにシフトする。
【0173】
バッファ2230は、プルダウン装置2210の制御電極に結合されるPDに結合される。バッファ2230はVCC2電源電圧に結合される。
【0174】
PUおよびPDでの電圧を適切に制御することにより、出力回路は、VCC1からVSSの電圧範囲で、パッド2215で論理出力を生成する。パッド2215での出力もまた、トライステートであろう。
【0175】
プルアップ装置2205をターンオンさせるためには、レベルシフタ2225はVSSをPUに結合する。プルアップ装置2205をターンオフさせるためには、レベルシフタ2225はVCC1をプルアップ装置2205に結合する。VCC1がプルアップ装置2205の制御電極に結合されるとき、図9との関連で先に説明したのと同様の理由のため、スニーク電流または漏れ経路は生じないであろう。
【0176】
図31に示した実現化例について説明したように、酸化物の信頼性を保証するためには、入力バッファ2220を実現するのに使用されるプルアップドライバ2205および装置を厚酸化物装置とすることができる。これが必要になるであろう特にある状況とは、VCC1(外部電源)およびVCC2(内部電源)が上記のように異なるときにパワーアップされるという状況に対処することである。
【0177】
レベルシフタの実現には数多くの技術がある。たとえば、ある具体的な実施例が図31に示されている。図33はレベルシフタの他の実現化例を示している。好ましい実施例では、このレベルシフタは集積回路のコアと同じ集積回路上にある。こうするとプリント回路板面積をより経済的に使用できるであろう。しかしながら、ある実施例ではオフチップのレベルシフタを使用することもできる。たとえば、オンチップのレベルシフタを使用することにより、ある集積回路は、低電圧および高電圧集積回路双方に対し同時にインタフェースの役割を果たすことができる。
【0178】
図33の回路構成は、クロス結合されるラッチ2310および分離装置2315である。ある実施例では、分離装置2315は、VCC2に結合される制御電極を有するNMOSトランジスタ2320である。分離装置2315の第1の端子は、レベルシフタのための入力2321である。
【0179】
クロス結合されたスイッチ2310は、VCC1とVSSとの間に直列に結合される、第1のプルアップ装置2325および第2のプルダウン装置2330を含む第1のバッファ2322を有する。第1のバッファ2322の入力は分離装置2315の第2の端子2331に結合される。第1のバッファ2322の出力2333はまたレベルシフタの出力である。この出力は一般的にはVSSからVCC1の間の範囲で出力を生成する。
【0180】
クロス結合されたスイッチ2310に対する第2のバッファ2335は、VCC1とVSSとの間に直列に結合された第2のプルアップ装置2340および第2のプルダウン装置2345を含む。第2のバッファ2335の出力は第1のバッファ2322の入力に結合される。同様に、出力2333は第2のバッファ2335の入力に結合される。
【0181】
好ましい実施例では、プルアップ装置2325および2335はPMOS装置であり、プルダウン装置2340および2345はNMOS装置である。PMOS装置は、図11におけるPMOS装置について説明したのと同様、フローティングウェルを有してもよい。その代わりとして、PMOS装置が基板またはVCC1へのウェル接続を有してもよい。
【0182】
図33のレベルシフタの動作は、図31の回路について上述したのと同様である。入力2321は、VSSから約VCC2の範囲にあるであろう。入力2321がローのとき、第1のバッファ2322は、出力2333でおよそVCC1であろう論理ハイを出力する。第2のバッファ2335は、約0ボルトの論理ローを出力する。第2のプルアップ装置2335の制御電極は、この装置を完全にオフにするであろうVCC1にある。
【0183】
入力2321が論理ハイ(たとえば約VCC1)のとき、第1のバッファ2322は、出力2333で約VSSであろう論理ローを出力するだろう。第2のバッファ2335は約VCC1の論理ハイを出力する。結果として、VCC1は、この装置を完全にオフにする、第1のプルアップ装置2325の制御電極に結合される。
【0184】
分離装置2315は、VCC2−VTNを上回る電圧がノード2321に送られることを防止する。これは、高電圧が、ノード2321で結合されるコア回路に損傷を与えることを防止する。
【0185】
図34は、分離装置2315と置換えることができる分離装置2415を示す。NMOS装置2420はVTthickを伴う厚酸化物装置である。VTthickは約1ボルト以上であろう。NMOS装置2420の制御電極はVCC1に結合される。この分離回路を用いると、ノード2321での電圧は、低電圧のコア回路に対するインタフェースについては比較的まだ安全である、VCC1−VTthick以下である。さらに、装置2420は厚い装置であるため、制御電極でのVCC1電圧を許容できるだろう。分離装置2315または2415を使用するかどうかについては、プロセス技術による種々の装置の規定を含む数多くの要素次第である。
【0186】
本発明の好ましい実施例についての上記の説明は例示を目的として示されたものである。本発明をまさに説明した形式で網羅するまたはその形式に限定することを意図するのではなく、上記の教示の下で多数の変形例および修正例が可能である。実施例は、本発明の原理およびその実際の応用例を最もうまく説明して当業者が意図されたある使用法に適した種々の実施例で種々の変形を適用して最良に利用できるように、選択され説明されている。本発明の範囲は前掲の特許請求の範囲により規定されることが意図されている。
【図面の簡単な説明】
【図1】プログラマブルロジックデバイス集積回路を取入れたディジタルシステムのブロック図である。
【図2】プログラマブルロジックデバイスに対するアーキテクチャを示すブロック図である。
【図3】プログラマブルロジックデバイスの論理アレイブロック(LAB)の簡潔なブロック図である。
【図4】1つの電圧供給解決法をもたらす本発明の集積回路に対するオプションを示す図である。
【図5】混合された電圧環境における許容およびインタフェース能力をもたらす本発明の集積回路に対するオプションを示す図である。
【図6】集積回路のコアのための電源電圧を上回る電源電圧に対するインタフェース能力をもたらす本発明の集積回路に対するオプションを示す図である。
【図7】混合された電圧環境においてインタフェースを行なうことができる集積回路を製造する方法を示すフロー図である。
【図8】出力ドライバの回路図である。
【図9】二重電源ピンを有する、I/Oパッドでの高電圧を許容する、出力ドライバの回路図である。
【図10】プルダウンドライバの代替の回路実施例を示す回路図である。
【図11】ウェルバイアス発生器を有する高電圧許容出力ドライバの回路図である。
【図12】入力バッファの実現例を示す図である。
【図13】プログラマブルオプションを用いるプログラマブル入力しきい値トリップポイントを有するバッファの実現例を示す図である。
【図14】トリップポイントをシフトアップするように構成されたプログラマブル入力しきい値を伴うバッファを示す図である。
【図15】トリップポイントをシフトダウンするように構成されたプログラマブル入力しきい値を伴うバッファを示す図である。
【図16】プログラマブル入力しきい値トリップポイントを有するバッファの他の実現例を示す図である。
【図17】図16のバッファ回路の代替の回路構成を示す図である。
【図18】さらなる入力バッファ実現例を示す図である。
【図19】ハーフラッチを含む別の入力バッファ実現例を示す図である。
【図20】ウェルバイアス発生器を有する別の高電圧許容出力ドライバの回路図である。
【図21】ウェルバイアス発生器を有する高電圧許容出力ドライバのさらなる実施例を示す回路図である。
【図22】電圧ダウンコンバータ回路を用いる集積回路をインタフェースする方法を示す回路図である。
【図23】集積回路および電圧ダウンコンバータの構成要素のレイアウトの概観図である。
【図24】電圧ダウンコンバータの装置のフィンガーの簡単なレイアウト図である。
【図25】電圧クランプ装置を含む電圧ダウンコンバータの一部のレイアウト図である。
【図26】反転増幅器回路を含む電圧ダウンコンバータの一部のレイアウト図である。
【図27】電圧ダウンコンバータの回路図および反転増幅器の具体的な実現例を示す図である。
【図28】反転増幅器が論理的に制御される電圧ダウンコンバータのさらなる実施例の図である。
【図29】バイアス電流ネットワークを用いた電圧ダウンコンバータ回路を示す図である。
【図30】バイアス電流ネットワークを用いる電圧ダウンコンバータ回路の代替の実施例を示す図である。
【図31】レベルシフタ回路の回路図である。
【図32】低電圧内部回路とさらに高電圧の外部回路とのインタフェースのための回路の概略図である。
【図33】レベルシフタ回路の具体的な実施例を示す図である。
【図34】分離装置の実施例を示す図である。
【符号の説明】
1310 コア
1317 レベルシフタ
1323 I/Oドライバ
1330 電圧ダウンコンバータ
Claims (10)
- 集積回路を組立てる方法であって、
第1の電源電圧と互換可能な集積回路のコアを提供するステップと、
第1の電源電圧と互換可能な外部回路からの入力信号を扱い、第1の電源電圧と互換可能な外部回路のための出力信号を発生するよう設計された集積回路のための第1のインタフェースを提供するステップと、
第2の電源電圧と互換可能な外部回路からの入力信号を扱い、第1の電源電圧と互換可能な外部回路のための出力信号を発生するよう設計された集積回路のための第2のインタフェースを提供するステップと、
第2の電源電圧と互換可能な外部回路からの入力信号を扱い、第2の電源電圧と互換可能な外部回路のための出力信号を発生するよう設計された集積回路のための第3のインタフェースを提供するステップと、
第1のインタフェース、第2のインタフェース、または第3のインタフェースをコアに選択的に結合するステップとを含み、集積回路のコアおよび選択されたインタフェースは1つの外部電源電圧にのみ結合され、第1のインタフェースまたは第2のインタフェースが選択されたとき外部電源電圧は第1の電源電圧となり、第3のインタフェースが選択されたとき外部電源電圧は第2の電源電圧となる、集積回路を組立てる方法。 - 第1のインタフェース、第2のインタフェース、または第3のインタフェースのコアとの選択的な結合が金属のマスクを使用して実行される、請求項1に記載の方法。
- 第2の電源電圧は第1の電源電圧よりも高い、請求項1に記載の方法。
- 第2のインタフェース回路は、第2の電源電圧を許容する入力−出力バッファを含み、第2の電源電圧は第1の電源電圧よりも高い、請求項1に記載の方法。
- 第1のインタフェース、第2のインタフェース、および第3のインタフェースは集積回路上にある、請求項1に記載の方法。
- 第1の電源電圧と結合された出力ドライバと、
第2の電源電圧と結合され、入力信号を出力ドライバに与えるようにさらに結合されたレベルシフタ回路と、
第2の電源電圧と結合され、第2の電源電圧よりも低い電圧レベルを有する第3の電源電圧を発生する電圧ダウンコンバータ回路とを含み、集積回路のコア内の回路は第3の電源電圧と結合される、集積回路。 - 電圧ダウンコンバータは、
第2の電源と第3の電源との間に結合された変換トランジスタと、
第3の電源を受けるよう結合され変換トランジスタに制御信号をフィードバックし、よって第3の電源の出力を調整する増幅器とを含む、請求項6に記載の集積回路。 - 集積回路のための高電圧許容インタフェース回路であって、
第1の電源電圧とI/Oパッドとの間に結合された第1のプルアップ装置と、
第2の電源電圧と第1のプルアップ装置の第1の制御電極との間に結合された第2のプルアップ装置と、
第2の電源電圧と第2のプルアップ装置の第2の制御電極との間に結合された第3のプルアップ装置とを含み、第3のプルアップ装置の第3の制御電極は第1の制御電極に結合され、第2のプルアップ装置のボディ電極は第3のプルアップ装置のボディ電極と結合され、
第3のプルアップ装置の第3の制御電極は、第1のプルアップ装置の第1の制御電極に直接結合される、高電圧許容インタフェース回路。 - 第2の電源電圧は第1の電源電圧よりも高い、請求項8に記載の高電圧許容インタフェース回路。
- 第2のプルアップ装置のボディ電極は第1のプルアップ装置のボディ電極と結合される、請求項8に記載の高電圧許容インタフェース回路。
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