JP2910474B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置（Ｉ
Ｃ）に関し、特に電源電圧変換回路を内蔵した半導体集
積回路装置に関する。
Ｃ）に関し、特に電源電圧変換回路を内蔵した半導体集
積回路装置に関する。
【０００２】
【従来の技術】半導体集積回路装置、特にＭＯＳ集積回
路装置においては、デバイス寸法の微細化の進展ととも
にホットキャリアによるＭＯＳＦＥＴの信頼性の低下が
問題となっている。チャネル長０．８μｍ以下のＭＯＳ
ＦＥＴを使用したＩＣでは動作電圧を５ボルトより低く
してホットキャリアの発生を抑えることが必要となって
きた。その結果、ＩＣを使用するシステムとのインタフ
ェースを考慮して、外部電源電圧（５ボルト）をＩＣ内
部の電源電圧変換回路（Ｖ．Ｃ．）で３．３ボルトにし
て内部回路を駆動するようにしたＩＣ（以下ＬＶＩＣ）
が用いられるようになってきている。
路装置においては、デバイス寸法の微細化の進展ととも
にホットキャリアによるＭＯＳＦＥＴの信頼性の低下が
問題となっている。チャネル長０．８μｍ以下のＭＯＳ
ＦＥＴを使用したＩＣでは動作電圧を５ボルトより低く
してホットキャリアの発生を抑えることが必要となって
きた。その結果、ＩＣを使用するシステムとのインタフ
ェースを考慮して、外部電源電圧（５ボルト）をＩＣ内
部の電源電圧変換回路（Ｖ．Ｃ．）で３．３ボルトにし
て内部回路を駆動するようにしたＩＣ（以下ＬＶＩＣ）
が用いられるようになってきている。
【０００３】
【発明が解決しようとする課題】このようなＬＶＩＣで
Ｖ．Ｃ．を内蔵していないＩＣと同様の静電気破壊防止
策を施こしても十分な静電耐圧が得られない。特に外部
電源ピンと入力ピンまたは出力ピンとの間の静電耐圧が
良くない。
Ｖ．Ｃ．を内蔵していないＩＣと同様の静電気破壊防止
策を施こしても十分な静電耐圧が得られない。特に外部
電源ピンと入力ピンまたは出力ピンとの間の静電耐圧が
良くない。
【０００４】従って本発明の目的は、Ｖ．Ｃ．を内蔵し
ていないＩＣと同等の静電耐圧を有するＬＶＩＣを提供
することにある。
ていないＩＣと同等の静電耐圧を有するＬＶＩＣを提供
することにある。
【０００５】
【課題を解決するための手段】本発明の半導体集積回路
装置は、外部電源配線と接地配線との間に電源電圧変換
回路を有している。この電源電圧変換回路は、外部電源
ピンと接地ピンとの間に供給される外部電源電圧をこれ
より低い内部電源電圧に変換して内部電源配線−前記接
地配線間に供給する。前記内部電源配線−前記接地配線
間には内部回路が接続される。前記内部回路に入力信号
を供給する入力パッドと前記接地配線との間には第１の
保護回路が接続される。前記外部電源配線または前記入
力パッドの少なくともいずれか一方と前記内部電源配線
との間に第２の保護回路が挿入される。前記外部電源配
線と前記内部電源配線との間に挿入される前記第２の保
護回路は、前記外部電源配線に接続された外部電源ピン
に前記入力パッドに対して正の高電圧が印加されたとき
に前記内部電源配線の電位をクランプするクランプ素子
を含んでいる。これにより、Ｖ．Ｃ．を内蔵していない
ＩＣと同程度の静電耐圧（外部電源ピン対入力ピン）が
得られる。また前記入力ピンと前記内部電源配線との間
に挿入される前記第２の保護回路は、一の前記入力ピン
に前記外部電源ピンまたは他の前記入力ピンに対して正
の高電圧が印加されたときに前記内部電源配線の電位を
クランプするクランプ素子を含んでいる。これにより、
Ｖ．Ｃ．を内蔵していないＩＣと同程度の静電耐圧（入
力ピン対外部電源ピン，入力ピン対入力ピン）が得られ
る。
装置は、外部電源配線と接地配線との間に電源電圧変換
回路を有している。この電源電圧変換回路は、外部電源
ピンと接地ピンとの間に供給される外部電源電圧をこれ
より低い内部電源電圧に変換して内部電源配線−前記接
地配線間に供給する。前記内部電源配線−前記接地配線
間には内部回路が接続される。前記内部回路に入力信号
を供給する入力パッドと前記接地配線との間には第１の
保護回路が接続される。前記外部電源配線または前記入
力パッドの少なくともいずれか一方と前記内部電源配線
との間に第２の保護回路が挿入される。前記外部電源配
線と前記内部電源配線との間に挿入される前記第２の保
護回路は、前記外部電源配線に接続された外部電源ピン
に前記入力パッドに対して正の高電圧が印加されたとき
に前記内部電源配線の電位をクランプするクランプ素子
を含んでいる。これにより、Ｖ．Ｃ．を内蔵していない
ＩＣと同程度の静電耐圧（外部電源ピン対入力ピン）が
得られる。また前記入力ピンと前記内部電源配線との間
に挿入される前記第２の保護回路は、一の前記入力ピン
に前記外部電源ピンまたは他の前記入力ピンに対して正
の高電圧が印加されたときに前記内部電源配線の電位を
クランプするクランプ素子を含んでいる。これにより、
Ｖ．Ｃ．を内蔵していないＩＣと同程度の静電耐圧（入
力ピン対外部電源ピン，入力ピン対入力ピン）が得られ
る。
【０００６】
【実施例】図１を参照すると、この図に示した本発明の
第１の実施例は、外部電源配線１０６と内部電源配線１
０８との間にクランプ素子としてＰチャネルＭＯＳＦＥ
ＴＭＰからなる保護回路１０４−２を有している。この
ＰチャネルＭＯＳＦＥＴＭＰはフィールドトランジスタ
で、ゲート酸化膜として図示しないフィールド酸化膜
（例えば厚さ５００ｎｍ）と層間絶縁膜（例えば厚さ１
μｍ）との２層膜を有しそのゲート電極は内部電源配線
１０８に接続されている。
第１の実施例は、外部電源配線１０６と内部電源配線１
０８との間にクランプ素子としてＰチャネルＭＯＳＦＥ
ＴＭＰからなる保護回路１０４−２を有している。この
ＰチャネルＭＯＳＦＥＴＭＰはフィールドトランジスタ
で、ゲート酸化膜として図示しないフィールド酸化膜
（例えば厚さ５００ｎｍ）と層間絶縁膜（例えば厚さ１
μｍ）との２層膜を有しそのゲート電極は内部電源配線
１０８に接続されている。
【０００７】外部電源パッド１０１（外部電源ピンにボ
ンディング線で接続される）には外部電源配線１０６が
接続されている。外部電源配線１０６は半導体チップの
周辺部をほぼ１廻りして設けられている。
ンディング線で接続される）には外部電源配線１０６が
接続されている。外部電源配線１０６は半導体チップの
周辺部をほぼ１廻りして設けられている。
【０００８】接地パッド１０２（接地ピンにボンディン
グ線で接続される）には接地配線１０７が接続される。
接地配線１０７は種々に分枝してＩＣを構成する素子に
接続される。
グ線で接続される）には接地配線１０７が接続される。
接地配線１０７は種々に分枝してＩＣを構成する素子に
接続される。
【０００９】Ｖ．Ｃ．１０５は外部電源パッド１０１と
接地パッド１０２との間に印加される５ボルトの電源電
圧を３．３ボルトの電圧に変換して内部電源配線１０８
に供給する。内部電源配線１０８は種々に分枝してＩＣ
を構成する素子に接続される。内部回路１１０は内部電
源配線１０８と接地配線１０７との間に接続されるＣＭ
ＯＳ構成の論理回路を含んでいる。
接地パッド１０２との間に印加される５ボルトの電源電
圧を３．３ボルトの電圧に変換して内部電源配線１０８
に供給する。内部電源配線１０８は種々に分枝してＩＣ
を構成する素子に接続される。内部回路１１０は内部電
源配線１０８と接地配線１０７との間に接続されるＣＭ
ＯＳ構成の論理回路を含んでいる。
【００１０】保護回路１０４−３はＬＶＩＣの出力回路
を兼ねていて、出力パッド１０３OUT と外部電源配線１
０６および接地配線１０７との間にそれぞれ挿入された
ＰチャネルＭＯＳＦＥＴ ＭｐおよびＮチャネルＭＯＳ
ＦＥＴ Ｍｎを有している。図には一つの出力回路しか
示されていないが、実際には同様の構成のものが複数あ
ることはいうまでもないことである。
を兼ねていて、出力パッド１０３OUT と外部電源配線１
０６および接地配線１０７との間にそれぞれ挿入された
ＰチャネルＭＯＳＦＥＴ ＭｐおよびＮチャネルＭＯＳ
ＦＥＴ Ｍｎを有している。図には一つの出力回路しか
示されていないが、実際には同様の構成のものが複数あ
ることはいうまでもないことである。
【００１１】入力パッド１０３INと接地配線１０７との
間にはＮチャネルＭＯＳＦＥＴＢＶDSが挿入されて保護
回路１０４−１を構成している。ＮチャネルＭＯＳＦＥ
Ｔ ＢＶDSは内部回路１１０を構成するＭＯＳＦＥＴと
同じ厚さのゲート酸化膜を有し、そのゲート電極は接地
配線に接続されている。入力パッド１０３INは信号線１
０９により内部回路１１０と接続されている。図には一
つの入力パッドしか示されていないが実際には同様の構
成のものが複数あることはいうまでもないことである。
間にはＮチャネルＭＯＳＦＥＴＢＶDSが挿入されて保護
回路１０４−１を構成している。ＮチャネルＭＯＳＦＥ
Ｔ ＢＶDSは内部回路１１０を構成するＭＯＳＦＥＴと
同じ厚さのゲート酸化膜を有し、そのゲート電極は接地
配線に接続されている。入力パッド１０３INは信号線１
０９により内部回路１１０と接続されている。図には一
つの入力パッドしか示されていないが実際には同様の構
成のものが複数あることはいうまでもないことである。
【００１２】次に、図２を参照してＶ．Ｃ．１０５につ
いて説明する。この回路については、アイ・イー・イー
ジャーナル オブ ソリッド・ステート サーキッツ
誌（ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−Ｓ
ＴＡＴＥ ＣＩＲＣＵＩＴＳ），第ＳＣ−２２巻、第３
号、１９８７年、６月、第４３７頁から第４４０頁に記
載の論文に開示されている。
いて説明する。この回路については、アイ・イー・イー
ジャーナル オブ ソリッド・ステート サーキッツ
誌（ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−Ｓ
ＴＡＴＥ ＣＩＲＣＵＩＴＳ），第ＳＣ−２２巻、第３
号、１９８７年、６月、第４３７頁から第４４０頁に記
載の論文に開示されている。
【００１３】ゲート電極をドレインに接続した３つのＰ
チャネルＭＯＳＦＥＴ Ｍｐ１，Ｍｐ２およびＭｐ３を
直列接続した回路によりＰチャネルＭＯＳＦＥＴ Ｍｐ
４のゲート電圧が決定される。ＰチャネルＭＯＳＦＥＴ
Ｍｐ４とＭｐ５の等価抵抗により基準電圧Ｖ
REF （３．３ボルト）が決定される。ＰチャネルＭＯＳ
ＦＥＴＭｐＲ，ＭｐＳ，ＮチャネルＭＯＳＦＥＴ Ｍｎ
Ｔ，ＭｎＵは電流ミラー増幅器を構成し、基準電圧Ｖ
REF と出力電圧ＶINT とを比較している。ＶINT がＶ
REF より高い（または低い）とＭｎＴのドレイン電圧Ｖ
A が下がり（または上がり）、ＰチャネルＭＯＳＦＥＴ
ＭｐＡの動作点が変化しＶINT も低下（または上昇）
する。こうして基準電圧ＶREF と同じ電圧の内部電源電
圧ＶINT が得られる。待機時にはゲート接地のＰチャネ
ルＭＯＳＦＥＴ ＭｐＢのみが動作する。ＰチャネルＭ
ＯＳＦＥＴ ＭｐＣはクロックφにより駆動され、待機
時には非導通である。
チャネルＭＯＳＦＥＴ Ｍｐ１，Ｍｐ２およびＭｐ３を
直列接続した回路によりＰチャネルＭＯＳＦＥＴ Ｍｐ
４のゲート電圧が決定される。ＰチャネルＭＯＳＦＥＴ
Ｍｐ４とＭｐ５の等価抵抗により基準電圧Ｖ
REF （３．３ボルト）が決定される。ＰチャネルＭＯＳ
ＦＥＴＭｐＲ，ＭｐＳ，ＮチャネルＭＯＳＦＥＴ Ｍｎ
Ｔ，ＭｎＵは電流ミラー増幅器を構成し、基準電圧Ｖ
REF と出力電圧ＶINT とを比較している。ＶINT がＶ
REF より高い（または低い）とＭｎＴのドレイン電圧Ｖ
A が下がり（または上がり）、ＰチャネルＭＯＳＦＥＴ
ＭｐＡの動作点が変化しＶINT も低下（または上昇）
する。こうして基準電圧ＶREF と同じ電圧の内部電源電
圧ＶINT が得られる。待機時にはゲート接地のＰチャネ
ルＭＯＳＦＥＴ ＭｐＢのみが動作する。ＰチャネルＭ
ＯＳＦＥＴ ＭｐＣはクロックφにより駆動され、待機
時には非導通である。
【００１４】図３を併せて参照すると、本発明の第１の
実施例は、Ｐ型シリコン基板２０１の表面部に形成され
たＮチャネルＭＯＳＦＥＴと、Ｎウェル２０２の表面部
に形成されたＰチャネルＭＯＳＦＥＴとを有している。
実施例は、Ｐ型シリコン基板２０１の表面部に形成され
たＮチャネルＭＯＳＦＥＴと、Ｎウェル２０２の表面部
に形成されたＰチャネルＭＯＳＦＥＴとを有している。
【００１５】保護回路１０４−１はソース・ドレイン領
域としてＮ+ 型拡散層２０３−１，２０３−２を有し、
また基板コンタクト領域２０４−１を有している。また
保護回路１０４−２はＮウェル２０２−３の表面部に形
成されたＰ+ 型拡散層２０４−７，２０４−８をソース
・ドレイン領域として、またＮ+ 型拡散層２０３−７を
ウェルコンタクト領域として有している。２０５−３は
ＭＰのゲート電極である。Ｎウェル２０２−２にはＰ+
型拡散層２０４−５，２０４−６、Ｎ+ 型拡散層２０３
−６およびゲート電極２０５−２からなるＰチャネルＭ
ＯＳＦＥＴ ＭｐＡがＶ．Ｃ．１０５の代表として示さ
れている。Ｎウェル２０２−１にはＮ+型拡散層２０３
−３，Ｐ+ 型拡散層２０４−２，２０４−３およびゲー
ト電極２０５−１からなるＰチャネルＭＯＳＦＥＴ（内
部回路）が形成されている。このＰチャネルＭＯＳＦＥ
Ｔとともに内部回路の代表として示すＣＭＯＳインバー
タを構成するＮチャネルＭＯＳＦＥＴはＮ+ 型拡散層２
０３−４，２０３−５、Ｐ+ 型拡散層２０４−４および
ゲート電極２０５−４を有している。Ｎ+ 型拡散層２０
３−４とＰ+ 型拡散層２０４−３とは配線２０６により
接続されている。
域としてＮ+ 型拡散層２０３−１，２０３−２を有し、
また基板コンタクト領域２０４−１を有している。また
保護回路１０４−２はＮウェル２０２−３の表面部に形
成されたＰ+ 型拡散層２０４−７，２０４−８をソース
・ドレイン領域として、またＮ+ 型拡散層２０３−７を
ウェルコンタクト領域として有している。２０５−３は
ＭＰのゲート電極である。Ｎウェル２０２−２にはＰ+
型拡散層２０４−５，２０４−６、Ｎ+ 型拡散層２０３
−６およびゲート電極２０５−２からなるＰチャネルＭ
ＯＳＦＥＴ ＭｐＡがＶ．Ｃ．１０５の代表として示さ
れている。Ｎウェル２０２−１にはＮ+型拡散層２０３
−３，Ｐ+ 型拡散層２０４−２，２０４−３およびゲー
ト電極２０５−１からなるＰチャネルＭＯＳＦＥＴ（内
部回路）が形成されている。このＰチャネルＭＯＳＦＥ
Ｔとともに内部回路の代表として示すＣＭＯＳインバー
タを構成するＮチャネルＭＯＳＦＥＴはＮ+ 型拡散層２
０３−４，２０３−５、Ｐ+ 型拡散層２０４−４および
ゲート電極２０５−４を有している。Ｎ+ 型拡散層２０
３−４とＰ+ 型拡散層２０４−３とは配線２０６により
接続されている。
【００１６】この第１の実施例で外部電源パッド１０１
に入力パッド１０３INに対して正の過大電圧を印加して
静電耐圧を試験したところ良好な結果を得ることができ
た。すなわち、外部パッド１０１をＶ．Ｃ．１０５を介
さずに内部電源配線１０８に接続したＩＣと同等の静電
耐圧が得られた。その理由は、次のとおり説明できる。
に入力パッド１０３INに対して正の過大電圧を印加して
静電耐圧を試験したところ良好な結果を得ることができ
た。すなわち、外部パッド１０１をＶ．Ｃ．１０５を介
さずに内部電源配線１０８に接続したＩＣと同等の静電
耐圧が得られた。その理由は、次のとおり説明できる。
【００１７】図４を参照すると、この図に示した等価回
路において、ＳＷ1 は静電パルスＰＧを印加するときに
閉じられるスイッチである。キャパシタＣS1は外部電源
配線１０６とＰ型シリコン基板２０１との間の等価容
量、Ｄ1 はＮウェルとＰ型シリコン基板２０１によるＰ
Ｎ接合ダイオード、ＳＷ2 はこれが閉じたときＤ1 がブ
レークダウンを起こしたことを表現するためのスイッチ
である。ＳＷ3 は、これが閉じたとき、クランプ素子Ｍ
Ｐが動作したことを表現するためのスイッチである。
路において、ＳＷ1 は静電パルスＰＧを印加するときに
閉じられるスイッチである。キャパシタＣS1は外部電源
配線１０６とＰ型シリコン基板２０１との間の等価容
量、Ｄ1 はＮウェルとＰ型シリコン基板２０１によるＰ
Ｎ接合ダイオード、ＳＷ2 はこれが閉じたときＤ1 がブ
レークダウンを起こしたことを表現するためのスイッチ
である。ＳＷ3 は、これが閉じたとき、クランプ素子Ｍ
Ｐが動作したことを表現するためのスイッチである。
【００１８】ＣINT およびＤINT はそれぞれ内部電源配
線１０８がＰ型シリコン基板２０１に対して持つ容量お
よびＰＮ接合ダイオード、ＳＷINT はこれが閉じたとき
ＤINT がブレークダウンしたことを表現するためのスイ
ッチである。
線１０８がＰ型シリコン基板２０１に対して持つ容量お
よびＰＮ接合ダイオード、ＳＷINT はこれが閉じたとき
ＤINT がブレークダウンしたことを表現するためのスイ
ッチである。
【００１９】ＣS2およびＤ2 は、それぞれＰ型シリコン
基板２０１と入力ピン１０３INとの間の保護回路１０４
−１による容量およびＰＮ接合ダイオード、ＳＷ4 は、
これが閉じたとき、ダイオードＤ2 が導通したことを表
現するためのスイッチである。
基板２０１と入力ピン１０３INとの間の保護回路１０４
−１による容量およびＰＮ接合ダイオード、ＳＷ4 は、
これが閉じたとき、ダイオードＤ2 が導通したことを表
現するためのスイッチである。
【００２０】まずＳＷ1 が閉じて外部電源ピン１０１か
ら入力ピン１０３INに電流が流れて静電気が放電される
とする。そのとき、まずＳＷ3 が閉じ、その次にＳＷ2
が閉じると考えられる。ダイオードＤ1 のブレークダウ
ン電圧はかなり高く、例えば４５ボルト以上に設計され
ているが、クランプ素子ＭＰのクランプ電圧はもっと低
い値に設計できるからである。ＳＷ3 が閉じたのち、Ｓ
Ｗ2 とＳＷ4 が順次に閉じられる。Ｄ1 とＤINT のブレ
ークダウン電圧はほぼ同一と考えられるが、ＳＷ3 が間
に入っていること、ＣINT は大容量であることから、Ｓ
Ｗ2 の方がＳＷINT より早く閉じられるといってよい。
ら入力ピン１０３INに電流が流れて静電気が放電される
とする。そのとき、まずＳＷ3 が閉じ、その次にＳＷ2
が閉じると考えられる。ダイオードＤ1 のブレークダウ
ン電圧はかなり高く、例えば４５ボルト以上に設計され
ているが、クランプ素子ＭＰのクランプ電圧はもっと低
い値に設計できるからである。ＳＷ3 が閉じたのち、Ｓ
Ｗ2 とＳＷ4 が順次に閉じられる。Ｄ1 とＤINT のブレ
ークダウン電圧はほぼ同一と考えられるが、ＳＷ3 が間
に入っていること、ＣINT は大容量であることから、Ｓ
Ｗ2 の方がＳＷINT より早く閉じられるといってよい。
【００２１】このようにＳＷ3 が閉じられると、電荷の
分配が行なわれ、その分Ｄ1 を通る電流値が少なくな
る。従ってＳＷ3 のないＬＶＩＣに比べて静電耐圧は向
上する。
分配が行なわれ、その分Ｄ1 を通る電流値が少なくな
る。従ってＳＷ3 のないＬＶＩＣに比べて静電耐圧は向
上する。
【００２２】外部電源配線１０６と出力ピン１０３OUT
との間に直接ＰチャネルＭＯＳＦＥＴ Ｍｐ（チャネル
幅を大きくして保護機能をもたせている）が入っている
と、外部電源ピン１０１と出力ピン１０３OUT との間の
静電耐圧に対して一見したところ、本発明の効果がない
ようにみえる。しかし、ＬＶＩＣにおける出力ピンの静
電耐圧はＶ．Ｃ．を有しないものに比べて劣っていた。
一方、外部電源配線の合計長さは内部電源配線のそれよ
りはるかに小さい。従って寄生容量は小さく寄生抵抗も
あり寄生インピーダンスが大きくなり、出力ピンの位置
によっては保護回路が正常に機能する前に予期しない径
路で電荷の放電が行なわれ内部回路を破壊することがあ
った。本実施例で、出力トランジスタＭｐより遅くない
時期に保護用トランジスタＭＰが動作するように、例え
ばＭＰのチャネル長をＭｐのそれ以下にしておくことに
より、電荷の分配が可能となるので入力ピン，出力ピン
ともに静電耐圧の改善が可能である。
との間に直接ＰチャネルＭＯＳＦＥＴ Ｍｐ（チャネル
幅を大きくして保護機能をもたせている）が入っている
と、外部電源ピン１０１と出力ピン１０３OUT との間の
静電耐圧に対して一見したところ、本発明の効果がない
ようにみえる。しかし、ＬＶＩＣにおける出力ピンの静
電耐圧はＶ．Ｃ．を有しないものに比べて劣っていた。
一方、外部電源配線の合計長さは内部電源配線のそれよ
りはるかに小さい。従って寄生容量は小さく寄生抵抗も
あり寄生インピーダンスが大きくなり、出力ピンの位置
によっては保護回路が正常に機能する前に予期しない径
路で電荷の放電が行なわれ内部回路を破壊することがあ
った。本実施例で、出力トランジスタＭｐより遅くない
時期に保護用トランジスタＭＰが動作するように、例え
ばＭＰのチャネル長をＭｐのそれ以下にしておくことに
より、電荷の分配が可能となるので入力ピン，出力ピン
ともに静電耐圧の改善が可能である。
【００２３】図５に本実施例の一変形を示す。これは、
図１に示す第１の実施例の入力ピン１０３IN−外部電源
配線１０６間に保護回路１０４−４を追加したものであ
る。保護回路１０４−４は、ＭＰと実質的に同一のＰチ
ャネルＭＯＳＦＥＴ ＭＰＡで構成されている。外部電
源パッド１０１に入力パッド１０３INに対して正の過電
圧を印加するとＭＰＡが導通して電荷を放電する。しか
し、入力パッド１０３INの位置によっては、この放電路
が形成される前に予期しない径路で電荷の放電が行なわ
れることがあったが、保護回路１０４−２があれば、こ
のような場合にも内部回路１１０は破壊されない。保護
回路１０４−４を設けることは静電耐圧的には、あるい
は好ましいといえるかも知れないが、ＩＣ設計上の自由
度を少なくする。第１の実施例の方がその点で優れてい
る。
図１に示す第１の実施例の入力ピン１０３IN−外部電源
配線１０６間に保護回路１０４−４を追加したものであ
る。保護回路１０４−４は、ＭＰと実質的に同一のＰチ
ャネルＭＯＳＦＥＴ ＭＰＡで構成されている。外部電
源パッド１０１に入力パッド１０３INに対して正の過電
圧を印加するとＭＰＡが導通して電荷を放電する。しか
し、入力パッド１０３INの位置によっては、この放電路
が形成される前に予期しない径路で電荷の放電が行なわ
れることがあったが、保護回路１０４−２があれば、こ
のような場合にも内部回路１１０は破壊されない。保護
回路１０４−４を設けることは静電耐圧的には、あるい
は好ましいといえるかも知れないが、ＩＣ設計上の自由
度を少なくする。第１の実施例の方がその点で優れてい
る。
【００２４】次に、本発明の第２の実施例について説明
する。
する。
【００２５】図６を参照すると、本実施例では入力ピン
１０３INと内部電源配線１０８との間に保護回路１０４
−５が挿入されている。保護回路１０４−５は第１の実
施例の保護回路１０４−２と同様のＰチャネル型のフィ
ールドＭＯＳＦＥＴである。本実施例は、特に入力ピン
１０３INにそれぞれ外部電源ピン１０１および同様の他
の入力ピンに対して正の過大電圧を印加したときの耐圧
が改善される。
１０３INと内部電源配線１０８との間に保護回路１０４
−５が挿入されている。保護回路１０４−５は第１の実
施例の保護回路１０４−２と同様のＰチャネル型のフィ
ールドＭＯＳＦＥＴである。本実施例は、特に入力ピン
１０３INにそれぞれ外部電源ピン１０１および同様の他
の入力ピンに対して正の過大電圧を印加したときの耐圧
が改善される。
【００２６】この実施例のＰ型シリコン基板上への形成
は、図３の断面模式図と同様の模式図である図７におい
て上述の第１の実施例の構成要素と共通な構成要素を対
応の参照数字で示すに留め詳述しない。
は、図３の断面模式図と同様の模式図である図７におい
て上述の第１の実施例の構成要素と共通な構成要素を対
応の参照数字で示すに留め詳述しない。
【００２７】入力ピン１０３INに外部電源ピン１０１に
対して正の過大電圧が印加される場合については次の説
明が可能である。
対して正の過大電圧が印加される場合については次の説
明が可能である。
【００２８】図８の等価回路においてＣS1a は保護回路
１０４−１による入力ピン−Ｐ型シリコン基板間の容
量、Ｄ1aはＮ+ 型拡散層２０３−２とＰ型シリコン基板
２０１との間のＰＮ接合ダイオード、ＤINTaおよびＣ
INTaはそれぞれＮウェル２０２−３ＡとＰ型シリコン基
板２０１との間のＰＮ接合ダイオードおよび容量、Ｄ2a
およびＣS2a はそれぞれＮウェル２０２−２とＰ型シリ
コン基板との間のＰＮ接合ダイオードおよび容量であ
る。
１０４−１による入力ピン−Ｐ型シリコン基板間の容
量、Ｄ1aはＮ+ 型拡散層２０３−２とＰ型シリコン基板
２０１との間のＰＮ接合ダイオード、ＤINTaおよびＣ
INTaはそれぞれＮウェル２０２−３ＡとＰ型シリコン基
板２０１との間のＰＮ接合ダイオードおよび容量、Ｄ2a
およびＣS2a はそれぞれＮウェル２０２−２とＰ型シリ
コン基板との間のＰＮ接合ダイオードおよび容量であ
る。
【００２９】ＳＷ3aはＳＷ2aと同時かそれより早く閉じ
るように、保護回路１０４−５のクランプ電圧を１０４
−１とそれより高くないように設計しておくものとす
る。すると、ＣINTaに電荷が分配されるので静電耐圧が
改善されることが理解されよう。
るように、保護回路１０４−５のクランプ電圧を１０４
−１とそれより高くないように設計しておくものとす
る。すると、ＣINTaに電荷が分配されるので静電耐圧が
改善されることが理解されよう。
【００３０】同様の保護回路を備えた任意の２つの入力
ピン間については、それぞれの入力ピンからみてもう一
つの入力ピンに対してＤINTaが２つ逆方向に直列に入る
ので図８と同様の等価回路を考えることができる。
ピン間については、それぞれの入力ピンからみてもう一
つの入力ピンに対してＤINTaが２つ逆方向に直列に入る
ので図８と同様の等価回路を考えることができる。
【００３１】出力ピン１０３OUT と内部電源配線との間
に同様の保護回路を挿入すれば同様の効果を得ることが
できる。入力ピンおよび出力ピンの双方に同様の保護回
路を挿入すれば、入力ピン−出力ピン間の静電耐圧を向
上することができる。
に同様の保護回路を挿入すれば同様の効果を得ることが
できる。入力ピンおよび出力ピンの双方に同様の保護回
路を挿入すれば、入力ピン−出力ピン間の静電耐圧を向
上することができる。
【００３２】以上、内部電源配線に挿入される保護回路
としてＰチャネル型のフィールドＭＯＳＦＥＴを用いて
説明したが、Ｎチャネル型のフィールドＭＯＳＦＥＴを
用いてもよい。その場合、ゲート電極はＰチャネル型の
場合とは逆に外部電源配線または入力ピン側に接続する
ことはいうまでもない。
としてＰチャネル型のフィールドＭＯＳＦＥＴを用いて
説明したが、Ｎチャネル型のフィールドＭＯＳＦＥＴを
用いてもよい。その場合、ゲート電極はＰチャネル型の
場合とは逆に外部電源配線または入力ピン側に接続する
ことはいうまでもない。
【００３３】更に、フィールドＭＯＳＦＥＴに限らず、
入力パッドと接地配線との間に挿入したＢＶDSと同様の
ものやパンチスルートランジスタなどのクランプ素子を
用いて保護回路を構成することができることは当業にと
って明らかであろう。
入力パッドと接地配線との間に挿入したＢＶDSと同様の
ものやパンチスルートランジスタなどのクランプ素子を
用いて保護回路を構成することができることは当業にと
って明らかであろう。
【００３４】
【発明の効果】以上説明したように本発明は、電源電圧
変換回路を内蔵する半導体集積回路装置において、入力
パッドと接地配線との間に第１の保護回路を挿入し、外
部電源パッドおよびまたは内部電源配線との間に第２の
保護回路を挿入することによって、電源電圧変換回路を
内蔵しないものと同程度の静電耐圧を実現できるという
効果を有する。
変換回路を内蔵する半導体集積回路装置において、入力
パッドと接地配線との間に第１の保護回路を挿入し、外
部電源パッドおよびまたは内部電源配線との間に第２の
保護回路を挿入することによって、電源電圧変換回路を
内蔵しないものと同程度の静電耐圧を実現できるという
効果を有する。
【図１】本発明の第１の実施例を概略的に示す結線図で
ある。
ある。
【図２】前記第１の実施例におけるＶ．Ｃ．の回路図で
ある。
ある。
【図３】前記第１の実施例の説明のための半導体チップ
の断面模式図である。
の断面模式図である。
【図４】前記第１の実施例の静電耐圧試験時の等価回路
図である。
図である。
【図５】前記第１の実施例の一変形例を概略的に示す結
線図である。
線図である。
【図６】本発明の第２の実施例を概略的に示す結線図で
ある。
ある。
【図７】前記第２の実施例の説明のための半導体チップ
の断面模式図である。
の断面模式図である。
【図８】前記第２の実施例の静電耐圧試験時の等価回路
図である。
図である。
１０１ 外部電源パッド １０２ 接地パッド １０３IN 入力パッド １０３OUT 出力パッド １０４−１〜１０４−５ 保護回路 １０５ 電源電圧変換回路 １０６ 外部電源配線 １０７ 接地配線 １０８ 内部電源配線 １０９ 信号線 １１０ 内部回路 ２０１ Ｐ型シリコン基板 ２０２−１〜２０２−３ Ｎウェル ２０３−１〜２０３−７ Ｎ+ 型拡散層 ２０４−１〜２０４−７ Ｐ+ 型拡散層 ２０５−１〜２０５−３ ゲート電極
Claims (4)
- 【請求項１】 外部電源配線と接地配線との間に挿入さ
れ前記外部電源配線から供給される外部電源電圧未満の
所定の内部電源電圧を発生する電源電圧変換回路と、前
記電源電圧変換回路の出力端に接続された内部電源配線
と前記接地配線との間に挿入された内部回路と、入力パ
ッドと前記接地配線との間に挿入された第１の保護回路
と、前記外部電源配線および前記入力パッドのうち少な
くともいずれか一方と前記内部電源配線との間に挿入さ
れた第２の保護回路とを有することを特徴とする半導体
集積回路装置。 - 【請求項２】 前記第２の保護回路が前記外部電源配線
および入力パッドの少なくともいずれか一方と前記内部
電源配線との間に挿入されたクランプ素子を含む請求項
１記載の半導体集積回路装置。 - 【請求項３】 クランプ素子がフィールドＭＯＳＦＥＴ
である請求項２記載の半導体集積回路装置。 - 【請求項４】 外部電源配線と接地配線との間に挿入さ
れ前記外部電源配線から供給される外部電源電圧未満の
所定の内部電源電圧を発生する電源電圧変換回路と、前
記電源電圧変換回路の出力端に接続された内部電源配線
と前記接地配線との間に挿入された内部回路と、出力パ
ッドと前記接地配線との間に挿入された第１の保護回路
と、前記外部電源配線および前記出力パッドのうち少な
くともいずれか一方と前記内部電源配線との間に挿入さ
れた第２の保護回路とを有することを特徴とする半導体
集積回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7252492 | 1992-02-21 | ||
| JP4-72524 | 1992-02-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05299585A JPH05299585A (ja) | 1993-11-12 |
| JP2910474B2 true JP2910474B2 (ja) | 1999-06-23 |
Family
ID=13491810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5015996A Expired - Lifetime JP2910474B2 (ja) | 1992-02-21 | 1993-02-03 | 半導体集積回路装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5416661A (ja) |
| EP (1) | EP0556832B1 (ja) |
| JP (1) | JP2910474B2 (ja) |
| KR (1) | KR950010872B1 (ja) |
| DE (1) | DE69329352T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6118302A (en) | 1996-05-28 | 2000-09-12 | Altera Corporation | Interface for low-voltage semiconductor devices |
| US6025737A (en) * | 1996-11-27 | 2000-02-15 | Altera Corporation | Circuitry for a low internal voltage integrated circuit |
| KR100251512B1 (ko) | 1997-07-12 | 2000-04-15 | 구본준 | 횡전계방식 액정표시장치 |
| US6255850B1 (en) | 1997-10-28 | 2001-07-03 | Altera Corporation | Integrated circuit with both clamp protection and high impedance protection from input overshoot |
| TW440986B (en) * | 1998-06-09 | 2001-06-16 | Winbond Electronics Corp | Electrostatic discharge event detector |
| US6157530A (en) | 1999-01-04 | 2000-12-05 | International Business Machines Corporation | Method and apparatus for providing ESD protection |
| WO2000067323A1 (en) * | 1999-04-28 | 2000-11-09 | Hitachi, Ltd. | Integrated circuit with protection against electrostatic damage |
| JP3495031B2 (ja) * | 2002-05-28 | 2004-02-09 | 沖電気工業株式会社 | 半導体装置の静電破壊防止保護回路 |
| FR2872629B1 (fr) * | 2004-06-30 | 2007-07-13 | St Microelectronics Sa | Circuit integre ayant une borne d'entree/sortie configurable dans une gamme de tension determinee |
| JP2006237101A (ja) * | 2005-02-23 | 2006-09-07 | Nec Electronics Corp | 半導体集積回路装置 |
| TWI370515B (en) | 2006-09-29 | 2012-08-11 | Megica Corp | Circuit component |
| CN110346994B (zh) * | 2019-07-23 | 2022-07-08 | 昆山国显光电有限公司 | 阵列基板和显示面板 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60253090A (ja) * | 1984-05-30 | 1985-12-13 | Hitachi Ltd | 半導体装置 |
| FR2613131B1 (fr) * | 1987-03-27 | 1989-07-28 | Thomson Csf | Circuit integre protege contre des surtensions |
| JPS6455857A (en) * | 1987-08-26 | 1989-03-02 | Nec Corp | Semiconductor integrated device |
| US5063304A (en) * | 1990-04-27 | 1991-11-05 | Texas Instruments Incorporated | Integrated circuit with improved on-chip power supply control |
-
1993
- 1993-02-03 JP JP5015996A patent/JP2910474B2/ja not_active Expired - Lifetime
- 1993-02-18 EP EP93102568A patent/EP0556832B1/en not_active Expired - Lifetime
- 1993-02-18 KR KR1019930002219A patent/KR950010872B1/ko not_active IP Right Cessation
- 1993-02-18 DE DE69329352T patent/DE69329352T2/de not_active Expired - Lifetime
- 1993-02-19 US US08/019,693 patent/US5416661A/en not_active Expired - Lifetime
Also Published As
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|---|---|
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| KR930018717A (ko) | 1993-09-22 |
| DE69329352T2 (de) | 2001-04-12 |
| US5416661A (en) | 1995-05-16 |
| JPH05299585A (ja) | 1993-11-12 |
| EP0556832B1 (en) | 2000-09-06 |
| EP0556832A1 (en) | 1993-08-25 |
| DE69329352D1 (de) | 2000-10-12 |
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