JP2827854B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に、ＭＯＳ系論理信号とバイポーラ系論理信号とが混
在している半導体集積回路に関する。
特に、ＭＯＳ系論理信号とバイポーラ系論理信号とが混
在している半導体集積回路に関する。
【０００２】
【従来の技術】近年、高速論理集積回路（ＬＳＩ）、特
に、通信用ＬＳＩにおいては、高速性、高負荷性に優れ
たバイポーラ回路たとえばＥＣＬ（Ｅｍｉｔｔｅｒ Ｃ
ｏｕｐｌｅｄ Ｌｏｇｉｃ）回路と、低消費電力、高歩
留まりのＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅ
ｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回
路（もしくはバイポーラＣＭＯＳ（ＢｉＣＭＯＳ））と
を同一チップ上に構成してシステムの性能向上を図って
いる。
に、通信用ＬＳＩにおいては、高速性、高負荷性に優れ
たバイポーラ回路たとえばＥＣＬ（Ｅｍｉｔｔｅｒ Ｃ
ｏｕｐｌｅｄ Ｌｏｇｉｃ）回路と、低消費電力、高歩
留まりのＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅ
ｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回
路（もしくはバイポーラＣＭＯＳ（ＢｉＣＭＯＳ））と
を同一チップ上に構成してシステムの性能向上を図って
いる。
【０００３】ＥＣＬ回路及びＣＭＯＳ回路が混在した従
来の半導体集積回路を図６に示す。図６においては、入
力ブロックＢＫ１、内部ブロックＢＫ２、及び出力ブロ
ックＢＫ３が同一チップ上に設けられている。
来の半導体集積回路を図６に示す。図６においては、入
力ブロックＢＫ１、内部ブロックＢＫ２、及び出力ブロ
ックＢＫ３が同一チップ上に設けられている。
【０００４】図６においては、入力ブロックＢＫ１のＴ
ＴＬ入力バッファ１０１、内部ブロックＢＫ２のＣＭＯ
Ｓ回路群１０２、１０３、及び出力ブロックＢＫ３のＴ
ＴＬ出力バッファ１０４が正電源側つまり電源電圧ＶDD
（たとえば＋５Ｖまたは３．３Ｖ）と接地電圧ＧＮＤ
（０Ｖ）との間で動作する。また、入力ブロックＢＫ１
のＥＣＬ入力バッファ２０１、内部ブロックＢＫ２のＥ
ＣＬ回路群２０２、及び出力ブロックＢＫ３のＥＣＬ出
力バッファ２０３は負電源側つまり接地電圧ＧＮＤと電
源電圧ＶEE（たとえば−４．５Ｖまたは−５．２Ｖ）と
の間で動作する。さらに、ＣＭＯＳ回路群１０２の出力
をＥＣＬ回路群２０２の入力に供給するためのＣＭＯＳ
→ＥＣＬレベル変換回路３０１及びＥＣＬ回路群２０２
の出力をＣＭＯＳ回路１０３の入力に供給するためのＥ
ＣＬ→ＣＭＯＳレベル変換回路３０２が内部ブロックＢ
Ｋ２に設けられている。
ＴＬ入力バッファ１０１、内部ブロックＢＫ２のＣＭＯ
Ｓ回路群１０２、１０３、及び出力ブロックＢＫ３のＴ
ＴＬ出力バッファ１０４が正電源側つまり電源電圧ＶDD
（たとえば＋５Ｖまたは３．３Ｖ）と接地電圧ＧＮＤ
（０Ｖ）との間で動作する。また、入力ブロックＢＫ１
のＥＣＬ入力バッファ２０１、内部ブロックＢＫ２のＥ
ＣＬ回路群２０２、及び出力ブロックＢＫ３のＥＣＬ出
力バッファ２０３は負電源側つまり接地電圧ＧＮＤと電
源電圧ＶEE（たとえば−４．５Ｖまたは−５．２Ｖ）と
の間で動作する。さらに、ＣＭＯＳ回路群１０２の出力
をＥＣＬ回路群２０２の入力に供給するためのＣＭＯＳ
→ＥＣＬレベル変換回路３０１及びＥＣＬ回路群２０２
の出力をＣＭＯＳ回路１０３の入力に供給するためのＥ
ＣＬ→ＣＭＯＳレベル変換回路３０２が内部ブロックＢ
Ｋ２に設けられている。
【０００５】 ＣＭＯＳ→ＥＣＬレベル変換回路３０１
は３つの電源電圧ＶDD、ＧＮＤ、ＶEEによって動作し、
たとえば、図７の（Ａ）に示すように、エミッタフォロ
ワ、抵抗による分圧回路等で構成する。また、ＥＣＬ→
ＣＭＯＳレベル変換回路３０２も３つの電源電圧ＶDD、
ＧＮＤ、ＶEEによって動作し、たとえば、図７の（Ｂ）
に示すように、エミッタフォロワ、抵抗による分圧回
路、ＣＭＯＳインバータ等で構成する。ここで、ＶDD＝
３．３Ｖ、ＶEE＝−５．２Ｖ、ＣＭＯＳ論理振幅を０〜
３．３Ｖ、ＥＣＬ論理振幅を−１．１Ｖ±０．３Ｖとす
れば、レベル変換回路３０１、３０２によるハイレベル
変換の電位差は、 ３．３Ｖ＋０．８Ｖ＝４．１Ｖ また、ローレベル変換の電位差は、 ０Ｖ＋１．４Ｖ＝１．４Ｖ となる。なお、図６において、正電源側つまり２電源電
圧ＶDD、ＧＮＤで動作する系の要素は、１０１〜１０４
のごとく、参照番号１００で示し、負電源側つまり２電
源電圧ＶEE、ＧＮＤで動作する系の要素は、２０１〜２
０３のごとく、参照番号２００で示し、３電源電圧
ＶDD、ＶEE、ＧＮＤで動作する系の要素は、３０１、３
０２のごとく、参照番号３００で示す。
は３つの電源電圧ＶDD、ＧＮＤ、ＶEEによって動作し、
たとえば、図７の（Ａ）に示すように、エミッタフォロ
ワ、抵抗による分圧回路等で構成する。また、ＥＣＬ→
ＣＭＯＳレベル変換回路３０２も３つの電源電圧ＶDD、
ＧＮＤ、ＶEEによって動作し、たとえば、図７の（Ｂ）
に示すように、エミッタフォロワ、抵抗による分圧回
路、ＣＭＯＳインバータ等で構成する。ここで、ＶDD＝
３．３Ｖ、ＶEE＝−５．２Ｖ、ＣＭＯＳ論理振幅を０〜
３．３Ｖ、ＥＣＬ論理振幅を−１．１Ｖ±０．３Ｖとす
れば、レベル変換回路３０１、３０２によるハイレベル
変換の電位差は、 ３．３Ｖ＋０．８Ｖ＝４．１Ｖ また、ローレベル変換の電位差は、 ０Ｖ＋１．４Ｖ＝１．４Ｖ となる。なお、図６において、正電源側つまり２電源電
圧ＶDD、ＧＮＤで動作する系の要素は、１０１〜１０４
のごとく、参照番号１００で示し、負電源側つまり２電
源電圧ＶEE、ＧＮＤで動作する系の要素は、２０１〜２
０３のごとく、参照番号２００で示し、３電源電圧
ＶDD、ＶEE、ＧＮＤで動作する系の要素は、３０１、３
０２のごとく、参照番号３００で示す。
【０００６】ＥＣＬ回路及びＣＭＯＳ回路が混在した他
の従来の半導体集積回路を図８に示す（参照：特開昭６
２−２１４６５５号公報）。図８においては、入力ブロ
ックＢＫ１' 、内部ブロックＢＫ２' 、及び出力ブロッ
クＢＫ３' が同一チップ上に設けられている。
の従来の半導体集積回路を図８に示す（参照：特開昭６
２−２１４６５５号公報）。図８においては、入力ブロ
ックＢＫ１' 、内部ブロックＢＫ２' 、及び出力ブロッ
クＢＫ３' が同一チップ上に設けられている。
【０００７】 図８においては、出力ブロックＢＫ３'
のＴＴＬ出力バッファ１０１' が正電源側つまり電源電
圧ＶDDと接地電圧ＧＮＤとの間で動作する。また、入力
ブロックＢＫ１のＥＣＬ入力バッファ２０１' 、内部ブ
ロックＢＫ２' のＥＣＬ→ＣＭＯＳレベル変換回路２０
２' 、ＣＭＯＳ回路群２０３' は負電源側つまり接地電
圧ＧＮＤと電源電圧ＶEEとの間で動作する。さらに、Ｃ
ＭＯＳ→ＴＴＬレベル変換回路３０３' は３つの電源電
圧ＶDD、ＶEE、ＧＮＤで動作する。ＥＣＬ→ＣＭＯＳレ
ベル変換回路２０２' は、図９の（Ａ）に示すごとく、
エミッタフォロワ、抵抗で構成され、また、ＣＭＯＳ→
ＴＴＬレベル変換回路３０３' は、図９の（Ｂ）に示す
ごとく、ＣＭＯＳインバータ、エミッタフォロワ、抵抗
による分圧回路等によって構成される。なお、図８にお
いて、正電源側つまり２電源電圧ＶDD、ＧＮＤで動作す
る系の要素は、１０１' のごとく、参照番号１００' で
示し、負電源側つまり２電源電圧ＶEE、ＧＮＤで動作す
る系の要素は、２０１' 〜２０３' のごとく、参照番号
２００' で示し、３電源電圧ＶDD、ＶEE、ＧＮＤで動作
する系の要素は、３０３' のごとく、参照番号３００'
で示す。
のＴＴＬ出力バッファ１０１' が正電源側つまり電源電
圧ＶDDと接地電圧ＧＮＤとの間で動作する。また、入力
ブロックＢＫ１のＥＣＬ入力バッファ２０１' 、内部ブ
ロックＢＫ２' のＥＣＬ→ＣＭＯＳレベル変換回路２０
２' 、ＣＭＯＳ回路群２０３' は負電源側つまり接地電
圧ＧＮＤと電源電圧ＶEEとの間で動作する。さらに、Ｃ
ＭＯＳ→ＴＴＬレベル変換回路３０３' は３つの電源電
圧ＶDD、ＶEE、ＧＮＤで動作する。ＥＣＬ→ＣＭＯＳレ
ベル変換回路２０２' は、図９の（Ａ）に示すごとく、
エミッタフォロワ、抵抗で構成され、また、ＣＭＯＳ→
ＴＴＬレベル変換回路３０３' は、図９の（Ｂ）に示す
ごとく、ＣＭＯＳインバータ、エミッタフォロワ、抵抗
による分圧回路等によって構成される。なお、図８にお
いて、正電源側つまり２電源電圧ＶDD、ＧＮＤで動作す
る系の要素は、１０１' のごとく、参照番号１００' で
示し、負電源側つまり２電源電圧ＶEE、ＧＮＤで動作す
る系の要素は、２０１' 〜２０３' のごとく、参照番号
２００' で示し、３電源電圧ＶDD、ＶEE、ＧＮＤで動作
する系の要素は、３０３' のごとく、参照番号３００'
で示す。
【０００８】
【発明が解決しようとする課題】しかしながら、図６に
示す従来の半導体集積回路においては、上述のごとく、
レベル変換回路３０１、３０２によるレベル変換の電位
差が大きく、この結果、レベル変換回路の素子数が増大
し、従って、レベル変換に要する時間が大きくなるとい
う課題がある。また、図８に示す従来の半導体集積回路
においては、ＣＭＯＳ回路群２０３'が電源電圧Ｖ
EE（正確には、５．２Ｖまたは４．５Ｖ）を前提として
いるために、ゲート長寸法が０．５μｍ以下のＣＭＯＳ
デバイスのように、ゲート酸化膜厚さが１００ｎｍ以下
で通常３．３Ｖ以下の電源電圧で使用されるＣＭＯＳデ
バイスにおいては、信頼性確保およびゲート酸化膜の耐
圧が課題となる。
示す従来の半導体集積回路においては、上述のごとく、
レベル変換回路３０１、３０２によるレベル変換の電位
差が大きく、この結果、レベル変換回路の素子数が増大
し、従って、レベル変換に要する時間が大きくなるとい
う課題がある。また、図８に示す従来の半導体集積回路
においては、ＣＭＯＳ回路群２０３'が電源電圧Ｖ
EE（正確には、５．２Ｖまたは４．５Ｖ）を前提として
いるために、ゲート長寸法が０．５μｍ以下のＣＭＯＳ
デバイスのように、ゲート酸化膜厚さが１００ｎｍ以下
で通常３．３Ｖ以下の電源電圧で使用されるＣＭＯＳデ
バイスにおいては、信頼性確保およびゲート酸化膜の耐
圧が課題となる。
【０００９】従って、本発明の目的は、バイポーラ回路
とＣＭＯＳ回路（もしくはＢｉＣＭＯＳ回路）とが混在
する半導体集積回路において、ＣＭＯＳ信号レベルとバ
イポーラ信号レベルとのレベル変換回路を簡略化すると
共にレベル変換時間を早くし、あるいは、ＣＭＯＳ回路
の信頼性確保等を図ることである。
とＣＭＯＳ回路（もしくはＢｉＣＭＯＳ回路）とが混在
する半導体集積回路において、ＣＭＯＳ信号レベルとバ
イポーラ信号レベルとのレベル変換回路を簡略化すると
共にレベル変換時間を早くし、あるいは、ＣＭＯＳ回路
の信頼性確保等を図ることである。
【００１０】上述の課題を解決するために本発明は、Ｃ
ＭＯＳ回路（もしくはＢｉＣＭＯＳ回路）、ＣＭＯＳレ
ベルとのレベル変換回路を接地電圧ＧＮＤと電源電圧Ｖ
DD'(ただし、ＶDD' は接地電圧ＧＮＤと電源電圧ＶEEと
の間）との間で動作させる。つまり、ＧＮＤ＝０Ｖ、Ｖ
EE＝−４．５Ｖまたは−５．２Ｖとした場合、ＣＭＯＳ
回路（もしくはＢｉＣＭＯＳ回路）、ＣＭＯＳレベルと
の変換回路をも負電源側で動作させるが、その電源電圧
振幅ＧＮＤ−ＶDD' はバイポーラ回路の負電源側電源電
圧振幅ＧＮＤ−ＶEEより小さい。
ＭＯＳ回路（もしくはＢｉＣＭＯＳ回路）、ＣＭＯＳレ
ベルとのレベル変換回路を接地電圧ＧＮＤと電源電圧Ｖ
DD'(ただし、ＶDD' は接地電圧ＧＮＤと電源電圧ＶEEと
の間）との間で動作させる。つまり、ＧＮＤ＝０Ｖ、Ｖ
EE＝−４．５Ｖまたは−５．２Ｖとした場合、ＣＭＯＳ
回路（もしくはＢｉＣＭＯＳ回路）、ＣＭＯＳレベルと
の変換回路をも負電源側で動作させるが、その電源電圧
振幅ＧＮＤ−ＶDD' はバイポーラ回路の負電源側電源電
圧振幅ＧＮＤ−ＶEEより小さい。
【００１１】
【作用】 上述の手段によれば、ＣＭＯＳ回路（もしく
はＢｉＣＭＯＳ回路）の信号レベルとバイポーラ回路の
信号レベルとが近づき、この結果、これらの間の信号レ
ベル変換が容易となる。また、正電源側で動作するＣＭ
ＯＳ回路（もしくはＢｉＣＭＯＳ回路）の回路及びデバ
イス構成を変更することなく、負電源側で動作させるこ
とができる。
はＢｉＣＭＯＳ回路）の信号レベルとバイポーラ回路の
信号レベルとが近づき、この結果、これらの間の信号レ
ベル変換が容易となる。また、正電源側で動作するＣＭ
ＯＳ回路（もしくはＢｉＣＭＯＳ回路）の回路及びデバ
イス構成を変更することなく、負電源側で動作させるこ
とができる。
【００１２】
【実施例】図１は本発明に係る半導体集積回路の第１の
実施例を示すブロック回路図である。図１の内部ブロッ
クＢＫ２においては、図６の正電源側つまり電圧ＶDD、
ＧＮＤ間で動作するＣＭＯＳ回路群１０２、１０３の代
わりに、負電源側つまり電圧ＶDD' 、ＧＮＤ間で動作す
るＣＭＯＳ回路群４０１、４０２を設ける。これに伴
い、図６の電圧ＶDD、ＶEE、ＧＮＤで動作するＣＭＯＳ
→ＥＣＬレベル変換回路３０１及びＥＣＬ→ＣＭＯＳレ
ベル変換回路３０２の代わりに負電源側つまり電圧
ＶDD' 、ＧＮＤ間で動作するＣＭＯＳ→ＥＣＬレベル変
換回路４０２及びＥＣＬ→ＣＭＯＳレベル変換回路４０
３を設ける。ここで、 ＧＮＤ＞ＶDD' ＞ＶEE である。たとえば、 ｜ＶDD' ｜＝ＶDD （１） と設定すれば、ＣＭＯＳ回路群４０１、４０４の回路及
びデバイス構成は図６のＣＭＯＳ回路群１０２、１０３
の回路及びデバイス構成と同一としてもよくなる。
実施例を示すブロック回路図である。図１の内部ブロッ
クＢＫ２においては、図６の正電源側つまり電圧ＶDD、
ＧＮＤ間で動作するＣＭＯＳ回路群１０２、１０３の代
わりに、負電源側つまり電圧ＶDD' 、ＧＮＤ間で動作す
るＣＭＯＳ回路群４０１、４０２を設ける。これに伴
い、図６の電圧ＶDD、ＶEE、ＧＮＤで動作するＣＭＯＳ
→ＥＣＬレベル変換回路３０１及びＥＣＬ→ＣＭＯＳレ
ベル変換回路３０２の代わりに負電源側つまり電圧
ＶDD' 、ＧＮＤ間で動作するＣＭＯＳ→ＥＣＬレベル変
換回路４０２及びＥＣＬ→ＣＭＯＳレベル変換回路４０
３を設ける。ここで、 ＧＮＤ＞ＶDD' ＞ＶEE である。たとえば、 ｜ＶDD' ｜＝ＶDD （１） と設定すれば、ＣＭＯＳ回路群４０１、４０４の回路及
びデバイス構成は図６のＣＭＯＳ回路群１０２、１０３
の回路及びデバイス構成と同一としてもよくなる。
【００１３】ＣＭＯＳ→ＥＣＬレベル変換回路４０２
は、図２の（Ａ）に示すごとく、電圧ＶDD' 、ＧＮＤ間
で動作するＣＭＯＳインバータ等で構成でき、図７の
（Ａ）に示すＣＭＯＳ→ＥＣＬレベル変換回路３０１に
比較して素子数及びレイアウト面積が低減でき、しか
も、レベル変換速度も大きくできる。なお、ＥＣＬ回路
群２０２の構成によっては、ＣＭＯＳ→ＥＣＬレベル変
換回路４０２を必要としないこともある。また、ＥＣＬ
→ＣＭＯＳレベル変換回路４０３は、図２の（Ｂ）に示
すごとく、電圧ＶDD' 、ＧＮＤ間で動作するエミッタフ
ォロワ、抵抗で構成でき、図７の（Ｂ）に示すＥＣＬ→
ＣＭＯＳレベル変換回路３０２に比較して素子数及びレ
イアウト面積が低減でき、しかも、レベル変換速度を大
きくできる。たとえば、ＶDD' を−３．５Ｖとすると、
レベル変換回路４０２、４０３においては、ハイレベル
変換量は、０．０Ｖ＋０．８Ｖ＝０．８Ｖ、ローレベル
変換量は、３．３Ｖ−１．４Ｖ＝１．６Ｖ、の電位差の
変換となる。これは、図６に示す従来回路に対してハイ
レベル変換量で３．３Ｖの電位差の縮小、ローレベル変
換量で０．２Ｖの拡大となっており、両者を合わせると
３．１Ｖだけ第１の実施例の方が変換する電位差が小さ
くできる。換言すれば、本発明の第１の実施例によりこ
の電位差分だけ回路の電力遅延積が改善されることにな
る。
は、図２の（Ａ）に示すごとく、電圧ＶDD' 、ＧＮＤ間
で動作するＣＭＯＳインバータ等で構成でき、図７の
（Ａ）に示すＣＭＯＳ→ＥＣＬレベル変換回路３０１に
比較して素子数及びレイアウト面積が低減でき、しか
も、レベル変換速度も大きくできる。なお、ＥＣＬ回路
群２０２の構成によっては、ＣＭＯＳ→ＥＣＬレベル変
換回路４０２を必要としないこともある。また、ＥＣＬ
→ＣＭＯＳレベル変換回路４０３は、図２の（Ｂ）に示
すごとく、電圧ＶDD' 、ＧＮＤ間で動作するエミッタフ
ォロワ、抵抗で構成でき、図７の（Ｂ）に示すＥＣＬ→
ＣＭＯＳレベル変換回路３０２に比較して素子数及びレ
イアウト面積が低減でき、しかも、レベル変換速度を大
きくできる。たとえば、ＶDD' を−３．５Ｖとすると、
レベル変換回路４０２、４０３においては、ハイレベル
変換量は、０．０Ｖ＋０．８Ｖ＝０．８Ｖ、ローレベル
変換量は、３．３Ｖ−１．４Ｖ＝１．６Ｖ、の電位差の
変換となる。これは、図６に示す従来回路に対してハイ
レベル変換量で３．３Ｖの電位差の縮小、ローレベル変
換量で０．２Ｖの拡大となっており、両者を合わせると
３．１Ｖだけ第１の実施例の方が変換する電位差が小さ
くできる。換言すれば、本発明の第１の実施例によりこ
の電位差分だけ回路の電力遅延積が改善されることにな
る。
【００１４】また、内部ブロックＢＫ２に電源電圧
ＶDD' を発生するＶDD' 電圧発生回路３０４が入力ブロ
ックＢＫ１に設けられている。このＶDD' 電圧発生回路
３０４は３つの電源電圧ＶDD、ＶEE、ＧＮＤで動作す
る。たとえば、図３の（Ａ）に示すごとく、抵抗による
分圧回路、あるいは図３の（Ｂ）に示すごとく、トラン
ジスタのベースエミッタ間電圧ＶBEの組合せによって構
成できる。
ＶDD' を発生するＶDD' 電圧発生回路３０４が入力ブロ
ックＢＫ１に設けられている。このＶDD' 電圧発生回路
３０４は３つの電源電圧ＶDD、ＶEE、ＧＮＤで動作す
る。たとえば、図３の（Ａ）に示すごとく、抵抗による
分圧回路、あるいは図３の（Ｂ）に示すごとく、トラン
ジスタのベースエミッタ間電圧ＶBEの組合せによって構
成できる。
【００１５】 ＴＴＬ入力端子から入力された信号は、
入力ブロックＢＫ１において、ＴＴＬ入力バッファ１０
１を経てＴＴＬ→ＣＭＯＳレベル変換回路３０５で負電
源側（ＧＮＤ、ＶDD' 間）に変換されて負電源側で動作
するＣＭＯＳ回路４０１に入力される。このＴＴＬ→Ｃ
ＭＯＳレベル変換回路３０５は、３つの電源電圧ＶDD、
ＶEE、ＧＮＤで動作するものであって、たとえば、図４
の（Ａ）に示すごとく、ＣＭＯＳインバータ、エミッタ
フォロワ、抵抗による分圧回路、ダイオード結合のトラ
ンジスタ等によって構成できる。逆に、負電源側で動作
するＣＭＯＳ回路群４０４からの出力はＣＭＯＳ→ＴＴ
Ｌレベル変換回路３０６で正電源側（ＧＮＤ、ＶDD間）
に変換されてＴＴＬ出力バッファ１０４に入力される。
このＣＭＯＳ→ＴＴＬレベル変換回路３０６は、３つの
電源電圧ＶDD、ＶEE、ＧＮＤで動作するものであって、
たとえば、図４の（Ｂ）に示すごとく、、エミッタフォ
ロワ、抵抗による分圧回路、ＣＭＯＳインバータ等によ
って構成できる。なお、図１において、正電源側つまり
２電源電圧ＶDD、ＧＮＤで動作する系の要素は、１０
１、１０４のごとく、参照番号１００で示し、負電源側
つまり２電源電圧ＶEE、ＧＮＤで動作する系の要素は、
２０１〜２０３のごとく、参照番号２００で示し、３電
源電圧ＶDD、ＶEE、ＧＮＤで動作する系の要素は、３０
３、３０４、３０５のごとく、参照番号３００で示し、
もう１つの負電源側つまり２電源電圧ＶDD' 、ＧＮＤで
動作する系の要素は、４０１〜４０４のごとく、参照番
号４００で示す。
入力ブロックＢＫ１において、ＴＴＬ入力バッファ１０
１を経てＴＴＬ→ＣＭＯＳレベル変換回路３０５で負電
源側（ＧＮＤ、ＶDD' 間）に変換されて負電源側で動作
するＣＭＯＳ回路４０１に入力される。このＴＴＬ→Ｃ
ＭＯＳレベル変換回路３０５は、３つの電源電圧ＶDD、
ＶEE、ＧＮＤで動作するものであって、たとえば、図４
の（Ａ）に示すごとく、ＣＭＯＳインバータ、エミッタ
フォロワ、抵抗による分圧回路、ダイオード結合のトラ
ンジスタ等によって構成できる。逆に、負電源側で動作
するＣＭＯＳ回路群４０４からの出力はＣＭＯＳ→ＴＴ
Ｌレベル変換回路３０６で正電源側（ＧＮＤ、ＶDD間）
に変換されてＴＴＬ出力バッファ１０４に入力される。
このＣＭＯＳ→ＴＴＬレベル変換回路３０６は、３つの
電源電圧ＶDD、ＶEE、ＧＮＤで動作するものであって、
たとえば、図４の（Ｂ）に示すごとく、、エミッタフォ
ロワ、抵抗による分圧回路、ＣＭＯＳインバータ等によ
って構成できる。なお、図１において、正電源側つまり
２電源電圧ＶDD、ＧＮＤで動作する系の要素は、１０
１、１０４のごとく、参照番号１００で示し、負電源側
つまり２電源電圧ＶEE、ＧＮＤで動作する系の要素は、
２０１〜２０３のごとく、参照番号２００で示し、３電
源電圧ＶDD、ＶEE、ＧＮＤで動作する系の要素は、３０
３、３０４、３０５のごとく、参照番号３００で示し、
もう１つの負電源側つまり２電源電圧ＶDD' 、ＧＮＤで
動作する系の要素は、４０１〜４０４のごとく、参照番
号４００で示す。
【００１６】図５は本発明に係る半導体集積回路の第２
の実施例を示すブロック回路図であって、内部ブロック
ＢＫ２' には、ＥＣＬ回路群がなく、図８のＣＭＯＳ回
路群２０３' に相当するＣＭＯＳ回路群４０５が存在す
る場合である。この場合には、内部ブロックＢＫ２' 内
の各要素は負電源側つまり電源電圧ＶDD' 、ＧＮＤ間で
動作する。従って、ＣＭＯＳ回路群４０５は、図１のＣ
ＭＯＳ回路群４０１、４０４と同様に、回路及びデバイ
ス構成を正電源側つまり電源電圧ＶDD、ＧＮＤ間で動作
する場合と同一に構成できる。
の実施例を示すブロック回路図であって、内部ブロック
ＢＫ２' には、ＥＣＬ回路群がなく、図８のＣＭＯＳ回
路群２０３' に相当するＣＭＯＳ回路群４０５が存在す
る場合である。この場合には、内部ブロックＢＫ２' 内
の各要素は負電源側つまり電源電圧ＶDD' 、ＧＮＤ間で
動作する。従って、ＣＭＯＳ回路群４０５は、図１のＣ
ＭＯＳ回路群４０１、４０４と同様に、回路及びデバイ
ス構成を正電源側つまり電源電圧ＶDD、ＧＮＤ間で動作
する場合と同一に構成できる。
【００１７】なお、上述の実施例においては、接地電圧
ＧＮＤ（＝０Ｖ）に対して、電源電圧ＶDDを正の値に
し、電源電圧ＶDD' 、ＶEEを負の値としているが、接地
電圧ＧＮＤを任意の値とし、 ＶDD＞ＧＮＤ＞ＶDD' ＞ＶEE なる関係を満足するように各電源電圧を設定してもよ
い。この場合、上述の式（１）は、 ＶDD−ＧＮＤ＝ＧＮＤ−ＶDD' と置換される。
ＧＮＤ（＝０Ｖ）に対して、電源電圧ＶDDを正の値に
し、電源電圧ＶDD' 、ＶEEを負の値としているが、接地
電圧ＧＮＤを任意の値とし、 ＶDD＞ＧＮＤ＞ＶDD' ＞ＶEE なる関係を満足するように各電源電圧を設定してもよ
い。この場合、上述の式（１）は、 ＶDD−ＧＮＤ＝ＧＮＤ−ＶDD' と置換される。
【００１８】
【発明の効果】以上説明したように本発明によれば、バ
イポーラ回路及びＣＭＯＳ回路（もしくはＢｉＣＭＯＳ
回路）が混在する半導体集積回路において、ＣＭＯＳ信
号レベルとバイポーラ信号レベルとの間のレベル変換回
路を簡略化できると共にその変換速度を早くでき、ま
た、ＣＭＯＳ回路の信頼性確保もできる。
イポーラ回路及びＣＭＯＳ回路（もしくはＢｉＣＭＯＳ
回路）が混在する半導体集積回路において、ＣＭＯＳ信
号レベルとバイポーラ信号レベルとの間のレベル変換回
路を簡略化できると共にその変換速度を早くでき、ま
た、ＣＭＯＳ回路の信頼性確保もできる。
【図１】本発明に係る半導体集積回路の第１の実施例を
示すブロック回路図である。
示すブロック回路図である。
【図２】図１のＣＭＯＳ／ＥＣＬ間のレベル変換回路の
詳細な回路図である。
詳細な回路図である。
【図３】図１のＶDD' 電圧発生回路の詳細な回路図であ
る。
る。
【図４】図１のＴＴＬ／ＣＭＯＳ間のレベル変換回路の
詳細を示す回路図である。
詳細を示す回路図である。
【図５】本発明に係る半導体集積回路の第２の実施例を
示すブロック回路図である。
示すブロック回路図である。
【図６】従来の半導体集積回路を示すブロック回路図で
ある。
ある。
【図７】図６のＣＭＯＳ／ＥＣＬ間のレベル変換回路の
詳細を示す回路図である。
詳細を示す回路図である。
【図８】他の従来の半導体集積回路を示すブロック回路
図である。
図である。
【図９】図８のＣＭＯＳ／ＴＴＬ間のレベル変換回路の
詳細を示す回路図である。
詳細を示す回路図である。
ＢＫ１、ＢＫ１' …入力ブロック ＢＫ２、ＢＫ２' …内部ブロック ＢＫ３、ＢＫ３' …出力ブロック １０１…ＴＴＬ入力バッファ １０２、１０３…ＣＭＯＳ回路群 １０４…ＴＴＬ出力バッファ ２０１、２０１' …ＥＣＬ入力バッファ ２０２…ＥＣＬ回路群 ２０３…ＥＣＬ出力バッファ ３０１…ＣＭＯＳ→ＥＣＬレベル変換回路 ３０２…ＥＣＬ→ＣＭＯＳレベル変換回路 ３０３' …ＣＭＯＳ→ＴＴＬレベル変換回路 ３０４…ＶDD' 電圧発生回路 ３０５…ＴＴＬ→ＣＭＯＳレベル変換回路 ３０６…ＣＭＯＳ→ＴＴＬレベル変換回路 ４０１…ＣＭＯＳ回路群 ４０２…ＣＭＯＳ→ＥＣＬレベル変換回路 ４０３…ＥＣＬ→ＣＭＯＳレベル変換回路 ４０４…ＣＭＯＳ回路群 ４０５…ＣＭＯＳ回路群
Claims (4)
- 【請求項１】 バイポーラ回路（２０２）、ＣＭＯＳ回
路（もしくはＢｉＣＭＯＳ回路）（４０１，４０４）、
該ＣＭＯＳ回路（もしくはＢｉＣＭＯＳ回路）と前記バ
イポーラ回路との間に接続された第１のレベル変換回路
（４０２，４０３）、及び前記ＣＭＯＳ回路（もしくは
ＢｉＣＭＯＳ回路）に接続された第２のレベル変換回路
（３０５，３０６）を同一チップ上に具備する半導体集
積回路であって、 外部より第１の電源電圧（ＶDD）を入力する第１の電源
電圧入力手段と、 外部より前記第１の電源電圧より低い第２の電源電圧
（ＧＮＤ）を入力する第２の電源電圧入力手段と、 外部より前記第２の電源電圧より低い第３の電源電圧
（ＶEE）を入力する第３の電源電圧入力手段と、 該第２、第３の電源電圧を受けて該第２、第３の電源電
圧間の第４の電源電圧（ＶDD'）を発生する電源電圧発
生回路（３０４）とを具備し、 前記バイポーラ回路を前記第２の電源電圧と前記第３の
電源電圧との間で動作させ、 前記ＣＭＯＳ回路（もしくはＢｉＣＭＯＳ回路）及び前
記第１のレベル変換回路を前記第２の電源電圧と前記第
４の電源電圧との間で動作させ、 前記第２のレベル変換回路を前記第１、第２、第３の電
源電圧により動作させ、前記第１の電源電圧（ＶDD）と
前記第２の電源電圧（ＧＮＤ）との間の電位をとる信号
と、前記第２の電源電圧（ＧＮＤ）と前記第４の電源電
圧（Ｖ DD '）との間の電位をとる信号と、の変換を行う
ようにし、 前記第１の電源電圧（ＶDD）と前記第２の電源電圧（Ｇ
ＮＤ）との差（ＶDD−ＧＮＤ）と、前記第２の電源電圧
（ＧＮＤ）と前記第４の電源電圧（ＶDD'）との差（Ｇ
ＮＤ−ＶDD'）と、がほぼ同一であり、 前記バイポーラ回路、前記ＣＭＯＳ回路（もしくはＢｉ
ＣＭＯＳ回路）及び前記第１のレベル変換回路は内部ブ
ロック（ＢＫ２）を構成し、前記第２のレベル変換回路
は入出ブロック（ＢＫ１，ＢＫ３）を構成するようにし
た 半導体集積回路。 - 【請求項２】 バイポーラ回路（２０２）、ＣＭＯＳ回
路（もしくはＢｉＣＭＯＳ回路）（４０１，４０４）、
該ＣＭＯＳ回路（もしくはＢｉＣＭＯＳ回路）と前記バ
イボーラ回路との間に接続された第１のレベル変換回路
（４０２，４０３）、及び前記ＣＭＯＳ回路（もしくは
ＢｉＣＭＯＳ回路）に接続された第２のレベル変換回路
（３０５，３０６）を同一チップ上に具備する半導体集
積回路であって、 外部より正の電圧（ＶDD）を入力する第１の電源電圧入
力手段と、 外部より接地電圧（ＧＮＤ）を入力する第２の電源電圧
入力手段と、 外部より第１の負の電圧（ＶEE）を入力する第３の電源
電圧入力手段と、 前記接地電圧及び前記第１の負の電圧受けて前記接地電
圧と前記第１の負の電圧との間の第２の負の電圧
（ＶDD'）を発生する電源電圧発生回路（３０４）とを
具備し、 前記バイポーラ回路を前記接地電圧と前記第１の負の電
圧との間で動作させ、 前記ＣＭＯＳ回路（もしくはＢｉＣＭＯＳ回路）及び前
記第１のレベル変換回路を前記接地電圧と前記第２の負
の電圧との間で動作させ、 前記第２のレベル変換回路を前記正の電圧、前記接地電
圧、前記第１の負の電圧により動作させ、前記正の電圧
と前記接地電圧との間の電位をとる信号と、前記接地電
圧と前記第２の負の電圧との間の電位をとる信号と、の
変換を行うようにし、 前記正の電圧と、前記第２の負の電圧の絶対値と、がほ
ぼ同一であり、 前記バイポーラ回路、前記ＣＭＯＳ回路（もしくはＢｉ
ＣＭＯＳ回路）及び前記第１のレベル変換回路は内部ブ
ロック（ＢＫ２）を構成し、前記第２のレベル変換回路
は入出力ブロック（ＢＫ１，ＢＫ３）を構成するように
した 半導体集積回路。 - 【請求項３】 入出力回路（２０１，２０３）と、 ＣＭＯＳ回路（もしくはＢｉＣＭＯＳ回路）（４０５）
と、 前記入出力回路と前記ＣＭＯＳ回路（もしくはＢｉＣＭ
ＯＳ回路）との間に接続された第１のレベル変換回路
（４０２，４０３）と、 前記ＣＭＯＳ回路（もしくはＢｉＣＭＯＳ回路）に接続
された第２のレベル変換回路（３０５，３０６）と、 を同一チップ上に具備する半導体集積回路であって、 外部より第１の電源電圧（ＶDD）を入力する第１の電源
電圧入力手段と、 外部より前記第１の電源電圧より低い第２の電源電圧
（ＧＮＤ）を入力する第２の電源電圧入力手段と、 外部より前記第２の電源電圧より低い第３の電源電圧
（ＶEE）を入力する第３の電源電圧入力手段と、 該第２、第３の電源電圧を受けて該第２、第３の電源電
圧間の第４の電源電圧（ＶDD'）を発生する電源電圧発
生回路（３０４）とを具備し、 前記入出力回路を前記第２の電源電圧と前記第３の電源
電圧との間で動作させ、 前記ＣＭＯＳ回路（もしくはＢｉＣＭＯＳ回路）及び前
記第１のレベル変換回路を前記第２の電源電圧と前記第
４の電源電圧との間で動作させ、 前記第２のレベル変換回路を前記第１、第２、第３の電
源電圧により動作させ、前記第１の電源電圧（ＶDD）と
前記第２の電源電圧（ＧＮＤ）との間の電位をとる信号
と、前記第２の電源電圧（ＧＮＤ）と前記第４の電源電
圧（Ｖ DD '）との間の電位をとる信号と、の変換を行う
ようにし、 前記第１の電源電圧（ＶDD）と前記第２の電源電圧（Ｇ
ＮＤ）との差（ＶDD−ＧＮＤ）と、前記第２の電源電圧
（ＧＮＤ）と前記第４の電源電圧（ＶDD'）との差（Ｇ
ＮＤ−ＶDD'）と、がほぼ同一であり、 前記ＣＭＯＳ回路（もしくはＢｉＣＭＯＳ回路）及び前
記第１のレベル変換回路は内部ブロック（ＢＫ２’）を
構成し、前記第２のレベル変換回路は入出力ブロック
（ＢＫ１’，ＢＫ３’）を構成するようにした 半導体集
積回路。 - 【請求項４】 入出力回路（２０１，２０３）と、 ＣＭＯＳ回路（もしくはＢｉＣＭＯＳ回路）（４０５）
と、 前記入出力回路と前記ＣＭＯＳ回路（もしくはＢｉＣＭ
ＯＳ回路）との間に接続された第１のレベル変換回路
（４０２，４０３）と、 前記ＣＭＯＳ回路（もしくはＢｉＣＭＯＳ回路）に接続
された第２のレベル変換回路（３０５，３０６）と、 を同一チップ上に具備する半導体集積回路であって、 外部より正の電圧（ＶDD）を入力する第１の電源電圧入
力手段と、 外部より接地電圧（ＧＮＤ）を入力する第２の電源電圧
入力手段と、 外部より第１の負の電圧（ＶEE）を入力する第３の電源
電圧入力手段と、 前記接地電圧及び前記第１の負の電圧受けて前記接地電
圧と前記第１の負の電圧との間の第２の負の電圧
（ＶDD'）を発生する電源電圧発生回路（３０４）とを
具備し、 前記入出力回路を前記接地電圧と前記第１の負の電圧と
の間で動作させ、 前記ＣＭＯＳ回路（もしくはＢｉＣ
ＭＯＳ回路）及び前記第１のレベル変換回路を前記接地
電圧と前記第２の負の電圧との間で動作させ、 前記第２のレベル変換回路を前記正の電圧、前記接地電
圧、前記第１の負の電圧により動作させ、前記正の電圧
と前記接地電圧との間の電位をとる信号と、前記接地電
圧と前記第２の負の電圧との間の電位をとる信号と、の
変換を行うようにし、 前記正の電圧と、前記第２の負の電圧の絶対値と、がほ
ぼ同一であり、 前記ＣＭＯＳ回路（もしくはＢｉＣＭＯＳ回路）及び前
記第１のレベル変換回路は内部ブロック（ＢＫ２’）を
構成し、前記第２のレベル変換回路は入出力ブロック
（ＢＫ１’，ＢＫ３’）を構成するようにした 半導体集
積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5297228A JP2827854B2 (ja) | 1993-11-02 | 1993-11-02 | 半導体集積回路 |
| US08/331,968 US5561388A (en) | 1993-11-02 | 1994-10-31 | Semiconductor device having CMOS circuit and bipolar circuit mixed |
| KR1019940028600A KR0138949B1 (ko) | 1993-11-02 | 1994-11-02 | 씨모스 회로와 바이폴라 회로가 혼재되어 있는 반도체 디바이스 |
| EP94117360A EP0651511B1 (en) | 1993-11-02 | 1994-11-02 | Semiconductor device having a combination of CMOS circuit and bipolar circuits |
| DE69426720T DE69426720T2 (de) | 1993-11-02 | 1994-11-02 | Halbleiterschaltungsanordnung mit einer Kombination von CMOS- und bipolaren Schaltungen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5297228A JP2827854B2 (ja) | 1993-11-02 | 1993-11-02 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07131330A JPH07131330A (ja) | 1995-05-19 |
| JP2827854B2 true JP2827854B2 (ja) | 1998-11-25 |
Family
ID=17843829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5297228A Expired - Fee Related JP2827854B2 (ja) | 1993-11-02 | 1993-11-02 | 半導体集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5561388A (ja) |
| EP (1) | EP0651511B1 (ja) |
| JP (1) | JP2827854B2 (ja) |
| KR (1) | KR0138949B1 (ja) |
| DE (1) | DE69426720T2 (ja) |
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|---|---|---|---|---|
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| US6025737A (en) * | 1996-11-27 | 2000-02-15 | Altera Corporation | Circuitry for a low internal voltage integrated circuit |
| US6147511A (en) | 1996-05-28 | 2000-11-14 | Altera Corporation | Overvoltage-tolerant interface for integrated circuits |
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| US5966032A (en) * | 1996-09-27 | 1999-10-12 | Northern Telecom Limited | BiCMOS transceiver (driver and receiver) for gigahertz operation |
| US6236233B1 (en) | 1999-04-09 | 2001-05-22 | International Business Machines Corporation | Method and system for translating TTL off-chip drive for integrated circuit with negative substrate bias |
| JP4357698B2 (ja) * | 1999-04-28 | 2009-11-04 | セイコーインスツル株式会社 | リセット回路及び電源装置 |
| JP3252830B2 (ja) | 1999-05-28 | 2002-02-04 | 日本電気株式会社 | レベル変換回路 |
| US6812739B2 (en) * | 2002-09-26 | 2004-11-02 | International Business Machines Corporation | Method of transparently reducing power consumption of a high-speed communication link |
Family Cites Families (7)
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|---|---|---|---|---|
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| JPS59147542A (ja) * | 1983-02-14 | 1984-08-23 | Hitachi Ltd | 論理装置の結合方式 |
| JPS62214655A (ja) * | 1986-03-14 | 1987-09-21 | Nec Corp | 半導体集積回路 |
| US4897564A (en) * | 1988-12-27 | 1990-01-30 | International Business Machines Corp. | BICMOS driver circuit for high density CMOS logic circuits |
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| JPH03166821A (ja) * | 1989-11-27 | 1991-07-18 | Hitachi Ltd | 半導体集積回路装置 |
| US5068551A (en) * | 1990-09-21 | 1991-11-26 | National Semiconductor Corporation | Apparatus and method for translating ECL signals to CMOS signals |
-
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- 1993-11-02 JP JP5297228A patent/JP2827854B2/ja not_active Expired - Fee Related
-
1994
- 1994-10-31 US US08/331,968 patent/US5561388A/en not_active Expired - Fee Related
- 1994-11-02 EP EP94117360A patent/EP0651511B1/en not_active Expired - Lifetime
- 1994-11-02 DE DE69426720T patent/DE69426720T2/de not_active Expired - Fee Related
- 1994-11-02 KR KR1019940028600A patent/KR0138949B1/ko not_active IP Right Cessation
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| KR950016000A (ko) | 1995-06-17 |
| EP0651511A2 (en) | 1995-05-03 |
| US5561388A (en) | 1996-10-01 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |