JPS59147542A - 論理装置の結合方式 - Google Patents
論理装置の結合方式Info
- Publication number
- JPS59147542A JPS59147542A JP58021466A JP2146683A JPS59147542A JP S59147542 A JPS59147542 A JP S59147542A JP 58021466 A JP58021466 A JP 58021466A JP 2146683 A JP2146683 A JP 2146683A JP S59147542 A JPS59147542 A JP S59147542A
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- Japan
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- circuit
- level
- power supply
- transistor
- supply voltage
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、異種の論理レベルを有する複数の論理装置の
結合方式に関する。
結合方式に関する。
第１図は、異った論理レベルを有する論理装置の結合方
式の従来例を示す。第１図において、１はＥ ＣＬ （
Ｅｍｉ ｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ ）
レベルを有する論理装置、３はＴ Ｔ Ｌ （Ｔｒａｎ
ｓｉｓｔｏｒ Ｔｒ −ａｎｓｉｓｔｏｒ Ｌｏｇｉ
ｃ）レベルを有する論理装置、２ ハＥ ＣＬレベルと
ＴＴＬＶベルを結合するためのレベル変換装置である。
式の従来例を示す。第１図において、１はＥ ＣＬ （
Ｅｍｉ ｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ ）
レベルを有する論理装置、３はＴ Ｔ Ｌ （Ｔｒａｎ
ｓｉｓｔｏｒ Ｔｒ −ａｎｓｉｓｔｏｒ Ｌｏｇｉ
ｃ）レベルを有する論理装置、２ ハＥ ＣＬレベルと
ＴＴＬＶベルを結合するためのレベル変換装置である。
４〜９は装置１，２゜８に電源を供給するための端子で
、図示の電位が与えられる。
、図示の電位が与えられる。
Ｔ＠知の如＜、ＥＣＵＣイノはマイナスの電位を有し、
ＴＴＬレベルはプラスの電位を有している。
ＴＴＬレベルはプラスの電位を有している。
第２図にその関係を示す。レベル変侠装ｖ２は、Ｏ浦埋
装置１のＥＣＬレベルの出力１４号１０をＴＴＬレベル
信号に変侠し、信号１１として論理装置８に出力し、か
つ、論理装置２のＴＴＬレベルの出力信号１３をＥＣＬ
レペルイｇ号に変戻し、信号１２として一理装［１に出
力する。
装置１のＥＣＬレベルの出力１４号１０をＴＴＬレベル
信号に変侠し、信号１１として論理装置８に出力し、か
つ、論理装置２のＴＴＬレベルの出力信号１３をＥＣＬ
レペルイｇ号に変戻し、信号１２として一理装［１に出
力する。
ところで、近年、半得体の製造技術が急速に進み、微細
化による性能向上が図られてきている。
化による性能向上が図られてきている。
微細化は、咎装置を構成するトランジスタ等の素子の寸
法を縮少する事で実現さｎる。この素子の寸法の縮少に
伴なって素子の耐圧が減少するという物理的な現象は、
広く知られている事である。
法を縮少する事で実現さｎる。この素子の寸法の縮少に
伴なって素子の耐圧が減少するという物理的な現象は、
広く知られている事である。
第１図の従来方式の場合、各装置ｔ、２．８に与えられ
る電位差は、鉄ｔ１が５．２Ｖ、装置２が１０．５■、
装＠’、ｄが５Ｖで、レベル変換装置２は他の装置１．
８の約２倍の電位差があるため、約２倍の耐圧が必要と
なる。従って、従来はレベル変換装置の微細化は不可能
で、性能向上の大きな妨げとなっていた。
る電位差は、鉄ｔ１が５．２Ｖ、装置２が１０．５■、
装＠’、ｄが５Ｖで、レベル変換装置２は他の装置１．
８の約２倍の電位差があるため、約２倍の耐圧が必要と
なる。従って、従来はレベル変換装置の微細化は不可能
で、性能向上の大きな妨げとなっていた。
本発明の目的は、上記耐圧の問題を解決し、レベル変換
装置に於ても微細化をＯＴ能にして、性能の向上を図っ
た論理装置の結合方式を提供することにある。
装置に於ても微細化をＯＴ能にして、性能の向上を図っ
た論理装置の結合方式を提供することにある。
本発明は、例えば第１図の構成において、本来プラスの
電圧を与えるべき端子８にＯｖを与えるべき端子９にマ
イナス電圧を与える墨により、論理装置８の全体の電位
を論理装置１と同じマイナス方向にシフトし、かつ、レ
ベル変換装置２から論理装置８に出力する信号１１のレ
ベルを適切に作成し、論理装置３からレベル変換装置２
に入力する信号１３を適切に受取るようにレベル変換装
置２を工夫する挙により、前記耐圧の開祖を解失し、レ
ベルｆ挨装置２の微細化を図るようにしたものである。
電圧を与えるべき端子８にＯｖを与えるべき端子９にマ
イナス電圧を与える墨により、論理装置８の全体の電位
を論理装置１と同じマイナス方向にシフトし、かつ、レ
ベル変換装置２から論理装置８に出力する信号１１のレ
ベルを適切に作成し、論理装置３からレベル変換装置２
に入力する信号１３を適切に受取るようにレベル変換装
置２を工夫する挙により、前記耐圧の開祖を解失し、レ
ベルｆ挨装置２の微細化を図るようにしたものである。
第８図は本発明の一実施例の全体４成図で・、第１図に
対応する図である。第８図の場合、各装置の電源端子４
〜９に与えられる電位は、端子４が０■、端子５が−５
，２■、端子６がＯＶ１端子７が−５，ＯＶ 、 端子
８がＯＶ、４子９が−５，ＯＶトｆ、ｒ、っテいる。こ
のように、レベル変換装置２に印加される電位差は５Ｖ
となり、第１図の従来例の約おとなっている。また、・
、Ｔ里Ｌレベルの論理装置８に印加される電位差は５ｖ
であるため、従来例と同じであるが、全体にマイナス方
向に５ｖシフトして使用する。したがって、装置２は従
来と異なるが、装置１および装置８は従来と全く同じで
あり、変更の必要はない。
対応する図である。第８図の場合、各装置の電源端子４
〜９に与えられる電位は、端子４が０■、端子５が−５
，２■、端子６がＯＶ１端子７が−５，ＯＶ 、 端子
８がＯＶ、４子９が−５，ＯＶトｆ、ｒ、っテいる。こ
のように、レベル変換装置２に印加される電位差は５Ｖ
となり、第１図の従来例の約おとなっている。また、・
、Ｔ里Ｌレベルの論理装置８に印加される電位差は５ｖ
であるため、従来例と同じであるが、全体にマイナス方
向に５ｖシフトして使用する。したがって、装置２は従
来と異なるが、装置１および装置８は従来と全く同じで
あり、変更の必要はない。
なお、第８図はＴＴＬレベルの論理装置８の電源を全体
にマイナス方向にシフトする例であるが、ＥＣＣレベル
の論理装置１の電源をプラス方向に°（３） シフトして使用してもよい。すなわち、装置１゜８は印
加される′電位差さえ守られていれば、何ら支障なく動
作する。
にマイナス方向にシフトする例であるが、ＥＣＣレベル
の論理装置１の電源をプラス方向に°（３） シフトして使用してもよい。すなわち、装置１゜８は印
加される′電位差さえ守られていれば、何ら支障なく動
作する。
第８図の装置構成時の各装置の入出力レベルを第４図に
示す。ここで、装置１と装置１２の間の信号１０および
１２の電位レベルはＥＣＬレベルで、従来と同じである
。一方、装ｆｆ２と装置８０間の信号１１および１３の
電圧レベルは、装置８の１１源電圧をマイナス方向に５
Ｖシフトしたことから、第２図ニ示すＴＴＬレベル（Ｈ
ＩＧＨ＝＋２．４Ｖ、ＬＯｖＶ＝ ＋０．４ Ｖ ）か
らマイナス５■シフトしたレベル（ＨＩ ＧＨ＝ −２
，６Ｖ、 Ｌ ＯＶＶ＝−４，６Ｖ）Ｖｃナッている。
示す。ここで、装置１と装置１２の間の信号１０および
１２の電位レベルはＥＣＬレベルで、従来と同じである
。一方、装ｆｆ２と装置８０間の信号１１および１３の
電圧レベルは、装置８の１１源電圧をマイナス方向に５
Ｖシフトしたことから、第２図ニ示すＴＴＬレベル（Ｈ
ＩＧＨ＝＋２．４Ｖ、ＬＯｖＶ＝ ＋０．４ Ｖ ）か
らマイナス５■シフトしたレベル（ＨＩ ＧＨ＝ −２
，６Ｖ、 Ｌ ＯＶＶ＝−４，６Ｖ）Ｖｃナッている。
第５図は、本発明によるレベル変換装置の具体的な回路
例を示す。第５図の入出力信号線および電源端子は、第
８図と対応している。ｖｌは装置１からの入力信号１０
のＨＩＧＨレベル（−０，８Ｖ）とＬＯＷレベル（−１
，６Ｖ） の中間電圧（−１，８Ｖ）に、ｖ２は装置８
からの入力信号１３のＨＩＧＨレベル（−２，６Ｖ）と
ＬＯＷレベル（−４，６Ｖ）の中間電圧・（４）・ （−３，６Ｖ）に設定されている。
例を示す。第５図の入出力信号線および電源端子は、第
８図と対応している。ｖｌは装置１からの入力信号１０
のＨＩＧＨレベル（−０，８Ｖ）とＬＯＷレベル（−１
，６Ｖ） の中間電圧（−１，８Ｖ）に、ｖ２は装置８
からの入力信号１３のＨＩＧＨレベル（−２，６Ｖ）と
ＬＯＷレベル（−４，６Ｖ）の中間電圧・（４）・ （−３，６Ｖ）に設定されている。
入力信号１０がＬＯＷからＨＩＧＨに変化すると、トラ
ンジスタＱ１とＱ２で４構成されている退動回路が動作
して、トランジスタＱｌがオフからオンに変化する。こ
の変化はトランジスタＱ１のコレクタからツェナーダイ
オードＤ１を通してトランジスタＱＢに伝わり、トラン
ジスタＱ３はオンからオフに変化する。トランジスタＱ
８がオンの場合は、トランジスタＱ６かオンでトランジ
スタＱ５がオフであり、出力信号１１はＬＯＷである。
ンジスタＱ１とＱ２で４構成されている退動回路が動作
して、トランジスタＱｌがオフからオンに変化する。こ
の変化はトランジスタＱ１のコレクタからツェナーダイ
オードＤ１を通してトランジスタＱＢに伝わり、トラン
ジスタＱ３はオンからオフに変化する。トランジスタＱ
８がオンの場合は、トランジスタＱ６かオンでトランジ
スタＱ５がオフであり、出力信号１１はＬＯＷである。
ここでトランジスタＱ８がオンからオフに変化すること
により、トランジスタＱ６がオフでトランジスタＱ５が
オンとなる。したがって、出力信号１１はＬＯＷからＨ
ＩＧＨに変化する。ここで出力匿号１１の電圧レベルは
、トランジスタＱ６のエミッタが−５，Ｏｖに、抵抗Ｒ
５およびＲ６の谷々の片端が０■になっている事からＬ
ＯＷく−４，６Ｖ、かつ、ＨＩ ＧＨ〉２．６ Ｖが実
現できる。
により、トランジスタＱ６がオフでトランジスタＱ５が
オンとなる。したがって、出力信号１１はＬＯＷからＨ
ＩＧＨに変化する。ここで出力匿号１１の電圧レベルは
、トランジスタＱ６のエミッタが−５，Ｏｖに、抵抗Ｒ
５およびＲ６の谷々の片端が０■になっている事からＬ
ＯＷく−４，６Ｖ、かつ、ＨＩ ＧＨ〉２．６ Ｖが実
現できる。
また、入力信号１３がＬＯＷからＨＩＧＨに変化すると
、トランジスタＱ８のベース電位は、ＬＯ゛Ａ■レベル
とＨＩＧＨレベルの中間値に設定されているためトラン
ジスタＱ８とＱＩＪで構成されている差動回路が動作し
て、トランジスタＱ９がオフからオンに変化する。この
変化は、トランジスタＱ８のコレクタを通してトランジ
スタＱ７に伝わり、トランジスタＱ７のエミッタは位は
ＬＯＷからＨＩＧＨ（Ｃ変化する。したがって、出力信
号１２もＬＯＷレベル（−１，６ｖ）からＨＩ ＧＨｌ
−’へ／ｌｚ （−０゜ＳＶ）に変化する。
、トランジスタＱ８のベース電位は、ＬＯ゛Ａ■レベル
とＨＩＧＨレベルの中間値に設定されているためトラン
ジスタＱ８とＱＩＪで構成されている差動回路が動作し
て、トランジスタＱ９がオフからオンに変化する。この
変化は、トランジスタＱ８のコレクタを通してトランジ
スタＱ７に伝わり、トランジスタＱ７のエミッタは位は
ＬＯＷからＨＩＧＨ（Ｃ変化する。したがって、出力信
号１２もＬＯＷレベル（−１，６ｖ）からＨＩ ＧＨｌ
−’へ／ｌｚ （−０゜ＳＶ）に変化する。
以上説明したように、本発明によれば、従来耐圧の限界
によって制限されてきた半導体の微細化が可能となり、
異種の論理レベルをもつ複数の論理装置を結合するレベ
ル変換装置の高速化か可能である。
によって制限されてきた半導体の微細化が可能となり、
異種の論理レベルをもつ複数の論理装置を結合するレベ
ル変換装置の高速化か可能である。
第１図は論理装置の貼合方式の従来例を示す図、第２図
は第１図の谷部の波形図、第８図は本発明の一芙施例を
示す図、第４図は第８図の各部の波形図、第５図は第４
図におけるレベル変換装置の、（力。 体的構成例を示す図である。 ■・・・論理装置、２・・・レベル変換装置、８・・・
論理装置、４〜９・・・電源端子。 −ｔｕｌ 。 第２図 ・ （６１・
は第１図の谷部の波形図、第８図は本発明の一芙施例を
示す図、第４図は第８図の各部の波形図、第５図は第４
図におけるレベル変換装置の、（力。 体的構成例を示す図である。 ■・・・論理装置、２・・・レベル変換装置、８・・・
論理装置、４〜９・・・電源端子。 −ｔｕｌ 。 第２図 ・ （６１・
Claims (1)
- （１）異なった論理レベルを有する論理装置の間をレベ
ル変換装置を介して結合する方式において、少な（とも
一方の論理装置に印加される電源電圧の電位差を一定に
保ちつへ、該電源電圧を他方の論理装置の電源電圧に近
づけ、レベル変換装置に印加される電源電圧の電位差が
小さくなるようにしたことを特徴とする論理装置の結合
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58021466A JPS59147542A (ja) | 1983-02-14 | 1983-02-14 | 論理装置の結合方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58021466A JPS59147542A (ja) | 1983-02-14 | 1983-02-14 | 論理装置の結合方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59147542A true JPS59147542A (ja) | 1984-08-23 |
Family
ID=12055756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58021466A Pending JPS59147542A (ja) | 1983-02-14 | 1983-02-14 | 論理装置の結合方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59147542A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07131330A (ja) * | 1993-11-02 | 1995-05-19 | Nec Corp | 半導体集積回路 |
-
1983
- 1983-02-14 JP JP58021466A patent/JPS59147542A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07131330A (ja) * | 1993-11-02 | 1995-05-19 | Nec Corp | 半導体集積回路 |
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