JPS6362412A - 論理ゲ−ト回路 - Google Patents
論理ゲ−ト回路Info
- Publication number
- JPS6362412A JPS6362412A JP61207345A JP20734586A JPS6362412A JP S6362412 A JPS6362412 A JP S6362412A JP 61207345 A JP61207345 A JP 61207345A JP 20734586 A JP20734586 A JP 20734586A JP S6362412 A JPS6362412 A JP S6362412A
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- JP
- Japan
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- circuit
- output signal
- gate
- input signal
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 10
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、論理ゲート回路に関するものである0
〔従来の技術〕
第2図は従来のC!MO8で構成された論理積回路を示
す接続図である。図に示すように、Pチャネルトランジ
スタ(4)、 [51、islとNチャネルトランジス
タ+e+ 、 fyl 、 +9+の計6トランジスタ
で構成され、(A) 、 (B)はそれぞれ入力信号V
^、v!!が与えられる第1、第2の入力端子、(0)
は出力信号VCを出力する出力端子、(N1)はトラン
ジスタfil 、 (51、t61を結合する節点、(
10)は第1.第2の入力端子(A) 、 (B)を2
つの入力とし、節点(N1)を出力するIJANDゲー
ト回路、(!1)は節点(N1)を入力、出力端子(0
)を出力とするインバータ回路、(12) 、 03)
はN ANDゲート回路tlol 、インバータ回路(
II)に電源を供給するそれぞれ正電位電源と接地線で
あって、いずれも電源である。
す接続図である。図に示すように、Pチャネルトランジ
スタ(4)、 [51、islとNチャネルトランジス
タ+e+ 、 fyl 、 +9+の計6トランジスタ
で構成され、(A) 、 (B)はそれぞれ入力信号V
^、v!!が与えられる第1、第2の入力端子、(0)
は出力信号VCを出力する出力端子、(N1)はトラン
ジスタfil 、 (51、t61を結合する節点、(
10)は第1.第2の入力端子(A) 、 (B)を2
つの入力とし、節点(N1)を出力するIJANDゲー
ト回路、(!1)は節点(N1)を入力、出力端子(0
)を出力とするインバータ回路、(12) 、 03)
はN ANDゲート回路tlol 、インバータ回路(
II)に電源を供給するそれぞれ正電位電源と接地線で
あって、いずれも電源である。
次に動作について説明する。第2図に示すように、論理
積回路はNAND回路(10)とインバータ回路(ll
)で構成される。以下に示すIIHIIはH1gh状態
、“°L″はLow状態を表わすこととする。まず、入
力信号VA 、Vllとも°L″のときを考える。この
ときPチャネルトランジスタf+i 、 fa)はON
状態、Nチャネルトランジスタ+61 、 (7+はO
FF’状態であるので、ノード(N1)はH°°、した
がって出力信号VCは++ 1++となる。次に入力信
号vAが°’L” 、 VllがIIHllのときを考
える。このときPチャネルトランジスタ(4)はON状
態、(5)はOFF状態、Nチャネルトランジスタ(6
)は0FIF状態、(7)はON状態であるので、ノー
ド(N1)はH°°、したがって出力信号Vcは°゛I
I LI+となる。次に入力信号(A)がH″、(B)
がXr”のときは、Pチャネルトランジスタ(4)はO
FF状態、(5)はON状態、Nチャネルトランジスタ
(6)はON状態、(7)はOFF状態であるのでノー
ド(N1)は++1(+、したがって出力信号Vcは°
゛L゛°となる。最後に入力信号Vム+vlとも°IH
I+のときは、Pチャネルトランジスタ(41、(51
はOFF状態、Nチャネルトランジスタ+61 、 (
71はON状態であるので、メート(N1)は“l L
l“、したがって出力信号VcはH°°となる。以上
より第2図の回路は論理積動作を行う。
積回路はNAND回路(10)とインバータ回路(ll
)で構成される。以下に示すIIHIIはH1gh状態
、“°L″はLow状態を表わすこととする。まず、入
力信号VA 、Vllとも°L″のときを考える。この
ときPチャネルトランジスタf+i 、 fa)はON
状態、Nチャネルトランジスタ+61 、 (7+はO
FF’状態であるので、ノード(N1)はH°°、した
がって出力信号VCは++ 1++となる。次に入力信
号vAが°’L” 、 VllがIIHllのときを考
える。このときPチャネルトランジスタ(4)はON状
態、(5)はOFF状態、Nチャネルトランジスタ(6
)は0FIF状態、(7)はON状態であるので、ノー
ド(N1)はH°°、したがって出力信号Vcは°゛I
I LI+となる。次に入力信号(A)がH″、(B)
がXr”のときは、Pチャネルトランジスタ(4)はO
FF状態、(5)はON状態、Nチャネルトランジスタ
(6)はON状態、(7)はOFF状態であるのでノー
ド(N1)は++1(+、したがって出力信号Vcは°
゛L゛°となる。最後に入力信号Vム+vlとも°IH
I+のときは、Pチャネルトランジスタ(41、(51
はOFF状態、Nチャネルトランジスタ+61 、 (
71はON状態であるので、メート(N1)は“l L
l“、したがって出力信号VcはH°°となる。以上
より第2図の回路は論理積動作を行う。
第2図の回路に示すように、基本ゲートは必ずN転を伴
うので、論理積回路はNAND回路+インバータ回路の
計6トランジスタで構成される。
うので、論理積回路はNAND回路+インバータ回路の
計6トランジスタで構成される。
従来の論理ゲート回路では0M08組み合わせ論理ゲー
トで構成しているため、例えばWAND回路+インバー
タ回路となり、使用トランジスタ数が多くなるという問
題点があった。
トで構成しているため、例えばWAND回路+インバー
タ回路となり、使用トランジスタ数が多くなるという問
題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、構成トランジスタ数を少なくし、従って集積
回路チップ上の占有面積を減少させた論理ゲート回路を
提供することを目的とする。
たもので、構成トランジスタ数を少なくし、従って集積
回路チップ上の占有面積を減少させた論理ゲート回路を
提供することを目的とする。
この発明に係る論理ゲート回路は、インバータ回路、ト
ランスミッションゲート、Nチャネルトランジスタ各1
個で構成したものである。
ランスミッションゲート、Nチャネルトランジスタ各1
個で構成したものである。
この発明における論理ゲート回路は、NANDゲートを
介することなく、直接に論理積動作?行い、かつ複数個
使用に伴うトランジスタ数の増加?おさえ、集積回路チ
ップ上の占有面積を小さくする。
介することなく、直接に論理積動作?行い、かつ複数個
使用に伴うトランジスタ数の増加?おさえ、集積回路チ
ップ上の占有面積を小さくする。
第1図はこの発明の一実施例を示す回路図であシ、(A
) 、 (B) p (c) 、 ++鵠はいずれも従
来の同一符号のものと同一または相当部分、(1)は第
2図のインバータ回路(11)と同様p、n両チャネル
トランジスタで構成され、入力が第2の入力端子CB)
に接続されるCMOSインバータ回路、(2)はpチャ
ネルトランジスタ(2a) 、 nチャネルトランジス
タ(2b)からなり、入力が第1の入力端子(A)に、
出力が出力端子(C)にそれぞれ接続される(7MO8
)ランスミッションゲート回路、(3)はゲートがイン
バータ回路fllの出力に接続され出力端子(C)と電
源αJとの間を接続する第1のトランジスタであって、
この実施例ではnチャネルトランジスタである。
) 、 (B) p (c) 、 ++鵠はいずれも従
来の同一符号のものと同一または相当部分、(1)は第
2図のインバータ回路(11)と同様p、n両チャネル
トランジスタで構成され、入力が第2の入力端子CB)
に接続されるCMOSインバータ回路、(2)はpチャ
ネルトランジスタ(2a) 、 nチャネルトランジス
タ(2b)からなり、入力が第1の入力端子(A)に、
出力が出力端子(C)にそれぞれ接続される(7MO8
)ランスミッションゲート回路、(3)はゲートがイン
バータ回路fllの出力に接続され出力端子(C)と電
源αJとの間を接続する第1のトランジスタであって、
この実施例ではnチャネルトランジスタである。
次に、本実施例の動作について説明する。第1図におい
て、入力信号VBがl I、++のときにはトランスミ
ッションゲート(2)はOF’F状態、Nチャネルトラ
ンジスタ(3)はON状態となり、出力信号vcは“L
゛′となる。入力信号vBが°”H″のときにはトラン
スミッションゲート(2)はON状態、Nチャネルトラ
ンジスタ(3)はOFF状態となり出力信号VCは入力
信号V^に依存する。つまり、入力信号V、が++ 7
,11のときは出力信号Vcは必ず“1L″となり、入
力信号VBが°’H”のときは出力信号VCは入力信号
Vムがそのまま出力される。したがって、$1図の回路
は入力信号Vム、VBとも’H”のときに限り、出力信
号vcはIIH″となり、その他の場合は出力信号VC
はL゛となる。以上より、′Wc1図の回路は論理積動
作を行う。
て、入力信号VBがl I、++のときにはトランスミ
ッションゲート(2)はOF’F状態、Nチャネルトラ
ンジスタ(3)はON状態となり、出力信号vcは“L
゛′となる。入力信号vBが°”H″のときにはトラン
スミッションゲート(2)はON状態、Nチャネルトラ
ンジスタ(3)はOFF状態となり出力信号VCは入力
信号V^に依存する。つまり、入力信号V、が++ 7
,11のときは出力信号Vcは必ず“1L″となり、入
力信号VBが°’H”のときは出力信号VCは入力信号
Vムがそのまま出力される。したがって、$1図の回路
は入力信号Vム、VBとも’H”のときに限り、出力信
号vcはIIH″となり、その他の場合は出力信号VC
はL゛となる。以上より、′Wc1図の回路は論理積動
作を行う。
なお、上記一実施例ではNANDゲート回路(10)と
インバータ回路(川のシリーズ接続したものを置き換え
る場合について述べたが、NORゲート回路とインバー
タ回路のシリーズ接続したものとを置き換える場合であ
ってもよい。この場合、第3図に示す如く、実施例の場
合より第1のトランジスタ(3)をPチャネル形に電源
を正の電位源(+21に変えトランスミッションゲート
回路(2)を構成するp+ nチャネル形トランジスタ
(2a)、(2b)のゲートの接続する相手を交換する
。
インバータ回路(川のシリーズ接続したものを置き換え
る場合について述べたが、NORゲート回路とインバー
タ回路のシリーズ接続したものとを置き換える場合であ
ってもよい。この場合、第3図に示す如く、実施例の場
合より第1のトランジスタ(3)をPチャネル形に電源
を正の電位源(+21に変えトランスミッションゲート
回路(2)を構成するp+ nチャネル形トランジスタ
(2a)、(2b)のゲートの接続する相手を交換する
。
以上のように、この発明によれば、インバータ回路、ト
ランスミッションゲート、トランジスタ61個で構成し
たので、使用トランジスタ数が少なく、集積回路チップ
上の占有面積が小さくて済む効果がある。
ランスミッションゲート、トランジスタ61個で構成し
たので、使用トランジスタ数が少なく、集積回路チップ
上の占有面積が小さくて済む効果がある。
第1図はこの発明の一実施例を示す回路図、第2図は従
来の論理ゲート回路を示す回路図、第3図はこの発明の
他の実施例を示す回路図である。 図において、 (A) 、 (B)はそれぞれ第1.第
2の入力端子、(C)は出力端子、(1)はインバータ
回路、(2)はトランスミッションゲート、(3)は第
1のトランジスタである。 なお、各図中の同一符号は同一または相当部分を示す。 何人 大岩増雄 第′1図 A:”A’ln入力j当壬 Bニオ2のへn端子 C:出力1m手 1 :インハ″−711f& z : トランスミッショング°ゝト回疼3 :す1q
l−ランジスク /3 ;遣ジ木 Wk2図 rlOf11 第3図
来の論理ゲート回路を示す回路図、第3図はこの発明の
他の実施例を示す回路図である。 図において、 (A) 、 (B)はそれぞれ第1.第
2の入力端子、(C)は出力端子、(1)はインバータ
回路、(2)はトランスミッションゲート、(3)は第
1のトランジスタである。 なお、各図中の同一符号は同一または相当部分を示す。 何人 大岩増雄 第′1図 A:”A’ln入力j当壬 Bニオ2のへn端子 C:出力1m手 1 :インハ″−711f& z : トランスミッショング°ゝト回疼3 :す1q
l−ランジスク /3 ;遣ジ木 Wk2図 rlOf11 第3図
Claims (1)
- (1)高低2レベルの論理信号をいずれも与えられる第
1、第2の入力端子と、 CMOSインバータ回路を介してゲートに前記第2の入
力端子が接続され、出力端子と電源とを接続する前記電
源電位が前記低レベル内にある場合、nチャネル形であ
り、前記高レベル内にある場合、pチャネル形である第
1のトランジスタと、前記第1の入力端子と前記出力端
子との間を接続し、前記第1のトランジスタと同一チャ
ネル形内部トランジスタのゲートに直接、逆のチャネル
形内部トランジスタのゲートに前記インバータ回路を介
していずれも前記第2の入力端子が接続されるCMOS
トランスミッションゲート回路とを備えた論理ゲート回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61207345A JPS6362412A (ja) | 1986-09-02 | 1986-09-02 | 論理ゲ−ト回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61207345A JPS6362412A (ja) | 1986-09-02 | 1986-09-02 | 論理ゲ−ト回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6362412A true JPS6362412A (ja) | 1988-03-18 |
Family
ID=16538197
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61207345A Pending JPS6362412A (ja) | 1986-09-02 | 1986-09-02 | 論理ゲ−ト回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6362412A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0229991A (ja) * | 1988-07-18 | 1990-01-31 | Mitsubishi Electric Corp | 半導体集積回路 |
JPH06311022A (ja) * | 1993-04-23 | 1994-11-04 | Nec Corp | 半導体論理回路装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57109427A (en) * | 1980-12-26 | 1982-07-07 | Toshiba Corp | Semiconductor integrated circuit device |
-
1986
- 1986-09-02 JP JP61207345A patent/JPS6362412A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57109427A (en) * | 1980-12-26 | 1982-07-07 | Toshiba Corp | Semiconductor integrated circuit device |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0229991A (ja) * | 1988-07-18 | 1990-01-31 | Mitsubishi Electric Corp | 半導体集積回路 |
JPH06311022A (ja) * | 1993-04-23 | 1994-11-04 | Nec Corp | 半導体論理回路装置 |
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