JPS6362412A - 論理ゲ−ト回路 - Google Patents
論理ゲ−ト回路Info
- Publication number
- JPS6362412A JPS6362412A JP61207345A JP20734586A JPS6362412A JP S6362412 A JPS6362412 A JP S6362412A JP 61207345 A JP61207345 A JP 61207345A JP 20734586 A JP20734586 A JP 20734586A JP S6362412 A JPS6362412 A JP S6362412A
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- JP
- Japan
- Prior art keywords
- circuit
- output signal
- gate
- input signal
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 10
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、論理ゲート回路に関するものである０
〔従来の技術〕
第２図は従来のＣ！ＭＯ８で構成された論理積回路を示
す接続図である。図に示すように、Ｐチャネルトランジ
スタ（４）、 ［５１、ｉｓｌとＮチャネルトランジス
タ＋ｅ＋ 、 ｆｙｌ 、 ＋９＋の計６トランジスタ
で構成され、（Ａ） 、 （Ｂ）はそれぞれ入力信号Ｖ
＾、ｖ！！が与えられる第１、第２の入力端子、（０）
は出力信号ＶＣを出力する出力端子、（Ｎ１）はトラン
ジスタｆｉｌ 、 （５１、ｔ６１を結合する節点、（
１０）は第１．第２の入力端子（Ａ） 、 （Ｂ）を２
つの入力とし、節点（Ｎ１）を出力するＩＪＡＮＤゲー
ト回路、（！１）は節点（Ｎ１）を入力、出力端子（０
）を出力とするインバータ回路、（１２） 、 ０３）
はＮ ＡＮＤゲート回路ｔｌｏｌ 、インバータ回路（
ＩＩ）に電源を供給するそれぞれ正電位電源と接地線で
あって、いずれも電源である。
す接続図である。図に示すように、Ｐチャネルトランジ
スタ（４）、 ［５１、ｉｓｌとＮチャネルトランジス
タ＋ｅ＋ 、 ｆｙｌ 、 ＋９＋の計６トランジスタ
で構成され、（Ａ） 、 （Ｂ）はそれぞれ入力信号Ｖ
＾、ｖ！！が与えられる第１、第２の入力端子、（０）
は出力信号ＶＣを出力する出力端子、（Ｎ１）はトラン
ジスタｆｉｌ 、 （５１、ｔ６１を結合する節点、（
１０）は第１．第２の入力端子（Ａ） 、 （Ｂ）を２
つの入力とし、節点（Ｎ１）を出力するＩＪＡＮＤゲー
ト回路、（！１）は節点（Ｎ１）を入力、出力端子（０
）を出力とするインバータ回路、（１２） 、 ０３）
はＮ ＡＮＤゲート回路ｔｌｏｌ 、インバータ回路（
ＩＩ）に電源を供給するそれぞれ正電位電源と接地線で
あって、いずれも電源である。
次に動作について説明する。第２図に示すように、論理
積回路はＮＡＮＤ回路（１０）とインバータ回路（ｌｌ
）で構成される。以下に示すＩＩＨＩＩはＨ１ｇｈ状態
、“°Ｌ″はＬｏｗ状態を表わすこととする。まず、入
力信号ＶＡ 、Ｖｌｌとも°Ｌ″のときを考える。この
ときＰチャネルトランジスタｆ＋ｉ 、 ｆａ）はＯＮ
状態、Ｎチャネルトランジスタ＋６１ 、 （７＋はＯ
ＦＦ’状態であるので、ノード（Ｎ１）はＨ°°、した
がって出力信号ＶＣは＋＋ １＋＋となる。次に入力信
号ｖＡが°’Ｌ” 、 ＶｌｌがＩＩＨｌｌのときを考
える。このときＰチャネルトランジスタ（４）はＯＮ状
態、（５）はＯＦＦ状態、Ｎチャネルトランジスタ（６
）は０ＦＩＦ状態、（７）はＯＮ状態であるので、ノー
ド（Ｎ１）はＨ°°、したがって出力信号Ｖｃは°゛Ｉ
Ｉ ＬＩ＋となる。次に入力信号（Ａ）がＨ″、（Ｂ）
がＸｒ”のときは、Ｐチャネルトランジスタ（４）はＯ
ＦＦ状態、（５）はＯＮ状態、Ｎチャネルトランジスタ
（６）はＯＮ状態、（７）はＯＦＦ状態であるのでノー
ド（Ｎ１）は＋＋１（＋、したがって出力信号Ｖｃは°
゛Ｌ゛°となる。最後に入力信号Ｖム＋ｖｌとも°ＩＨ
Ｉ＋のときは、Ｐチャネルトランジスタ（４１、（５１
はＯＦＦ状態、Ｎチャネルトランジスタ＋６１ 、 （
７１はＯＮ状態であるので、メート（Ｎ１）は“ｌ Ｌ
ｌ“、したがって出力信号ＶｃはＨ°°となる。以上
より第２図の回路は論理積動作を行う。
積回路はＮＡＮＤ回路（１０）とインバータ回路（ｌｌ
）で構成される。以下に示すＩＩＨＩＩはＨ１ｇｈ状態
、“°Ｌ″はＬｏｗ状態を表わすこととする。まず、入
力信号ＶＡ 、Ｖｌｌとも°Ｌ″のときを考える。この
ときＰチャネルトランジスタｆ＋ｉ 、 ｆａ）はＯＮ
状態、Ｎチャネルトランジスタ＋６１ 、 （７＋はＯ
ＦＦ’状態であるので、ノード（Ｎ１）はＨ°°、した
がって出力信号ＶＣは＋＋ １＋＋となる。次に入力信
号ｖＡが°’Ｌ” 、 ＶｌｌがＩＩＨｌｌのときを考
える。このときＰチャネルトランジスタ（４）はＯＮ状
態、（５）はＯＦＦ状態、Ｎチャネルトランジスタ（６
）は０ＦＩＦ状態、（７）はＯＮ状態であるので、ノー
ド（Ｎ１）はＨ°°、したがって出力信号Ｖｃは°゛Ｉ
Ｉ ＬＩ＋となる。次に入力信号（Ａ）がＨ″、（Ｂ）
がＸｒ”のときは、Ｐチャネルトランジスタ（４）はＯ
ＦＦ状態、（５）はＯＮ状態、Ｎチャネルトランジスタ
（６）はＯＮ状態、（７）はＯＦＦ状態であるのでノー
ド（Ｎ１）は＋＋１（＋、したがって出力信号Ｖｃは°
゛Ｌ゛°となる。最後に入力信号Ｖム＋ｖｌとも°ＩＨ
Ｉ＋のときは、Ｐチャネルトランジスタ（４１、（５１
はＯＦＦ状態、Ｎチャネルトランジスタ＋６１ 、 （
７１はＯＮ状態であるので、メート（Ｎ１）は“ｌ Ｌ
ｌ“、したがって出力信号ＶｃはＨ°°となる。以上
より第２図の回路は論理積動作を行う。
第２図の回路に示すように、基本ゲートは必ずＮ転を伴
うので、論理積回路はＮＡＮＤ回路＋インバータ回路の
計６トランジスタで構成される。
うので、論理積回路はＮＡＮＤ回路＋インバータ回路の
計６トランジスタで構成される。
従来の論理ゲート回路では０Ｍ０８組み合わせ論理ゲー
トで構成しているため、例えばＷＡＮＤ回路＋インバー
タ回路となり、使用トランジスタ数が多くなるという問
題点があった。
トで構成しているため、例えばＷＡＮＤ回路＋インバー
タ回路となり、使用トランジスタ数が多くなるという問
題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、構成トランジスタ数を少なくし、従って集積
回路チップ上の占有面積を減少させた論理ゲート回路を
提供することを目的とする。
たもので、構成トランジスタ数を少なくし、従って集積
回路チップ上の占有面積を減少させた論理ゲート回路を
提供することを目的とする。
この発明に係る論理ゲート回路は、インバータ回路、ト
ランスミッションゲート、Ｎチャネルトランジスタ各１
個で構成したものである。
ランスミッションゲート、Ｎチャネルトランジスタ各１
個で構成したものである。
この発明における論理ゲート回路は、ＮＡＮＤゲートを
介することなく、直接に論理積動作？行い、かつ複数個
使用に伴うトランジスタ数の増加？おさえ、集積回路チ
ップ上の占有面積を小さくする。
介することなく、直接に論理積動作？行い、かつ複数個
使用に伴うトランジスタ数の増加？おさえ、集積回路チ
ップ上の占有面積を小さくする。
第１図はこの発明の一実施例を示す回路図であシ、（Ａ
） 、 （Ｂ） ｐ （ｃ） 、 ＋＋鵠はいずれも従
来の同一符号のものと同一または相当部分、（１）は第
２図のインバータ回路（１１）と同様ｐ、ｎ両チャネル
トランジスタで構成され、入力が第２の入力端子ＣＢ）
に接続されるＣＭＯＳインバータ回路、（２）はｐチャ
ネルトランジスタ（２ａ） 、 ｎチャネルトランジス
タ（２ｂ）からなり、入力が第１の入力端子（Ａ）に、
出力が出力端子（Ｃ）にそれぞれ接続される（７ＭＯ８
）ランスミッションゲート回路、（３）はゲートがイン
バータ回路ｆｌｌの出力に接続され出力端子（Ｃ）と電
源αＪとの間を接続する第１のトランジスタであって、
この実施例ではｎチャネルトランジスタである。
） 、 （Ｂ） ｐ （ｃ） 、 ＋＋鵠はいずれも従
来の同一符号のものと同一または相当部分、（１）は第
２図のインバータ回路（１１）と同様ｐ、ｎ両チャネル
トランジスタで構成され、入力が第２の入力端子ＣＢ）
に接続されるＣＭＯＳインバータ回路、（２）はｐチャ
ネルトランジスタ（２ａ） 、 ｎチャネルトランジス
タ（２ｂ）からなり、入力が第１の入力端子（Ａ）に、
出力が出力端子（Ｃ）にそれぞれ接続される（７ＭＯ８
）ランスミッションゲート回路、（３）はゲートがイン
バータ回路ｆｌｌの出力に接続され出力端子（Ｃ）と電
源αＪとの間を接続する第１のトランジスタであって、
この実施例ではｎチャネルトランジスタである。
次に、本実施例の動作について説明する。第１図におい
て、入力信号ＶＢがｌ Ｉ、＋＋のときにはトランスミ
ッションゲート（２）はＯＦ’Ｆ状態、Ｎチャネルトラ
ンジスタ（３）はＯＮ状態となり、出力信号ｖｃは“Ｌ
゛′となる。入力信号ｖＢが°”Ｈ″のときにはトラン
スミッションゲート（２）はＯＮ状態、Ｎチャネルトラ
ンジスタ（３）はＯＦＦ状態となり出力信号ＶＣは入力
信号Ｖ＾に依存する。つまり、入力信号Ｖ、が＋＋ ７
，１１のときは出力信号Ｖｃは必ず“１Ｌ″となり、入
力信号ＶＢが°’Ｈ”のときは出力信号ＶＣは入力信号
Ｖムがそのまま出力される。したがって、＄１図の回路
は入力信号Ｖム、ＶＢとも’Ｈ”のときに限り、出力信
号ｖｃはＩＩＨ″となり、その他の場合は出力信号ＶＣ
はＬ゛となる。以上より、′Ｗｃ１図の回路は論理積動
作を行う。
て、入力信号ＶＢがｌ Ｉ、＋＋のときにはトランスミ
ッションゲート（２）はＯＦ’Ｆ状態、Ｎチャネルトラ
ンジスタ（３）はＯＮ状態となり、出力信号ｖｃは“Ｌ
゛′となる。入力信号ｖＢが°”Ｈ″のときにはトラン
スミッションゲート（２）はＯＮ状態、Ｎチャネルトラ
ンジスタ（３）はＯＦＦ状態となり出力信号ＶＣは入力
信号Ｖ＾に依存する。つまり、入力信号Ｖ、が＋＋ ７
，１１のときは出力信号Ｖｃは必ず“１Ｌ″となり、入
力信号ＶＢが°’Ｈ”のときは出力信号ＶＣは入力信号
Ｖムがそのまま出力される。したがって、＄１図の回路
は入力信号Ｖム、ＶＢとも’Ｈ”のときに限り、出力信
号ｖｃはＩＩＨ″となり、その他の場合は出力信号ＶＣ
はＬ゛となる。以上より、′Ｗｃ１図の回路は論理積動
作を行う。
なお、上記一実施例ではＮＡＮＤゲート回路（１０）と
インバータ回路（川のシリーズ接続したものを置き換え
る場合について述べたが、ＮＯＲゲート回路とインバー
タ回路のシリーズ接続したものとを置き換える場合であ
ってもよい。この場合、第３図に示す如く、実施例の場
合より第１のトランジスタ（３）をＰチャネル形に電源
を正の電位源（＋２１に変えトランスミッションゲート
回路（２）を構成するｐ＋ ｎチャネル形トランジスタ
（２ａ）、（２ｂ）のゲートの接続する相手を交換する
。
インバータ回路（川のシリーズ接続したものを置き換え
る場合について述べたが、ＮＯＲゲート回路とインバー
タ回路のシリーズ接続したものとを置き換える場合であ
ってもよい。この場合、第３図に示す如く、実施例の場
合より第１のトランジスタ（３）をＰチャネル形に電源
を正の電位源（＋２１に変えトランスミッションゲート
回路（２）を構成するｐ＋ ｎチャネル形トランジスタ
（２ａ）、（２ｂ）のゲートの接続する相手を交換する
。
以上のように、この発明によれば、インバータ回路、ト
ランスミッションゲート、トランジスタ６１個で構成し
たので、使用トランジスタ数が少なく、集積回路チップ
上の占有面積が小さくて済む効果がある。
ランスミッションゲート、トランジスタ６１個で構成し
たので、使用トランジスタ数が少なく、集積回路チップ
上の占有面積が小さくて済む効果がある。
第１図はこの発明の一実施例を示す回路図、第２図は従
来の論理ゲート回路を示す回路図、第３図はこの発明の
他の実施例を示す回路図である。 図において、 （Ａ） 、 （Ｂ）はそれぞれ第１．第
２の入力端子、（Ｃ）は出力端子、（１）はインバータ
回路、（２）はトランスミッションゲート、（３）は第
１のトランジスタである。 なお、各図中の同一符号は同一または相当部分を示す。 何人 大岩増雄 第′１図 Ａ：”Ａ’ｌｎ入力ｊ当壬 Ｂニオ２のへｎ端子 Ｃ：出力１ｍ手 １ ：インハ″−７１１ｆ＆ ｚ ： トランスミッショング°ゝト回疼３ ：す１ｑ
ｌ−ランジスク ／３ ；遣ジ木 Ｗｋ２図 ｒｌＯｆ１１ 第３図
来の論理ゲート回路を示す回路図、第３図はこの発明の
他の実施例を示す回路図である。 図において、 （Ａ） 、 （Ｂ）はそれぞれ第１．第
２の入力端子、（Ｃ）は出力端子、（１）はインバータ
回路、（２）はトランスミッションゲート、（３）は第
１のトランジスタである。 なお、各図中の同一符号は同一または相当部分を示す。 何人 大岩増雄 第′１図 Ａ：”Ａ’ｌｎ入力ｊ当壬 Ｂニオ２のへｎ端子 Ｃ：出力１ｍ手 １ ：インハ″−７１１ｆ＆ ｚ ： トランスミッショング°ゝト回疼３ ：す１ｑ
ｌ−ランジスク ／３ ；遣ジ木 Ｗｋ２図 ｒｌＯｆ１１ 第３図
Claims (1)
- （１）高低２レベルの論理信号をいずれも与えられる第
１、第２の入力端子と、 ＣＭＯＳインバータ回路を介してゲートに前記第２の入
力端子が接続され、出力端子と電源とを接続する前記電
源電位が前記低レベル内にある場合、ｎチャネル形であ
り、前記高レベル内にある場合、ｐチャネル形である第
１のトランジスタと、前記第１の入力端子と前記出力端
子との間を接続し、前記第１のトランジスタと同一チャ
ネル形内部トランジスタのゲートに直接、逆のチャネル
形内部トランジスタのゲートに前記インバータ回路を介
していずれも前記第２の入力端子が接続されるＣＭＯＳ
トランスミッションゲート回路とを備えた論理ゲート回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61207345A JPS6362412A (ja) | 1986-09-02 | 1986-09-02 | 論理ゲ−ト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61207345A JPS6362412A (ja) | 1986-09-02 | 1986-09-02 | 論理ゲ−ト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6362412A true JPS6362412A (ja) | 1988-03-18 |
Family
ID=16538197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61207345A Pending JPS6362412A (ja) | 1986-09-02 | 1986-09-02 | 論理ゲ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6362412A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0229991A (ja) * | 1988-07-18 | 1990-01-31 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPH06311022A (ja) * | 1993-04-23 | 1994-11-04 | Nec Corp | 半導体論理回路装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57109427A (en) * | 1980-12-26 | 1982-07-07 | Toshiba Corp | Semiconductor integrated circuit device |
-
1986
- 1986-09-02 JP JP61207345A patent/JPS6362412A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57109427A (en) * | 1980-12-26 | 1982-07-07 | Toshiba Corp | Semiconductor integrated circuit device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0229991A (ja) * | 1988-07-18 | 1990-01-31 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPH06311022A (ja) * | 1993-04-23 | 1994-11-04 | Nec Corp | 半導体論理回路装置 |
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