JPH02280521A - アナログ・スイッチ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアナログ・スイッチ回路に関する。

〔従来の技術〕

最近の亀積回路の高集積化に伴い、ＩＣチップ小形化が
ますます重要となっている。

第２図は従来のアナログ・スイッチ回路の一例の回路図
である。

ＣＭＯ８のアナログ・スイッチ回路１．は、補助スイッ
チとして二個の０ＭＯ５のトランスファゲート５．６を
用い、ｐチャネルＭＯＳトランジスタＱ　ｏｓ＊　Ｑｔ
ｈａとｎチャネルトランジスタＱ　ｆｉ　３　ｒＱ１１
４のそれぞれを組合せた相補的なオン抵抗特性により、
単チャネルのトランジスタに比べすべての電圧値で均一
なチャネル抵抗が得られ、またこれらトランスファゲー
ト５．６と接地トランジスタＱ、５の補助スイッチ動作
で、主スィッチである主トランスファゲート２．のトラ
ンジスタＱ　ｔｔｏのバックゲートＢｅの電位ｖｓを制
御することにより、入出力端子ＴＩ。及び出入力端子１
０１間に低抵抗で双方向入力可能な伝送特性を有してい
る。

制御信号Ｓｃの″Ｈ’レベル又は“Ｌルベルによりバッ
ファＢ及びインバータＩを介して主トランスファゲート
２．及びバックゲート電圧ｖ５を制御するトランスファ
ゲート５．６の伝達特性が制御されている。

ＩＣチップを低オン抵抗を保つ範囲内で小型化するため
に、主及び補助のトランスファゲート２、．５．６及び
接地トランジスタＱｎ５のゲートチャネル幅の比を第１
表に示す。

ここで、主スィッチである主トランスファゲート２．の
ｎチャネルＭＯＳ）ランジスタＱ　ａａは、チャネル幅
をｐチャネルＭＯＳトランジスタＱ１のチャネル幅の半
分にしても、同一のオン抵抗が得られる。

他は小信号用のトランスファゲート５．６なのでチャネ
ル幅は小さくても良い。

以下余白 第１表 〔発明が解決しようとする課題〕 上述した従来のアナログ・スイッチ回路は、主スィッチ
のＭＯＳ）ランジスタのバックゲート制御のための補助
スイッチの２個と接地トランジスタ１個とを付加するた
め、ＩＣのチップが大きくなるという欠点があった。

また、二つのトランスファゲート５．６の直列の寄生容
量が主トランスファゲート２．に並列に存在するので、
入出力信号ＶＩ　　Ｖ、のクロストークを生ずるという
問題もあった。

本発明の目的は、クロストークの小さい、小型のＣＭＯ
Ｓのアナログ・スイッチ回路を提供することにある。

〔課題を解決するための手段〕

本発明のアナログ・スイッチ回路は、二つの入出力端子
間にｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳ
トランジスタとの逆並列回路を設けた主トランスファゲ
ートと、前記ｎチャネルＭＯＳトランジスタのバックゲ
ートに前記二つの入出力端子のいずれかの電位或るいは
接地電位を供給する。スイッチ部とを有するアナログ・
スイッチ回路において、前記ｎチャネルＭＯＳ）ランジ
スタは分離された二つのＰウェルに前記ｐチャネルＭＯ
５）ランジスタのチャネル幅の１／４のチャネル幅を有
して形成されかつ並列接続され、前記スイッチ部は中点
出力を供給するＣＭＯＳスイッチで構成されている。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例の回路図である。

主トランスファゲート２は、第２図の従来の主トラジス
ファゲート２．のｎチャネルＭＯＳ）ランジスタＱ１゜
を、ｎ型シリコン基板の二つのＰウェルにそれぞれ形成
され、かつドレインとソースがそれぞれ共通接続された
二つのｎチャネルＭＯＳ）ランジスタＱ　ｔｓ　を及び
Ｑ＠２に置換している。

ＣＭＯＳスイッチ３．４は、第２図の従来のトランスフ
ァゲート５，６と同じチャネル幅のＭＯＳ）ランジスタ
Ｑ　＠ＩＳ＋　Ｑｍｓ及びＱ　ｐ４＋　Ｑａａで・回路
構成され、それぞれの中間節点Ｎ　Ｓ　＊　Ｎ　４の出
力する節点電圧Ｖ　Ｓ　＋　Ｖ　４をそれぞれバックゲ
−）Ｂｏｂ、　Ｂ６２に供給している。

第２図の接地トランジスタＱＩＩ５は、パックゲートＢ
Ｇｌ　ｒ　Ｂ　Ｇ３の接地動作をＣＭＯＳスイッチ３゜
４が行うので、ここでは不要である。

従って、第１表に示したチャネル幅比により、約１０％
の総チャネル幅の縮小となる。

また、入出力端子Ｔ　ｌ　６　ｒ　Ｔ　Ｏ１間に介した
補助のトランスファゲート５，６が無くなるので、寄生
容量によるクロストークが小さくなる。

ここで、シリコン基板をｎ型としたが、ｐ型にしても同
様である。

また、ｎチャネルＭＯＳトランジスタＱ　ａ　３　＋Ｑ
１１４のチャネル幅はトランジスタＱ　ｐ３　＋　Ｑ　
ｐ４のチャネル幅より半分近くに小さくしてもよい。

〔発明の効果〕

以上説明したように本発明は、主トランスファゲートの
バックゲート側トランジスタを、ウェル分離させた２つ
のＭｏ５）ランジスタ楕成とし、それぞれのバックゲー
ト電位をドレイン側とソース側にＣＭＯＳスイッチを介
して接続させることにより、従来と同等の伝達特性でか
つ小形化ができる。

また、さらにクロストークの特性を改善する効果もある
。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図は従来のア
ナログ・スイッチ回路の一例の回路図である。 １・・・アナログ・スイッチ回路、２・・・主トランス
ファゲート、３，４・・・ＣＭＯＳスイッチ、Ｂ　Ｇ　
１　＋ＢＧ２・・・バックゲート、Ｎｓ、Ｎ４・・・中
間節点、ＱＩＩｌ〜Ｑａ４・・・第１〜第４のｎチャネ
ルＭｏＳトランジスタ、Ｑｐｔ〜Ｑ１１４・・・第１〜
第４のｐチャネルＭＯＳトランジスタ、Ｔ１゜・・・入
出力端子、ＴＯＩ・・・出入力端子、ＶＤＤ・・・ドレ
イン電源電圧、ＶＳ＋ｖ４・・・節点電圧、Ｖｌ・・・
入力電圧、ｖｏ・・・出力電圧。 代理人　弁理士　　内　原　　晋 憲　１　図 Ｍ２１！１

Claims (1)

【特許請求の範囲】
1. 二つの入出力端子間にｐチャネルＭＯＳトランジスタと
   ｎチャネルＭＯＳトランジスタとの逆並列回路を設けた
   主トランスファゲートと、前記ｎチャネルＭＯＳトラン
   ジスタのバックゲートに前記二つの入出力端子のいずれ
   かの電位或るいは接地電位を供給するスイッチ部とを有
   するアナログ・スイッチ回路において、前記ｎチャネル
   ＭＯＳトランジスタは分離された二つのＰウェルに前記
   ｐチャネルＭＯＳトランジスタのチャネル幅の１／４の
   チャネル幅を有して形成されかつ並列接続され、前記ス
   イッチ部は中点出力を供給するＣＭＯＳスイッチである
   ことを特徴とするアナログ・スイッチ回路。