JPH08288814A - スイッチング回路 - Google Patents
スイッチング回路Info
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- JPH08288814A JPH08288814A JP8074651A JP7465196A JPH08288814A JP H08288814 A JPH08288814 A JP H08288814A JP 8074651 A JP8074651 A JP 8074651A JP 7465196 A JP7465196 A JP 7465196A JP H08288814 A JPH08288814 A JP H08288814A
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- transistors
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
- H03K17/6874—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor in a symmetrical configuration
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0018—Special modifications or use of the back gate voltage of a FET
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- Electronic Switches (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 基板効果の影響を受けない新規構成のスイッ
チング回路を提供する。 【解決手段】 基板効果のないＭＯＳトランジスタスイ
ッチング回路は、ソース及びドレイン端子を以って２つ
の接続端子Ｓ，Ｄ間に挿入された第１トランジスタＭ１
と、この第１トランジスタＭ１及び接地点ＧＮＤ間にソ
ース及びドレイン端子を以って互いに直列に挿入された
第２トランジスタＭ２及び第３トランジスタＭ３とを有
する。第２トランジスタＭ２のゲート端子は第１トラン
ジスタＭ１のゲート端子に接続され、これらゲートには
第３トランジスタＭ３のゲート端子に供給される指令信
号とは逆相の指令信号がスイッチング時に供給される。
第１及び第２トランジスタの基板は第２及び第３トラン
ジスタ間の接続ノードに接続され、第３トランジスタの
基板は接地される。
チング回路を提供する。 【解決手段】 基板効果のないＭＯＳトランジスタスイ
ッチング回路は、ソース及びドレイン端子を以って２つ
の接続端子Ｓ，Ｄ間に挿入された第１トランジスタＭ１
と、この第１トランジスタＭ１及び接地点ＧＮＤ間にソ
ース及びドレイン端子を以って互いに直列に挿入された
第２トランジスタＭ２及び第３トランジスタＭ３とを有
する。第２トランジスタＭ２のゲート端子は第１トラン
ジスタＭ１のゲート端子に接続され、これらゲートには
第３トランジスタＭ３のゲート端子に供給される指令信
号とは逆相の指令信号がスイッチング時に供給される。
第１及び第２トランジスタの基板は第２及び第３トラン
ジスタ間の接続ノードに接続され、第３トランジスタの
基板は接地される。
Description
【０００１】
【発明の属する技術分野】本発明は、集積化されたスイ
ッチング回路に関し、特に、ＣＭＯＳ技術で集積化し
た、低電圧電源回路用電子スイッチに用いるスイッチン
グ回路に関するものである。
ッチング回路に関し、特に、ＣＭＯＳ技術で集積化し
た、低電圧電源回路用電子スイッチに用いるスイッチン
グ回路に関するものである。
【０００２】
【従来の技術】スイッチング回路は、種々の集積回路分
野、例えば、高周波ひずみを低減させたフィルタ用のス
イッチ付キャパシタを有する回路に不可避である。回路
中の電子スイッチは、位相が重ならない個別のタイミン
グ信号により駆動されるＭＯＳトランジスタを以って構
成される。
野、例えば、高周波ひずみを低減させたフィルタ用のス
イッチ付キャパシタを有する回路に不可避である。回路
中の電子スイッチは、位相が重ならない個別のタイミン
グ信号により駆動されるＭＯＳトランジスタを以って構
成される。
【０００３】従来一般に用いられている簡単な種類の電
子スイッチは、ソース及びドレイン端子を以って互いに
並列に接続された２つの相補のＣＭＯＳトランジスタよ
り成るいわゆる“パストランジスタ”である。これらト
ランジスタはスイッチング時に逆相の信号によって駆動
される。この電子スイッチは、少なくとも５Ｖ程度の充
分に高い電源電圧を有する集積回路では何の欠点も呈し
ない。しかし、電源電圧が多くの集積回路の場合にそう
であるように低い値、代表的に約３Ｖの値を有する際に
は、文献で“基板効果”として知られているものを考慮
する必要がある。
子スイッチは、ソース及びドレイン端子を以って互いに
並列に接続された２つの相補のＣＭＯＳトランジスタよ
り成るいわゆる“パストランジスタ”である。これらト
ランジスタはスイッチング時に逆相の信号によって駆動
される。この電子スイッチは、少なくとも５Ｖ程度の充
分に高い電源電圧を有する集積回路では何の欠点も呈し
ない。しかし、電源電圧が多くの集積回路の場合にそう
であるように低い値、代表的に約３Ｖの値を有する際に
は、文献で“基板効果”として知られているものを考慮
する必要がある。
【０００４】互いに相補を成す２つのトランジスタのい
かなるＣＭＯＳ処理においても、一方のトランジスタは
“ウェル”又はポケットと称されるそれ自体の基板中に
形成される。例えば、Ｎウェル型として規定されるＣＭ
ＯＳ処理では、ｐチャネルトランジスタが“Ｎウェル”
と称される独立の基板中に形成され、Ｐウェル型の場合
これとは逆である。
かなるＣＭＯＳ処理においても、一方のトランジスタは
“ウェル”又はポケットと称されるそれ自体の基板中に
形成される。例えば、Ｎウェル型として規定されるＣＭ
ＯＳ処理では、ｐチャネルトランジスタが“Ｎウェル”
と称される独立の基板中に形成され、Ｐウェル型の場合
これとは逆である。
【０００５】周知のように、ＣＭＯＳ集積回路のトラン
ジスタが導通する実際のしきい値電圧は基板効果に依存
する。このことは、トランジスタの実際のしきい値電圧
ＶＴＨは、トランジスタのソース及び基板間の電圧ＶＳ
Ｂが零でない、すなわちトランジスタ基板がそのソース
領域と短絡されない場合に絶対値で増大するということ
を意味する。従って、電圧ＶＳＢが増大するにつれてし
きい値電圧ＶＴＨが増大する。
ジスタが導通する実際のしきい値電圧は基板効果に依存
する。このことは、トランジスタの実際のしきい値電圧
ＶＴＨは、トランジスタのソース及び基板間の電圧ＶＳ
Ｂが零でない、すなわちトランジスタ基板がそのソース
領域と短絡されない場合に絶対値で増大するということ
を意味する。従って、電圧ＶＳＢが増大するにつれてし
きい値電圧ＶＴＨが増大する。
【０００６】一般に、“パストランジスタ”の動作を正
しくするために、ｎチャネルトランジスタの基板は集積
回路中に存在する最低電位に保たれ、ｐチャネルトラン
ジスタの基板は最高電位に保たれる。
しくするために、ｎチャネルトランジスタの基板は集積
回路中に存在する最低電位に保たれ、ｐチャネルトラン
ジスタの基板は最高電位に保たれる。
【０００７】スイッチの両端におけるある電圧に対し、
電源電圧があまりにも低い場合には、２つのトランジス
タのうち少なくとも一方のトランジスタを導通状態に切
換えて“パストランジスタ”を形成するのが基板効果の
為に不可能となる。従って、スイッチの正しい動作が阻
害される。
電源電圧があまりにも低い場合には、２つのトランジス
タのうち少なくとも一方のトランジスタを導通状態に切
換えて“パストランジスタ”を形成するのが基板効果の
為に不可能となる。従って、スイッチの正しい動作が阻
害される。
【０００８】スイスのローザンヌにあるLaboratoire d'
electronique general, EPFLに所属するF. Krummenache
r, H. Pinier及びA. Guillaume氏著の論文“Higher Sam
pling Rates in SC Circuits by On-Chip Chip Clock-V
oltage Multiplcation”で説明されているように、上述
した問題に対する解決策は、逆相の昇圧信号、すなわち
電源電圧の振幅よりも（通常２倍）大きい最大電圧振幅
を有する信号でスイッチトランジスタを駆動することで
ある。この解決策によれば、電源電圧値が低い場合でも
スイッチを正しく動作させることができる。しかし、こ
の解決策の場合、昇圧駆動信号を発生させる複雑な回路
を必要とする欠点がある。
electronique general, EPFLに所属するF. Krummenache
r, H. Pinier及びA. Guillaume氏著の論文“Higher Sam
pling Rates in SC Circuits by On-Chip Chip Clock-V
oltage Multiplcation”で説明されているように、上述
した問題に対する解決策は、逆相の昇圧信号、すなわち
電源電圧の振幅よりも（通常２倍）大きい最大電圧振幅
を有する信号でスイッチトランジスタを駆動することで
ある。この解決策によれば、電源電圧値が低い場合でも
スイッチを正しく動作させることができる。しかし、こ
の解決策の場合、昇圧駆動信号を発生させる複雑な回路
を必要とする欠点がある。
【０００９】他の解決策は、いわゆる“ナチュラル”Ｍ
ＯＳトランジスタを用いることである。既知のように、
これらトランジスタの駆動しきい値は通常のＭＯＳトラ
ンジスタの駆動しきい値よりも著しく低い。しかし、ナ
チュラルＭＯＳトランジスタを使用すると、通常の集積
処理に比べてマスキング及び不純物拡散の追加の処理を
必要とし、その結果製造費が増大する。
ＯＳトランジスタを用いることである。既知のように、
これらトランジスタの駆動しきい値は通常のＭＯＳトラ
ンジスタの駆動しきい値よりも著しく低い。しかし、ナ
チュラルＭＯＳトランジスタを使用すると、通常の集積
処理に比べてマスキング及び不純物拡散の追加の処理を
必要とし、その結果製造費が増大する。
【００１０】１９９４年７月２９日出願の欧州特許出願
第９４８３０３８７．０号明細書に、互いに相補のトラ
ンジスタを有し基板効果のないＭＯＳトランジスタを用
いた電子スイッチが記載されている。
第９４８３０３８７．０号明細書に、互いに相補のトラ
ンジスタを有し基板効果のないＭＯＳトランジスタを用
いた電子スイッチが記載されている。
【００１１】
【発明が解決しようとする課題】本発明が解決する技術
的問題は、回路構成を簡単にして製造費を高めることな
く、基板効果による欠点をも回避し、ＭＯＳトランジス
タを相補にしてもしなくても良い電子スイッチを提供す
ることにある。
的問題は、回路構成を簡単にして製造費を高めることな
く、基板効果による欠点をも回避し、ＭＯＳトランジス
タを相補にしてもしなくても良い電子スイッチを提供す
ることにある。
【００１２】従って、本発明の目的はＭＯＳトランジス
タを用いた改善した電子スイッチを提供せんとするにあ
る。
タを用いた改善した電子スイッチを提供せんとするにあ
る。
【００１３】
【課題を解決するための手段】本発明の一例では、スイ
ッチング回路に第１及び第２接続端子を設ける。又、こ
のスイッチング回路には、第１端子、第２端子及び指令
信号端子と、基板とを有する第１トランジスタを設け
る。第１トランジスタの第１及び第２端子はスイッチン
グ回路の第１及び第２接続端子に接続し、スイッチング
回路には、第１端子、第２端子及び指令信号端子と、基
板とを有する第２トランジスタをも設け、第１及び第２
トランジスタの第１端子を互いに接続し、第１及び第２
トランジスタの指令信号端子を互いに接続し、第１及び
第２トランジスタの基板を互いに接続する。スイッチン
グ回路には又、第２トランジスタと直列に接続された第
３トランジスタをも設け、この第３トランジスタには第
１端子、第２端子及び指令信号端子と、基板とを設け、
第３トランジスタの第１端子は第２トランジスタの第２
端子に接続し、第３トランジスタの第２端子及び基板は
基準電位点に接続する。
ッチング回路に第１及び第２接続端子を設ける。又、こ
のスイッチング回路には、第１端子、第２端子及び指令
信号端子と、基板とを有する第１トランジスタを設け
る。第１トランジスタの第１及び第２端子はスイッチン
グ回路の第１及び第２接続端子に接続し、スイッチング
回路には、第１端子、第２端子及び指令信号端子と、基
板とを有する第２トランジスタをも設け、第１及び第２
トランジスタの第１端子を互いに接続し、第１及び第２
トランジスタの指令信号端子を互いに接続し、第１及び
第２トランジスタの基板を互いに接続する。スイッチン
グ回路には又、第２トランジスタと直列に接続された第
３トランジスタをも設け、この第３トランジスタには第
１端子、第２端子及び指令信号端子と、基板とを設け、
第３トランジスタの第１端子は第２トランジスタの第２
端子に接続し、第３トランジスタの第２端子及び基板は
基準電位点に接続する。
【００１４】本発明の他の例では、第１及び第２スイッ
チング回路を設けた電子スイッチを提供する。第１及び
第２スイッチの各々には第１及び第２接続端子を設け
る。第１スイッチング回路には、第１端子、第２端子及
び指令信号端子と、基板とを有する第１トランジスタを
設け、第１トランジスタの第１及び第２端子は第１スイ
ッチング回路の第１及び第２接続端子に接続し、第１ス
イッチング回路には、第１端子、第２端子及び指令信号
端子と基板とを有する第２トランジスタをも設け、第１
及び第２トランジスタの第１端子を互いに接続し、第１
及び第２トランジスタの指令信号端子を互いに接続し、
第１及び第２トランジスタの基板を互いに接続し、第１
スイッチング回路には、第２トランジスタと直列に接続
された第３トランジスタであって、第１端子、第２端子
及び指令信号端子と、基板とを有する当該第３トランジ
スタを設け、第３トランジスタの第１端子は第２トラン
ジスタの第２端子に接続し、第３トランジスタの第２端
子及び基板は基準電位点に接続する。第２スイッチング
回路の第１及び第２接続端子は第１スイッチング回路の
第２及び第１接続端子にそれぞれ接続する。
チング回路を設けた電子スイッチを提供する。第１及び
第２スイッチの各々には第１及び第２接続端子を設け
る。第１スイッチング回路には、第１端子、第２端子及
び指令信号端子と、基板とを有する第１トランジスタを
設け、第１トランジスタの第１及び第２端子は第１スイ
ッチング回路の第１及び第２接続端子に接続し、第１ス
イッチング回路には、第１端子、第２端子及び指令信号
端子と基板とを有する第２トランジスタをも設け、第１
及び第２トランジスタの第１端子を互いに接続し、第１
及び第２トランジスタの指令信号端子を互いに接続し、
第１及び第２トランジスタの基板を互いに接続し、第１
スイッチング回路には、第２トランジスタと直列に接続
された第３トランジスタであって、第１端子、第２端子
及び指令信号端子と、基板とを有する当該第３トランジ
スタを設け、第３トランジスタの第１端子は第２トラン
ジスタの第２端子に接続し、第３トランジスタの第２端
子及び基板は基準電位点に接続する。第２スイッチング
回路の第１及び第２接続端子は第１スイッチング回路の
第２及び第１接続端子にそれぞれ接続する。
【００１５】第２スイッチング回路には、第１端子、第
２端子及び指令信号端子と、基板とを有する第１トラン
ジスタを設け、第１トランジスタの第１及び第２端子は
第２スイッチング回路の第１及び第２接続端子に接続
し、第２スイッチング回路には、第１端子、第２端子及
び指令信号端子と基板とを有する第２トランジスタをも
設け、第１及び第２トランジスタの第１端子を互いに接
続し、第１及び第２トランジスタの指令信号端子を互い
に接続し、第１及び第２トランジスタの基板を互いに接
続し、第２スイッチング回路には、第２トランジスタと
直列に接続された第３トランジスタであって、第１端
子、第２端子及び指令信号端子と、基板とを有する当該
第３トランジスタを設け、第３トランジスタの第１端子
は第２トランジスタの第２端子に接続し、第３トランジ
スタの第２端子及び基板は基準電位点に接続し、第１ス
イッチング回路の第１及び第２トランジスタの指令信号
端子は第２スイッチング回路の第１及び第２トランジス
タの指令信号端子に接続する。
２端子及び指令信号端子と、基板とを有する第１トラン
ジスタを設け、第１トランジスタの第１及び第２端子は
第２スイッチング回路の第１及び第２接続端子に接続
し、第２スイッチング回路には、第１端子、第２端子及
び指令信号端子と基板とを有する第２トランジスタをも
設け、第１及び第２トランジスタの第１端子を互いに接
続し、第１及び第２トランジスタの指令信号端子を互い
に接続し、第１及び第２トランジスタの基板を互いに接
続し、第２スイッチング回路には、第２トランジスタと
直列に接続された第３トランジスタであって、第１端
子、第２端子及び指令信号端子と、基板とを有する当該
第３トランジスタを設け、第３トランジスタの第１端子
は第２トランジスタの第２端子に接続し、第３トランジ
スタの第２端子及び基板は基準電位点に接続し、第１ス
イッチング回路の第１及び第２トランジスタの指令信号
端子は第２スイッチング回路の第１及び第２トランジス
タの指令信号端子に接続する。
【００１６】本発明の更に他の例では、第１及び第２接
続端子を有するスイッチング回路を設ける。このスイッ
チング回路には、第１端子、第２端子及び指令信号端子
と、基板とを有する第１トランジスタを設ける。第１ト
ランジスタの第１及び第２端子はスイッチング回路の第
１及び第２接続端子に接続し、スイッチング回路には更
に、第１トランジスタがオフの際に基板を基準電位点に
結合し、第１トランジスタがオンの際に基板を第１端子
に結合することにより第１トランジスタのしきい値電圧
を制限する手段を設ける。
続端子を有するスイッチング回路を設ける。このスイッ
チング回路には、第１端子、第２端子及び指令信号端子
と、基板とを有する第１トランジスタを設ける。第１ト
ランジスタの第１及び第２端子はスイッチング回路の第
１及び第２接続端子に接続し、スイッチング回路には更
に、第１トランジスタがオフの際に基板を基準電位点に
結合し、第１トランジスタがオンの際に基板を第１端子
に結合することにより第１トランジスタのしきい値電圧
を制限する手段を設ける。
【００１７】本発明の更に他の例では、スイッチングト
ランジスタのしきい値電圧を制限する方法を提供する。
この方法には、スイッチングトランジスタがスイッチ・
オフされた際にスイッチングトランジスタの基板を基準
電位点に結合し、スイッチングトランジスタがスイッチ
・オンされた際にスイッチングトランジスタの基板をス
イッチングトランジスタの端子に結合する工程を含め
る。
ランジスタのしきい値電圧を制限する方法を提供する。
この方法には、スイッチングトランジスタがスイッチ・
オフされた際にスイッチングトランジスタの基板を基準
電位点に結合し、スイッチングトランジスタがスイッチ
・オンされた際にスイッチングトランジスタの基板をス
イッチングトランジスタの端子に結合する工程を含め
る。
【００１８】
【発明の実施の形態】図１は本発明によるスイッチング
回路を示し、このスイッチング回路によれば、低電源電
圧を有する集積回路に対する基板効果のないＭＯＳトラ
ンジスタを有する電子スイッチを実現する。
回路を示し、このスイッチング回路によれば、低電源電
圧を有する集積回路に対する基板効果のないＭＯＳトラ
ンジスタを有する電子スイッチを実現する。
【００１９】図１ではｎチャネルトランジスタを用いて
おり、図２はｐチャネルトランジスタを用いた同様な回
路である。
おり、図２はｐチャネルトランジスタを用いた同様な回
路である。
【００２０】第１トランジスタＭ１はそのソース及びド
レイン端子を以って２つの接続端子Ｓ及びＤ間に挿入さ
れている。第１トランジスタＭ１のゲート端子には、ス
イッチング指令信号Ｃが供給される。
レイン端子を以って２つの接続端子Ｓ及びＤ間に挿入さ
れている。第１トランジスタＭ１のゲート端子には、ス
イッチング指令信号Ｃが供給される。
【００２１】図１のスイッチング回路は第２及び第３ト
ランジスタＭ２及びＭ３をも有し、これらトランジスタ
はこれらのソース及びドレイン端子を以って第１トラン
ジスタＭ１のソース端子と基準端子との間に直列に挿入
されている。この基準端子は、図１の回路の場合、電子
スイッチが挿入されている装置の接地端子ＧＮＤであ
り、図２の回路の場合装置の電源の極ＶＤＤである。
ランジスタＭ２及びＭ３をも有し、これらトランジスタ
はこれらのソース及びドレイン端子を以って第１トラン
ジスタＭ１のソース端子と基準端子との間に直列に挿入
されている。この基準端子は、図１の回路の場合、電子
スイッチが挿入されている装置の接地端子ＧＮＤであ
り、図２の回路の場合装置の電源の極ＶＤＤである。
【００２２】トランジスタＭ２のゲート端子はトランジ
スタＭ１のゲート端子に接続され、トランジスタＭ３の
ゲート端子には指令信号ＣＮが指令信号Ｃと逆相で供給
される。トランジスタＭ１及びＭ２の基板、すなわちバ
ルクは双方共、トランジスタＭ２及びＭ３のドレイン端
子に接続された回路ノードＮに接続されている。トラン
ジスタＭ３の基板は接地端子ＧＮＤに接続されている。
スタＭ１のゲート端子に接続され、トランジスタＭ３の
ゲート端子には指令信号ＣＮが指令信号Ｃと逆相で供給
される。トランジスタＭ１及びＭ２の基板、すなわちバ
ルクは双方共、トランジスタＭ２及びＭ３のドレイン端
子に接続された回路ノードＮに接続されている。トラン
ジスタＭ３の基板は接地端子ＧＮＤに接続されている。
【００２３】図２では、トランジスタＭ１′及びＭ２′
の基板の双方が、この場合トランジスタＭ２′のソース
端子とトランジスタＭ３′のドレイン端子との間の接続
ノードである回路ノードＮ′に接続されている。トラン
ジスタＭ３′の基板は電源の極ＶＤＤに接続されてい
る。
の基板の双方が、この場合トランジスタＭ２′のソース
端子とトランジスタＭ３′のドレイン端子との間の接続
ノードである回路ノードＮ′に接続されている。トラン
ジスタＭ３′の基板は電源の極ＶＤＤに接続されてい
る。
【００２４】動作条件がＭＯＳトランジスタのソース端
子とドレイン端子とを区別する。図１の回路線図を考慮
するに、トランジスタＭ１が事実上のスイッチング素子
であり、トランジスタＭ２及びＭ３が、トランジスタＭ
１のバルクを接地端子ＧＮＤ又はトランジスタＭ１のソ
ースに交互に接続するための補助素子である。信号Ｃ及
びＣＮはトランジスタＭ１及びＭ３のゲート端子に供給
される電圧であり、これら信号は互いに逆の論理指令で
ある。トランジスタＭ１はそのゲート端子が低電圧の際
に導通せず、トランジスタも同様であり、従ってトラン
ジスタＭ１及びＭ２は“開放”している。Ｃが低で、Ｃ
Ｎが高であるこの場合には、トランジスタＭ３のゲート
電圧は高でこのトランジスタＭ３は導通し、トランジス
タＭ１のバルクを接地する。従って、バルクと大地との
間の電位差は極めて小さくなる。
子とドレイン端子とを区別する。図１の回路線図を考慮
するに、トランジスタＭ１が事実上のスイッチング素子
であり、トランジスタＭ２及びＭ３が、トランジスタＭ
１のバルクを接地端子ＧＮＤ又はトランジスタＭ１のソ
ースに交互に接続するための補助素子である。信号Ｃ及
びＣＮはトランジスタＭ１及びＭ３のゲート端子に供給
される電圧であり、これら信号は互いに逆の論理指令で
ある。トランジスタＭ１はそのゲート端子が低電圧の際
に導通せず、トランジスタも同様であり、従ってトラン
ジスタＭ１及びＭ２は“開放”している。Ｃが低で、Ｃ
Ｎが高であるこの場合には、トランジスタＭ３のゲート
電圧は高でこのトランジスタＭ３は導通し、トランジス
タＭ１のバルクを接地する。従って、バルクと大地との
間の電位差は極めて小さくなる。
【００２５】トランジスタＭ１のゲート電圧が高である
と、このトランジスタＭ１が導通し、トランジスタＭ２
も導通する。この場合、トランジスタＭ１のバルクはそ
れ自体のソースに接続され、従って、バルクとソースと
の間の電位差は極めて小さくなる。
と、このトランジスタＭ１が導通し、トランジスタＭ２
も導通する。この場合、トランジスタＭ１のバルクはそ
れ自体のソースに接続され、従って、バルクとソースと
の間の電位差は極めて小さくなる。
【００２６】基板効果はほぼ完全に排除される。その理
由は、トランジスタＭ３のゲート電圧が低く、このトラ
ンジスタＭ３が開放し、トランジスタＭ３のバルクと大
地ＧＮＤとの間のいかなる接続をも達成しない為であ
る。
由は、トランジスタＭ３のゲート電圧が低く、このトラ
ンジスタＭ３が開放し、トランジスタＭ３のバルクと大
地ＧＮＤとの間のいかなる接続をも達成しない為であ
る。
【００２７】図２に示すスイッチング回路の動作は図１
に類似である。多くの場合、特に差動回路構造の場合、
集積化によって占める面積が大きくなっても回路を対称
構造にするのが望ましい。図３及び４は、図１又は２に
示す種類の一対のスイッチング回路を２つの接地端子Ｓ
Ｄ及びＤＳ間に対称的に挿入することによりｎチャネル
又はｐチャネルＭＯＳトランジスタを有する電子スイッ
チをいかに実現するかを示している。
に類似である。多くの場合、特に差動回路構造の場合、
集積化によって占める面積が大きくなっても回路を対称
構造にするのが望ましい。図３及び４は、図１又は２に
示す種類の一対のスイッチング回路を２つの接地端子Ｓ
Ｄ及びＤＳ間に対称的に挿入することによりｎチャネル
又はｐチャネルＭＯＳトランジスタを有する電子スイッ
チをいかに実現するかを示している。
【００２８】これらのいずれの場合でも、トランジスタ
Ｍ１１及びＭ２１やしきい値トランジスタＭ１１′及び
Ｍ２１′が指令信号ＣやＣ′により駆動される。これと
同様に、しかしＣやＣ′と逆相の信号ＣＮやＣＮ′によ
り、トランジスタＭ１３及びＭ２３やトランジスタＭ１
３′及びＭ２３′が駆動される。
Ｍ１１及びＭ２１やしきい値トランジスタＭ１１′及び
Ｍ２１′が指令信号ＣやＣ′により駆動される。これと
同様に、しかしＣやＣ′と逆相の信号ＣＮやＣＮ′によ
り、トランジスタＭ１３及びＭ２３やトランジスタＭ１
３′及びＭ２３′が駆動される。
【００２９】図１によるスイッチング回路と、図２によ
るスイッチング回路とを相補構造で組合せて基板効果の
ないパストランジスタを構成することもできる。この構
造の場合、２つの主トランジスタを補助トランジスタと
同様に互いに逆相で駆動する必要がある。
るスイッチング回路とを相補構造で組合せて基板効果の
ないパストランジスタを構成することもできる。この構
造の場合、２つの主トランジスタを補助トランジスタと
同様に互いに逆相で駆動する必要がある。
【００３０】上述した回路のすべてにおいて、通常のＭ
ＯＳトランジスタの代りに“ナチュラル”ＭＯＳトラン
ジスタを用いることができる。この場合、トランジスタ
のしきい値を更に減少させることができる。
ＯＳトランジスタの代りに“ナチュラル”ＭＯＳトラン
ジスタを用いることができる。この場合、トランジスタ
のしきい値を更に減少させることができる。
【００３１】本発明は上述した実施例に限定されず、幾
多の変更を加えうること勿論である。
多の変更を加えうること勿論である。
【図面の簡単な説明】
【図１】ｎチャネルＭＯＳトランジスタを用いて実現し
た本発明によるスイッチング回路を示す線図である。
た本発明によるスイッチング回路を示す線図である。
【図２】ｐチャネルＭＯＳトランジスタを用いて実現し
た図１の回路と同様なスイッチング回路を示す線図であ
る。
た図１の回路と同様なスイッチング回路を示す線図であ
る。
【図３】スイッチング回路を対称的に接続して成る電子
スイッチを示す回路図である。
スイッチを示す回路図である。
【図４】ｐチャネルＭＯＳトランジスタを用いた図３と
同様な電子スイッチを示す回路図である。
同様な電子スイッチを示す回路図である。
Ｍ ＭＯＳトランジスタ
フロントページの続き (72)発明者 リナルド カステーロ イタリア国 ミラノ 20043 アーコレ ヴィア ゴルジ 13 (72)発明者 ジァンカルロ クレリチ イタリア国 ミラノ 20059 ヴィモドロ ーネ ストラダ スタタレ パダナ スペ リオーレ 59 (72)発明者 イヴァン ビエッティ イタリア国 モントヴァ 46040 カサル ロマーノ ヴィア フォッサ レジア 43
Claims (10)
- 【請求項１】 第１及び第２接続端子を有する半導体プ
レート上にモノリシック集積化された、低電圧電源装置
用スイッチング回路であって、このスイッチング回路
は、第１端子、第２端子及び指令信号端子を有する第１
トランジスタ（Ｍ１）を具え、この第１トランジスタは
その第１及び第２端子を以って前記の第１接続端子
（Ｓ）と前記の第２出力端子（Ｄ）との間に挿入されて
いる当該スイッチング回路において、 このスイッチング回路が第２トランジスタ（Ｍ２）と第
３トランジスタ（Ｍ３）とを有し、これら第２及び第３
トランジスタの各々は第１端子、第２端子及び指令信号
端子を有し、これら第２及び第３トランジスタはそれ自
体の第１及び第２端子を以って第１トランジスタの第１
端子と基準電位点との間に互いに直列に挿入され、第２
トランジスタの指令信号端子は第１トランジスタの指令
信号端子に接続され、第１及び第２トランジスタの基板
は第２及び第３トランジスタ間の接続回路ノード（Ｎ）
に接続され、第３トランジスタの基板は基準電位点に接
続されていることを特徴とするスイッチング回路。 - 【請求項２】 請求項１に記載のスイッチング回路にお
いて、第１、第２及び第３トランジスタがｎチャネルＭ
ＯＳトランジスタであり、基準電位点が装置の接地点
（ＧＮＤ）であることを特徴とするスイッチング回路。 - 【請求項３】 請求項１に記載のスイッチング回路にお
いて、第１、第２及び第３トランジスタがｐチャネルＭ
ＯＳトランジスタであり、基準電位点が装置の電源の極
（ＶＤＤ）であることを特徴とするスイッチング回路。 - 【請求項４】 請求項１〜３のいずれか一項に記載のス
イッチング回路において、第１及び第３トランジスタが
指令信号（Ｃ，ＣＮ）により逆相で駆動されるようにな
っていることを特徴とするスイッチング回路。 - 【請求項５】 請求項１〜４のいずれか一項に記載のス
イッチング回路において、第１、第２及び第３トランジ
スタがナチュラルＭＯＳ型であることを特徴とするスイ
ッチング回路。 - 【請求項６】 請求項１〜５のいずれか一項に記載のス
イッチング回路によってスイッチングされるキャパシタ
を有することを特徴とするモノリシック集積化しうるフ
ィルタ。 - 【請求項７】 半導体プレート上にモノリシック集積化
された、低電圧電源装置用電子スイッチにおいて、この
電子スイッチが、請求項１〜５のいずれか一項に記載の
第１及び第２スイッチング回路を有し、第１スイッチン
グ回路の第１接続端子が第２スイッチング回路の第２接
続端子に接続されて電子スイッチの第１接続端子を構成
し、第１スイッチング回路の第２接続端子が第２スイッ
チング回路の第１接続端子に接続されて電子スイッチの
第２接続端子を構成し、第１スイッチング回路の第１及
び第３トランジスタの指令信号端子が第２スイッチング
回路の第１及び第３トランジスタの指令信号端子にそれ
ぞれ接続されていることを特徴とする電子スイッチ。 - 【請求項８】 請求項７に記載の電子スイッチによりス
イッチングされるキャパシタを具えていることを特徴と
するモノリシック集積化可能なフィルタ。 - 【請求項９】 請求項２に記載のスイッチング回路と、
請求項３に記載のスイッチング回路とを具えたことを特
徴とするパストランジスタ型のスイッチング回路。 - 【請求項１０】 請求項９に記載のパストランジスタの
スイッチング回路によりスイッチングされるキャパシタ
を有していることを特徴とするモノリシック集積化可能
なフィルタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT95830122:8 | 1995-03-31 | ||
| EP95830122A EP0735682A1 (en) | 1995-03-31 | 1995-03-31 | MOS transistor switching circuit without body effect |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08288814A true JPH08288814A (ja) | 1996-11-01 |
Family
ID=8221884
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8074651A Pending JPH08288814A (ja) | 1995-03-31 | 1996-03-28 | スイッチング回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5748029A (ja) |
| EP (1) | EP0735682A1 (ja) |
| JP (1) | JPH08288814A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3732914B2 (ja) * | 1997-02-28 | 2006-01-11 | 株式会社ルネサステクノロジ | 半導体装置 |
| US6239649B1 (en) * | 1999-04-20 | 2001-05-29 | International Business Machines Corporation | Switched body SOI (silicon on insulator) circuits and fabrication method therefor |
| US6744294B1 (en) * | 1999-05-12 | 2004-06-01 | Telefonaktiebolaget Lm Ericsson (Publ) | Cascode signal driver with low harmonic content |
| US6275094B1 (en) * | 1999-06-22 | 2001-08-14 | International Business Machines Corporation | CMOS device and circuit and method of operation dynamically controlling threshold voltage |
| US6326666B1 (en) | 2000-03-23 | 2001-12-04 | International Business Machines Corporation | DTCMOS circuit having improved speed |
| US7116151B2 (en) * | 2004-06-30 | 2006-10-03 | Intel Corporation | Stress tolerant high voltage back-to-back switch |
| US20100066430A1 (en) * | 2008-09-12 | 2010-03-18 | Infineon Technologies Ag | Controlling a Flicker Noise Characteristic Based on a Dielectric Thickness |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3866064A (en) * | 1973-08-22 | 1975-02-11 | Harris Intertype Corp | Cmos analog switch |
| JPS63182907A (ja) * | 1987-01-26 | 1988-07-28 | Hitachi Ltd | スイツチト・キヤパシタ・フイルタ |
| JPH01276920A (ja) * | 1988-04-28 | 1989-11-07 | Ricoh Co Ltd | アナログ・スイッチ |
| JPH057149A (ja) * | 1991-06-27 | 1993-01-14 | Fujitsu Ltd | 出力回路 |
| US5191244A (en) * | 1991-09-16 | 1993-03-02 | Advanced Micro Devices, Inc. | N-channel pull-up transistor with reduced body effect |
-
1995
- 1995-03-31 EP EP95830122A patent/EP0735682A1/en not_active Withdrawn
-
1996
- 1996-03-28 JP JP8074651A patent/JPH08288814A/ja active Pending
- 1996-03-29 US US08/624,126 patent/US5748029A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0735682A1 (en) | 1996-10-02 |
| US5748029A (en) | 1998-05-05 |
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