JP2001168686A - ラッチ回路 - Google Patents
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Abstract
(57)【要約】
【課題】データ出力およびそのデータ反転出力の出力遷
移を略同時に、かつ高速に行うことができるラッチ回路
を提供する。 【解決手段】第１および第２のインバータ２１，２２の
入出力同士を接続し、第１のインバータ２１の出力端子
および第２のインバータ２２の入力端子とデータ出力端
子ＴQ と接続し、第２のインバータ２２の出力端子およ
び第１のインバータ２１の入力端子とデータ反転出力端
子Ｔ/Qを接続してラッチを構成し、かつリセット信号Ｒ
が論理「１」で入力されると、端子ＴQ の電位を接地レ
ベルに向かって強く引き込み、端子Ｔ/Qの電位を電源電
圧ＶDDレベルに向かって弱く持ち上げるリセット信号入
力回路２３と、セット信号Ｓが論理「１」で入力される
と、Ｔ/Qの電位を接地レベルに向かって強く引き込み、
端子ＴQ の電位を電源電圧ＶDDレベルに向かって弱く持
ち上げるセット信号入力回路２４とを設ける。
移を略同時に、かつ高速に行うことができるラッチ回路
を提供する。 【解決手段】第１および第２のインバータ２１，２２の
入出力同士を接続し、第１のインバータ２１の出力端子
および第２のインバータ２２の入力端子とデータ出力端
子ＴQ と接続し、第２のインバータ２２の出力端子およ
び第１のインバータ２１の入力端子とデータ反転出力端
子Ｔ/Qを接続してラッチを構成し、かつリセット信号Ｒ
が論理「１」で入力されると、端子ＴQ の電位を接地レ
ベルに向かって強く引き込み、端子Ｔ/Qの電位を電源電
圧ＶDDレベルに向かって弱く持ち上げるリセット信号入
力回路２３と、セット信号Ｓが論理「１」で入力される
と、Ｔ/Qの電位を接地レベルに向かって強く引き込み、
端子ＴQ の電位を電源電圧ＶDDレベルに向かって弱く持
ち上げるセット信号入力回路２４とを設ける。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、セット信号入力
（Ｓ）端子、リセット信号入力（Ｒ）端子、データ出力
（Ｑ）端子、データ反転出力端子（／Ｑ：／反転を示
す）を有するラッチ回路に関するものである。
（Ｓ）端子、リセット信号入力（Ｒ）端子、データ出力
（Ｑ）端子、データ反転出力端子（／Ｑ：／反転を示
す）を有するラッチ回路に関するものである。
【０００２】
【従来の技術】ＲＳラッチ論理回路とは、図６で示すよ
うな真理値で与えられる動作をする記憶素子の一種であ
る。具体的には、セット信号入力（Ｓ）、リセット信号
入力（Ｒ）が論理「０」の場合には、データ出力
（Ｑ）、データ反転出力（／Ｑ）は現出力状態を保持す
る。セット信号入力（Ｓ）が論理「０」で、リセット信
号入力（Ｒ）が論理「１」の場合には、データ出力
（Ｑ）は論理「０」、データ反転出力（／Ｑ）は論理
「１」に保持される。セット信号入力（Ｓ）が論理
「１」で、リセット信号入力（Ｒ）が論理「０」の場合
には、データ出力（Ｑ）は論理「１」、データ反転出力
（／Ｑ）は論理「０」に保持される。また、セット信号
入力（Ｓ）、リセット信号入力（Ｒ）が論理「１」の場
合には、データ出力（Ｑ）、データ反転出力（／Ｑ）は
未定義あるいは出力禁止である。
うな真理値で与えられる動作をする記憶素子の一種であ
る。具体的には、セット信号入力（Ｓ）、リセット信号
入力（Ｒ）が論理「０」の場合には、データ出力
（Ｑ）、データ反転出力（／Ｑ）は現出力状態を保持す
る。セット信号入力（Ｓ）が論理「０」で、リセット信
号入力（Ｒ）が論理「１」の場合には、データ出力
（Ｑ）は論理「０」、データ反転出力（／Ｑ）は論理
「１」に保持される。セット信号入力（Ｓ）が論理
「１」で、リセット信号入力（Ｒ）が論理「０」の場合
には、データ出力（Ｑ）は論理「１」、データ反転出力
（／Ｑ）は論理「０」に保持される。また、セット信号
入力（Ｓ）、リセット信号入力（Ｒ）が論理「１」の場
合には、データ出力（Ｑ）、データ反転出力（／Ｑ）は
未定義あるいは出力禁止である。
【０００３】このようなＲＳラッチ論理回路を実現する
方法としては、図７に示すように、２つの２入力ＮＯＲ
ゲートを用いるものがある。図７に示すＲＳラッチ論理
回路１０は、ＮＯＲゲート１１の一方の入力端子がリセ
ット信号入力端子ＴR に接続され、他方の入力端子がＮ
ＯＲゲート１２の出力端子に接続され、出力端子がデー
タ出力端子ＴQ に接続されている。また、ＮＯＲゲート
１２の一方の入力端子がセット信号入力端子ＴS に接続
され、他方の入力端子がＮＯＲゲート１１の出力端子に
接続され、出力端子がデータ反転出力端子Ｔ/Qに接続さ
れている。
方法としては、図７に示すように、２つの２入力ＮＯＲ
ゲートを用いるものがある。図７に示すＲＳラッチ論理
回路１０は、ＮＯＲゲート１１の一方の入力端子がリセ
ット信号入力端子ＴR に接続され、他方の入力端子がＮ
ＯＲゲート１２の出力端子に接続され、出力端子がデー
タ出力端子ＴQ に接続されている。また、ＮＯＲゲート
１２の一方の入力端子がセット信号入力端子ＴS に接続
され、他方の入力端子がＮＯＲゲート１１の出力端子に
接続され、出力端子がデータ反転出力端子Ｔ/Qに接続さ
れている。
【０００４】また、図８は、図７のＲＳラッチ論理回路
のＮＯＲゲート１１，１２をＣＭＯＳ論理回路で実現し
た構成例を示す回路図である。図８に示すように、ＮＯ
Ｒゲート１１は、ｐチャネルＭＯＳ（ＰＭＯＳ）トラン
ジスタＰＴ１１１，ＰＴ１１２、およびｎチャネルＭＯ
Ｓ（ＮＭＯＳ）トランジスタＮＴ１１１，ＮＴ１１２に
より構成されている。また、ＮＯＲゲート１２は、ＰＭ
ＯＳトランジスタＰＴ１２１，ＰＴ１２２、およびＮＭ
ＯＳトランジスタＮＴ１２１，ＮＴ１２２により構成さ
れている。
のＮＯＲゲート１１，１２をＣＭＯＳ論理回路で実現し
た構成例を示す回路図である。図８に示すように、ＮＯ
Ｒゲート１１は、ｐチャネルＭＯＳ（ＰＭＯＳ）トラン
ジスタＰＴ１１１，ＰＴ１１２、およびｎチャネルＭＯ
Ｓ（ＮＭＯＳ）トランジスタＮＴ１１１，ＮＴ１１２に
より構成されている。また、ＮＯＲゲート１２は、ＰＭ
ＯＳトランジスタＰＴ１２１，ＰＴ１２２、およびＮＭ
ＯＳトランジスタＮＴ１２１，ＮＴ１２２により構成さ
れている。
【０００５】ＮＯＲゲート１１においては、ＮＭＯＳト
ランジスタＮＴ１１１およびＮＴ１１２のソース同士、
およびドレイン同士が接続され、ソース同士の接続点が
接地されている。また、ＰＭＯＳトランジスタＰＴ１１
１およびＰＴ１１２が電源電圧ＶDDの供給ラインとＮＭ
ＯＳトランジスタＮＴ１１１，ＮＴ１１２のドレイン同
士の接続点間に直列に接続されている。そして、ＰＭＯ
ＳトランジスタＰＴ１１１のゲートおよびＮＭＯＳトラ
ンジスタＮＴ１１１のゲートがリセット信号入力端子Ｔ
R に接続され、ＰＭＯＳトランジスタＰＴ１１２のドレ
インとＮＭＯＳトランジスタ１１１，ＮＴ１１２のドレ
イン同士の接続点との接続点がデータ出力端子ＴQ に接
続され、ＰＭＯＳトランジスタＰＴ１１２のゲートおよ
びＮＭＯＳトランジスタＮＴ１１２のゲートがデータ反
転出力端子Ｔ/Qに接続されている。
ランジスタＮＴ１１１およびＮＴ１１２のソース同士、
およびドレイン同士が接続され、ソース同士の接続点が
接地されている。また、ＰＭＯＳトランジスタＰＴ１１
１およびＰＴ１１２が電源電圧ＶDDの供給ラインとＮＭ
ＯＳトランジスタＮＴ１１１，ＮＴ１１２のドレイン同
士の接続点間に直列に接続されている。そして、ＰＭＯ
ＳトランジスタＰＴ１１１のゲートおよびＮＭＯＳトラ
ンジスタＮＴ１１１のゲートがリセット信号入力端子Ｔ
R に接続され、ＰＭＯＳトランジスタＰＴ１１２のドレ
インとＮＭＯＳトランジスタ１１１，ＮＴ１１２のドレ
イン同士の接続点との接続点がデータ出力端子ＴQ に接
続され、ＰＭＯＳトランジスタＰＴ１１２のゲートおよ
びＮＭＯＳトランジスタＮＴ１１２のゲートがデータ反
転出力端子Ｔ/Qに接続されている。
【０００６】ＮＯＲゲート１２においては、ＮＭＯＳト
ランジスタＮＴ１２１およびＮＴ１２２のソース同士、
およびドレイン同士が接続され、ソース同士の接続点が
接地されている。また、ＰＭＯＳトランジスタＰＴ１２
１およびＰＴ１２２が電源電圧ＶDDの供給ラインとＮＭ
ＯＳトランジスタＮＴ１２１，ＮＴ１２２のドレイン同
士の接続点間に直列に接続されている。そして、ＰＭＯ
ＳトランジスタＰＴ１２１のゲートおよびＮＭＯＳトラ
ンジスタＮＴ１２１のゲートがセット信号入力端子ＴQ
に接続され、ＰＭＯＳトランジスタＰＴ１２２のドレイ
ンとＮＭＯＳトランジスタ１２１，ＮＴ１２２のドレイ
ン同士の接続点との接続点がデータ反転出力端子Ｔ/Qに
接続され、ＰＭＯＳトランジスタＰＴ１２２のゲートお
よびＮＭＯＳトランジスタＮＴ１２２のゲートがデータ
出力端子ＴQ に接続されている。
ランジスタＮＴ１２１およびＮＴ１２２のソース同士、
およびドレイン同士が接続され、ソース同士の接続点が
接地されている。また、ＰＭＯＳトランジスタＰＴ１２
１およびＰＴ１２２が電源電圧ＶDDの供給ラインとＮＭ
ＯＳトランジスタＮＴ１２１，ＮＴ１２２のドレイン同
士の接続点間に直列に接続されている。そして、ＰＭＯ
ＳトランジスタＰＴ１２１のゲートおよびＮＭＯＳトラ
ンジスタＮＴ１２１のゲートがセット信号入力端子ＴQ
に接続され、ＰＭＯＳトランジスタＰＴ１２２のドレイ
ンとＮＭＯＳトランジスタ１２１，ＮＴ１２２のドレイ
ン同士の接続点との接続点がデータ反転出力端子Ｔ/Qに
接続され、ＰＭＯＳトランジスタＰＴ１２２のゲートお
よびＮＭＯＳトランジスタＮＴ１２２のゲートがデータ
出力端子ＴQ に接続されている。
【０００７】以上の構成を有するＲＳラッチ論理回路１
０が実現する論理式は、次の瞬間のデータ出力を、Ｑ
Ｏ，／ＱＯと表せば、次のようになる。
０が実現する論理式は、次の瞬間のデータ出力を、Ｑ
Ｏ，／ＱＯと表せば、次のようになる。
【０００８】
【数１】 ＱＯ＝／（Ｒ＋／Ｑ） …（１）
【０００９】
【数２】 ／ＱＯ＝／（Ｓ＋Ｑ） …（２）
【００１０】これらの式のうち、（１）式がＮＯＲゲー
ト１１の論理式を示し、（２）式がＮＯＲゲート１２の
論理式を示している。
ト１１の論理式を示し、（２）式がＮＯＲゲート１２の
論理式を示している。
【００１１】ここで、データ出力Ｑ＝０、データ反転出
力／Ｑ＝１のとき、入力（Ｓ＝１，Ｒ＝０）によって、
データ出力ＱＯが「０」から「１」に遷移する場合を考
察する。
力／Ｑ＝１のとき、入力（Ｓ＝１，Ｒ＝０）によって、
データ出力ＱＯが「０」から「１」に遷移する場合を考
察する。
【００１２】この場合、上記（１）式により、ＱＯ＝／
（Ｒ＋／Ｑ）＝／（１＋０）＝０であり、（１）式単
独、すなわちＮＯＲゲート１１単独では、データ出力Ｑ
Ｏの「０」から「１」への遷移は実現されない。このと
き同時に、上記（２）式より、／ＱＯ＝／（Ｓ＋Ｑ）＝
／（１＋０）＝０となり、データ反転出力／ＱＯの
「０」から「１」への遷移が行われる。この遷移の後
に、上記（１）式より、ＱＯ＝／（Ｒ＋／Ｑ）＝／（０
＋０）＝１となり、データ出力ＱＯの「０」から「１」
への遷移が達成される。
（Ｒ＋／Ｑ）＝／（１＋０）＝０であり、（１）式単
独、すなわちＮＯＲゲート１１単独では、データ出力Ｑ
Ｏの「０」から「１」への遷移は実現されない。このと
き同時に、上記（２）式より、／ＱＯ＝／（Ｓ＋Ｑ）＝
／（１＋０）＝０となり、データ反転出力／ＱＯの
「０」から「１」への遷移が行われる。この遷移の後
に、上記（１）式より、ＱＯ＝／（Ｒ＋／Ｑ）＝／（０
＋０）＝１となり、データ出力ＱＯの「０」から「１」
への遷移が達成される。
【００１３】データ反転出力／ＱＯの「０」から「１」
への遷移についても同様に考えることができ、データ出
力ＱＯの「１」から「０」への遷移の後でなければ、デ
ータ反転出力／ＱＯの「０」から「１」への遷移は起こ
らない。
への遷移についても同様に考えることができ、データ出
力ＱＯの「１」から「０」への遷移の後でなければ、デ
ータ反転出力／ＱＯの「０」から「１」への遷移は起こ
らない。
【００１４】
【発明が解決しようとする課題】上述したように、従来
のＮＯＲ型ＲＳラッチ論理回路１０では、データ出力Ｑ
Ｏ，／ＱＯが同時に変化することは論理上できない。出
力信号の遷移には、（ＱＯ，／ＱＯ）＝（１，０）→
（０，０）→（０，１）、あるいは（ＱＯ，／ＱＯ）＝
（０，１）→（０，０）→（１，０）というように、必
ず（０，０）である状態を経由する。このため、２回分
の信号遷移時間を要する。これを言い換えれば、「出力
ＱＯ，／ＱＯの「０」→「１」への遷移は、「１」→
「０」への遷移時間の略２倍を要する。」ということに
なる。
のＮＯＲ型ＲＳラッチ論理回路１０では、データ出力Ｑ
Ｏ，／ＱＯが同時に変化することは論理上できない。出
力信号の遷移には、（ＱＯ，／ＱＯ）＝（１，０）→
（０，０）→（０，１）、あるいは（ＱＯ，／ＱＯ）＝
（０，１）→（０，０）→（１，０）というように、必
ず（０，０）である状態を経由する。このため、２回分
の信号遷移時間を要する。これを言い換えれば、「出力
ＱＯ，／ＱＯの「０」→「１」への遷移は、「１」→
「０」への遷移時間の略２倍を要する。」ということに
なる。
【００１５】このことを立証するため、図９に示すよう
な評価回路を用いてシミュレーションを行った。また、
図１０は、シミュレーションの動作波形を示す図であ
る。図９において、１３が評価対象のＲＳラッチ回路、
１４，１５はインバータ、１６，１７は容量素子をそれ
ぞれ示している。また、図１０において、横軸が時間、
縦軸が電圧を表し、実線に四角系のシンボルを付した曲
線がデータ出力ｑ、実線に三角系のシンボルを付した曲
線がデータ反転出力／ｑを示している。
な評価回路を用いてシミュレーションを行った。また、
図１０は、シミュレーションの動作波形を示す図であ
る。図９において、１３が評価対象のＲＳラッチ回路、
１４，１５はインバータ、１６，１７は容量素子をそれ
ぞれ示している。また、図１０において、横軸が時間、
縦軸が電圧を表し、実線に四角系のシンボルを付した曲
線がデータ出力ｑ、実線に三角系のシンボルを付した曲
線がデータ反転出力／ｑを示している。
【００１６】図１０からわかるように、振幅の中央値
（０．４Ｖ）で見たとき、データ反転出力／ｑの「１」
から「０」への遷移時間は、データ出力ｑの「０」から
「１」への遷移時間のほぼ２倍となっている。同様に、
データ出力ｑの「１」から「０」への遷移時間は、デー
タ反転出力／ｑの「０」から「１」への遷移時間の略２
倍になっている。
（０．４Ｖ）で見たとき、データ反転出力／ｑの「１」
から「０」への遷移時間は、データ出力ｑの「０」から
「１」への遷移時間のほぼ２倍となっている。同様に、
データ出力ｑの「１」から「０」への遷移時間は、デー
タ反転出力／ｑの「０」から「１」への遷移時間の略２
倍になっている。
【００１７】評価回路では、ｑ，／ｑは、ＲＳラッチ回
路１３のデータ出力Ｑおよびデータ反転出力／Ｑをイン
バータ１４，１５で反転させたものであることから、上
述した「出力Ｑ，／Ｑの「０」から「１」への遷移は、
「１」から「０」への遷移時間の略２倍を要する。」と
いうことがシミュレーション上立証されている。
路１３のデータ出力Ｑおよびデータ反転出力／Ｑをイン
バータ１４，１５で反転させたものであることから、上
述した「出力Ｑ，／Ｑの「０」から「１」への遷移は、
「１」から「０」への遷移時間の略２倍を要する。」と
いうことがシミュレーション上立証されている。
【００１８】以上説明したように、従来のＮＯＲ型ＲＳ
ラッチ論理回路は、次のような不利益がある。 理想的な出力信号遷移（Ｑ，／Ｑ）＝（１，０）→
（０，１）に比べ、最大遅延間は２倍になる。 ＲＳラッチ論理回路の後段の論理回路で、データ出力
Ｑおよびデータ反転出力／Ｑが参照される場合、データ
出力Ｑおよびデータ反転出力／Ｑの出力位相が必ず異な
るため、論理回路の不正な信号遷移であるグリッチが発
生し易くなる。これにより、論理回路の消費電力が増加
する。
ラッチ論理回路は、次のような不利益がある。 理想的な出力信号遷移（Ｑ，／Ｑ）＝（１，０）→
（０，１）に比べ、最大遅延間は２倍になる。 ＲＳラッチ論理回路の後段の論理回路で、データ出力
Ｑおよびデータ反転出力／Ｑが参照される場合、データ
出力Ｑおよびデータ反転出力／Ｑの出力位相が必ず異な
るため、論理回路の不正な信号遷移であるグリッチが発
生し易くなる。これにより、論理回路の消費電力が増加
する。
【００１９】これらの２つの課題は、出力信号の「０」
から「１」への遷移の遅さに起因している。そして、こ
の出力信号の「０」から「１」への遷移の遅さは、消費
電力低減のための回路全体の電源電圧を下げるほどに深
刻なものとなる。
から「１」への遷移の遅さに起因している。そして、こ
の出力信号の「０」から「１」への遷移の遅さは、消費
電力低減のための回路全体の電源電圧を下げるほどに深
刻なものとなる。
【００２０】従来のＮＯＲ型ＲＳラッチ論理回路の場
合、図８に示すように、２つのＰＭＯＳトランジスタの
直列接続によって供給される電荷によって達成される。
一般に、ＰＭＯＳはＮＭＯＳに比べて電流性能が低く、
ＮＭＯＳに比べて大きなサイズのトランジスタを用いる
必要がある。さらに、電源電圧を下げていくほど、その
電流性能は低下し、その性能劣化の割合はＮＭＯＳより
大きい。したがって、出力信号の「０」から「１」への
遷移、すなわち遅い方の信号遷移は、対低電圧性能に劣
るＰＭＯＳの直列接続による電荷供給の速度に依存する
という、根本的な問題点を持つ。
合、図８に示すように、２つのＰＭＯＳトランジスタの
直列接続によって供給される電荷によって達成される。
一般に、ＰＭＯＳはＮＭＯＳに比べて電流性能が低く、
ＮＭＯＳに比べて大きなサイズのトランジスタを用いる
必要がある。さらに、電源電圧を下げていくほど、その
電流性能は低下し、その性能劣化の割合はＮＭＯＳより
大きい。したがって、出力信号の「０」から「１」への
遷移、すなわち遅い方の信号遷移は、対低電圧性能に劣
るＰＭＯＳの直列接続による電荷供給の速度に依存する
という、根本的な問題点を持つ。
【００２１】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、データ出力およびそのデータ反
転出力の出力遷移を略同時に、かつ高速に行うことがで
きるラッチ回路を提供することにある。
のであり、その目的は、データ出力およびそのデータ反
転出力の出力遷移を略同時に、かつ高速に行うことがで
きるラッチ回路を提供することにある。
【００２２】
【課題を解決するための手段】上記目的を達成するた
め、本発明のラッチ回路は、セット信号入力端子、リセ
ット信号入力端子、データ出力端子、およびデータ反転
出力端子を有し、上記セット信号およびリセット信号の
入力論路レベルに応じて第１の電源電位レベルまたは第
２の電源電位レベルの信号をデータ出力信号およびデー
タ反転出力信号として出力するラッチ回路であって、第
１のインバータおよび第２のインバータを有し、これら
第１および第２のインバータの入出力同士が接続され、
第１のインバータの出力端子および第２のインバータの
入力端子とデータ出力端子とが接続され、第２のインバ
ータの出力端子および第１のインバータの入力端子とデ
ータ反転出力端子とが接続されたラッチと、リセット信
号が所定のレベルで入力されると、データ出力端子の電
位を第２の電源電位レベルに向かって引き込み、データ
反転出力端子の電位を第１の電源電位レベルに向かって
持ち上げるリセット信号入力回路と、セット信号が所定
のレベルで入力されると、データ反転出力端子の電位を
第２の電源電位レベルに向かって引き込み、データ出力
端子の電位を第１の電源電位レベルに向かって持ち上げ
るセット信号入力回路とを有する。
め、本発明のラッチ回路は、セット信号入力端子、リセ
ット信号入力端子、データ出力端子、およびデータ反転
出力端子を有し、上記セット信号およびリセット信号の
入力論路レベルに応じて第１の電源電位レベルまたは第
２の電源電位レベルの信号をデータ出力信号およびデー
タ反転出力信号として出力するラッチ回路であって、第
１のインバータおよび第２のインバータを有し、これら
第１および第２のインバータの入出力同士が接続され、
第１のインバータの出力端子および第２のインバータの
入力端子とデータ出力端子とが接続され、第２のインバ
ータの出力端子および第１のインバータの入力端子とデ
ータ反転出力端子とが接続されたラッチと、リセット信
号が所定のレベルで入力されると、データ出力端子の電
位を第２の電源電位レベルに向かって引き込み、データ
反転出力端子の電位を第１の電源電位レベルに向かって
持ち上げるリセット信号入力回路と、セット信号が所定
のレベルで入力されると、データ反転出力端子の電位を
第２の電源電位レベルに向かって引き込み、データ出力
端子の電位を第１の電源電位レベルに向かって持ち上げ
るセット信号入力回路とを有する。
【００２３】また、本発明は、セット信号入力端子、リ
セット信号入力端子、データ出力端子、およびデータ反
転出力端子を有し、上記セット信号およびリセット信号
の入力論路レベルに応じて第１の電源電位レベルまたは
第２の電源電位レベルの信号をデータ出力信号およびデ
ータ反転出力信号として出力するラッチ回路であって、
入力端子がデータ反転出力端子に接続され、出力端子が
上記データ出力端子に接続された第１のインバータと、
入力端子が上記第１のインバータの出力端子と上記デー
タ出力端子との接続点に接続され、出力端子が上記第１
のインバータの入力端子と上記データ反転出力端子との
接続点に接続された第２のインバータと、上記リセット
信号の入力論理レベルが第１のレベルのとき導通状態に
保持され、第２のレベルのとき非導通状態に保持される
第１のスイッチ素子および第２のスイッチ素子を有し、
上記第１のスイッチ素子が上記第１の電源電位と上記第
２のインバータの出力端子、第１のインバータの入力端
子およびデータ反転出力端子の接続点との間に接続さ
れ、上記第２のスイッチ素子が上記第２のインバータの
入力端子、第１のインバータの出力端子およびデータ出
力端子の接続点と上記第２の電源電位間の接続されたリ
セット信号入力回路と、上記セット信号の入力論理レベ
ルが第１のレベルのとき導通状態に保持され、第２のレ
ベルのとき非導通状態に保持される第３のスイッチ素子
および第４のスイッチ素子を有し、上記第３のスイッチ
素子が上記第１の電源電位と上記第２のインバータの入
力端子、第１のインバータの出力端子およびデータ出力
端子の接続点との間に接続され、上記第４のスイッチ素
子が上記第２のインバータの出力端子、第１のインバー
タの入力端子およびデータ反転出力端子の接続点と上記
第２の電源電位間の接続されたセット信号入力回路とを
有する。
セット信号入力端子、データ出力端子、およびデータ反
転出力端子を有し、上記セット信号およびリセット信号
の入力論路レベルに応じて第１の電源電位レベルまたは
第２の電源電位レベルの信号をデータ出力信号およびデ
ータ反転出力信号として出力するラッチ回路であって、
入力端子がデータ反転出力端子に接続され、出力端子が
上記データ出力端子に接続された第１のインバータと、
入力端子が上記第１のインバータの出力端子と上記デー
タ出力端子との接続点に接続され、出力端子が上記第１
のインバータの入力端子と上記データ反転出力端子との
接続点に接続された第２のインバータと、上記リセット
信号の入力論理レベルが第１のレベルのとき導通状態に
保持され、第２のレベルのとき非導通状態に保持される
第１のスイッチ素子および第２のスイッチ素子を有し、
上記第１のスイッチ素子が上記第１の電源電位と上記第
２のインバータの出力端子、第１のインバータの入力端
子およびデータ反転出力端子の接続点との間に接続さ
れ、上記第２のスイッチ素子が上記第２のインバータの
入力端子、第１のインバータの出力端子およびデータ出
力端子の接続点と上記第２の電源電位間の接続されたリ
セット信号入力回路と、上記セット信号の入力論理レベ
ルが第１のレベルのとき導通状態に保持され、第２のレ
ベルのとき非導通状態に保持される第３のスイッチ素子
および第４のスイッチ素子を有し、上記第３のスイッチ
素子が上記第１の電源電位と上記第２のインバータの入
力端子、第１のインバータの出力端子およびデータ出力
端子の接続点との間に接続され、上記第４のスイッチ素
子が上記第２のインバータの出力端子、第１のインバー
タの入力端子およびデータ反転出力端子の接続点と上記
第２の電源電位間の接続されたセット信号入力回路とを
有する。
【００２４】また、本発明では、上記第１のスイッチ素
子、第２のスイッチ素子、第３のスイッチ素子、および
第４のスイッチ素子は、絶縁ゲート型電界効果トランジ
スタである。
子、第２のスイッチ素子、第３のスイッチ素子、および
第４のスイッチ素子は、絶縁ゲート型電界効果トランジ
スタである。
【００２５】また、本発明では、上記第１のスイッチ素
子、第２のスイッチ素子、第３のスイッチ素子、および
第４のスイッチ素子は、ｎチャネルまたはｐチャネルの
絶縁ゲート型電界効果トランジスタである。
子、第２のスイッチ素子、第３のスイッチ素子、および
第４のスイッチ素子は、ｎチャネルまたはｐチャネルの
絶縁ゲート型電界効果トランジスタである。
【００２６】また、本発明では、上記第１および第２の
インバータは、それぞれｐチャネルおよびｎチャネルの
絶縁ゲート型電界効果トランジスタを直列にして構成さ
れ、その接続点により出力端子が構成され、両トランジ
スタのゲートにより入力端子が構成され、上記第１のス
イッチ素子、第２のスイッチ素子、第３のスイッチ素
子、および第４のスイッチ素子を構成する絶縁ゲート型
電界効果トランジスタのトランジスタサイズは、上記第
１および第２のインバータを構成する絶縁ゲート型電界
効果トランジスタのトランジスタサイズより大きく設定
されている。
インバータは、それぞれｐチャネルおよびｎチャネルの
絶縁ゲート型電界効果トランジスタを直列にして構成さ
れ、その接続点により出力端子が構成され、両トランジ
スタのゲートにより入力端子が構成され、上記第１のス
イッチ素子、第２のスイッチ素子、第３のスイッチ素
子、および第４のスイッチ素子を構成する絶縁ゲート型
電界効果トランジスタのトランジスタサイズは、上記第
１および第２のインバータを構成する絶縁ゲート型電界
効果トランジスタのトランジスタサイズより大きく設定
されている。
【００２７】本発明によれば、リセット信号Ｒおよびセ
ット信号Ｓが共に、第１のレベル、たとえば論理「１」
で入力される場合、リセット信号入力回路の第１および
第２のスイッチ素子、並びにセット信号入力回路の第３
および第４のスイッチ素子は、全て非導通状態に保持さ
れる。したがって、この場合、第１および第２のインバ
ータにより構成されるラッチに対して何の影響を与えな
い。したがって、現出力状態がラッチによって維持され
る。
ット信号Ｓが共に、第１のレベル、たとえば論理「１」
で入力される場合、リセット信号入力回路の第１および
第２のスイッチ素子、並びにセット信号入力回路の第３
および第４のスイッチ素子は、全て非導通状態に保持さ
れる。したがって、この場合、第１および第２のインバ
ータにより構成されるラッチに対して何の影響を与えな
い。したがって、現出力状態がラッチによって維持され
る。
【００２８】リセット信号Ｒが論理「１」でリセット信
号入力回路に入力され、セット信号Ｓが第１のレベル以
外の第２のレベルである論理「０」でセット信号入力回
路入力されると、リセット信号入力回路の第１および第
２のスイッチ素子は導通状態に保持される。これに対し
て、セット信号入力回路の第３および第４のスイッチ素
子は非導通状態に保持される。リセット信号入力回路の
第２のスイッチ素子が導通状態に切り換わったことに伴
い、データ出力端子の電位は第２の電源電位レベルに向
かって強く引き込まれ、第１のスイッチ素子が導通状態
に切り換わったことに伴い、データ反転出力端子の電位
は、第１の電源電位レベルに向かって弱く持ち上げられ
る。ここで、ラッチの状態反転が起こり、次の瞬間、デ
ータ出力信号Ｑが論理「０」、データ反転出力信号／Ｑ
が論理「１」となる。
号入力回路に入力され、セット信号Ｓが第１のレベル以
外の第２のレベルである論理「０」でセット信号入力回
路入力されると、リセット信号入力回路の第１および第
２のスイッチ素子は導通状態に保持される。これに対し
て、セット信号入力回路の第３および第４のスイッチ素
子は非導通状態に保持される。リセット信号入力回路の
第２のスイッチ素子が導通状態に切り換わったことに伴
い、データ出力端子の電位は第２の電源電位レベルに向
かって強く引き込まれ、第１のスイッチ素子が導通状態
に切り換わったことに伴い、データ反転出力端子の電位
は、第１の電源電位レベルに向かって弱く持ち上げられ
る。ここで、ラッチの状態反転が起こり、次の瞬間、デ
ータ出力信号Ｑが論理「０」、データ反転出力信号／Ｑ
が論理「１」となる。
【００２９】リセット信号Ｒが論理「０」でリセット信
号入力回路に入力され、セット信号Ｓが論理「１」でセ
ット信号入力回路に入力されると、リセット信号入力回
路の第１および第２のスイッチ素子は非導通状態に保持
される。これに対して、セット信号入力回路の第３およ
び第４のスイッチ素子は導通状態に保持される。セット
信号入力回路の第４のスイッチ素子が導通状態に切り換
わったことに伴い、データ反転出力端子の電位は第２の
電源電位レベルに向かって強く引き込まれ、第３のスイ
ッチ素子が導通状態に切り換わったことに伴い、データ
出力端子の電位は、第１の電源電位レベルに向かって弱
く持ち上げられる。ここで、ラッチの状態反転が起こ
り、次の瞬間、データ出力信号Ｑが論理「１」、データ
反転出力信号／Ｑが論理「０」となる。
号入力回路に入力され、セット信号Ｓが論理「１」でセ
ット信号入力回路に入力されると、リセット信号入力回
路の第１および第２のスイッチ素子は非導通状態に保持
される。これに対して、セット信号入力回路の第３およ
び第４のスイッチ素子は導通状態に保持される。セット
信号入力回路の第４のスイッチ素子が導通状態に切り換
わったことに伴い、データ反転出力端子の電位は第２の
電源電位レベルに向かって強く引き込まれ、第３のスイ
ッチ素子が導通状態に切り換わったことに伴い、データ
出力端子の電位は、第１の電源電位レベルに向かって弱
く持ち上げられる。ここで、ラッチの状態反転が起こ
り、次の瞬間、データ出力信号Ｑが論理「１」、データ
反転出力信号／Ｑが論理「０」となる。
【００３０】
【発明の実施の形態】第１実施形態 図１は、本発明に係るＲＳラッチ論理回路の第１の実施
形態を示す回路図である。
形態を示す回路図である。
【００３１】本ＲＳラッチ論理回路２０は、図１に示す
ように、第１のインバータ２１、第２のインバータ２
２、リセット信号入力回路２３、およびセット信号入力
回路２４を有している。また、図１のおいて、ＴR はリ
セット信号Ｒの入力端子、ＴS はセット信号Ｓの入力端
子、ＴQ はデータ出力端子、Ｔ/Qはデータ反転出力端子
をそれぞれ示している。
ように、第１のインバータ２１、第２のインバータ２
２、リセット信号入力回路２３、およびセット信号入力
回路２４を有している。また、図１のおいて、ＴR はリ
セット信号Ｒの入力端子、ＴS はセット信号Ｓの入力端
子、ＴQ はデータ出力端子、Ｔ/Qはデータ反転出力端子
をそれぞれ示している。
【００３２】第１のインバータ２１は、第１の電源電
位、たとえば電源電圧ＶDDの供給ラインと第２の電源電
位、たとえば接地ＧＮＤとの間に直列に接続されたＰＭ
ＯＳトランジスタＰＴ２１１、およびＮＭＯＳトランジ
スタＮＴ２１１により構成されている。そして、ＰＭＯ
ＳトランジスタＰＴ２１１のゲートとＮＭＯＳトランジ
スタＮＴ２１１のゲートが接続され、その接続点により
第１のインバータ２１の入力端子（接続ノード）ＮＤ２
１１が構成されており、この入力端子ＮＤ２１１がデー
タ反転出力端子Ｔ/Qに接続されている。また、ＰＭＯＳ
トランジスタＰＴ２１１およびＮＭＯＳトランジスタＮ
Ｔ２２１のドレイン同士の接続点により第１のインバー
タ２１の出力端子（接続ノード）ＮＤ２１２が構成され
ており、この出力端子ＮＤ２１２がデータ出力端子ＴQ
に接続されている。
位、たとえば電源電圧ＶDDの供給ラインと第２の電源電
位、たとえば接地ＧＮＤとの間に直列に接続されたＰＭ
ＯＳトランジスタＰＴ２１１、およびＮＭＯＳトランジ
スタＮＴ２１１により構成されている。そして、ＰＭＯ
ＳトランジスタＰＴ２１１のゲートとＮＭＯＳトランジ
スタＮＴ２１１のゲートが接続され、その接続点により
第１のインバータ２１の入力端子（接続ノード）ＮＤ２
１１が構成されており、この入力端子ＮＤ２１１がデー
タ反転出力端子Ｔ/Qに接続されている。また、ＰＭＯＳ
トランジスタＰＴ２１１およびＮＭＯＳトランジスタＮ
Ｔ２２１のドレイン同士の接続点により第１のインバー
タ２１の出力端子（接続ノード）ＮＤ２１２が構成され
ており、この出力端子ＮＤ２１２がデータ出力端子ＴQ
に接続されている。
【００３３】第２のインバータ２２は、第１の電源電
位、たとえば電源電圧ＶDDの供給ラインと第２の電源電
位、たとえば接地ＧＮＤとの間に直列に接続されたＰＭ
ＯＳトランジスタＰＴ２２１、およびＮＭＯＳトランジ
スタＮＴ２２１により構成されている。そして、ＰＭＯ
ＳトランジスタＰＴ２２１のゲートとＮＭＯＳトランジ
スタＮＴ２２１のゲートが接続され、その接続点により
第２のインバータ２２の入力端子（接続ノード）ＮＤ２
２１が構成されており、この入力端子ＮＤ２２１が第１
のインバータ２１の出力端子ＮＤ２１２およびデータ出
力端子ＴQ に接続されている。また、ＰＭＯＳトランジ
スタＰＴ２２１およびＮＭＯＳトランジスタＮＴ２２１
のドレイン同士の接続点により第２のインバータ２２の
出力端子（接続ノード）ＮＤ２２２が構成されており、
この出力端子ＮＤ２２２が、第１のインバータ２１の入
力端子ＮＤ２１１およびデータ反転出力端子Ｔ/Qに接続
されている。
位、たとえば電源電圧ＶDDの供給ラインと第２の電源電
位、たとえば接地ＧＮＤとの間に直列に接続されたＰＭ
ＯＳトランジスタＰＴ２２１、およびＮＭＯＳトランジ
スタＮＴ２２１により構成されている。そして、ＰＭＯ
ＳトランジスタＰＴ２２１のゲートとＮＭＯＳトランジ
スタＮＴ２２１のゲートが接続され、その接続点により
第２のインバータ２２の入力端子（接続ノード）ＮＤ２
２１が構成されており、この入力端子ＮＤ２２１が第１
のインバータ２１の出力端子ＮＤ２１２およびデータ出
力端子ＴQ に接続されている。また、ＰＭＯＳトランジ
スタＰＴ２２１およびＮＭＯＳトランジスタＮＴ２２１
のドレイン同士の接続点により第２のインバータ２２の
出力端子（接続ノード）ＮＤ２２２が構成されており、
この出力端子ＮＤ２２２が、第１のインバータ２１の入
力端子ＮＤ２１１およびデータ反転出力端子Ｔ/Qに接続
されている。
【００３４】リセット信号入力回路２３は、リセット信
号Ｒの入力論理レベルが第１のレベル、たとえば論理
「１」のとき導通状態に保持され、第２のレベル「０」
のとき非導通状態に保持される第１のスイッチ素子およ
び第２のスイッチ素子としてのＮＭＯＳトランジスタＮ
Ｔ２３１，ＮＴ２３２により構成されている。第１のス
イッチ素子としてのＮＭＯＳトランジスタＮＴ２３１の
ゲートがリセット信号入力端子ＴR に接続され、ソース
が第１の電源電位、たとえば電源電圧ＶDDの供給ライン
に接続され、ドレインが第２のインバータ２２の出力端
子ＮＤ２２２、第１のインバータ２１の入力端子ＮＤ２
１１およびデータ反転出力端子Ｔ/Qの接続点に接続され
ている。第２のスイッチ素子としてのＮＭＯＳトランジ
スタＮＴ２３２のゲートがリセット信号入力端子ＴR に
接続され、ソースが第２の電源電位、たとえば接地ＧＮ
Ｄに接続され、ドレインが第２のインバータ２２の入力
端子ＮＤ２２１、第１のインバータ２１の出力端子ＮＤ
２１２およびデータ出力端子ＴQ の接続点に接続されて
いる。
号Ｒの入力論理レベルが第１のレベル、たとえば論理
「１」のとき導通状態に保持され、第２のレベル「０」
のとき非導通状態に保持される第１のスイッチ素子およ
び第２のスイッチ素子としてのＮＭＯＳトランジスタＮ
Ｔ２３１，ＮＴ２３２により構成されている。第１のス
イッチ素子としてのＮＭＯＳトランジスタＮＴ２３１の
ゲートがリセット信号入力端子ＴR に接続され、ソース
が第１の電源電位、たとえば電源電圧ＶDDの供給ライン
に接続され、ドレインが第２のインバータ２２の出力端
子ＮＤ２２２、第１のインバータ２１の入力端子ＮＤ２
１１およびデータ反転出力端子Ｔ/Qの接続点に接続され
ている。第２のスイッチ素子としてのＮＭＯＳトランジ
スタＮＴ２３２のゲートがリセット信号入力端子ＴR に
接続され、ソースが第２の電源電位、たとえば接地ＧＮ
Ｄに接続され、ドレインが第２のインバータ２２の入力
端子ＮＤ２２１、第１のインバータ２１の出力端子ＮＤ
２１２およびデータ出力端子ＴQ の接続点に接続されて
いる。
【００３５】セット信号入力回路２４は、セット信号Ｓ
の入力論理レベルが第１のレベル、たとえば論理「１」
のとき導通状態に保持され、第２のレベル「０」のとき
非導通状態に保持される第３のスイッチ素子および第４
のスイッチ素子としてのＮＭＯＳトランジスタＮＴ２４
１，ＮＴ２４２により構成されている。第３のスイッチ
素子としてのＮＭＯＳトランジスタＮＴ２４１のゲート
がセット信号入力端子Ｔs に接続され、ソースが第１の
電源電位としての電源電圧ＶDDの供給ラインに接続さ
れ、ドレインが第２のインバータ２２の入力端子ＮＤ２
２１、第１のインバータ２１の出力端子ＮＤ２１２およ
びデータ出力端子ＴQ の接続点に接続されている。第４
のスイッチ素子としてのＮＭＯＳトランジスタＮＴ２４
２のゲートがセット信号入力端子ＴS に接続され、ソー
スが第２の電源電位としての接地ＧＮＤに接続され、ド
レインが第２のインバータ２２の出力端子ＮＤ２２２、
第１のインバータ２１の入力端子ＮＤ２１１およびデー
タ反転出力端子Ｔ/Qの接続点に接続されている。
の入力論理レベルが第１のレベル、たとえば論理「１」
のとき導通状態に保持され、第２のレベル「０」のとき
非導通状態に保持される第３のスイッチ素子および第４
のスイッチ素子としてのＮＭＯＳトランジスタＮＴ２４
１，ＮＴ２４２により構成されている。第３のスイッチ
素子としてのＮＭＯＳトランジスタＮＴ２４１のゲート
がセット信号入力端子Ｔs に接続され、ソースが第１の
電源電位としての電源電圧ＶDDの供給ラインに接続さ
れ、ドレインが第２のインバータ２２の入力端子ＮＤ２
２１、第１のインバータ２１の出力端子ＮＤ２１２およ
びデータ出力端子ＴQ の接続点に接続されている。第４
のスイッチ素子としてのＮＭＯＳトランジスタＮＴ２４
２のゲートがセット信号入力端子ＴS に接続され、ソー
スが第２の電源電位としての接地ＧＮＤに接続され、ド
レインが第２のインバータ２２の出力端子ＮＤ２２２、
第１のインバータ２１の入力端子ＮＤ２１１およびデー
タ反転出力端子Ｔ/Qの接続点に接続されている。
【００３６】また、リセット信号入力回路２３およびセ
ット信号入力回路２４を構成するトランジスタのサイズ
は、第１のインバータ２１およ第２のインバータ２２を
構成するトランジスタのサイズよりも大きく設定して、
リセット信号入力回路２３およびセット信号入力回路２
４に対して、第１および第２のインバータ２１，２２に
より構成されるラッチ自身の電流能力を上回る電流供給
および引き込み能力を与えることにより、ラッチの状態
の反転を実現している。
ット信号入力回路２４を構成するトランジスタのサイズ
は、第１のインバータ２１およ第２のインバータ２２を
構成するトランジスタのサイズよりも大きく設定して、
リセット信号入力回路２３およびセット信号入力回路２
４に対して、第１および第２のインバータ２１，２２に
より構成されるラッチ自身の電流能力を上回る電流供給
および引き込み能力を与えることにより、ラッチの状態
の反転を実現している。
【００３７】次に、上記構成による動作を説明する。ま
ず、リセット信号Ｒおよびセット信号Ｓが共に、論理
「１」で入力される場合（Ｒ＝０，Ｓ＝０）、リセット
信号入力回路２３のＮＭＯＳトランジスタＮＴ２３１，
ＮＴ２３２、並びにセット信号入力回路２４のＮＭＯＳ
トランジスタＮＴ２４１，ＮＴ２４２は、全て非導通状
態に保持される。したがって、この場合、第１および第
２のインバータ２１，２２により構成されるラッチに対
して何の影響を与えない。したがって、現出力状態がラ
ッチによって維持される。
ず、リセット信号Ｒおよびセット信号Ｓが共に、論理
「１」で入力される場合（Ｒ＝０，Ｓ＝０）、リセット
信号入力回路２３のＮＭＯＳトランジスタＮＴ２３１，
ＮＴ２３２、並びにセット信号入力回路２４のＮＭＯＳ
トランジスタＮＴ２４１，ＮＴ２４２は、全て非導通状
態に保持される。したがって、この場合、第１および第
２のインバータ２１，２２により構成されるラッチに対
して何の影響を与えない。したがって、現出力状態がラ
ッチによって維持される。
【００３８】リセット信号Ｒが論理「１」でリセット信
号入力回路２３に入力され、セット信号Ｓが論理「０」
でセット信号入力回路２４に入力される場合（Ｒ＝１，
Ｓ＝０）、リセット信号入力回路２３のＮＭＯＳトラン
ジスタＮＴ２３１，ＮＴ２３２は導通状態に保持され
る。これに対して、セット信号入力回路２４のＮＭＯＳ
トランジスタＮＴ２４１，ＮＴ２４２は非導通状態に保
持される。リセット信号入力回路２３のＮＭＯＳトラン
ジスタＮＴ２３２が導通状態に切り換わったことに伴
い、データ出力端子ＴQ の電位は接地レベルに向かって
強く引き込まれ、ＮＭＯＳトランジスタＮＴ２３１が導
通状態に切り換わったことに伴い、データ反転出力端子
Ｔ/Qの電位は、電源電圧ＶDDレベル（論理「１」のレベ
ル）に向かって弱く持ち上げられる。ここで、ラッチの
状態反転が起こり、次の瞬間、データ出力信号Ｑが論理
「０」、データ反転出力信号／Ｑが論理「１」となる。
また、このとき、第１のインバータ２１の出力端子ＮＤ
２１２の電位が接地レベルに遷移し、第２のインバータ
２２の入力端子ＮＤ２２１の電位が接地レベルに遷移
し、これに伴い、第１のインバータ２１では、ＰＭＯＳ
トランジスタＰＴ２１１が非導通状態に保持され、ＮＭ
ＯＳトランジスタＮＴ２１１が導通状態に保持される。
また、第２のインバータ２２では、ＰＭＯＳトランジス
タＰＴ２２１が導通状態に保持され、ＮＭＯＳトランジ
スタＮＴ２２１が非導通状態に保持される。これによ
り、データ出力信号Ｑが論理「０」、データ反転出力信
号／Ｑが論理「１」の状態が保持される。
号入力回路２３に入力され、セット信号Ｓが論理「０」
でセット信号入力回路２４に入力される場合（Ｒ＝１，
Ｓ＝０）、リセット信号入力回路２３のＮＭＯＳトラン
ジスタＮＴ２３１，ＮＴ２３２は導通状態に保持され
る。これに対して、セット信号入力回路２４のＮＭＯＳ
トランジスタＮＴ２４１，ＮＴ２４２は非導通状態に保
持される。リセット信号入力回路２３のＮＭＯＳトラン
ジスタＮＴ２３２が導通状態に切り換わったことに伴
い、データ出力端子ＴQ の電位は接地レベルに向かって
強く引き込まれ、ＮＭＯＳトランジスタＮＴ２３１が導
通状態に切り換わったことに伴い、データ反転出力端子
Ｔ/Qの電位は、電源電圧ＶDDレベル（論理「１」のレベ
ル）に向かって弱く持ち上げられる。ここで、ラッチの
状態反転が起こり、次の瞬間、データ出力信号Ｑが論理
「０」、データ反転出力信号／Ｑが論理「１」となる。
また、このとき、第１のインバータ２１の出力端子ＮＤ
２１２の電位が接地レベルに遷移し、第２のインバータ
２２の入力端子ＮＤ２２１の電位が接地レベルに遷移
し、これに伴い、第１のインバータ２１では、ＰＭＯＳ
トランジスタＰＴ２１１が非導通状態に保持され、ＮＭ
ＯＳトランジスタＮＴ２１１が導通状態に保持される。
また、第２のインバータ２２では、ＰＭＯＳトランジス
タＰＴ２２１が導通状態に保持され、ＮＭＯＳトランジ
スタＮＴ２２１が非導通状態に保持される。これによ
り、データ出力信号Ｑが論理「０」、データ反転出力信
号／Ｑが論理「１」の状態が保持される。
【００３９】リセット信号Ｒが論理「０」でリセット信
号入力回路２３に入力され、セット信号Ｓが論理「１」
でセット信号入力回路２４に入力される場合（Ｒ＝０，
Ｓ＝１）、リセット信号入力回路２３のＮＭＯＳトラン
ジスタＮＴ２３１，ＮＴ２３２は非導通状態に保持され
る。これに対して、セット信号入力回路２４のＮＭＯＳ
トランジスタＮＴ２４１，ＮＴ２４２は導通状態に保持
される。セット信号入力回路２３のＮＭＯＳトランジス
タＮＴ２４２が導通状態に切り換わったことに伴い、デ
ータ反転出力端子Ｔ/Qの電位は接地レベルに向かって強
く引き込まれ、ＮＭＯＳトランジスタＮＴ２４１が導通
状態に切り換わったことに伴い、データ出力端子ＴQ の
電位は、電源電圧ＶDDレベル（論理「１」のレベル）に
向かって弱く持ち上げられる。ここで、ラッチの状態反
転が起こり、次の瞬間、データ出力信号Ｑが論理
「１」、データ反転出力信号／Ｑが論理「０」となる。
また、このとき、第２のインバータ２２の出力端子ＮＤ
２２２の電位が接地レベルに遷移し、第１のインバータ
２１の入力端子ＮＤ２１１の電位が接地レベルに遷移
し、これに伴い、第１のインバータ２１では、ＰＭＯＳ
トランジスタＰＴ２１１が導通状態に保持され、ＮＭＯ
ＳトランジスタＮＴ２１１が非導通状態に保持される。
また、第２のインバータ２２では、ＰＭＯＳトランジス
タＰＴ２２１が非導通状態に保持され、ＮＭＯＳトラン
ジスタＮＴ２２１が導通状態に保持される。これによ
り、データ出力信号Ｑが論理「１」、データ反転出力信
号／Ｑが論理「０」の状態が保持される。
号入力回路２３に入力され、セット信号Ｓが論理「１」
でセット信号入力回路２４に入力される場合（Ｒ＝０，
Ｓ＝１）、リセット信号入力回路２３のＮＭＯＳトラン
ジスタＮＴ２３１，ＮＴ２３２は非導通状態に保持され
る。これに対して、セット信号入力回路２４のＮＭＯＳ
トランジスタＮＴ２４１，ＮＴ２４２は導通状態に保持
される。セット信号入力回路２３のＮＭＯＳトランジス
タＮＴ２４２が導通状態に切り換わったことに伴い、デ
ータ反転出力端子Ｔ/Qの電位は接地レベルに向かって強
く引き込まれ、ＮＭＯＳトランジスタＮＴ２４１が導通
状態に切り換わったことに伴い、データ出力端子ＴQ の
電位は、電源電圧ＶDDレベル（論理「１」のレベル）に
向かって弱く持ち上げられる。ここで、ラッチの状態反
転が起こり、次の瞬間、データ出力信号Ｑが論理
「１」、データ反転出力信号／Ｑが論理「０」となる。
また、このとき、第２のインバータ２２の出力端子ＮＤ
２２２の電位が接地レベルに遷移し、第１のインバータ
２１の入力端子ＮＤ２１１の電位が接地レベルに遷移
し、これに伴い、第１のインバータ２１では、ＰＭＯＳ
トランジスタＰＴ２１１が導通状態に保持され、ＮＭＯ
ＳトランジスタＮＴ２１１が非導通状態に保持される。
また、第２のインバータ２２では、ＰＭＯＳトランジス
タＰＴ２２１が非導通状態に保持され、ＮＭＯＳトラン
ジスタＮＴ２２１が導通状態に保持される。これによ
り、データ出力信号Ｑが論理「１」、データ反転出力信
号／Ｑが論理「０」の状態が保持される。
【００４０】以上のようにして、本実施形態に係るＲＳ
ラッチ論理回路２０は、図６に示すように定義されるＲ
Ｓラッチの機能を実現している。
ラッチ論理回路２０は、図６に示すように定義されるＲ
Ｓラッチの機能を実現している。
【００４１】また、リセット信号Ｒおよびセット信号Ｓ
が共に、論理「０」で入力される場合（Ｒ＝０，Ｓ＝
０）、リセット信号入力回路２３のＮＭＯＳトランジス
タＮＴ２３１，ＮＴ２３２、並びにセット信号入力回路
２４のＮＭＯＳトランジスタＮＴ２４１，ＮＴ２４２
は、全て導通状態に保持される。これにより、データ出
力端子ＴQ およびデータ反転出力端子Ｔ/Qの電位は、中
間電位で平衡状態になる。したがって、この場合は、第
１および第２のインバータ２１，２２を構成する全ての
トランジスタＰＴ２１１，ＮＴ２１１、およびＰＴ２２
１，ＮＴ２２１が導通状態となり、貫通電流が流れる。
これは回路的には不正な状態ではあるが、この状態は、
図５に示すＲＳラッチの定義から除外される状態である
ことから、設計上Ｒ＝Ｓ＝１とならないように注意を払
えば、問題とはならない。
が共に、論理「０」で入力される場合（Ｒ＝０，Ｓ＝
０）、リセット信号入力回路２３のＮＭＯＳトランジス
タＮＴ２３１，ＮＴ２３２、並びにセット信号入力回路
２４のＮＭＯＳトランジスタＮＴ２４１，ＮＴ２４２
は、全て導通状態に保持される。これにより、データ出
力端子ＴQ およびデータ反転出力端子Ｔ/Qの電位は、中
間電位で平衡状態になる。したがって、この場合は、第
１および第２のインバータ２１，２２を構成する全ての
トランジスタＰＴ２１１，ＮＴ２１１、およびＰＴ２２
１，ＮＴ２２１が導通状態となり、貫通電流が流れる。
これは回路的には不正な状態ではあるが、この状態は、
図５に示すＲＳラッチの定義から除外される状態である
ことから、設計上Ｒ＝Ｓ＝１とならないように注意を払
えば、問題とはならない。
【００４２】図２は、図９の評価回路を用いて図１のＲ
Ｓラッチ論理回路のシミュレーションを行った場合の動
作波形を示す図である。図２において、横軸が時間、縦
軸が電圧を表し、実線に四角系のシンボルを付した曲線
がデータ出力ｑ、実線に三角系のシンボルを付した曲線
がデータ反転出力／ｑを示している。
Ｓラッチ論理回路のシミュレーションを行った場合の動
作波形を示す図である。図２において、横軸が時間、縦
軸が電圧を表し、実線に四角系のシンボルを付した曲線
がデータ出力ｑ、実線に三角系のシンボルを付した曲線
がデータ反転出力／ｑを示している。
【００４３】図２からわかるように、本発明に係るＲＳ
ラッチ論理回路２０では、データ出力ｑとデータ反転出
力／ｑは、出力位相が略等しい。
ラッチ論理回路２０では、データ出力ｑとデータ反転出
力／ｑは、出力位相が略等しい。
【００４４】また、図３は、本発明に係るＲＳラッチ論
理回路２０と従来回路のデータ出力ｑのシミュレーショ
ンを行った場合の各動作波形を示す図である。図３にお
いて、横軸が時間、縦軸が電圧を表し、実線が本発明に
係る回路のデータ出力ｑ、破線が従来回路のデータ出力
ｑを示している。
理回路２０と従来回路のデータ出力ｑのシミュレーショ
ンを行った場合の各動作波形を示す図である。図３にお
いて、横軸が時間、縦軸が電圧を表し、実線が本発明に
係る回路のデータ出力ｑ、破線が従来回路のデータ出力
ｑを示している。
【００４５】図３から明らかなように、同じ条件下で本
発明に係る回路の方が従来回路に比べて高速である。
発明に係る回路の方が従来回路に比べて高速である。
【００４６】さらに、図４は、本発明に係るＲＳラッチ
論理回路２０と従来回路において、出力信号の遷移の遅
い方の遅延時間をＴdmaxとして、その逆数１／Ｔdmax
（これは回路の動作速度を表す）の対電源電圧依存性を
示す図である。図４において、横軸が電源時間、縦軸が
動作速度１／Ｔdmaxを表し、実線に四角系のシンボルを
付した直線が本発明回路の特性を示し、実線に三角系の
シンボルを付した直線が従来回路の特性を示している。
論理回路２０と従来回路において、出力信号の遷移の遅
い方の遅延時間をＴdmaxとして、その逆数１／Ｔdmax
（これは回路の動作速度を表す）の対電源電圧依存性を
示す図である。図４において、横軸が電源時間、縦軸が
動作速度１／Ｔdmaxを表し、実線に四角系のシンボルを
付した直線が本発明回路の特性を示し、実線に三角系の
シンボルを付した直線が従来回路の特性を示している。
【００４７】図４からわかるように、本発明に係る回路
の動作速度は、従来回路の動作速度の略２倍であり、そ
の傾向は低電圧になっても維持される。
の動作速度は、従来回路の動作速度の略２倍であり、そ
の傾向は低電圧になっても維持される。
【００４８】以上説明したように、本第１の実施形態に
よれば、ＣＭＯＳインバータからなる第１および第２の
インバータ２１，２２の入出力同士を接続し、第１のイ
ンバータ２１の出力端子ＮＤ２１２および第２のインバ
ータ２２の入力端子ＮＤ２２１とデータ出力端子ＴQ と
接続し、第２のインバータ２２の出力端子ＮＤ２２２お
よび第１のインバータ２１の入力端子ＮＤ２１１とデー
タ反転出力端子Ｔ/Qを接続し、かつ、リセット信号Ｒが
論理「１」で入力されると、データ出力端子ＴQ の電位
を接地レベルに向かって強く引き込み、データ反転出力
端子Ｔ/Qの電位を電源電圧ＶDDレベル（論理「１」のレ
ベル）に向かって弱く持ち上げるリセット信号入力回路
２３と、セット信号Ｓが論理「１」で入力されると、デ
ータ反転出力端子Ｔ/Qの電位を接地レベルに向かって強
く引き込み、データ出力端子ＴQの電位を電源電圧ＶDD
レベル（論理「１」のレベル）に向かって弱く持ち上げ
るセット信号入力回路２４とを設けたので、データ出力
およびそのデータ反転出力の出力遷移を略同時に、かつ
高速に行うことができる。
よれば、ＣＭＯＳインバータからなる第１および第２の
インバータ２１，２２の入出力同士を接続し、第１のイ
ンバータ２１の出力端子ＮＤ２１２および第２のインバ
ータ２２の入力端子ＮＤ２２１とデータ出力端子ＴQ と
接続し、第２のインバータ２２の出力端子ＮＤ２２２お
よび第１のインバータ２１の入力端子ＮＤ２１１とデー
タ反転出力端子Ｔ/Qを接続し、かつ、リセット信号Ｒが
論理「１」で入力されると、データ出力端子ＴQ の電位
を接地レベルに向かって強く引き込み、データ反転出力
端子Ｔ/Qの電位を電源電圧ＶDDレベル（論理「１」のレ
ベル）に向かって弱く持ち上げるリセット信号入力回路
２３と、セット信号Ｓが論理「１」で入力されると、デ
ータ反転出力端子Ｔ/Qの電位を接地レベルに向かって強
く引き込み、データ出力端子ＴQの電位を電源電圧ＶDD
レベル（論理「１」のレベル）に向かって弱く持ち上げ
るセット信号入力回路２４とを設けたので、データ出力
およびそのデータ反転出力の出力遷移を略同時に、かつ
高速に行うことができる。
【００４９】第２実施形態 図５は、本発明に係るＲＳラッチ論理回路の第２の実施
形態を示す回路図である。
形態を示す回路図である。
【００５０】本第２の実施形態が上述した第１の実施形
態と異なる点は、リセット信号入力回路２３Ａおよびセ
ット信号入力回路２４ＡをＮＭＯＳトランジスタの代わ
りにＰＭＯＳトランジスタＰＴ２３１，ＰＴ２３２、お
よびＰＴ２４１，ＰＴ２４２により構成し、入力するリ
セット信号およびセット信号として、第１の実施形態の
信号に対して反転した信号／Ｒ，／Ｓをそれぞれ入力さ
せたことにある。
態と異なる点は、リセット信号入力回路２３Ａおよびセ
ット信号入力回路２４ＡをＮＭＯＳトランジスタの代わ
りにＰＭＯＳトランジスタＰＴ２３１，ＰＴ２３２、お
よびＰＴ２４１，ＰＴ２４２により構成し、入力するリ
セット信号およびセット信号として、第１の実施形態の
信号に対して反転した信号／Ｒ，／Ｓをそれぞれ入力さ
せたことにある。
【００５１】そのたの構成は上述した第１の実施形態と
同様である。
同様である。
【００５２】本第２の実施形態によれば、上述した第１
の実施形態の効果と同様の効果を得ることができる。
の実施形態の効果と同様の効果を得ることができる。
【００５３】
【発明の効果】以上説明したように、本発明によれば、
データ出力およびそのデータ反転出力の出力遷移を略同
時に、かつ高速に行うことができるラッチ回路を実現で
きる利点がある。
データ出力およびそのデータ反転出力の出力遷移を略同
時に、かつ高速に行うことができるラッチ回路を実現で
きる利点がある。
【図１】本発明に係るＲＳラッチ論理回路の第１の実施
形態を示す回路図である。
形態を示す回路図である。
【図２】本発明に係るＲＳラッチ論理回路と従来回路の
データ出力ｑのシミュレーションを行った場合の各動作
波形を示す図である。
データ出力ｑのシミュレーションを行った場合の各動作
波形を示す図である。
【図３】本発明に係るＲＳラッチ論理回路と従来回路の
データ出力ｑのシミュレーションを行った場合の各動作
波形を示す図である。
データ出力ｑのシミュレーションを行った場合の各動作
波形を示す図である。
【図４】本発明に係るＲＳラッチ論理回路と従来回路に
おいて、出力信号の遷移の遅い方の遅延時間をＴdmaxと
して、その逆数１／Ｔdmax（これは回路の動作速度を表
す）の対電源電圧依存性を示す図である。
おいて、出力信号の遷移の遅い方の遅延時間をＴdmaxと
して、その逆数１／Ｔdmax（これは回路の動作速度を表
す）の対電源電圧依存性を示す図である。
【図５】本発明に係るＲＳラッチ論理回路の第２の実施
形態を示す回路図である。
形態を示す回路図である。
【図６】ＲＳラッチ論理回路の真理値を示す図である。
【図７】２つのＮＯＲゲートを用いたＲＳラッチ論理回
路を示す回路図である。
路を示す回路図である。
【図８】図７のＲＳラッチ論理回路のＮＯＲゲーをＣＭ
ＯＳ論理回路で実現した構成例を示す回路図である。
ＯＳ論理回路で実現した構成例を示す回路図である。
【図９】ＲＳラッチ論理回路のシミュレーション用評価
回路を示す図である。
回路を示す図である。
【図１０】図９の回路を用いたシミュレーション時の動
作波形を示す図である。
作波形を示す図である。
２０，２０Ａ…ＲＳラッチ論理回路、２１…第１のイン
バータ、２２…第２のインバータ、２３，２３Ａ…リセ
ット信号入力回路、２４，２４Ａ…セット信号入力回
路、ＴR …リセット信号Ｒの入力端子、ＴS …セット信
号Ｓの入力端子、ＴQ …データ出力端子、Ｔ/Q…データ
反転出力端子。
バータ、２２…第２のインバータ、２３，２３Ａ…リセ
ット信号入力回路、２４，２４Ａ…セット信号入力回
路、ＴR …リセット信号Ｒの入力端子、ＴS …セット信
号Ｓの入力端子、ＴQ …データ出力端子、Ｔ/Q…データ
反転出力端子。
Claims (8)
- 【請求項１】 セット信号入力端子、リセット信号入力
端子、データ出力端子、およびデータ反転出力端子を有
し、上記セット信号およびリセット信号の入力論路レベ
ルに応じて第１の電源電位レベルまたは第２の電源電位
レベルの信号をデータ出力信号およびデータ反転出力信
号として出力するラッチ回路であって、 第１のインバータおよび第２のインバータを有し、これ
ら第１および第２のインバータの入出力同士が接続さ
れ、第１のインバータの出力端子および第２のインバー
タの入力端子とデータ出力端子とが接続され、第２のイ
ンバータの出力端子および第１のインバータの入力端子
とデータ反転出力端子とが接続されたラッチと、 リセット信号が所定のレベルで入力されると、データ出
力端子の電位を第２の電源電位レベルに向かって引き込
み、データ反転出力端子の電位を第１の電源電位レベル
に向かって持ち上げるリセット信号入力回路と、 セット信号が所定のレベルで入力されると、データ反転
出力端子の電位を第２の電源電位レベルに向かって引き
込み、データ出力端子の電位を第１の電源電位レベルに
向かって持ち上げるセット信号入力回路とを有するラッ
チ回路。 - 【請求項２】 セット信号入力端子、リセット信号入力
端子、データ出力端子、およびデータ反転出力端子を有
し、上記セット信号およびリセット信号の入力論路レベ
ルに応じて第１の電源電位レベルまたは第２の電源電位
レベルの信号をデータ出力信号およびデータ反転出力信
号として出力するラッチ回路であって、 入力端子がデータ反転出力端子に接続され、出力端子が
上記データ出力端子に接続された第１のインバータと、 入力端子が上記第１のインバータの出力端子と上記デー
タ出力端子との接続点に接続され、出力端子が上記第１
のインバータの入力端子と上記データ反転出力端子との
接続点に接続された第２のインバータと、 上記リセット信号の入力論理レベルが第１のレベルのと
き導通状態に保持され、第２のレベルのとき非導通状態
に保持される第１のスイッチ素子および第２のスイッチ
素子を有し、上記第１のスイッチ素子が上記第１の電源
電位と上記第２のインバータの出力端子、第１のインバ
ータの入力端子およびデータ反転出力端子の接続点との
間に接続され、上記第２のスイッチ素子が上記第２のイ
ンバータの入力端子、第１のインバータの出力端子およ
びデータ出力端子の接続点と上記第２の電源電位間の接
続されたリセット信号入力回路と、 上記セット信号の入力論理レベルが第１のレベルのとき
導通状態に保持され、第２のレベルのとき非導通状態に
保持される第３のスイッチ素子および第４のスイッチ素
子を有し、上記第３のスイッチ素子が上記第１の電源電
位と上記第２のインバータの入力端子、第１のインバー
タの出力端子およびデータ出力端子の接続点との間に接
続され、上記第４のスイッチ素子が上記第２のインバー
タの出力端子、第１のインバータの入力端子およびデー
タ反転出力端子の接続点と上記第２の電源電位間の接続
されたセット信号入力回路とを有するラッチ回路。 - 【請求項３】 上記第１のスイッチ素子、第２のスイッ
チ素子、第３のスイッチ素子、および第４のスイッチ素
子は、絶縁ゲート型電界効果トランジスタである請求項
２記載のラッチ回路。 - 【請求項４】 上記第１のスイッチ素子、第２のスイッ
チ素子、第３のスイッチ素子、および第４のスイッチ素
子は、ｎチャネルの絶縁ゲート型電界効果トランジスタ
である請求項２記載のラッチ回路。 - 【請求項５】 上記第１のスイッチ素子、第２のスイッ
チ素子、第３のスイッチ素子、および第４のスイッチ素
子は、ｐチャネルの絶縁ゲート型電界効果トランジスタ
である請求項２記載のラッチ回路。 - 【請求項６】 上記第１および第２のインバータは、そ
れぞれｐチャネルおよびｎチャネルの絶縁ゲート型電界
効果トランジスタを直列にして構成され、その接続点に
より出力端子が構成され、両トランジスタのゲートによ
り入力端子が構成され、 上記第１のスイッチ素子、第２のスイッチ素子、第３の
スイッチ素子、および第４のスイッチ素子を構成する絶
縁ゲート型電界効果トランジスタのトランジスタサイズ
は、上記第１および第２のインバータを構成する絶縁ゲ
ート型電界効果トランジスタのトランジスタサイズより
大きく設定されている請求項３記載のラッチ回路。 - 【請求項７】 上記第１および第２のインバータは、そ
れぞれｐチャネルおよびｎチャネルの絶縁ゲート型電界
効果トランジスタを直列にして構成され、その接続点に
より出力端子が構成され、両トランジスタのゲートによ
り入力端子が構成され、 上記上記第１のスイッチ素子、第２のスイッチ素子、第
３のスイッチ素子、および第４のスイッチ素子を構成す
る絶縁ゲート型電界効果トランジスタのトランジスタサ
イズは、上記第１および第２のインバータを構成する絶
縁ゲート型電界効果トランジスタのトランジスタサイズ
より大きく設定されている請求項４記載のラッチ回路。 - 【請求項８】 上記第１および第２のインバータは、そ
れぞれｐチャネルおよびｎチャネルの絶縁ゲート型電界
効果トランジスタを直列にして構成され、その接続点に
より出力端子が構成され、両トランジスタのゲートによ
り入力端子が構成され、 上記上記第１のスイッチ素子、第２のスイッチ素子、第
３のスイッチ素子、および第４のスイッチ素子を構成す
る絶縁ゲート型電界効果トランジスタのトランジスタサ
イズは、上記第１および第２のインバータを構成する絶
縁ゲート型電界効果トランジスタのトランジスタサイズ
より大きく設定されている請求項５記載のラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34538199A JP2001168686A (ja) | 1999-12-03 | 1999-12-03 | ラッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34538199A JP2001168686A (ja) | 1999-12-03 | 1999-12-03 | ラッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001168686A true JP2001168686A (ja) | 2001-06-22 |
Family
ID=18376220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34538199A Pending JP2001168686A (ja) | 1999-12-03 | 1999-12-03 | ラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001168686A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011124989A (ja) * | 2009-12-10 | 2011-06-23 | Advantest Corp | Ｓｒフリップフロップならびにそれを用いたレベルシフタおよび試験装置 |
| CN107017874A (zh) * | 2015-10-13 | 2017-08-04 | 拉碧斯半导体株式会社 | 半导体装置以及选择电路 |
-
1999
- 1999-12-03 JP JP34538199A patent/JP2001168686A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011124989A (ja) * | 2009-12-10 | 2011-06-23 | Advantest Corp | Ｓｒフリップフロップならびにそれを用いたレベルシフタおよび試験装置 |
| CN107017874A (zh) * | 2015-10-13 | 2017-08-04 | 拉碧斯半导体株式会社 | 半导体装置以及选择电路 |
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