JP2011124989A - Ｓｒフリップフロップならびにそれを用いたレベルシフタおよび試験装置 - Google Patents

Abstract

【課題】レベルシフト機能を有するＳＲフリップフロップを提供する。
【解決手段】クロスカップルインバータ３０は、互いに入力端子と出力端子とがクロスカップリングされた第１インバータ３２および第２インバータ３４を含む。第１セットトランジスタｍｓ１のゲートにセット信号Ｓが入力され、第４セットトランジスタｍｓ４のゲートに、反転セット信号ＳＸが入力される。リセット部２０の第１リセットトランジスタｍｒ１のゲートにリセット信号Ｒが入力され、第４リセットトランジスタｍｒ４のゲートに、反転リセット信号ＲＸが入力される。第２セットトランジスタｍｓ２のゲートおよび第３リセットトランジスタｍｒ３のゲートは、第２インバータ３４の出力端子と接続される。第３セットトランジスタｍｓ３のゲートおよび第２リセットトランジスタｍｒ２のゲートは、第１インバータ３２の出力端子と接続される。
【選択図】図１

Description

本発明は、ＳＲフリップフロップに関する。

デジタル回路において、ＳＲフリップフロップが広く利用される。ＳＲフリップフロップは、セット端子、リセット端子を備え、それぞれに入力されるセット信号、リセット信号に応じた出力を出力端子から出力する。ＳＲフリップフロップは、セット信号がアサート（たとえばハイレベル）されると、セット信号のポジティブエッジのタイミングで出力を第１レベル（たとえばハイレベル）とし、リセット信号がアサートされると、リセット信号のポジティブエッジのタイミングで出力を第２レベル（たとえばローレベル）とする。

こうしたＳＲフリップフロップとしては、たすき掛け接続された２つのＮＯＲ（否定論理和）ゲートを備えるＮＯＲ型ＳＲフリップフロップや、たすき掛け接続された２つのＮＡＮＤ（否定論理積）ゲートを備えるＮＡＮＤ型ＳＲフリップフロップが一般的である。

ＮＡＮＤ型やＮＯＲ型のＳＲフリップフロップは、入力されるセット信号およびリセット信号（入力信号と総称する）の信号レベル（振幅）と、その出力信号の信号レベルが等しいことを前提として構成される。

米国特許第６，０４３，６９９号明細書 米国特許第６，６００，３５７Ｂ１号明細書

デジタル回路やアナログ回路は、ブロックごとに電源電圧レベルが異なる場合がある。たとえばあるブロックは３．５Ｖ系で構成され、別のブロックは１．５Ｖ系で構成される。このような場合、ブロックの境界にレベルシフタを設け、境界を跨いで受け渡しされる信号の電圧レベルをシフトする必要がある。

このような状況において、レベルシフト機能を有するＳＲフリップフロップがあれば便宜である。

本発明はかかる状況においてなされたものであり、そのある態様の例示的な目的のひとつは、レベルシフト機能を有するＳＲフリップフロップの提供にある。

本発明のある態様は、ＳＲフリップフロップに関する。このＳＲフリップフロップは、第１下側電圧が印加される第１下側端子と、第１下側電圧と対をなす第１上側電圧が印加される第１上側端子と、第２下側電圧が印加される第２下側端子と、第２下側電圧と対をなす第２上側電圧が印加される第２上側端子と、セット信号が入力されるセット端子と、リセット信号が入力されるリセット端子と、第２下側端子と第２上側端子の間に設けられ、互いに入力端子と出力端子とがクロスカップリングされた第１インバータおよび第２インバータを含むクロスカップルインバータと、第１下側端子と第１インバータの入力端子との間に順に直列に設けられたＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である第１セットトランジスタおよび第２セットトランジスタと、第２インバータの入力端子と第１上側端子との間に順に直列に設けられたＰチャンネルＭＯＳＦＥＴである第３セットトランジスタおよび第４セットトランジスタと、を含み、第１セットトランジスタのゲートにセット信号が入力され、第４セットトランジスタのゲートに、セット信号の相補信号（反転信号）が入力されたセット部と、第１下側端子と第２インバータの入力端子との間に順に直列に設けられたＮチャンネルＭＯＳＦＥＴである第１リセットトランジスタおよび第２リセットトランジスタと、第１インバータの入力端子と第１上側端子との間に順に直列に設けられたＰチャンネルＭＯＳＦＥＴである第３リセットトランジスタおよび第４リセットトランジスタと、を含み、第１リセットトランジスタのゲートにリセット信号が入力され、第４リセットトランジスタのゲートに、リセット信号の相補信号が入力されたリセット部と、を備える。第２セットトランジスタのゲートおよび第３リセットトランジスタのゲートは、第２インバータの出力端子と接続される。第３セットトランジスタのゲートおよび第２リセットトランジスタのゲートは、第１インバータの出力端子と接続される。

この態様のＳＲフリップフロップにより生成される出力信号は、セット信号とリセット信号に応じて、第２上側電圧と第２下側電圧の間でレベルが変化する。つまりレベルシフト機能付きのＳＲフリップフロップを提供することができる。

クロスカップルインバータは、第１インバータの出力端子と第２インバータの入力端子との間に設けられた第１インピーダンス素子と、第２インバータの出力端子と第１インバータの入力端子との間に設けられた第２インピーダンス素子と、をさらに含んでもよい。
第１インピーダンス素子および第２インピーダンス素子を設けることにより、セット部およびリセット部に流れる過渡的な電源電流を小さくすることができる。

第１、第２インピーダンス素子の抵抗値は、１ｋΩから１ＭΩ以下であってもよい。
抵抗値を高くしすぎるとクロスカップルインバータの動作が遅くなる。反対に抵抗値が低すぎると、クロスカップルインバータの動作は速くなるが、セット部およびリセット部に流れる過渡的な電源電流が増加する。上記範囲に選ぶことにより、両者のバランスをとり、好適な性能を得ることができる。

クロスカップルインバータを構成するトランジスタそれぞれのドレイン抵抗は、１ｋΩから１ＭΩ以下であってもよい。インピーダンス素子を設けるかわりに、ドレイン抵抗の抵抗値を、高く設計しておくことにより、同様の効果が得られる。

クロスカップルインバータを構成するトランジスタそれぞれのドレイン抵抗は、第１から第４セットトランジスタおよび第１から第４リセットトランジスタのそれぞれのドレイン抵抗よりも高くてもよい。

本発明の別の態様は、対をなす第１下側電圧と第１上側電圧のいずれかのレベルをとる入力信号を受け、対をなす第２下側電圧と第２上側電圧のいずれかのレベルをとる出力信号にレベルシフトするレベルシフタである。このレベルシフタは、入力信号を反転するインバータと、そのセット端子に入力信号を受け、そのリセット端子にインバータにより反転された入力信号を受ける上述のいずれかの態様のＳＲフリップフロップと、を備える。

本発明のさらに別の態様もまた、レベルシフタである。このレベルシフタは、上述のいずれかの態様のＳＲフリップフロップと、ＳＲフリップフロップの第２インバータの出力と同論理のフィードバック信号と入力信号との論理積を生成し、ＳＲフリップフロップのセット端子へと出力する第１論理ゲートと、フィードバック信号と入力信号との否定論理和を生成し、ＳＲフリップフロップのリセット端子へと出力する第２論理ゲートと、を備える。

ある態様のレベルシフタは、
１． ＳＲフリップフロップの第２インバータの出力を受け、フィードバック信号を生成するシュミットバッファ
２． ＳＲフリップフロップの第２インバータの出力を受け、フィードバック信号を生成する遅延回路
３． ＳＲフリップフロップの第１インバータの出力を受け、フィードバック信号を生成するシュミットインバータ
のいずれかをさらに備えてもよい。

本発明のさらに別の態様は、試験装置である。この試験装置は、対をなす第１下側電圧と第１上側電圧を受けて動作する第１の回路ブロックと、対をなす第２下側電圧と第２上側電圧を受けて動作する第２の回路ブロックと、第１の回路ブロックからの信号を受け、第２の回路ブロックへと受け渡すレベルシフタと、を備える。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、レベルシフト機能付きのＳＲフリップフロップが提供される。

実施の形態に係るレベルシフト機能付きＳＲフリップフロップの構成を示す回路図である。 図１のＳＲフリップフロップの動作を示すタイムチャートである。 図３（ａ）〜（ｃ）は、図１のＳＲフリップフロップの変形例を示す回路図である。 図４（ａ）〜（ｃ）は、図１のＳＲフリップフロップを用いたレベルシフタの構成を示す回路図である。 図５（ａ）〜（ｃ）は、変形例に係るレベルシフタの構成を示す回路図である。 図５（ａ）のレベルシフタの具体的な構成を示す回路図である。 図７（ａ）、（ｂ）は、図４（ａ）のレベルシフタに利用可能なシュミットバッファの構成例を示す回路図である。 図６のレベルシフタの動作を示すタイムチャートである。 図９（ａ）〜（ｃ）は、ＳＲフリップフロップを利用したレベルシフト回路の別の構成を示す回路図である。 図９（ａ）のレベルシフト回路の具体的な構成例を示す回路図である。 図１０のレベルシフタの動作を示すタイムチャートである。 実施の形態に係るレベルシフタを備えた試験装置の構成を示すブロック図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図１は、実施の形態に係るレベルシフト機能付きＳＲフリップフロップ１００の構成を示す回路図である。ＳＲフリップフロップ１００は、セット信号Ｓおよびリセット信号Ｒを受け、セット信号Ｓのポジティブエッジに応答して第１レベル（ＶｄｄＨ）に遷移し、リセット信号Ｒのポジティブエッジに応答して第２レベル（ＶｓｓＨ）に遷移する出力信号Ｑを生成し、その出力端子ＰＯから出力する。また出力信号Ｑと相補的なレベルをとる反転出力信号ＱＸを生成し、その反転出力端子ＰＯＸから出力する。本明細書において“Ｘ”は論理反転を示す。

ＳＲフリップフロップ１００は、第１下側端子Ｐ１、第１上側端子Ｐ２、第２下側端子Ｐ３、第２上側端子Ｐ４、セット端子ＰＳ、リセット端子ＰＲ、出力端子ＰＯ、反転出力端子ＰＯＸ、セット部１０、リセット部２０、クロスカップルインバータ３０を備える。

第１下側端子Ｐ１には、第１下側電圧ＶｓｓＬが印加される。第１上側端子Ｐ２には、第１下側電圧ＶｓｓＬと対をなす第１上側電圧ＶｄｄＬが印加される。第２下側端子Ｐ３には、第２下側電圧ＶｓｓＨが印加される。第２上側端子Ｐ４には、第２下側電圧ＶｓｓＨと対をなす第２上側電圧ＶｄｄＨが印加される。
ここで、ＳＲフリップフロップ１００を正常に動作させるためには、
ＶｓｓＨ＜ＶｓｓＬ＜ＶｄｄＬ＜ＶｄｄＨ
が成立することが望ましい。

セット端子ＰＳには、セット信号Ｓが入力され、リセット端子ＰＲにはリセット信号Ｒが入力される。

クロスカップルインバータ３０は、第２下側端子Ｐ３と第２上側端子Ｐ４の間に設けられた第１インバータ３２、第２インバータ３４を含む。第１インバータ３２は、トランジスタｍｉ１、ｍｉ２を含み、第２インバータ３４はトランジスタｍｉ３、ｍｉ４を含む。第１インバータ３２と第２インバータ３４は、それぞれの入力端子と出力端子とが互いにクロスカップリングされる。

セット部１０は、第１セットトランジスタｍｓ１〜第４セットトランジスタｍｓ４を備える。第１セットトランジスタｍｓ１および第２セットトランジスタｍｓ２はＮチャンネルＭＯＳＦＥＴであり、第１下側端子Ｐ１と第１インバータ３２の入力端子との間に順に直列に設けられる。第３セットトランジスタｍｓ３および第４セットトランジスタｍｓ４はＰチャンネルＭＯＳＦＥＴであり、第２インバータ３４の入力端子と第１上側端子Ｐ２との間に順に直列に設けられる。

インバータ１２は、セット信号Ｓを反転する。第１セットトランジスタｍｓ１のゲートにはセット信号Ｓが入力され、第４セットトランジスタｍｓ４のゲートには、インバータ１２により反転されたセット信号ＳＸが入力される。

リセット部２０は、第１リセットトランジスタｍｒ１〜第４リセットトランジスタｍｒ４を備える。第１リセットトランジスタｍｒ１および第２リセットトランジスタｍｒ２はＮチャンネルＭＯＳＦＥＴであり、第１下側端子Ｐ１と第２インバータ３４の入力端子との間に順に直列に設けられる。第３リセットトランジスタｍｒ３および第４リセットトランジスタｍｒ４は、ＰチャンネルＭＯＳＦＥＴであり、第１インバータ３２の入力端子と第１上側端子Ｐ２との間に順に直列に設けられる。

インバータ２２は、リセット信号Ｒを反転する。第１リセットトランジスタｍｒ１のゲートにはリセット信号Ｒが入力され、第４リセットトランジスタｍｒ４のゲートには、リセット信号Ｒの相補信号ＲＸが入力される。

第２セットトランジスタｍｓ２のゲートおよび第３リセットトランジスタｍｒ３のゲートは、第２インバータ３４の出力端子と接続される。また第３セットトランジスタｍｓ３のゲートおよび第２リセットトランジスタｍｒ２のゲートは、第１インバータ３２の出力端子と接続される。

好ましい態様において、クロスカップルインバータ３０は、第１インピーダンス素子Ｒ１と第２インピーダンス素子Ｒ２を備える。第１インピーダンス素子Ｒ１は、第１インバータ３２の出力端子と第２インバータ３４の入力端子との間に設けられる。第２インピーダンス素子Ｒ２は、第２インバータ３４の出力端子と第１インバータ３２の入力端子との間に設けられる。

第１インピーダンス素子Ｒ１および第２インピーダンス素子Ｒ２は、抵抗値が等しい抵抗素子である。第１インピーダンス素子Ｒ１および第２インピーダンス素子Ｒ２を設けることにより、セット部１０およびリセット部２０に流れる過渡的な電源電流を低減することができる。

第１インピーダンス素子Ｒ１および第２インピーダンス素子Ｒ２の抵抗値は、１ｋΩから１ＭΩ以下で設計することが好ましい。抵抗値を高くしすぎるとクロスカップルインバータ３０の動作が遅くなる。反対に抵抗値が低すぎるとクロスカップルインバータ３０の動作は速くなるがセット部１０及びリセット部２０に流れる過渡的な電源電流が増加する。上記範囲に選ぶことにより、両者のバランスをとり、好適な性能を得ることができる。ＳＲフリップフロップ１００を半導体集積回路に集積化する場合の素子サイズも鑑みると、１０ｋΩから１００ｋΩが好適である。

第１インピーダンス素子Ｒ１および第２インピーダンス素子Ｒ２として、抵抗素子に代えて、常時オンするように制御されたトランスファゲート３６を利用してもよい。このトランスファゲート３６は、図１の右上に示される。

あるいは、第１インピーダンス素子Ｒ１、第２インピーダンス素子Ｒ２を省略して、トランジスタｍｉ１〜ｍｉ４のドレイン抵抗の値を高く設計してもよい。これらの抵抗値も、同様の理由から１０ｋΩ〜１ＭΩの範囲で設計することが好ましい。

別の観点から見ると、第１インピーダンス素子Ｒ１および第２インピーダンス素子Ｒ２を設けない場合には、クロスカップルインバータ３０を構成するトランジスタｍｉ１〜ｍｉ４それぞれのドレイン抵抗は、第１〜第４セットトランジスタｍｓ１〜ｍｓ４および第１〜第４リセットトランジスタｍｒ１〜ｍｒ４のそれぞれのドレイン抵抗よりも高く設計される。

以上がＳＲフリップフロップ１００の構成である。続いてその動作を説明する。図２は、図１のＳＲフリップフロップ１００の動作を示すタイムチャートである。タイムチャートは、上から順に、セット信号Ｓ、リセット信号Ｒ、出力信号Ｑ、反転出力信号ＱＸ、第１インバータ３２の入力信号ＢＸおよび第２インバータ３４の入力信号Ｂ、ＳＲフリップフロップ１００の消費電流Ｉｄｄを示す。

ＶｄｄＬ＝１．２Ｖ、ＶｓｓＬ＝０Ｖ、ＶｄｄＨ＝２．１Ｖ、ＶｓｓＨ＝−１．２Ｖである。またセット信号Ｓおよびリセット信号Ｒは、１０ｎｓを周期としてレベル遷移する。時刻ｔ０より前の初期状態において、Ｓ＝ＶｓｓＬ、Ｒ＝ＶｓｓＬ、Ｑ＝ＶｓｓＨ、ＱＸ＝ＶｄｄＨとする。このとき、信号Ｂと信号Ｑの電位はほぼ等しく、信号ＢＸと信号ＱＸの電位もほぼ等しい。また第１リセットトランジスタｍｒ１〜第４リセットトランジスタｍｒ４および第１セットトランジスタｍｓ１、第４セットトランジスタｍｓ４はオフ状態であり、第２セットトランジスタｍｓ２および第３セットトランジスタｍｓ３はオン状態である。

時刻ｔ０にセット信号Ｓがハイレベルに遷移する。このときセット部１０を構成する第１セットトランジスタｍｓ１〜第４セットトランジスタｍｓ４がオン状態となり信号ＢＸが第１下側電圧ＶｓｓＬに引き下げられ、信号Ｂが第１上側電圧ＶｄｄＬに引き上げられる。そしてＢ＞ＢＸとなると、クロスカップルインバータ３０の状態が切り替わり、出力信号Ｑが第２上側電圧ＶｄｄＨに近づき、反転出力信号ＱＸが第２下側電圧ＶｓｓＨに近づく。その結果、第２セットトランジスタｍｓ２、第３セットトランジスタｍｓ３がオフ状態となる。

続いて時刻ｔ１にセット信号Ｓがローレベルに遷移する。そうすると第１セットトランジスタｍｓ１〜第４セットトランジスタｍｓ４および第１リセットトランジスタｍｒ１、第４リセットトランジスタｍｒ４はオフ状態となり、第２リセットトランジスタｍｒ２および第３リセットトランジスタｍｒ３はオン状態となる。つまり初期状態と反対の状態となる。

続いて時刻ｔ２にリセット信号Ｒがハイレベルに遷移する。このときリセット部２０を構成する第１リセットトランジスタｍｒ１〜第４リセットトランジスタｍｒ４がオン状態となり信号ＢＸが第１上側電圧ＶｄｄＬに引き上げられ、信号Ｂが第１下側電圧ＶｓｓＬに引き下げられる。そしてＢ＜ＢＸとなると、クロスカップルインバータ３０の状態が切り替わり、出力信号Ｑが第２下側電圧ＶｓｓＨに近づき、反転出力信号ＱＸが第２上側電圧ＶｄｄＨに近づく。その結果、第２リセットトランジスタｍｒ２、第３リセットトランジスタｍｒ３がオフ状態となる。

続いて時刻ｔ３にリセット信号Ｒがローレベルに遷移する。そうすると第１リセットトランジスタｍｒ１〜第４リセットトランジスタｍｒ４および第１セットトランジスタｍｓ１、第４セットトランジスタｍｓ４がオフ状態、第２セットトランジスタｍｓ２および第３セットトランジスタｍｓ３がオン状態となり、初期状態に戻る。

以上がＳＲフリップフロップ１００の動作である。
このように、図１の回路はＳＲフリップフロップとして動作していることがわかる。また入力信号Ｓ、ＲのハイレベルはＶｄｄＬ、ローレベルはＶｓｓＬであるが、出力信号Ｑ、ＱＸのハイレベルはＶｄｄＨ、ローレベルはＶｓｓＨであることから、ＳＲフリップフロップ１００は、信号レベルを上下方向にレベルシフトするレベルシフト機能を有することがわかる。

さらに図２の最下段に示すように、この回路では、セット信号Ｓおよびリセット信号Ｒのポジティブエッジのタイミングを除く静的な状態において、消費電流がほとんどゼロであることは特筆すべきである。これは、静的な状態では上側電圧端子と下側電圧端子の間で直列につながったスイッチは、すべてが同時にオンせず、いずれかがオンとなるとその他がオフとなる関係が成り立つことによる。

続いて図１のＳＲフリップフロップ１００の変形例を説明する。図１のＳＲフリップフロップ１００は、セット信号Ｓとリセット信号Ｒを受ける場合を説明したが、セット信号Ｓ、リセット信号Ｒの少なくとも一方の論理は反転していてもよい。この場合、以下のようにセット部１０および／またはリセット部２０の構成を変形すればよい。

図３（ａ）〜（ｃ）は、図１のＳＲフリップフロップ１００の変形例を示す回路図である。各図の右にはそれぞれの回路シンボルが示される。

図３（ａ）では、ＳＲフリップフロップ１００ａは反転セット端子ＰＳＸに反転セット信号ＳＸを、リセット端子ＰＲにリセット信号Ｒを受ける。つまりＳＲフリップフロップ１００ａは、反転セット信号ＳＸのネガティブエッジによってセットされ、リセット信号Ｒのポジティブエッジによってリセットされる。

セット部１０ａにおいて、反転セット信号ＳＸは第４セットトランジスタｍｓ４のゲートに直接入力される。また反転セット信号ＳＸをインバータ１２ａにより論理反転し、セット信号Ｓを生成して第１セットトランジスタｍｓ１のゲートに入力している。

図３（ｂ）では、ＳＲフリップフロップ１００ｂはセット端子ＰＳにセット信号Ｓを、反転リセット端子ＰＲＸに反転リセット信号ＲＸを受ける。つまりＳＲフリップフロップ１００ｂは、セット信号Ｓのポジティブエッジによってセットされ、反転リセット信号ＲＸのネガティブエッジによってリセットされる。

リセット部２０ａにおいて、反転リセット信号ＲＸは第４リセットトランジスタｍｒ４のゲートに直接入力される。また反転リセット信号ＲＸをインバータ２２ａにより論理反転し、リセット信号Ｒを生成して第１リセットトランジスタｍｒ１のゲートに入力している。

図３（ｃ）では、ＳＲフリップフロップ１００ｃは、反転セット端子ＰＳＸに反転セット信号ＳＸを、反転リセット端子ＰＲＸに反転リセット信号ＲＸを受ける。つまりＳＲフリップフロップ１００ｃは、反転セット信号ＳＸのネガティブエッジによってセットされ、反転リセット信号ＲＸのネガティブエッジによってリセットされる。この場合、セット部１０ａとリセット部２０ａを組み合わせればよい。

以上、ＳＲフリップフロップ１００について説明した。続いてそれを用いたレベルシフタ２００について説明する。図４（ａ）〜（ｃ）は、図１のＳＲフリップフロップ１００を用いたレベルシフタ２００の構成を示す回路図である。

図４（ａ）〜（ｃ）のレベルシフタ２００ａ、２００ｂ、２００ｃ（以下、レベルシフタ２００と総称する）は、対をなす第１下側電圧ＶｓｓＬと第１上側電圧ＶｄｄＬのいずれかのレベルをとる入力信号Ｉｎを受け、対をなす第２下側電圧ＶｓｓＨと第２上側電圧ＶｄｄＨのいずれかのレベルをとる出力信号Ｏｕｔにレベルシフトする。

図４（ａ）〜（ｃ）のレベルシフタ２００は、ＳＲフリップフロップ１００、第１論理ゲート（ＡＮＤゲート）２０２、第２論理ゲート（ＮＯＲゲート）２０４を備える。

図４（ａ）および（ｃ）において、ＡＮＤゲート２０２は、ＳＲフリップフロップ１００の第２インバータ（３４）の出力、つまり反転出力信号ＱＸと同論理（言い換えると出力信号Ｑの反転論理）を有するフィードバック信号ＦＢＱと、入力信号Ｉｎとの論理積を生成し、ＳＲフリップフロップ１００のセット端子Ｓへと出力する。
ＮＯＲゲート２０４は、フィードバック信号ＦＢＱと入力信号Ｉｎとの否定論理和を生成し、ＳＲフリップフロップ１００のリセット端子Ｒへと出力する。

図４（ａ）のレベルシフタ２００ａには、シュミットバッファ２０６ａが設けられる。シュミットバッファ２０６ａは、反転出力信号ＱＸを受け、フィードバック信号ＦＢＱを生成する。入力信号Ｉｎの変化速度が遅い場合において、シュミットバッファ２０６ａを用いることにより、回路動作が確実なものとなる。入力信号Ｉｎが十分速く遷移する場合には、単なるバッファを用いてもよい。

図４（ｂ）のレベルシフタ２００ｂには、図４（ａ）のシュミットバッファ２０６ａに代えて、シュミットインバータ２０８が設けられる。シュミットインバータ２０８は、ＳＲフリップフロップ１００の第１インバータ３２の出力、つまり出力信号Ｑを受け、フィードバック信号ＦＢＱを生成する。シュミットインバータ２０８を用いることにより、通常のインバータを用いるよりも、回路動作が確実なものとなる。

図４（ｃ）のレベルシフタ２００ｃには、図４（ａ）のシュミットバッファ２０６ａに代えて遅延回路２０６ｃが設けられる。遅延回路２０６ｃは、反転出力信号ＱＸを受け、それに所定の遅延を与える。遅延回路２０６ｃを用いた場合、単なるバッファを用いる場合よりも、回路動作が確実となる。

また図４（ａ）〜（ｃ）それぞれにおいて、ＳＲフリップフロップ１００を図３（ａ）〜（ｃ）のＳＲフリップフロップのいずれかに置換した以下の変形例が可能である。

変形例１． 図３（ａ）のＳＲフリップフロップ１００ａを用いる場合には、ＡＮＤゲート２０２をＮＡＮＤゲート２０３に置換すればよい。
変形例２． 図３（ｂ）のＳＲフリップフロップ１００ｂを用いる場合には、ＮＯＲゲート２０４をＯＲゲート２０５に置換すればよい。
変形例３． 図３（ｃ）のＳＲフリップフロップ１００ｃを用いる場合には、ＡＮＤゲート２０２をＮＡＮＤゲート２０３に置換し、さらにＮＯＲゲート２０４をＯＲゲート２０５に置換すればよい。

図５（ａ）〜（ｃ）は、変形例に係るレベルシフタ２００の構成を示す回路図である。
図５（ａ）のレベルシフタ２００ｄは、図４（ａ）のレベルシフタ２００ａに、図３（ａ）のＳＲフリップフロップ１００ａを用いた変形例１である。
図５（ｂ）のレベルシフタ２００ｅは、図４（ｂ）のレベルシフタ２００ｂに、図３（ｂ）のＳＲフリップフロップ１００ｂを用いた変形例２である。
図５（ｃ）のレベルシフタ２００ｆは、図４（ｃ）のレベルシフタ２００ｃに、図３（ｃ）のＳＲフリップフロップ１００ｃを用いた変形例３である。

図３（ａ）〜（ｃ）のレベルシフタと、図４（ａ）〜（ｃ）のＳＲフリップフロップは任意に組み合わせることが可能であり、いずれの組み合わせも本発明の範囲に含まれる。

図６は、図５（ａ）のレベルシフタ２００ｄの具体的な構成を示す回路図である。レベルシフタ２００ｄは、ＮＡＮＤゲート２０３、ＮＯＲゲート２０４、および図３（ａ）のＳＲフリップフロップ１００ａを備える。

ＮＡＮＤゲート２０３は、第１トランジスタＭ１〜第４トランジスタＭ４を含む。またＮＯＲゲート２０４は第５トランジスタＭ５〜第８トランジスタＭ８を含む。ただしＮＡＮＤゲートやＮＯＲゲートの構成は図６のものに限定されない。

図７（ａ）、（ｂ）は、図４（ａ）のレベルシフタ２００ａに利用可能なシュミットバッファ２０６の構成例を示す回路図である。図７（ａ）、（ｂ）のシュミットバッファ２０６ａ、２０６ｂは３つのインバータ５０、５２、５４を備える。

第１インバータ５０には、入力信号Ｉｎが入力される。第１インバータ５０と第２インバータ５２の出力端子は、抵抗Ｒ１１、Ｒ１２によってカップリングされる。抵抗Ｒ１１、Ｒ１２は、第１インバータ５０の出力信号と第２インバータ５２の出力信号を分圧する。分圧された信号は、第３インバータ５４の入力端子に入力される。第３インバータ５４の出力は、第２インバータ５２の入力端子に入力されるとともに、出力信号Ｏｕｔとして外部に出力される。

抵抗Ｒ１２の抵抗値は、抵抗Ｒ１１の抵抗値より高く、具体的には２倍から１０倍程度に設定することが好ましい。

図７（ｂ）では、抵抗Ｒ１１、Ｒ１２を省略し、その代わりに第２インバータ５２のトランジスタＭ１１、Ｍ１２のＷ／Ｌ（ゲート幅／ゲート長）比を、第１インバータ５０および第３インバータ５４を構成するトランジスタのＷ／Ｌ比よりも小さくする。つまり、トランジスタＭ１１、Ｍ１２のオン抵抗は、その他のトランジスタのオン抵抗よりも高くなっている。

なお、シュミットバッファ２０６の構成は図７（ａ）、（ｂ）のものに限定されない。

以上がＳＲフリップフロップ１００を用いたレベルシフタ２００の構成である。続いてその動作を説明する。図８は、図６のレベルシフタ２００ｄの動作を示すタイムチャートである。

図８から明らかなように、入力信号Ｉｎとフィードバック信号ＦＢＱの論理積をとることによりセット信号Ｓが生成され、入力信号Ｉｎとフィードバック信号ＦＢＱの否定論理和をとることによりリセット信号Ｒが生成される。

そしてセット信号Ｓおよびリセット信号Ｒに応じてＳＲフリップフロップを動作させることにより、入力信号Ｉｎに応じた出力信号Ｑが出力されることがわかる。さらに、出力信号Ｑの振幅は、入力信号Ｉｎの振幅をシフトしたものとなっており、レベルシフタ２００ｄがレベルシフタとして機能していることが確認できる。

また、動作電流Ｉｄｄに着目すると、実施の形態に係るＳＲフリップフロップを利用することによって、入力信号Ｉｎが遷移するタイミングでのみ電流が消費され、静的な電源電流Ｉｄｄはほとんどゼロである。つまり従来のレベルシフタに比べて消費電力を低減できる。

図９（ａ）〜（ｃ）は、ＳＲフリップフロップを利用したレベルシフト回路の別の構成を示す回路図である。

図９（ａ）のレベルシフタ２００ｇは、インバータ２１０および図１のＳＲフリップフロップ１００を備える。インバータ２１０は、入力信号Ｉｎを反転する。入力信号Ｉｎおよび反転された入力信号はそれぞれ、ＳＲフリップフロップ１００のセット端子およびリセット端子に入力される。

図９（ａ）のレベルシフタ２００ｇには、ＳＲフリップフロップ１００を図３（ｂ）または（ａ）のＳＲフリップフロップのいずれかに置換した以下の変形例が可能である。

変形例１． 図３（ｂ）のＳＲフリップフロップ１００ｂを用いる場合には、インバータ２１０を省略することができる。図９（ｂ）は、この変形例を示す。この場合、インバータ２１０が不要となるため回路構成を簡素化できる。図１０は、図９（ｂ）のレベルシフタ２００ｈの具体的な構成を示す回路図である。

変形例２． 図３（ａ）のＳＲフリップフロップ１００ａを用いる場合には、インバータ２１０の出力を、ＳＲフリップフロップ１００ａの反転セット端子に入力すればよい。図９（ｃ）はこの変形例を示す。

図１１は、図１０のレベルシフタ２００ｈの動作を示すタイムチャートである。図９（ａ）〜（ｃ）のレベルシフタによれば、図４（ａ）〜（ｃ）のように、出力信号をフィードバックすることなく、入力信号ＩｎをＳＲフリップフロップ１００に通過させることにより、振幅をレベルシフトすることができる。

最後に、実施の形態に係るレベルシフタ２００の好適なアプリケーションを説明する。図１２は、実施の形態に係るレベルシフタを備えた試験装置の構成を示すブロック図である。

試験装置２は、ＤＵＴ（被試験デバイス）１に対してテストパターン信号を与え、ＤＵＴ１から出力される信号を期待値ＥＸＰと比較することによりＤＵＴ１の良否を判定する。試験装置２は、第１回路ブロック４および第２回路ブロック６を備える。第１回路ブロック４は、対をなす第１下側電圧ＶｓｓＬと第１上側電圧ＶｄｄＬを受けて動作する。たとえば第１回路ブロック４は、低電圧ＣＭＯＳプロセスを用いて構成されるブロックであり、タイミング発生器ＴＧ、パターン発生器ＰＧ、波形整形器ＦＣ、パスフェイル判定部５、メモリ（不図示）などを備える。

第２回路ブロック６は、対をなす第２下側電圧ＶｓｓＨと第２上側電圧ＶｄｄＨを受けて動作する。たとえば第２回路ブロック６はアナログ回路であり、Ｄ／Ａコンバータや、コンパレータＣＰ、ドライバＤＲなどを含む。

上述のレベルシフタ２００は、第１回路ブロック４からの信号を受け、第２回路ブロック６へと受け渡す。レベルシフタ２００を用いることにより、電源電圧が異なる回路ブロック間で、正確に信号を受け渡すことが可能となる。

また図１２には１つのチャンネルのみが示されるが、実際の試験装置２は、一度に膨大な量のＤＵＴを同時に試験するために、数百〜数万のチャンネルを備える。上述したように実施の形態に係るレベルシフタ２００は、静的な電源電流Ｉｄｄが小さいという利点があった。このような低消費電力のレベルシフタ２００を用いることにより、試験装置２の消費電力を従来よりも削減することが可能となる。

実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。

１００…ＳＲフリップフロップ、１０…セット部、１２…インバータ、２０…リセット部、２２…インバータ、３０…クロスカップルインバータ、３２…第１インバータ、３４…第２インバータ、Ｐ１…第１下側端子、Ｐ２…第１上側端子、Ｐ３…第２下側端子、Ｐ４…第２上側端子、ＰＳ…セット端子、ＰＲ…リセット端子、ＰＯ…出力端子、ＰＯＸ…反転出力端子、Ｓ…セット信号、Ｒ…リセット信号、Ｑ…出力信号、ＱＸ…反転出力信号、ｍｓ１…第１セットトランジスタ、ｍｓ２…第２セットトランジスタ、ｍｓ３…第３セットトランジスタ、ｍｓ４…第４セットトランジスタ、ｍｒ１…第１リセットトランジスタ、ｍｒ２…第２リセットトランジスタ、ｍｒ３…第３リセットトランジスタ、ｍｒ４…第４リセットトランジスタ、Ｒ１…第１インピーダンス素子、Ｒ２…第２インピーダンス素子、２００…レベルシフタ、２０２…ＡＮＤゲート、２０４…ＮＯＲゲート、２０６ａ…シュミットバッファ、２０６ｃ…遅延回路、２０８…シュミットインバータ。

Claims (19)

1. 第１下側電圧が印加される第１下側端子と、
   前記第１下側電圧と対をなす第１上側電圧が印加される第１上側端子と、
   第２下側電圧が印加される第２下側端子と、
   前記第２下側電圧と対をなす第２上側電圧が印加される第２上側端子と、
   セット信号が入力されるセット端子と、
   リセット信号が入力されるリセット端子と、
   前記第２下側端子と前記第２上側端子の間に設けられ、互いに入力端子と出力端子とがクロスカップリングされた第１インバータおよび第２インバータを含むクロスカップルインバータと、
   前記第１下側端子と前記第１インバータの入力端子との間に順に直列に設けられたＮチャンネルＭＯＳＦＥＴである第１セットトランジスタおよび第２セットトランジスタと、前記第２インバータの入力端子と前記第１上側端子との間に順に直列に設けられたＰチャンネルＭＯＳＦＥＴである第３セットトランジスタおよび第４セットトランジスタと、を含み、前記第１セットトランジスタのゲートに前記セット信号が入力され、前記第４セットトランジスタのゲートに、前記セット信号の相補信号が入力されたセット部と、
   前記第１下側端子と前記第２インバータの入力端子との間に順に直列に設けられたＮチャンネルＭＯＳＦＥＴである第１リセットトランジスタおよび第２リセットトランジスタと、前記第１インバータの入力端子と前記第１上側端子との間に順に直列に設けられたＰチャンネルＭＯＳＦＥＴである第３リセットトランジスタおよび第４リセットトランジスタと、を含み、前記第１リセットトランジスタのゲートに前記リセット信号が入力され、前記第４リセットトランジスタのゲートに、前記リセット信号の相補信号が入力されたリセット部と、
   を備え、
   前記第２セットトランジスタのゲートおよび前記第３リセットトランジスタのゲートを、前記第２インバータの出力端子と接続するとともに、
   前記第３セットトランジスタのゲートおよび前記第２リセットトランジスタのゲートを、前記第１インバータの出力端子と接続したことを特徴とするＳＲフリップフロップ。
2. 前記セット端子に代えて、前記セット信号と相補的な論理レベルを有する反転セット信号が入力される反転セット端子を備えることを特徴とする請求項１に記載のＳＲフリップフロップ。
3. 前記リセット端子に代えて、前記リセット信号と相補的な論理レベルを有する反転リセット信号が入力される反転リセット端子を備えることを特徴とする請求項１に記載のＳＲフリップフロップ。
4. 前記セット端子に代えて、前記セット信号と相補的な論理レベルを有する反転セット信号が入力される反転セット端子を備え、
   前記リセット端子に代えて、前記リセット信号と相補的な論理レベルを有する反転リセット信号が入力される反転リセット端子を備えることを特徴とする請求項１に記載のＳＲフリップフロップ。
5. 前記クロスカップルインバータは、
   前記第１インバータの出力端子と前記第２インバータの入力端子との間に設けられた第１インピーダンス素子と、
   前記第２インバータの出力端子と前記第１インバータの入力端子との間に設けられた第２インピーダンス素子と、
   をさらに含むことを特徴とする請求項１から４のいずれかに記載のＳＲフリップフロップ。
6. 前記第１、第２インピーダンス素子の抵抗値は、１ｋΩから１ＭΩ以下であることを特徴とする請求項４に記載のＳＲフリップフロップ。
7. 前記クロスカップルインバータを構成するトランジスタそれぞれのドレイン抵抗は、前記第１から第４セットトランジスタおよび前記第１から第４リセットトランジスタのそれぞれのドレイン抵抗よりも高いことを特徴とする請求項１から４のいずれかに記載のＳＲフリップフロップ。
8. 前記クロスカップルインバータを構成するトランジスタそれぞれのドレイン抵抗は、１ｋΩから１ＭΩ以下であることを特徴とする請求項１から４のいずれかに記載のＳＲフリップフロップ。
9. 対をなす第１下側電圧と第１上側電圧のいずれかのレベルをとる入力信号を受け、対をなす第２下側電圧と第２上側電圧のいずれかのレベルをとる出力信号にレベルシフトするレベルシフタであって、
   前記入力信号を反転するインバータと、
   そのセット端子に前記入力信号を受け、そのリセット端子に前記インバータにより反転された前記入力信号を受ける請求項１に記載のＳＲフリップフロップと、
   を備えることを特徴とするレベルシフタ。
10. 対をなす第１下側電圧と第１上側電圧のいずれかのレベルをとる入力信号を受け、対をなす第２下側電圧と第２上側電圧のいずれかのレベルをとる出力信号にレベルシフトするレベルシフタであって、
    そのセット端子およびその反転リセット信号に前記入力信号を受ける請求項３に記載のＳＲフリップフロップと、
    を備えることを特徴とするレベルシフタ。
11. 対をなす第１下側電圧と第１上側電圧のいずれかのレベルをとる入力信号を受け、対をなす第２下側電圧と第２上側電圧のいずれかのレベルをとる出力信号にレベルシフトするレベルシフタであって、
    前記入力信号を反転するインバータと、
    その反転セット端子およびそのリセット端子に前記インバータにより反転された前記入力信号を受ける請求項２に記載のＳＲフリップフロップと、
    を備えることを特徴とするレベルシフタ。
12. 対をなす第１下側電圧と第１上側電圧のいずれかのレベルをとる入力信号を受け、対をなす第２下側電圧と第２上側電圧のいずれかのレベルをとる出力信号にレベルシフトするレベルシフタであって、
    請求項１に記載のＳＲフリップフロップと、
    前記ＳＲフリップフロップの前記第２インバータの出力と同論理のフィードバック信号と前記入力信号との論理積を生成し、前記ＳＲフリップフロップのセット端子へと出力する第１論理ゲートと、
    前記フィードバック信号と前記入力信号との否定論理和を生成し、前記ＳＲフリップフロップのリセット端子へと出力する第２論理ゲートと、
    を備えることを特徴とするレベルシフタ。
13. 対をなす第１下側電圧と第１上側電圧のいずれかのレベルをとる入力信号を受け、対をなす第２下側電圧と第２上側電圧のいずれかのレベルをとる出力信号にレベルシフトするレベルシフタであって、
    請求項２に記載のＳＲフリップフロップと、
    前記ＳＲフリップフロップの前記第２インバータの出力と同論理のフィードバック信号と前記入力信号との否定論理積を生成し、前記ＳＲフリップフロップの反転セット端子へと出力する第１論理ゲートと、
    前記フィードバック信号と前記入力信号との否定論理和を生成し、前記ＳＲフリップフロップのリセット端子へと出力する第２論理ゲートと、
    を備えることを特徴とするレベルシフタ。
14. 対をなす第１下側電圧と第１上側電圧のいずれかのレベルをとる入力信号を受け、対をなす第２下側電圧と第２上側電圧のいずれかのレベルをとる出力信号にレベルシフトするレベルシフタであって、
    請求項３に記載のＳＲフリップフロップと、
    前記ＳＲフリップフロップの前記第２インバータの出力と同論理のフィードバック信号と前記入力信号との論理積を生成し、前記ＳＲフリップフロップのセット端子へと出力する第１論理ゲートと、
    前記フィードバック信号と前記入力信号との論理和を生成し、前記ＳＲフリップフロップの反転リセット端子へと出力する第２論理ゲートと、
    を備えることを特徴とするレベルシフタ。
15. 対をなす第１下側電圧と第１上側電圧のいずれかのレベルをとる入力信号を受け、対をなす第２下側電圧と第２上側電圧のいずれかのレベルをとる出力信号にレベルシフトするレベルシフタであって、
    請求項４に記載のＳＲフリップフロップと、
    前記ＳＲフリップフロップの前記第２インバータの出力と同論理のフィードバック信号と前記入力信号との否定論理積を生成し、前記ＳＲフリップフロップの反転セット端子へと出力する第１論理ゲートと、
    前記フィードバック信号と前記入力信号との論理和を生成し、前記ＳＲフリップフロップの反転リセット端子へと出力する第２論理ゲートと、
    を備えることを特徴とするレベルシフタ。
16. 前記ＳＲフリップフロップの前記第２インバータの出力を受け、前記フィードバック信号を生成するシュミットバッファをさらに備えることを特徴とする請求項１２から１５のいずれかに記載のレベルシフタ。
17. 前記ＳＲフリップフロップの前記第２インバータの出力を受け、前記フィードバック信号を生成する遅延回路をさらに備えることを特徴とする請求項１２から１５のいずれかに記載のレベルシフタ。
18. 前記ＳＲフリップフロップの前記第１インバータの出力を受け、前記フィードバック信号を生成するシュミットインバータをさらに備えることを特徴とする請求項１２から１５のいずれかに記載のレベルシフタ。
19. 対をなす第１下側電圧と第１上側電圧を受けて動作する第１の回路ブロックと、
    対をなす第２下側電圧と第２上側電圧を受けて動作する第２の回路ブロックと、
    前記第１の回路ブロックからの信号を受け、前記第２の回路ブロックへと受け渡す請求項９から１８のいずれかに記載のレベルシフタと、
    を備えることを特徴とする試験装置。

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