JPH02268017A - アナログスイッチ回路 - Google Patents
アナログスイッチ回路Info
- Publication number
- JPH02268017A JPH02268017A JP8839689A JP8839689A JPH02268017A JP H02268017 A JPH02268017 A JP H02268017A JP 8839689 A JP8839689 A JP 8839689A JP 8839689 A JP8839689 A JP 8839689A JP H02268017 A JPH02268017 A JP H02268017A
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- JP
- Japan
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- channel mos
- mos transistor
- analog switch
- switch
- input
- Prior art date
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- Pending
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- 230000007257 malfunction Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、０ＭＯ８によって構成されるアナログスイッ
チに関し、特に、確実に遮断状態を保持することができ
るようになされたアナログスイッチに関する。
チに関し、特に、確実に遮断状態を保持することができ
るようになされたアナログスイッチに関する。
［従来の技術］
従来のアナログスイッチは、第４図に示すように、信号
入力端子ＶＩＮ、出力端子ｖ ｏｕｔ間に、Ｐチャネル
ＭＯＳトランジスタＴｐ１とＮチャネルＭＯＳトランジ
スタＴＮ１とからなる並列回路を接続・したものであっ
た、この回路において、ＰチャネルＭＯＳトランジスタ
’Ｔ’ｐｔとＮチャネルＭＯＳトランジスタＴＮＩのそ
れぞれのゲートに互に逆相となる制御信号φ、Ｔを入力
することによって、制御信号φがハイレベル（Ｔがロー
レベル）時には゛導通”、制御信号φがローレベル（Ｔ
がハイレベル）時には“遮断”となるスイッチ特性が得
られる。
入力端子ＶＩＮ、出力端子ｖ ｏｕｔ間に、Ｐチャネル
ＭＯＳトランジスタＴｐ１とＮチャネルＭＯＳトランジ
スタＴＮ１とからなる並列回路を接続・したものであっ
た、この回路において、ＰチャネルＭＯＳトランジスタ
’Ｔ’ｐｔとＮチャネルＭＯＳトランジスタＴＮＩのそ
れぞれのゲートに互に逆相となる制御信号φ、Ｔを入力
することによって、制御信号φがハイレベル（Ｔがロー
レベル）時には゛導通”、制御信号φがローレベル（Ｔ
がハイレベル）時には“遮断”となるスイッチ特性が得
られる。
［発明が解決しようとする問題点］
上述したアナログスイッチ回路では、アナログスイッチ
が遮断状態のとき、ノイズにより信号入力端子ＶＩＮに
印加される電圧が電源電圧以上となってＰチャネルＭＯ
Ｓ）−ランジスタＴＰＩのゲート電圧より高くなり、ス
レッショルドレベルを超えると、ＰチャネルＭＯＳトラ
ンジスタＴＰ１が導通状態となる。同様に、ノイズによ
り信号入力端子ＶＩＮに印加される電圧がＮチャネルＭ
ＯＳトランジスタのゲート電圧より低くなってスレッシ
ョルド電圧を超えると、ＮチャネルＭＯＳトランジスタ
が導通状態となる。従って、従来のアナログスイッチ回
路では、ノイズレベルの高い環境下にあっては誤動作を
起こす危険性が高かった。
が遮断状態のとき、ノイズにより信号入力端子ＶＩＮに
印加される電圧が電源電圧以上となってＰチャネルＭＯ
Ｓ）−ランジスタＴＰＩのゲート電圧より高くなり、ス
レッショルドレベルを超えると、ＰチャネルＭＯＳトラ
ンジスタＴＰ１が導通状態となる。同様に、ノイズによ
り信号入力端子ＶＩＮに印加される電圧がＮチャネルＭ
ＯＳトランジスタのゲート電圧より低くなってスレッシ
ョルド電圧を超えると、ＮチャネルＭＯＳトランジスタ
が導通状態となる。従って、従来のアナログスイッチ回
路では、ノイズレベルの高い環境下にあっては誤動作を
起こす危険性が高かった。
［問題を解決するための手段］
本発明のアナログスイッチ回路は、第１のＰチャネルＭ
ＯＳ）ランシタＴＰＩと第１のＮチャネルＭＯＳ）−ラ
ンジスタＴＮＩとの並列回路で構成される第１のアナロ
グスイッチと、第２のＰチャネルＭＯＳトランジスタＴ
Ｐ２と第２のＮチャネルＭ○ＳトランジスタＴＮ２との
並列回路で構成される第２のアナログスイッチとを直列
に接続し、第１のアナログスイッチと第２のアナログス
イッチの間の接続点に、ゲートが第１および第２のＰチ
ャネルＭＯＳトランジスタＴＰ！、Ｔｅ３のゲートに接
続されソースが接地電位端子に接続された第３のＮチャ
ネルＭＯＳトランジスタＴＮ３のドレインを接続するか
あるいはゲートが第１および第２のＮチャネルＭＯＳト
ランジスタＴ Ｎ ｌ 、 Ｔ Ｎ２のゲートに接続さ
れソースが電源電位端子に接続された第３のＰチャネル
ＭＯＳトランジスタＴＰ３のドレインを接続したもので
ある。
ＯＳ）ランシタＴＰＩと第１のＮチャネルＭＯＳ）−ラ
ンジスタＴＮＩとの並列回路で構成される第１のアナロ
グスイッチと、第２のＰチャネルＭＯＳトランジスタＴ
Ｐ２と第２のＮチャネルＭ○ＳトランジスタＴＮ２との
並列回路で構成される第２のアナログスイッチとを直列
に接続し、第１のアナログスイッチと第２のアナログス
イッチの間の接続点に、ゲートが第１および第２のＰチ
ャネルＭＯＳトランジスタＴＰ！、Ｔｅ３のゲートに接
続されソースが接地電位端子に接続された第３のＮチャ
ネルＭＯＳトランジスタＴＮ３のドレインを接続するか
あるいはゲートが第１および第２のＮチャネルＭＯＳト
ランジスタＴ Ｎ ｌ 、 Ｔ Ｎ２のゲートに接続さ
れソースが電源電位端子に接続された第３のＰチャネル
ＭＯＳトランジスタＴＰ３のドレインを接続したもので
ある。
［実施例コ
次に、本発明の実施例について、図面を参照して説明す
る。
る。
第１図は、本発明の一実施例を示す回路図である。第１
図において、第１のＰチャネルＭＯＳトランジスタＴＰ
Ｉと第１のＮチャネルＭＯＳトランジスタＴＮ、との並
列回路によって第１のアナログスイッチ１が、そして第
２のＰチャネルＭＯＳトランジスタＴＰ、と第２のＮチ
ャネルＭＯＳトランジスタＴＮ２との並列回路によって
第２のアナログスイッチ２が構成され、そしてこれら第
１のアナログスイッチ１と第２のアナログスイッチ２と
は直列に接続されている。第１のアナログスイッチ１と
第２のアナログスイッチ２の接続点には第３のＮチャネ
ルＭＯＳトランジスタＴＮ３のトレインが接続され、ト
ランジスタＴＮ３のソースは接地端子ＧＮＤに接続され
ている。また、第１および第２のＮチャネルＭＯＳトラ
ンジスタＴ ＨＨ、Ｔ ｓ２のゲートには制御信号φが
入力され、第１および第２のＰチャネルＭＯＳ）ンラジ
スタＴ’ｐｔ、Ｔｅ３および第３のＮチャネルＭＯＳト
ランジスタＴＮ３のゲートには逆相の制御信号Ｔが入力
される。
図において、第１のＰチャネルＭＯＳトランジスタＴＰ
Ｉと第１のＮチャネルＭＯＳトランジスタＴＮ、との並
列回路によって第１のアナログスイッチ１が、そして第
２のＰチャネルＭＯＳトランジスタＴＰ、と第２のＮチ
ャネルＭＯＳトランジスタＴＮ２との並列回路によって
第２のアナログスイッチ２が構成され、そしてこれら第
１のアナログスイッチ１と第２のアナログスイッチ２と
は直列に接続されている。第１のアナログスイッチ１と
第２のアナログスイッチ２の接続点には第３のＮチャネ
ルＭＯＳトランジスタＴＮ３のトレインが接続され、ト
ランジスタＴＮ３のソースは接地端子ＧＮＤに接続され
ている。また、第１および第２のＮチャネルＭＯＳトラ
ンジスタＴ ＨＨ、Ｔ ｓ２のゲートには制御信号φが
入力され、第１および第２のＰチャネルＭＯＳ）ンラジ
スタＴ’ｐｔ、Ｔｅ３および第３のＮチャネルＭＯＳト
ランジスタＴＮ３のゲートには逆相の制御信号Ｔが入力
される。
第２図に各アナログスイッチへの制御信号φ、Ｔとアナ
ログスイッチの状態の関係を示す、第２図に示すように
、第１および第２のアナログスイッチが遮断状態にある
とき、第３のＮチャネルＭＯＳトランジスタＴＮＳが導
通状態となっている。
ログスイッチの状態の関係を示す、第２図に示すように
、第１および第２のアナログスイッチが遮断状態にある
とき、第３のＮチャネルＭＯＳトランジスタＴＮＳが導
通状態となっている。
このとき、ノイズにより信号入力端子ＶＩＮへの入力電
圧が電源電圧以上あるいはＧＮＤレベル以下になって第
１のアナログスイッチのゲート電圧と外部入力電圧との
差がスレッショルド電圧を超えると、第１のアナログス
イッチ１が導通状態となるが、第３のＮチャネルＭＯＳ
トランジスタＴＮ３が導通状態となっているので、第２
のアナログスイッチ２の入力はＧＮＤレベルに保たれ、
第２のアナログスイッチは遮断状態が保たれる。第１、
第２のアナログスイッチが導通状態のとき、第３のＮチ
ャネルＭＯＳトランジスタＴＮ３は遮断状態であるので
、このトランジスタが入力信号に対して影響を与えるこ
とはない。
圧が電源電圧以上あるいはＧＮＤレベル以下になって第
１のアナログスイッチのゲート電圧と外部入力電圧との
差がスレッショルド電圧を超えると、第１のアナログス
イッチ１が導通状態となるが、第３のＮチャネルＭＯＳ
トランジスタＴＮ３が導通状態となっているので、第２
のアナログスイッチ２の入力はＧＮＤレベルに保たれ、
第２のアナログスイッチは遮断状態が保たれる。第１、
第２のアナログスイッチが導通状態のとき、第３のＮチ
ャネルＭＯＳトランジスタＴＮ３は遮断状態であるので
、このトランジスタが入力信号に対して影響を与えるこ
とはない。
第３図は、本発明の他の実施例を示す回路図である。こ
の実施例では、第１のアナログスイッチ１と第２のアナ
ログスイッチ２との接続点に、第３のＰチャネルＭＯＳ
トランスタＴＰ３のトレインを接続し、ＴＰ、のソース
は電源ＶｐＤに接続し、ゲートは第１および第２のＮチ
ャネルＭＯＳ）−ランジスタＴＮ、、ＴＮ、のゲートに
接続する。この実施例では、アナログスイッチが遮断状
態のき、ノイズにより信号入力端子ＶＩＮへの入力電圧
が電源電圧以上あるいはＧＮＤレベル以下になって、第
１のアナログスイッチのゲート電圧と外部入力電圧との
差がスレッショルド電圧を超えて第１のアナログスイッ
チが導通状態となっても、第３のＰチャネルＭＯＳトラ
ンジスタＴ’ｐｓが導通状態となっているので、第２の
アナログスイッチの入力はＶＤＤに保たれ、第２のアナ
ログスイッチは遮断状態が保たれる。第１、第２のアナ
ログスイッチが導通状態のとき、第３のＰチャネルＭＯ
Ｓ）−ランジスタＴＰ、は遮断状態となるので、このト
ランジスタが入力信号に対して影響を与えることはない
。
の実施例では、第１のアナログスイッチ１と第２のアナ
ログスイッチ２との接続点に、第３のＰチャネルＭＯＳ
トランスタＴＰ３のトレインを接続し、ＴＰ、のソース
は電源ＶｐＤに接続し、ゲートは第１および第２のＮチ
ャネルＭＯＳ）−ランジスタＴＮ、、ＴＮ、のゲートに
接続する。この実施例では、アナログスイッチが遮断状
態のき、ノイズにより信号入力端子ＶＩＮへの入力電圧
が電源電圧以上あるいはＧＮＤレベル以下になって、第
１のアナログスイッチのゲート電圧と外部入力電圧との
差がスレッショルド電圧を超えて第１のアナログスイッ
チが導通状態となっても、第３のＰチャネルＭＯＳトラ
ンジスタＴ’ｐｓが導通状態となっているので、第２の
アナログスイッチの入力はＶＤＤに保たれ、第２のアナ
ログスイッチは遮断状態が保たれる。第１、第２のアナ
ログスイッチが導通状態のとき、第３のＰチャネルＭＯ
Ｓ）−ランジスタＴＰ、は遮断状態となるので、このト
ランジスタが入力信号に対して影響を与えることはない
。
［発明の効果］
以上説明したように、本発明は、アナログスイッチを直
列に２個接続し、その接続点にＮチャネルＭ ＯＳ ＋
−ランジスタあるいはＰチャネルＭＯＳトランジスタを
接続し、該トランジスタによってアナログスイッチが遮
断状態にあるとき、前記接続点を接地端子あるいは電源
端子に短絡するものであるので、本発明によれば、アナ
ログスイッチ回路が遮断状態となるべきときに信号入力
端子にノイズにより電源電圧以上あるいはＧＮＤレベル
以下の電圧が印加されても、アナログスイッチ回路が全
体として導通状態となることはない、したがって、本発
明によれば、ノイズレベルの高い環境で使用しても、誤
動作を起こす恐れのないアナログスイッチ回路を提供す
ることができる。
列に２個接続し、その接続点にＮチャネルＭ ＯＳ ＋
−ランジスタあるいはＰチャネルＭＯＳトランジスタを
接続し、該トランジスタによってアナログスイッチが遮
断状態にあるとき、前記接続点を接地端子あるいは電源
端子に短絡するものであるので、本発明によれば、アナ
ログスイッチ回路が遮断状態となるべきときに信号入力
端子にノイズにより電源電圧以上あるいはＧＮＤレベル
以下の電圧が印加されても、アナログスイッチ回路が全
体として導通状態となることはない、したがって、本発
明によれば、ノイズレベルの高い環境で使用しても、誤
動作を起こす恐れのないアナログスイッチ回路を提供す
ることができる。
第１図、第３図は、それぞれ、本発明の実施例を示す回
路図、第２図は、第１図の回路の動作説明図、第４図は
、従来例を示す回路図である。 ＴＰＩ、ＴＰ２、ＴＰ３・・・ＰチャネルＭＯＳトラン
ジスタ、 Ｔ Ｈｌ、 Ｔ Ｎ２、ＴＮ３・・・Ｎチャ
ネルＭＯＳトランジスタ、 １・・・第１のアナログ
スイッチ、２・・・第２のアナログスイッチ。
路図、第２図は、第１図の回路の動作説明図、第４図は
、従来例を示す回路図である。 ＴＰＩ、ＴＰ２、ＴＰ３・・・ＰチャネルＭＯＳトラン
ジスタ、 Ｔ Ｈｌ、 Ｔ Ｎ２、ＴＮ３・・・Ｎチャ
ネルＭＯＳトランジスタ、 １・・・第１のアナログ
スイッチ、２・・・第２のアナログスイッチ。
Claims (1)
- 入力端子と共通接続点との間に並列に接続されたそれぞ
れのゲートに互に逆相の信号が入力される第１のＰチャ
ネルＭＯＳトランジスタと第１のＮチャネルＭＯＳトラ
ンジスタとによつて構成される第１のアナログスイッチ
と、前記共通接続点と出力端子との間に並列に接続され
た、ゲートが前記第１のＰチャネルＭＯＳトランジスタ
のゲートに接続された第２のＰチャネルＭＯＳトランジ
スタとゲートが前記第１のＮチャネルＭＯＳトランジス
タのゲートに接続された第２のＮチャネルＭＯＳトラン
ジスタとによって構成される第２のアナログスイッチと
、ゲートが前記第１および第２のＰチャネルＭＯＳトラ
ンジスタのゲートに接続されドレインが前記共通接続点
に接続されソースが低位側電源に接続された第３のＮチ
ャネルＭＯＳトランジスタあるいはゲートが前記第１お
よび第２のＮチャネルＭＯＳトランジスタのゲートに接
続されドレインが前記共通接続点に接続されソースが高
位側電源に接続された第３のＰチャネルＭＯＳトランジ
スタによって構成される共通接続点短絡手段とを具備す
ることを特徴とするアナログスイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8839689A JPH02268017A (ja) | 1989-04-08 | 1989-04-08 | アナログスイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8839689A JPH02268017A (ja) | 1989-04-08 | 1989-04-08 | アナログスイッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02268017A true JPH02268017A (ja) | 1990-11-01 |
Family
ID=13941634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8839689A Pending JPH02268017A (ja) | 1989-04-08 | 1989-04-08 | アナログスイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02268017A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013153239A (ja) * | 2012-01-24 | 2013-08-08 | Renesas Electronics Corp | 半導体装置及び通信インターフェイス回路 |
-
1989
- 1989-04-08 JP JP8839689A patent/JPH02268017A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013153239A (ja) * | 2012-01-24 | 2013-08-08 | Renesas Electronics Corp | 半導体装置及び通信インターフェイス回路 |
| US9041455B2 (en) | 2012-01-24 | 2015-05-26 | Renesas Electronics Corporation | Semiconductor device and communication interface circuit |
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