JPH0392013A - トランジスタスイッチ回路 - Google Patents
トランジスタスイッチ回路Info
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- JPH0392013A JPH0392013A JP22951689A JP22951689A JPH0392013A JP H0392013 A JPH0392013 A JP H0392013A JP 22951689 A JP22951689 A JP 22951689A JP 22951689 A JP22951689 A JP 22951689A JP H0392013 A JPH0392013 A JP H0392013A
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- 230000007257 malfunction Effects 0.000 claims abstract description 53
- 230000002265 prevention Effects 0.000 claims description 43
- 239000000758 substrate Substances 0.000 claims description 10
- 230000005540 biological transmission Effects 0.000 claims description 5
- 230000003111 delayed effect Effects 0.000 claims description 2
- 239000000470 constituent Substances 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、アナログ信号の伝送ゲートとしてＣＭＯＳト
ランジスタを用いたトランジスタスイッチ回路に関する
ものである。
ランジスタを用いたトランジスタスイッチ回路に関する
ものである。
（従来の技術）
従来、アナログスイッチ、シフトレジスタ、マルチブレ
クサ等の回路素子として使用されるトランジスタスイッ
チ回路には、たとえば、第８図に示す構成のものがある
。同図において、Ｉはアナログ信号の入力端子、２は出
力端子、３は制御信号が入力される制御端子、ＴＭＩは
伝送ゲート用の第１ ＣＭＯＳ トランジスタ、ＴＭ２
は第１ＣＭＯＳトランジスタＴＭＩの導通抵抗直線性改
善用の第２ＣＭＯＳトランジスタである。そして、上記
の第１１第２ＣＭＯＳトランジスタＴＭＩ、ＴＭ２は、
いずれもＰチャンネル形のＭＯＳトランジスタ４、５と
、Ｎチャンネル形のＭＯＳトランジスタ６、７からなる
。８は第１、第２ ＣＭＯ ＳトランジスタＴＭＩ，Ｔ
Ｍ２の各Ｎチャンネル形のＭＯＳトランジスタ６、７の
サブストレート接地用のＮチャンネル形の誤動作防止Ｍ
ＯＳトランジスタ、ＣＳ０は制御信号入力に応じて第１
１第２ＣＭＯＳトランジスタＴＭＩ、ＴＭ２および誤動
作防止ＭＯＳトランジスタ８の各ゲートをそれぞれオン
・オフ制御する制御回路であり、２つのインバータ９、
ｌＯを縦列接続して構成されている。そして、第１ Ｃ
ＭＯＳ トランジスタＴＭＩは、各ドレインが入力端子
１に、各ソースが出力端子２に接続され、また、第２Ｃ
ＭＯＳトランジスタＴＭ２は、各ソースが入力端子２に
接続され、各ドレインが誤動作防止ＭＯＳトランジスタ
８を介して接地されている。さらに、第１１第２ ＣＭ
ＯＳトランジスタＴＭＩ％ＴＭ２の各Ｎチャンネル形の
ＭＯＳトランジスタ６、７のサブストレート間が誤動作
防止ＭＯＳトランジスタ８のドレインに共通に接続され
ている。なお、ｌ２は出力端子２に接続された負荷であ
る。
クサ等の回路素子として使用されるトランジスタスイッ
チ回路には、たとえば、第８図に示す構成のものがある
。同図において、Ｉはアナログ信号の入力端子、２は出
力端子、３は制御信号が入力される制御端子、ＴＭＩは
伝送ゲート用の第１ ＣＭＯＳ トランジスタ、ＴＭ２
は第１ＣＭＯＳトランジスタＴＭＩの導通抵抗直線性改
善用の第２ＣＭＯＳトランジスタである。そして、上記
の第１１第２ＣＭＯＳトランジスタＴＭＩ、ＴＭ２は、
いずれもＰチャンネル形のＭＯＳトランジスタ４、５と
、Ｎチャンネル形のＭＯＳトランジスタ６、７からなる
。８は第１、第２ ＣＭＯ ＳトランジスタＴＭＩ，Ｔ
Ｍ２の各Ｎチャンネル形のＭＯＳトランジスタ６、７の
サブストレート接地用のＮチャンネル形の誤動作防止Ｍ
ＯＳトランジスタ、ＣＳ０は制御信号入力に応じて第１
１第２ＣＭＯＳトランジスタＴＭＩ、ＴＭ２および誤動
作防止ＭＯＳトランジスタ８の各ゲートをそれぞれオン
・オフ制御する制御回路であり、２つのインバータ９、
ｌＯを縦列接続して構成されている。そして、第１ Ｃ
ＭＯＳ トランジスタＴＭＩは、各ドレインが入力端子
１に、各ソースが出力端子２に接続され、また、第２Ｃ
ＭＯＳトランジスタＴＭ２は、各ソースが入力端子２に
接続され、各ドレインが誤動作防止ＭＯＳトランジスタ
８を介して接地されている。さらに、第１１第２ ＣＭ
ＯＳトランジスタＴＭＩ％ＴＭ２の各Ｎチャンネル形の
ＭＯＳトランジスタ６、７のサブストレート間が誤動作
防止ＭＯＳトランジスタ８のドレインに共通に接続され
ている。なお、ｌ２は出力端子２に接続された負荷であ
る。
次に、この回路の動作について説明する。
制御端子３へ印加される制御信号のレベルＶｃが、第９
図に示すように゛Ｌ″レベルのとき、第１１第２ＣＭＯ
ＳトランジスタＴＭＩ，ＴＭ２はいずれもオフ状態にあ
り、一方、誤動作防止ＭＯＳトランジスタ８はオンして
いる。したがって、入力端子ｌに加わるアナログ信号の
信号レベルＶｉの変化は、出力端子２に現れずに出力端
子２の信号レベルｖｌ，は接地レベルとなる。この状態
では、誤動作防止ＭＯＳトランジスタ８によって第１、
第２ＣＭＯＳトランジスタＴＭＩ，ＴＭ２の各Ｎチャン
ネル形のＭＯＳ｝−ランジスタ６、７のサブストレート
が接地レベルに固定されており、その結果、雑音等によ
る誤動作が防止される。
図に示すように゛Ｌ″レベルのとき、第１１第２ＣＭＯ
ＳトランジスタＴＭＩ，ＴＭ２はいずれもオフ状態にあ
り、一方、誤動作防止ＭＯＳトランジスタ８はオンして
いる。したがって、入力端子ｌに加わるアナログ信号の
信号レベルＶｉの変化は、出力端子２に現れずに出力端
子２の信号レベルｖｌ，は接地レベルとなる。この状態
では、誤動作防止ＭＯＳトランジスタ８によって第１、
第２ＣＭＯＳトランジスタＴＭＩ，ＴＭ２の各Ｎチャン
ネル形のＭＯＳ｝−ランジスタ６、７のサブストレート
が接地レベルに固定されており、その結果、雑音等によ
る誤動作が防止される。
次に、制御端子３に加わる制御信号のレベルＶＣが゛Ｈ
″レベルになると、巣！、第２ＣＭＯＳトランジスタＴ
ＭＩ、ＴＭ２は共にオンになる一方、誤動作防止ＭＯＳ
トランジスタ８はオフする。このため、入力端子１の信
号レベルＶｉは、第ｔＣＭＯＳトランジスタＴＭＩを介
して出力端子２にそのまま出力レベルＶ。の変化として
現れる。
″レベルになると、巣！、第２ＣＭＯＳトランジスタＴ
ＭＩ、ＴＭ２は共にオンになる一方、誤動作防止ＭＯＳ
トランジスタ８はオフする。このため、入力端子１の信
号レベルＶｉは、第ｔＣＭＯＳトランジスタＴＭＩを介
して出力端子２にそのまま出力レベルＶ。の変化として
現れる。
このとき、入力端子ｌの信号レベルＶｉは第２ＣＭＯＳ
トランジスタＴＭ２を介して、Ｎチャンネル形のいずれ
のＭＯＳｈランジスタ６、７のサブストレートにも印加
されるので、ドレインとサブストレート間の電圧差がほ
ぼ一定に保たれ、これにより、導通抵抗の変化が低減さ
れて出力信号の歪率特性が改善される。
トランジスタＴＭ２を介して、Ｎチャンネル形のいずれ
のＭＯＳｈランジスタ６、７のサブストレートにも印加
されるので、ドレインとサブストレート間の電圧差がほ
ぼ一定に保たれ、これにより、導通抵抗の変化が低減さ
れて出力信号の歪率特性が改善される。
次に、再び制御信号のレベルＶｃｈ＜’Ｌ″レベルにな
ると、第１、第２ＣＭＯＳトランジスタＴＭ１、ＴＭ２
が共にオフとなり、したがって、入力端子ｌからのアナ
ログ信号は出力端子２へ伝達されなくなって出力端子２
の信号レベルＶｏは接地レベルとなる。
ると、第１、第２ＣＭＯＳトランジスタＴＭ１、ＴＭ２
が共にオフとなり、したがって、入力端子ｌからのアナ
ログ信号は出力端子２へ伝達されなくなって出力端子２
の信号レベルＶｏは接地レベルとなる。
（発明が解決しようとする課題）
ところで、従来の上記構成において、第２ＣＭＯＳトラ
ンジスタＴＭ２のＰチャンネル形のＭＯＳトランジスタ
５と誤動作防止ＭＯＳトランジスタ８とは、共に制御回
路Ｃ Ｓ ｏのインバータ１０の出力信号によりオン・
オフ制御されるので、過渡時（第９図の時刻ｔ１あるい
は１１）にはこれらのＭＯＳトランジスタ５、８が双方
とも同時に導通することがある。
ンジスタＴＭ２のＰチャンネル形のＭＯＳトランジスタ
５と誤動作防止ＭＯＳトランジスタ８とは、共に制御回
路Ｃ Ｓ ｏのインバータ１０の出力信号によりオン・
オフ制御されるので、過渡時（第９図の時刻ｔ１あるい
は１１）にはこれらのＭＯＳトランジスタ５、８が双方
とも同時に導通することがある。
すると、入力端子ｌからのアナログ信号は、第２ＣＭＯ
ＳトランジスタＴＭ２からＭＯＳトランジスタ８を介し
て流れ、このため、入力端子！の電圧レベルＶｔは接地
電位まで低下する。これに応じて出力端子２も出力レベ
ルが低下して、いわゆる゛ひげ″が発生し、この゛ひげ
″のために後段の電気回路が誤動作する等の不具合を生
じることがあった。
ＳトランジスタＴＭ２からＭＯＳトランジスタ８を介し
て流れ、このため、入力端子！の電圧レベルＶｔは接地
電位まで低下する。これに応じて出力端子２も出力レベ
ルが低下して、いわゆる゛ひげ″が発生し、この゛ひげ
″のために後段の電気回路が誤動作する等の不具合を生
じることがあった。
（課題を解決するための手段）
本発明は、上記のような問題を解消するためになされた
もので、簡単な回路を付加することによってかかる゛ひ
げ″の発生を防止し、後段の回路の誤動作を有効に防止
したアナログスイッチ回路を得ることを目的とする。
もので、簡単な回路を付加することによってかかる゛ひ
げ″の発生を防止し、後段の回路の誤動作を有効に防止
したアナログスイッチ回路を得ることを目的とする。
上記の目的を達成するために、アナログ信号の入力端子
と出力端子との間に設けられた伝送ゲート用の第１ＣＭ
ＯＳトランジスタ、この第１ＣＭＯＳトランジスタの導
通抵抗直線性改善用の第２ＣＭＯＳトランジスタ、前記
第１、第２ ＣＭＯ Ｓトランジスタを構成するＮチャ
ンネル形のＭＯＳトランジスタのサブストレート接地用
の一つの誤動作防止ＭＯＳトランジスタ、ならびに制御
信号入力に応じて前記第１１第２ＣＭＯＳトランジスタ
および誤動作防止ＭＯＳトランジスタの各ゲートをそれ
ぞれオン・オフ制御する制御回路を備えたトランジスタ
スイッチ回路において、次の構成を採る。
と出力端子との間に設けられた伝送ゲート用の第１ＣＭ
ＯＳトランジスタ、この第１ＣＭＯＳトランジスタの導
通抵抗直線性改善用の第２ＣＭＯＳトランジスタ、前記
第１、第２ ＣＭＯ Ｓトランジスタを構成するＮチャ
ンネル形のＭＯＳトランジスタのサブストレート接地用
の一つの誤動作防止ＭＯＳトランジスタ、ならびに制御
信号入力に応じて前記第１１第２ＣＭＯＳトランジスタ
および誤動作防止ＭＯＳトランジスタの各ゲートをそれ
ぞれオン・オフ制御する制御回路を備えたトランジスタ
スイッチ回路において、次の構成を採る。
すなわち、第１の発明に係るトランジスタスイッチ回路
では、制御回路を、制御信号入力をレベル反転した信号
を前記誤動作防止ＭＯＳトランジスタのゲートに出力す
る第１論理回路と、制御信号入力が第１から第２の論理
レベルに変化する場合には前記第１論理回路の出力より
も所定時間遅延して第２から第１の論理レベルに変化す
る信号を第１、第２ＣＭＯＳトランジスタの各Ｐチャン
ネルＭＯＳトランジスタのゲートに出力し、制御信号入
力が第２から第１の論理レベルに変化する場合には第１
論理回路の出力よりも所定時間先行して第１から第２の
論理レベルに変化する信号を第１１第２ＣＭＯＳトラン
ジスタの各ＰチャンネルＭＯＳトランジスタのゲートに
出力する第２論理回路と、この第２論理回路の出力をレ
ベル反転した信号を第１、第２ ＣＭＯ Ｓ トランジ
スタの各ＮチャンネルＭＯＳトランジスタのゲートに出
力するレベル反転回路とで構成した。
では、制御回路を、制御信号入力をレベル反転した信号
を前記誤動作防止ＭＯＳトランジスタのゲートに出力す
る第１論理回路と、制御信号入力が第１から第２の論理
レベルに変化する場合には前記第１論理回路の出力より
も所定時間遅延して第２から第１の論理レベルに変化す
る信号を第１、第２ＣＭＯＳトランジスタの各Ｐチャン
ネルＭＯＳトランジスタのゲートに出力し、制御信号入
力が第２から第１の論理レベルに変化する場合には第１
論理回路の出力よりも所定時間先行して第１から第２の
論理レベルに変化する信号を第１１第２ＣＭＯＳトラン
ジスタの各ＰチャンネルＭＯＳトランジスタのゲートに
出力する第２論理回路と、この第２論理回路の出力をレ
ベル反転した信号を第１、第２ ＣＭＯ Ｓ トランジ
スタの各ＮチャンネルＭＯＳトランジスタのゲートに出
力するレベル反転回路とで構成した。
また、第２の発明に係るトランジスタスイッチ回路では
、誤動作防止ＭＯＳトランジスタに対して、しきい値電
圧設定用のバイアス印加手段を接続した構成とした。
、誤動作防止ＭＯＳトランジスタに対して、しきい値電
圧設定用のバイアス印加手段を接続した構成とした。
（作用）
第１の発明におけるトランジスタスイッチ回路では、制
御信号入力が第１から第２の論理レベルに変化する場合
には、誤動作防止ＭＯＳトランジスタがオフになった後
に第２ＣＭＯＳトランジスタがオンし、一方、前記制御
信号入力が第２から第１の論理レベルに変化する場合に
は、第２ＣＭＯＳトランジスタがオフになった後に誤動
作防止ＭＯＳトランジスタがオンする。これにより、制
御信号入力が第１から第２の論理レベルに、あるいは第
２から第１の論理レベルにそれぞれ変化する場合に、第
２ＣＭＯＳトランジスタと誤動作防止トランジスタが同
時に導通することが回避される。その結果、従来のよう
に入力端子から第２ＣＭＯＳトランジスタおよび誤動作
防止ＭＯＳトランジスタを介して接地端子へ電流が流れ
なくなるため、入力端子の電圧レベルは接地電位まで低
下せず、したがって、いわゆる゛ひげ″の発生がなくな
り、後段の電子回路が誤動作を起こすこともない。
御信号入力が第１から第２の論理レベルに変化する場合
には、誤動作防止ＭＯＳトランジスタがオフになった後
に第２ＣＭＯＳトランジスタがオンし、一方、前記制御
信号入力が第２から第１の論理レベルに変化する場合に
は、第２ＣＭＯＳトランジスタがオフになった後に誤動
作防止ＭＯＳトランジスタがオンする。これにより、制
御信号入力が第１から第２の論理レベルに、あるいは第
２から第１の論理レベルにそれぞれ変化する場合に、第
２ＣＭＯＳトランジスタと誤動作防止トランジスタが同
時に導通することが回避される。その結果、従来のよう
に入力端子から第２ＣＭＯＳトランジスタおよび誤動作
防止ＭＯＳトランジスタを介して接地端子へ電流が流れ
なくなるため、入力端子の電圧レベルは接地電位まで低
下せず、したがって、いわゆる゛ひげ″の発生がなくな
り、後段の電子回路が誤動作を起こすこともない。
第２の発明に係るトランジスタスイッチ回路では、第２
ＣＭＯＳトランジスタと誤動作防止ＭＯＳトランジスタ
の各ゲートが、同一の制御信号によりオン・オフされる
場合でも、誤動作防止ＭＯＳトランジスタに対して、バ
イアス印加手段によってしきい値電圧が設定されている
ので、入力端子の電圧レベルは接地電位まで低下せず、
したがって、いわゆる゛ひげ″の発生がなくなり、後段
の電子回路が誤動作を起こすこともない。
ＣＭＯＳトランジスタと誤動作防止ＭＯＳトランジスタ
の各ゲートが、同一の制御信号によりオン・オフされる
場合でも、誤動作防止ＭＯＳトランジスタに対して、バ
イアス印加手段によってしきい値電圧が設定されている
ので、入力端子の電圧レベルは接地電位まで低下せず、
したがって、いわゆる゛ひげ″の発生がなくなり、後段
の電子回路が誤動作を起こすこともない。
（実施例）
１１図は、第１の発明に係るトランジスタスイッチ回路
の回路構成図であり、第８図に示した従来例と同一機能
部分は同一番号を符す。
の回路構成図であり、第８図に示した従来例と同一機能
部分は同一番号を符す。
第１図において、ｌはアナログ信号の入力端子、２は出
力端子、３は制御信号が入力される制御端子、ＴＭＩは
伝送ゲート用の第１ＣＭＯＳトランジスタ、ＴＭ２は第
１ＣＭＯＳトランジスタＴＭ１の導通抵抗直線性改善用
の第２ＣＭＯＳトランジスタ、４、５は上記の第１１第
２ＣＭＯＳトランジスタＴＭＩ，ＴＭ２を構成する各Ｐ
チャンネル形のＭＯＳトランジスタ、６、７は第１１第
２ＣＭＯＳトランジスタＴＭＩＳＴＭ２を構成する各Ｎ
チャンネル形のＭＯＳトランジスタ、８はＮチャンネル
形の誤動作防止ＭＯＳトランジスタであり、これらの構
成は第８図に示した従来例の場合と同様であるから説明
を省略する。
力端子、３は制御信号が入力される制御端子、ＴＭＩは
伝送ゲート用の第１ＣＭＯＳトランジスタ、ＴＭ２は第
１ＣＭＯＳトランジスタＴＭ１の導通抵抗直線性改善用
の第２ＣＭＯＳトランジスタ、４、５は上記の第１１第
２ＣＭＯＳトランジスタＴＭＩ，ＴＭ２を構成する各Ｐ
チャンネル形のＭＯＳトランジスタ、６、７は第１１第
２ＣＭＯＳトランジスタＴＭＩＳＴＭ２を構成する各Ｎ
チャンネル形のＭＯＳトランジスタ、８はＮチャンネル
形の誤動作防止ＭＯＳトランジスタであり、これらの構
成は第８図に示した従来例の場合と同様であるから説明
を省略する。
ＣＳは制御信号入力に応じて第１，第２ ＣＭＯＳトラ
ンジスタＴＭＩ，，ＴＭ２および誤動作防正ＭＯＳトラ
ンジスタ８の各ゲートをそれぞれオン・オフ制御する制
御回路である。この制御回路ＣＳは、制御信号入力をレ
ベル反転した信号を誤動作防止ＭＯＳトランジスタ８の
ゲートに出力する第１論理回路Ｌ１と、制御信号入力が
第１から第２の論理レベルに変化する場合には第１論理
回路Ｌｌの出力よりも所定時間遅延して第２から第１の
論理レベルに変化する信号を第１、第２ ＣＭＯＳトラ
ンジスタの各ＰチャンネルＭＯＳ｝ランジ，，スタのゲ
ートに出力し、制御信号入力が第２から第１の論理レベ
ルに変化する場合には第１論理回路の出力よりも所定時
間先行して第１から第２の論理レベルに変化する信号を
第１１第２ＣＭＯＳトランジスタの各ＰチャンネルＭＯ
Ｓトランジスタのゲートに出力する第２論理回路Ｌ２と
、第２論理回路Ｌ２の出力をレベル反転した信号を第１
１第２ＣＭＯＳトランジスタＴＭＩ、ＴＭ２の各Ｎチャ
ンネルＭＯＳトランジスタ６、７のゲートに出力するレ
ベル反転回路９とからなる。そして、上記の第１論理回
路Ｌｌは、２つのインバータｌＯ，１５およびｌっのＮ
ＡＮＤゲートｌ４を組み合わせて構成され、また、第２
論理回路Ｌ２は、１つのＮＡＮＤゲートｌ３とｌっのイ
ンバータｌ６とを組み合わせて構成されている。
ンジスタＴＭＩ，，ＴＭ２および誤動作防正ＭＯＳトラ
ンジスタ８の各ゲートをそれぞれオン・オフ制御する制
御回路である。この制御回路ＣＳは、制御信号入力をレ
ベル反転した信号を誤動作防止ＭＯＳトランジスタ８の
ゲートに出力する第１論理回路Ｌ１と、制御信号入力が
第１から第２の論理レベルに変化する場合には第１論理
回路Ｌｌの出力よりも所定時間遅延して第２から第１の
論理レベルに変化する信号を第１、第２ ＣＭＯＳトラ
ンジスタの各ＰチャンネルＭＯＳ｝ランジ，，スタのゲ
ートに出力し、制御信号入力が第２から第１の論理レベ
ルに変化する場合には第１論理回路の出力よりも所定時
間先行して第１から第２の論理レベルに変化する信号を
第１１第２ＣＭＯＳトランジスタの各ＰチャンネルＭＯ
Ｓトランジスタのゲートに出力する第２論理回路Ｌ２と
、第２論理回路Ｌ２の出力をレベル反転した信号を第１
１第２ＣＭＯＳトランジスタＴＭＩ、ＴＭ２の各Ｎチャ
ンネルＭＯＳトランジスタ６、７のゲートに出力するレ
ベル反転回路９とからなる。そして、上記の第１論理回
路Ｌｌは、２つのインバータｌＯ，１５およびｌっのＮ
ＡＮＤゲートｌ４を組み合わせて構成され、また、第２
論理回路Ｌ２は、１つのＮＡＮＤゲートｌ３とｌっのイ
ンバータｌ６とを組み合わせて構成されている。
次に、上記構威のトランジスタスイッチ回路の動作を、
第２図に示すタイミングチャートを参照して説明する。
第２図に示すタイミングチャートを参照して説明する。
まず、制御端子３に加わる制御信号の信号レベルＶｃが
、第１の論理レベル（本例では゛Ｌ′レベ回路Ｌｌ，Ｌ
２の出力Ｖａ１Ｖｂは共に第２の論理レベル（本例では
１Ｈ″レベル）であるから、第１、第２ＣＭＯＳトラン
ジスタＴＭＩ，ＴＭ２はいずれもオフ状態にある。一方
、誤動作防止ＭｏＳトランジスタ８はオンしている。し
たがって、入力端子Ｉに加わるアナログ信号の信号レベ
ルＶｉの変化は、出力端子２に現れずに出力端子２の信
号レベルＶ。は接地レベルとなる。
、第１の論理レベル（本例では゛Ｌ′レベ回路Ｌｌ，Ｌ
２の出力Ｖａ１Ｖｂは共に第２の論理レベル（本例では
１Ｈ″レベル）であるから、第１、第２ＣＭＯＳトラン
ジスタＴＭＩ，ＴＭ２はいずれもオフ状態にある。一方
、誤動作防止ＭｏＳトランジスタ８はオンしている。し
たがって、入力端子Ｉに加わるアナログ信号の信号レベ
ルＶｉの変化は、出力端子２に現れずに出力端子２の信
号レベルＶ。は接地レベルとなる。
次に、制御端子３に加わる制御信号の信号レベルＶｃが
上昇して一定のレベルを越えると（時刻１＋）、制御回
路ＣＳの第１論理回路Ｌ１が動作してその出力レベルＶ
ａが゛次第にＬ″レベルになる。そして、第１論理回路
Ｌ１の出力が一定の出力レベル以下となると（時刻１１
）、これに応じて誤動作防止ＭＯＳトランジスタ８がオ
フとなる。しかし、この時点（時刻１ｇ）では、第２論
理回路Ｌ２の出力ｖｂは朱だ゛Ｈ″レベルであるため、
第１１第２ＣＭＯＳトランジスタＴＭＩ，ＴＭ２はオフ
のままであり、したがって、出力端子の信号レベルＶ。
上昇して一定のレベルを越えると（時刻１＋）、制御回
路ＣＳの第１論理回路Ｌ１が動作してその出力レベルＶ
ａが゛次第にＬ″レベルになる。そして、第１論理回路
Ｌ１の出力が一定の出力レベル以下となると（時刻１１
）、これに応じて誤動作防止ＭＯＳトランジスタ８がオ
フとなる。しかし、この時点（時刻１ｇ）では、第２論
理回路Ｌ２の出力ｖｂは朱だ゛Ｈ″レベルであるため、
第１１第２ＣＭＯＳトランジスタＴＭＩ，ＴＭ２はオフ
のままであり、したがって、出力端子の信号レベルＶ。
は接地レベルのままである。続いて、制御回路ｌ７の第
２論理回路Ｌ２の出力レベルｖｂが゛Ｌ″レベルとなる
と（時刻ｔ３）、第１１第２ＣＭＯＳトランジスタＴＭ
Ｉ、ＴＭ２が共にオンするため、入力端子ｌの信号レベ
ルＶｉは、第ｔＣＭＯＳトランジスタＴＭＩを介して出
力端子２にそのまま出力レベル■。の変化として現れる
。
２論理回路Ｌ２の出力レベルｖｂが゛Ｌ″レベルとなる
と（時刻ｔ３）、第１１第２ＣＭＯＳトランジスタＴＭ
Ｉ、ＴＭ２が共にオンするため、入力端子ｌの信号レベ
ルＶｉは、第ｔＣＭＯＳトランジスタＴＭＩを介して出
力端子２にそのまま出力レベル■。の変化として現れる
。
一方、制御端子３に加わる制御信号のレベルＶＣが゛Ｈ
″レベルより下降して一定のレベルを越えると（時刻ｔ
ｉ）、制御回路ＣＳの第２論理回路Ｌ２が動作してその
出力ｖｂが゛次第にＨ″レベルとなる。そして、第２論
理回路Ｌ２のレベルが一定の出力レベル以上となると（
時刻ｔｓ）、第１、第２ＣＭＯＳ｝−ランジスタＴＭＩ
、ＴＭ２が共にオフとなる。したがって、出力端子の信
号レベルｖ０は、再び接地レベルとなる。この時点（時
刻ｔｓ）では、第１論理回路Ｌ２の出力Ｖａは朱だ゛Ｌ
″レベルであるため、誤動作防止ＭＯＳトランジスタ８
はオフのままである。続いて、第１論理回路Ｌｌの．出
力レベルＶａが＃Ｈ″レベルになると（時刻ｔ．）、こ
のとき誤動作防止ＭＯＳトランジスタ８がオンする。
″レベルより下降して一定のレベルを越えると（時刻ｔ
ｉ）、制御回路ＣＳの第２論理回路Ｌ２が動作してその
出力ｖｂが゛次第にＨ″レベルとなる。そして、第２論
理回路Ｌ２のレベルが一定の出力レベル以上となると（
時刻ｔｓ）、第１、第２ＣＭＯＳ｝−ランジスタＴＭＩ
、ＴＭ２が共にオフとなる。したがって、出力端子の信
号レベルｖ０は、再び接地レベルとなる。この時点（時
刻ｔｓ）では、第１論理回路Ｌ２の出力Ｖａは朱だ゛Ｌ
″レベルであるため、誤動作防止ＭＯＳトランジスタ８
はオフのままである。続いて、第１論理回路Ｌｌの．出
力レベルＶａが＃Ｈ″レベルになると（時刻ｔ．）、こ
のとき誤動作防止ＭＯＳトランジスタ８がオンする。
このように、第１の発明に係るトランジスタスイッチ回
路では、制御信号入力が“Ｌ”レベルから“Ｈ”レベル
に変化する場合には、誤動作防止ＭＯＳトランジスタ８
がオフになった後に第２ＣＭＯＳトランジスタＴＭ２が
オンし、一方、制御信号入力が“Ｈ”レベルから“Ｌ”
レベルに変化する場合には、第２ＣＭＯＳトランジスタ
Ｔ Ｍ． ２がオフになった後に誤動作防止ＭＯＳトラ
ンジスタ８がオンすることになる。これにより、制御信
号入力がレベル変化する際に、第２ＣＭＯＳトランジス
タＴＭ２と誤動作防止トランジスタ８が同時に導通する
ことが回避される。
路では、制御信号入力が“Ｌ”レベルから“Ｈ”レベル
に変化する場合には、誤動作防止ＭＯＳトランジスタ８
がオフになった後に第２ＣＭＯＳトランジスタＴＭ２が
オンし、一方、制御信号入力が“Ｈ”レベルから“Ｌ”
レベルに変化する場合には、第２ＣＭＯＳトランジスタ
Ｔ Ｍ． ２がオフになった後に誤動作防止ＭＯＳトラ
ンジスタ８がオンすることになる。これにより、制御信
号入力がレベル変化する際に、第２ＣＭＯＳトランジス
タＴＭ２と誤動作防止トランジスタ８が同時に導通する
ことが回避される。
なお、上記の実施例では、制御回路ＣＳは、Ｈ”レベル
の場合に第１１第２ＣＭＯＳトランジスタＴＭＩ，ＴＭ
２をオン動作するように構成しているが、第１論理回路
Ｌ【のインバータ１５を省略する一方、第２論理回路Ｌ
２のＮＡＮＤ回路ｌ３をＡＮＤ回路に代えることにより
、“Ｌ”レベルの場合に第１，第２ＣＭＯＳトランジス
タＴＭＩＳＴＭ２をオン動作するように構成することも
可能である。また、上記の実施例では入力端子１と第１
ＣＭＯＳ トランジスタとの間にのみ第２ＣＭＯＳ｝
ランノスタＴＭ２を設けたものを示したが、さらに、第
３図に示すように、出力端子２と第１ＣＭＯＳトランジ
スタとの間に第３ＣＭＯＳトランジスタＴＭ３を設け、
これによってアナログ信号の入出力を逆にした場合にも
第ｔ ＣＭＯＳトランジスタＴＭＩの導通抵抗の直線性
を改善できるように構成された回路についても、同様の
効果を奏する。
の場合に第１１第２ＣＭＯＳトランジスタＴＭＩ，ＴＭ
２をオン動作するように構成しているが、第１論理回路
Ｌ【のインバータ１５を省略する一方、第２論理回路Ｌ
２のＮＡＮＤ回路ｌ３をＡＮＤ回路に代えることにより
、“Ｌ”レベルの場合に第１，第２ＣＭＯＳトランジス
タＴＭＩＳＴＭ２をオン動作するように構成することも
可能である。また、上記の実施例では入力端子１と第１
ＣＭＯＳ トランジスタとの間にのみ第２ＣＭＯＳ｝
ランノスタＴＭ２を設けたものを示したが、さらに、第
３図に示すように、出力端子２と第１ＣＭＯＳトランジ
スタとの間に第３ＣＭＯＳトランジスタＴＭ３を設け、
これによってアナログ信号の入出力を逆にした場合にも
第ｔ ＣＭＯＳトランジスタＴＭＩの導通抵抗の直線性
を改善できるように構成された回路についても、同様の
効果を奏する。
第４図は、第２の発明に係るトランジスタスイッチ回路
の回路構成図であり、第８図に示した従来例と同一機能
部分は同一番号を符してその説明は省略する。
の回路構成図であり、第８図に示した従来例と同一機能
部分は同一番号を符してその説明は省略する。
この実施例では、誤動作防止ＭＯＳトランジスタのサブ
ストレート８に対して、しきい値電圧設定用のバイアス
印加手段としてのバックゲート電源ｌ３を接続している
。
ストレート８に対して、しきい値電圧設定用のバイアス
印加手段としてのバックゲート電源ｌ３を接続している
。
上記構成のアナログスイッチ回路において、第５図のタ
イミングチャートに示すように、接続端子３に加わる制
御信号のレベルＶｃが上昇して制御回路ＣＳｏのインバ
ータ１０の出力電圧が“Ｈレベルから″Ｌ”レベルに変
化するとき、あるいは、接続端子３に加わる制御信号の
レベルＶｃが低下して制御回路Ｃ Ｓ ｏのインバータ
１０の出力電圧が“Ｌ“レベルから“Ｉ｛”レベルに変
化するとき、第２ＣＭＯＳトランジスタＴＭ２のＰチャ
ンネルのＭＯＳトランジスタ５と誤動作防止ＭＯＳトラ
ンジスタ８とは同時に双方とも導通する場合があるが（
時刻ｊ＋あるいは時刻１１）、誤動作防止ＭＯＳトラン
ジスタ８にはバックゲート電源ｌ３によってそのしきい
値電圧が高く設定されているので、それだけ誤動作防止
ＭＯＳトランジスタ８のインピーダンスが高く保持され
、したがって、入力端子ｌの電圧レベルは接地レベルに
まで下げるに至らず、これに応じて出力端子２の出力レ
ベルＶ．も接地レベルまでは低下しない。このため、い
わゆる゛ひげ″の発生がなくなり、後段の電子回路が誤
動作を起こすことが回避される。
イミングチャートに示すように、接続端子３に加わる制
御信号のレベルＶｃが上昇して制御回路ＣＳｏのインバ
ータ１０の出力電圧が“Ｈレベルから″Ｌ”レベルに変
化するとき、あるいは、接続端子３に加わる制御信号の
レベルＶｃが低下して制御回路Ｃ Ｓ ｏのインバータ
１０の出力電圧が“Ｌ“レベルから“Ｉ｛”レベルに変
化するとき、第２ＣＭＯＳトランジスタＴＭ２のＰチャ
ンネルのＭＯＳトランジスタ５と誤動作防止ＭＯＳトラ
ンジスタ８とは同時に双方とも導通する場合があるが（
時刻ｊ＋あるいは時刻１１）、誤動作防止ＭＯＳトラン
ジスタ８にはバックゲート電源ｌ３によってそのしきい
値電圧が高く設定されているので、それだけ誤動作防止
ＭＯＳトランジスタ８のインピーダンスが高く保持され
、したがって、入力端子ｌの電圧レベルは接地レベルに
まで下げるに至らず、これに応じて出力端子２の出力レ
ベルＶ．も接地レベルまでは低下しない。このため、い
わゆる゛ひげ″の発生がなくなり、後段の電子回路が誤
動作を起こすことが回避される。
なお、上記実施例では、しきい値電圧設定用のバイアス
印加手段は、誤動作防止ＭＯＳトランジスタ８のサブス
トレートに接続したバックゲート電源ｌ３で構成したが
、その他、誤動作防止ＭＯＳトランジスタ８のソースに
対して、第６図に示すようなダイオードｌ４を接続して
構成することもでき、あるいは、第７図に示すようなト
ランジスタ１５を接続した構成にしてもよく、さらには
、ダイオード１４に代えて抵抗を接続した構成にしても
、上記と同様の効果を奏する。さらに、出力端子２と第
１ＣＭＯＳトランジスタとの間に第３ＣＭＯＳトランジ
スタＴＭ３を設け、これによってアナログ信号の入出力
を逆にした場合の回路についても第２の発明を適用する
ことができるのは勿論である。
印加手段は、誤動作防止ＭＯＳトランジスタ８のサブス
トレートに接続したバックゲート電源ｌ３で構成したが
、その他、誤動作防止ＭＯＳトランジスタ８のソースに
対して、第６図に示すようなダイオードｌ４を接続して
構成することもでき、あるいは、第７図に示すようなト
ランジスタ１５を接続した構成にしてもよく、さらには
、ダイオード１４に代えて抵抗を接続した構成にしても
、上記と同様の効果を奏する。さらに、出力端子２と第
１ＣＭＯＳトランジスタとの間に第３ＣＭＯＳトランジ
スタＴＭ３を設け、これによってアナログ信号の入出力
を逆にした場合の回路についても第２の発明を適用する
ことができるのは勿論である。
（発明の効果）
第１１第２のいずれの発明においても、接続端子に加わ
る制御信号のレベルが変化する場合に、入力端子および
出力端子の゛ひげ″の発主による後段の回路の誤動作が
防止される。特に、第１の発明では、制御回路を数個の
ゲートで構成することにより、第２ＣＭＯＳトランジス
タと誤動作防止ＭＯＳトランジスタが時間差をもってオ
ン・オフ制御されるために、確実に“ひげ”の発生を回
避することが可能となる。また、第２の発明では、誤動
作防止ＭＯＳ｝−ランジスタに対してバイアス印加手段
を接続するだけでよいので、安価に実現できる等の利点
がある。
る制御信号のレベルが変化する場合に、入力端子および
出力端子の゛ひげ″の発主による後段の回路の誤動作が
防止される。特に、第１の発明では、制御回路を数個の
ゲートで構成することにより、第２ＣＭＯＳトランジス
タと誤動作防止ＭＯＳトランジスタが時間差をもってオ
ン・オフ制御されるために、確実に“ひげ”の発生を回
避することが可能となる。また、第２の発明では、誤動
作防止ＭＯＳ｝−ランジスタに対してバイアス印加手段
を接続するだけでよいので、安価に実現できる等の利点
がある。
第１図ないし第３図は第１の発明の実施例に係り、第１
図はトランジスタスイヅチ回路の回路構成図、第２図は
そのタイミングチャート、第３図は他の実施例の回路構
成図である。 第４図ないし第７図は第２の発明の実施例に係り、第４
図はトランジスタスイッチ回路の回路構成図、第５図は
そのタイミングチャート、第６図および第７図は変形例
の回路構成図である。 第８図および第９図は従来例に係り、第８図はトランジ
スタスイッチ回路の回路構成図、第９図はそのタイミン
グチャートである。 ｌ・・・入力端子、２・・・出力端子、３・・・制御端
子、ＴＭＩ・・・第１ ＣＭＯＳ トランジスタ、ＴＭ
２・・・第２ＣＭＯＳトランジスタ、４、５・・・Ｐチ
ャンネルＭＯＳトランジスタ、６、７・・・Ｎチャンネ
ルＭＯＳトランジスタ、８・・・誤動作防止ＭＯＳトラ
ンジスタ、ＣＳ・・・制御回路、Ｌ１・・第１論理回路
、Ｌ，・・・第２論理回路、９・・・レベル反転回路、
ｌ３、１４、ｌ５・・・バイアス印加手段（バックゲー
ト電源、ダイオード、トランジスタ）。
図はトランジスタスイヅチ回路の回路構成図、第２図は
そのタイミングチャート、第３図は他の実施例の回路構
成図である。 第４図ないし第７図は第２の発明の実施例に係り、第４
図はトランジスタスイッチ回路の回路構成図、第５図は
そのタイミングチャート、第６図および第７図は変形例
の回路構成図である。 第８図および第９図は従来例に係り、第８図はトランジ
スタスイッチ回路の回路構成図、第９図はそのタイミン
グチャートである。 ｌ・・・入力端子、２・・・出力端子、３・・・制御端
子、ＴＭＩ・・・第１ ＣＭＯＳ トランジスタ、ＴＭ
２・・・第２ＣＭＯＳトランジスタ、４、５・・・Ｐチ
ャンネルＭＯＳトランジスタ、６、７・・・Ｎチャンネ
ルＭＯＳトランジスタ、８・・・誤動作防止ＭＯＳトラ
ンジスタ、ＣＳ・・・制御回路、Ｌ１・・第１論理回路
、Ｌ，・・・第２論理回路、９・・・レベル反転回路、
ｌ３、１４、ｌ５・・・バイアス印加手段（バックゲー
ト電源、ダイオード、トランジスタ）。
Claims (2)
- （１）アナログ信号の入力端子と出力端子との間に設け
られた伝送ゲート用の第１ＣＭＯＳトランジスタ、この
第１ＣＭＯＳトランジスタの導通抵抗直線性改善用の第
２ＣＭＯＳトランジスタ、前記第１、第２ＣＭＯＳトラ
ンジスタを構成するＮチャンネル形のＭＯＳトランジス
タのサブストレート接地用の一つの誤動作防止ＭＯＳト
ランジスタ、ならびに制御信号入力に応じて前記第１、
第２ＣＭＯＳトランジスタおよび誤動作防止ＭＯＳトラ
ンジスタの各ゲートをそれぞれオン・オフ制御する制御
回路を備えたトランジスタスイッチ回路において、 前記制御回路は、 制御信号入力をレベル反転した信号を前記誤動作防止Ｍ
ＯＳトランジスタのゲートに出力する第１論理回路と、 制御信号入力が第１から第２の論理レベルに変化する場
合には前記第１論理回路の出力よりも所定時間遅延して
第２から第１の論理レベルに変化する信号を第１、第２
ＣＭＯＳトランジスタの各ＰチャンネルＭＯＳトランジ
スタのゲートに出力し、制御信号入力が第２から第１の
論理レベルに変化する場合には第１論理回路の出力より
も所定時間先行して第１から第２の論理レベルに変化す
る信号を第１、第２ＣＭＯＳトランジスタの各Ｐチャン
ネルＭＯＳトランジスタのゲートに出力する第２論理回
路と、 この第２論理回路の出力をレベル反転した信号を第１、
第２ＣＭＯＳトランジスタの各ＮチャンネルＭＯＳトラ
ンジスタのゲートに出力するレベル反転回路と、 を備えていることを特徴とするトランジスタスイッチ回
路。 - （２）アナログ信号の入力端子と出力端子との間に設け
られた伝送ゲート用の第１ＣＭＯＳトランジスタ、この
第１ＣＭＯＳトランジスタの導通抵抗直線性改善用の第
２ＣＭＯＳトランジスタ、前記第１、第２ＣＭＯＳトラ
ンジスタを構成するＮチャンネル形のＭＯＳトランジス
タのサブストレート接地用の一つの誤動作防止ＭＯＳト
ランジスタ、ならびに制御信号入力に応じて前記第１、
第２ＣＭＯＳトランジスタおよび誤動作防止ＭＯＳトラ
ンジスタの各ゲートをそれぞれオン・オフ制御する制御
回路を備えたトランジスタスイッチ回路において、 前記誤動作防止ＭＯＳトランジスタに対して、しきい値
電圧設定用のバイアス印加手段を接続したことを特徴と
するトランジスタスイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22951689A JPH0392013A (ja) | 1989-09-05 | 1989-09-05 | トランジスタスイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22951689A JPH0392013A (ja) | 1989-09-05 | 1989-09-05 | トランジスタスイッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0392013A true JPH0392013A (ja) | 1991-04-17 |
Family
ID=16893398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22951689A Pending JPH0392013A (ja) | 1989-09-05 | 1989-09-05 | トランジスタスイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0392013A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05327436A (ja) * | 1992-05-25 | 1993-12-10 | Toshiba Corp | アナログスイッチ |
| US6348831B1 (en) | 1998-12-17 | 2002-02-19 | Nec Corporation | Semiconductor device with back gate voltage controllers for analog switches |
| US6778056B2 (en) | 2000-08-04 | 2004-08-17 | Nec Tokin Corporation | Inductance component having a permanent magnet in the vicinity of a magnetic gap |
| JP2008236391A (ja) * | 2007-03-20 | 2008-10-02 | Kagoshima Univ | トラックアンドホールド回路 |
-
1989
- 1989-09-05 JP JP22951689A patent/JPH0392013A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05327436A (ja) * | 1992-05-25 | 1993-12-10 | Toshiba Corp | アナログスイッチ |
| US6348831B1 (en) | 1998-12-17 | 2002-02-19 | Nec Corporation | Semiconductor device with back gate voltage controllers for analog switches |
| US6778056B2 (en) | 2000-08-04 | 2004-08-17 | Nec Tokin Corporation | Inductance component having a permanent magnet in the vicinity of a magnetic gap |
| JP2008236391A (ja) * | 2007-03-20 | 2008-10-02 | Kagoshima Univ | トラックアンドホールド回路 |
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