JPH05327436A - アナログスイッチ - Google Patents
アナログスイッチInfo
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- JPH05327436A JPH05327436A JP4132119A JP13211992A JPH05327436A JP H05327436 A JPH05327436 A JP H05327436A JP 4132119 A JP4132119 A JP 4132119A JP 13211992 A JP13211992 A JP 13211992A JP H05327436 A JPH05327436 A JP H05327436A
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- potential
- analog switch
- transistor
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Abstract
(57)【要約】
【目的】基板電位を供給し、その手段に起因する切り換
え雑音の生じないアナログスイッチを提供することを目
的とする。 【構成】Ｐ３並びにＮ４から成る第１のトランジスタ対
と、Ｎ４の基板電位供給手段であるＰ５並びにＮ６から
成る第２のトランジスタ対と、Ｎ４の基板電位供給手段
であるＮ７と、切り換え信号を制御するインバ−タ１
１、１２、１３からなるアナログスイッチのインバ−タ
１１の回路しきい値は、インバ−タ１３の回路しきい値
よりも高く設定する。 【効果】導通時には入出力電位に追従した電位を基板に
供給し、入出力電位の変化に伴う特性の劣化を抑え、さ
らに、非導通時には固定された電位を基板に供給し、入
出力端子間の干渉を抑え、そのうえ、切り換え時に切り
換え雑音の発生を抑えることの出来るアナログスイッチ
を得ることができる。
え雑音の生じないアナログスイッチを提供することを目
的とする。 【構成】Ｐ３並びにＮ４から成る第１のトランジスタ対
と、Ｎ４の基板電位供給手段であるＰ５並びにＮ６から
成る第２のトランジスタ対と、Ｎ４の基板電位供給手段
であるＮ７と、切り換え信号を制御するインバ−タ１
１、１２、１３からなるアナログスイッチのインバ−タ
１１の回路しきい値は、インバ−タ１３の回路しきい値
よりも高く設定する。 【効果】導通時には入出力電位に追従した電位を基板に
供給し、入出力電位の変化に伴う特性の劣化を抑え、さ
らに、非導通時には固定された電位を基板に供給し、入
出力端子間の干渉を抑え、そのうえ、切り換え時に切り
換え雑音の発生を抑えることの出来るアナログスイッチ
を得ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、アナログスイッチに関
し、特に切り換え雑音の低減化に関する。
し、特に切り換え雑音の低減化に関する。
【０００２】
【従来の技術】従来技術を［図７］を参照して説明す
る。
る。
【０００３】［図７］は、Ｐ型ウエル構造の従来のアナ
ログスイッチを示す回路図である。第１の入出力端子１
と第２の入出力端子２との間に、互いのドレインとソ−
スを接続したＰ型トランジスタ３（以下Ｐ３と称する。
以降、同様に他のトランジスタも導電型を表わすＰ、Ｎ
と符号の組み合わせにより称するものとする。）並びに
Ｎ４から成る第１のトランジスタ対が挿入されている。
さらに第１の入出力端子１には、互いのドレインとソ−
スを接続したＰ５並びにＮ６から成る第２のトランジス
タ対が接続され、このトランジスタ対の一方の端子はソ
−スを接地したＮ７のドレインとＮ４、Ｎ６の基板であ
るＰ型ウエルとに接続されている。このアナログスイッ
チは切り換え信号入力端子８から入力する切り換え信号
により導通、非導通が切り換えられる。切り換え信号
は、インバ−タ９により反転駆動され、Ｐ３、Ｐ５、Ｎ
７のゲ−トに接続されると共に、インバ−タ１０に入力
し、インバ−タ１０により再び反転駆動され、Ｎ４、Ｎ
６のゲ−トに接続される。なお、インバ−タは、一つだ
けでも論理的には動作するが、バッファとして挿入され
ている。また、インバ−タでなくとも反転論理回路であ
れば同様である。
ログスイッチを示す回路図である。第１の入出力端子１
と第２の入出力端子２との間に、互いのドレインとソ−
スを接続したＰ型トランジスタ３（以下Ｐ３と称する。
以降、同様に他のトランジスタも導電型を表わすＰ、Ｎ
と符号の組み合わせにより称するものとする。）並びに
Ｎ４から成る第１のトランジスタ対が挿入されている。
さらに第１の入出力端子１には、互いのドレインとソ−
スを接続したＰ５並びにＮ６から成る第２のトランジス
タ対が接続され、このトランジスタ対の一方の端子はソ
−スを接地したＮ７のドレインとＮ４、Ｎ６の基板であ
るＰ型ウエルとに接続されている。このアナログスイッ
チは切り換え信号入力端子８から入力する切り換え信号
により導通、非導通が切り換えられる。切り換え信号
は、インバ−タ９により反転駆動され、Ｐ３、Ｐ５、Ｎ
７のゲ−トに接続されると共に、インバ−タ１０に入力
し、インバ−タ１０により再び反転駆動され、Ｎ４、Ｎ
６のゲ−トに接続される。なお、インバ−タは、一つだ
けでも論理的には動作するが、バッファとして挿入され
ている。また、インバ−タでなくとも反転論理回路であ
れば同様である。
【０００４】次に、［図７］に示した従来のアナログス
イッチの動作を説明する。切り換え信号入力端子８から
入力する切り換え信号が高電源電位レベル（以下Ｈと称
する）であれば、アナログスイッチは導通し、低電源電
位レベル（以下Ｌと称する）であれば、アナログスイッ
チは非導通となる。導通状態の時は、第１の入出力端子
１と第２の入出力端子２との間は、第１のトランジスタ
対の持つ抵抗を介し接続される。この第１のトランジス
タ対の持つ抵抗は、第１の入出力端子１と第２の入出力
端子２とに印加される電位により異なった値となる。そ
の原因は、Ｐ３、Ｎ４それぞれのゲ−ト、ソ−ス間の電
位差（以下Ｖｇｓと称する）と基板、ソ−ス間の電位差
（以下Ｖｂｓと称する）とが、印加される電位に従って
変化することによりトランジスタの動作条件が変化する
ことである。しかし、アナログスイッチとしては、その
抵抗値は入力電位に係わらず一定値を持つことが望まし
い。そこで、第２のトランジスタ対により、Ｎ４の基板
であるＰ型ウエルに第１の入出力端子１の電位を印加し
ている。電位を適切に印加するため、Ｎ６自体の基板に
も同一の電位を印加している。ここで、Ｎ４とＮ６は、
同一の基板上に設けても良いし別々の基板上に設けても
良い。なお、ここでは触れないが同様に第２の入出力端
子２の電位も印加する方法もある。これにより少なくと
もＶｂｓによるトランジスタのしきい値電圧（以下Ｖｔ
ｈと称する）の変化を抑えることができる。
イッチの動作を説明する。切り換え信号入力端子８から
入力する切り換え信号が高電源電位レベル（以下Ｈと称
する）であれば、アナログスイッチは導通し、低電源電
位レベル（以下Ｌと称する）であれば、アナログスイッ
チは非導通となる。導通状態の時は、第１の入出力端子
１と第２の入出力端子２との間は、第１のトランジスタ
対の持つ抵抗を介し接続される。この第１のトランジス
タ対の持つ抵抗は、第１の入出力端子１と第２の入出力
端子２とに印加される電位により異なった値となる。そ
の原因は、Ｐ３、Ｎ４それぞれのゲ−ト、ソ−ス間の電
位差（以下Ｖｇｓと称する）と基板、ソ−ス間の電位差
（以下Ｖｂｓと称する）とが、印加される電位に従って
変化することによりトランジスタの動作条件が変化する
ことである。しかし、アナログスイッチとしては、その
抵抗値は入力電位に係わらず一定値を持つことが望まし
い。そこで、第２のトランジスタ対により、Ｎ４の基板
であるＰ型ウエルに第１の入出力端子１の電位を印加し
ている。電位を適切に印加するため、Ｎ６自体の基板に
も同一の電位を印加している。ここで、Ｎ４とＮ６は、
同一の基板上に設けても良いし別々の基板上に設けても
良い。なお、ここでは触れないが同様に第２の入出力端
子２の電位も印加する方法もある。これにより少なくと
もＶｂｓによるトランジスタのしきい値電圧（以下Ｖｔ
ｈと称する）の変化を抑えることができる。
【０００５】一方、アナログスイッチが非導通であるな
らば、第１の入出力端子１と第２の入出力端子２との間
では互いに干渉しないことが望ましい。しかし、第１の
トランジスタ対や信号の配線などに寄生容量があり、入
出力端子１、２間の干渉は避けられない。この干渉を抑
えるためには、寄生容量が小さくなれば良い。そこで、
非導通時には第１の入出力端子１の電位を印加していた
Ｎ４の基板であるＰ型ウエルにＬを印加する。これは、
Ｐ型ウエルとＮ４のソ−ス若しくはドレインとの接合容
量を通じての干渉を防ぐためである。すなわち、このＰ
型ウエルに第１の入出力端子１の電位を印加していたと
すれば、第１の入出力端子１の電位に従ってＰ型ウエル
の電位も変化し、Ｎ４との接合容量を通じて第２の入出
力端子２に干渉してしまう。逆に、第２の入出力端子２
の電位が変化したときには、同様の経路により第１の入
出力端子１に干渉してしまう。Ｐ型ウエルの電位がＬで
あれば、このウエルとＮ４との接合容量による干渉は抑
えられる。また、シ−ルド効果も期待できるため、他の
寄生容量による干渉も若干抑えられる。
らば、第１の入出力端子１と第２の入出力端子２との間
では互いに干渉しないことが望ましい。しかし、第１の
トランジスタ対や信号の配線などに寄生容量があり、入
出力端子１、２間の干渉は避けられない。この干渉を抑
えるためには、寄生容量が小さくなれば良い。そこで、
非導通時には第１の入出力端子１の電位を印加していた
Ｎ４の基板であるＰ型ウエルにＬを印加する。これは、
Ｐ型ウエルとＮ４のソ−ス若しくはドレインとの接合容
量を通じての干渉を防ぐためである。すなわち、このＰ
型ウエルに第１の入出力端子１の電位を印加していたと
すれば、第１の入出力端子１の電位に従ってＰ型ウエル
の電位も変化し、Ｎ４との接合容量を通じて第２の入出
力端子２に干渉してしまう。逆に、第２の入出力端子２
の電位が変化したときには、同様の経路により第１の入
出力端子１に干渉してしまう。Ｐ型ウエルの電位がＬで
あれば、このウエルとＮ４との接合容量による干渉は抑
えられる。また、シ−ルド効果も期待できるため、他の
寄生容量による干渉も若干抑えられる。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
アナログスイッチでは、切り換え雑音が発生するという
問題がある。切り換え雑音には、トランジスタのミラ−
容量を通じてゲ−トからソ−ス、ドレインに影響するも
のやトランジスタのチャネルに保持されていた電荷が非
導通になる時にソ−ス、ドレインに均等に分配されない
ことによるものなどがある。これらは、切り換え信号の
立ち上がり、立ち下がり時間をできるだけ大きくするこ
とや、ダミ−トランジスタを設け、逆相の信号を印加す
ることにより雑音を打ち消すことにより対策されてい
る。
アナログスイッチでは、切り換え雑音が発生するという
問題がある。切り換え雑音には、トランジスタのミラ−
容量を通じてゲ−トからソ−ス、ドレインに影響するも
のやトランジスタのチャネルに保持されていた電荷が非
導通になる時にソ−ス、ドレインに均等に分配されない
ことによるものなどがある。これらは、切り換え信号の
立ち上がり、立ち下がり時間をできるだけ大きくするこ
とや、ダミ−トランジスタを設け、逆相の信号を印加す
ることにより雑音を打ち消すことにより対策されてい
る。
【０００７】ここでは、切り換え雑音の内、基板電位を
供給する手段同士の干渉によるものを取り上げる。［図
７］に示した従来のアナログスイッチの切り換え信号立
ち下がり時の信号波形図を示した［図８］を参照し、こ
の切り換え雑音を説明する。なお、ここでは、第１の入
出力端子１を入力側、第２の入出力端子２を出力側とし
ている。すなわち、入力する信号は低いインピ−ダンス
を持ち、出力される信号はこのアナログスイッチのみに
駆動されるものとしている。また、切り換え雑音はここ
で示すもの以外は省略した。このアナログスイッチに入
力する切り換え信号は、前述した切り換え雑音を抑える
ため許容される範囲内でできるだけ時間を掛けて変化さ
せる。インバ−タ９、１０に入力した切り換え信号は、
波形整形され、各々第１並びに第２トランジスタ対とＮ
７に入力する。ここで、Ｎ型トランジスタのＶｔｈはＶ
ｔｈＮと表しすべてＶｂｓが零であれば一律の値をとる
ものとする。また、同様にＰ型トランジスタのＶｔｈも
一律であるものとし、ＨからＰ型トランジスタのＶｔｈ
だけ下がった電位をＶｔｈＰと表す。インバ−タ９の出
力は、時刻ｔ１になるとＶｔｈＮを越え、インバ−タ１
０の出力が立ち下がり始めると共に、Ｎ７がオンする。
その時、第２のトランジスタ対は、Ｎ６のゲ−ト入力で
あるインバ−タ１０の出力は立ち下がっているがＶｔｈ
Ｎを越えておらず、Ｐ５のゲ−ト入力であるインバ−タ
９の出力は立ち上がっているがＶｔｈＰを越えていない
ため導通しているままである。そのため、第１の入出力
端子１からの入力信号は、共に導通状態にある第２のト
ランジスタ対とＮ７とを通してＬに引かれる。入力信号
がＬに引かれると、第２のトランジスタ対と共に導通状
態にある第１のトランジスタ対により、出力信号もＬに
引かれる。時刻ｔ２になると、インバ−タ９、１０の出
力は、それぞれＶｔｈＰ、ＶｔｈＮを越え、第１並びに
第２のトランジスタ対は非導通状態となる。実際は、第
１並びに第２のトランジスタ対の各トランジスタはＶｂ
ｓの影響によりＶｔｈがシフトしているので時刻ｔ２よ
り前の時点で非導通状態となる。すると、入力信号と出
力信号は、Ｌを供給するＮ７とは切り離されるため、こ
れ以上はＬに引かれない。さらに時間が経つと、低いイ
ンピ−ダンスを持つ入力信号は元の電位に戻るが、ハイ
インピ−ダンス状態となる出力信号は雑音が乗ったまま
である。なお、切り換え信号の立ち上がり時にも同様に
切り換え雑音は生ずるが、立ち下がり時と異なり入出力
端子１、２の間が導通状態となるため、時間さえ掛けれ
ば元に戻ることができる。とはいえ、やはり雑音が生じ
ないほうが望ましい。上記したように従来のアナログス
イッチには基板電位を供給するために切り換え雑音が生
じてしまうという問題があった。そこで、本発明は上記
欠点を除去し、基板電位を供給し、切り換え雑音の生じ
ないアナログスイッチを提供することを目的とする。
供給する手段同士の干渉によるものを取り上げる。［図
７］に示した従来のアナログスイッチの切り換え信号立
ち下がり時の信号波形図を示した［図８］を参照し、こ
の切り換え雑音を説明する。なお、ここでは、第１の入
出力端子１を入力側、第２の入出力端子２を出力側とし
ている。すなわち、入力する信号は低いインピ−ダンス
を持ち、出力される信号はこのアナログスイッチのみに
駆動されるものとしている。また、切り換え雑音はここ
で示すもの以外は省略した。このアナログスイッチに入
力する切り換え信号は、前述した切り換え雑音を抑える
ため許容される範囲内でできるだけ時間を掛けて変化さ
せる。インバ−タ９、１０に入力した切り換え信号は、
波形整形され、各々第１並びに第２トランジスタ対とＮ
７に入力する。ここで、Ｎ型トランジスタのＶｔｈはＶ
ｔｈＮと表しすべてＶｂｓが零であれば一律の値をとる
ものとする。また、同様にＰ型トランジスタのＶｔｈも
一律であるものとし、ＨからＰ型トランジスタのＶｔｈ
だけ下がった電位をＶｔｈＰと表す。インバ−タ９の出
力は、時刻ｔ１になるとＶｔｈＮを越え、インバ−タ１
０の出力が立ち下がり始めると共に、Ｎ７がオンする。
その時、第２のトランジスタ対は、Ｎ６のゲ−ト入力で
あるインバ−タ１０の出力は立ち下がっているがＶｔｈ
Ｎを越えておらず、Ｐ５のゲ−ト入力であるインバ−タ
９の出力は立ち上がっているがＶｔｈＰを越えていない
ため導通しているままである。そのため、第１の入出力
端子１からの入力信号は、共に導通状態にある第２のト
ランジスタ対とＮ７とを通してＬに引かれる。入力信号
がＬに引かれると、第２のトランジスタ対と共に導通状
態にある第１のトランジスタ対により、出力信号もＬに
引かれる。時刻ｔ２になると、インバ−タ９、１０の出
力は、それぞれＶｔｈＰ、ＶｔｈＮを越え、第１並びに
第２のトランジスタ対は非導通状態となる。実際は、第
１並びに第２のトランジスタ対の各トランジスタはＶｂ
ｓの影響によりＶｔｈがシフトしているので時刻ｔ２よ
り前の時点で非導通状態となる。すると、入力信号と出
力信号は、Ｌを供給するＮ７とは切り離されるため、こ
れ以上はＬに引かれない。さらに時間が経つと、低いイ
ンピ−ダンスを持つ入力信号は元の電位に戻るが、ハイ
インピ−ダンス状態となる出力信号は雑音が乗ったまま
である。なお、切り換え信号の立ち上がり時にも同様に
切り換え雑音は生ずるが、立ち下がり時と異なり入出力
端子１、２の間が導通状態となるため、時間さえ掛けれ
ば元に戻ることができる。とはいえ、やはり雑音が生じ
ないほうが望ましい。上記したように従来のアナログス
イッチには基板電位を供給するために切り換え雑音が生
じてしまうという問題があった。そこで、本発明は上記
欠点を除去し、基板電位を供給し、切り換え雑音の生じ
ないアナログスイッチを提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明においては、ドレインが第１の入出力端子に
接続され、ソ−スが第２の入出力端子に接続され、切り
換え信号がゲ−トに接続された第１の導電型の第１のト
ランジスタと、このトランジスタのソ−ス、ドレインに
ドレイン、ソ−スが接続され前記切り換え信号とは反転
した信号がゲ−トに接続された第２の導電型の第２のト
ランジスタと、少なくとも一方のトランジスタの基板電
位を前記第１、第２のトランジスタが導通であるときに
は前記第１の入力端子若しくは第２の入力端子の電位に
印加する第１の基板電位供給手段と、前記基板電位を前
記第１、第２のトランジスタが非導通であるときには一
定の電位に印加する第２の基板電位供給手段と、前記第
１の基板電位供給手段と前記第２の基板電位供給手段と
を別々のタイミングで動作させるタイミング手段とを備
えたアナログスイッチを提供する。
に、本発明においては、ドレインが第１の入出力端子に
接続され、ソ−スが第２の入出力端子に接続され、切り
換え信号がゲ−トに接続された第１の導電型の第１のト
ランジスタと、このトランジスタのソ−ス、ドレインに
ドレイン、ソ−スが接続され前記切り換え信号とは反転
した信号がゲ−トに接続された第２の導電型の第２のト
ランジスタと、少なくとも一方のトランジスタの基板電
位を前記第１、第２のトランジスタが導通であるときに
は前記第１の入力端子若しくは第２の入力端子の電位に
印加する第１の基板電位供給手段と、前記基板電位を前
記第１、第２のトランジスタが非導通であるときには一
定の電位に印加する第２の基板電位供給手段と、前記第
１の基板電位供給手段と前記第２の基板電位供給手段と
を別々のタイミングで動作させるタイミング手段とを備
えたアナログスイッチを提供する。
【０００９】さらに、本発明においては、前記タイミン
グ手段が前記第１の基板電位供給手段と前記第２の基板
電位供給手段とを駆動する回路同士の回路しきい値を異
なるものにしたことにより構成されるアナログスイッチ
を提供する。
グ手段が前記第１の基板電位供給手段と前記第２の基板
電位供給手段とを駆動する回路同士の回路しきい値を異
なるものにしたことにより構成されるアナログスイッチ
を提供する。
【００１０】
【作用】このように構成された本発明に係わるアナログ
スイッチにおいては、切り換え時に導通時の基板電位供
給手段と非導通時の基板電位供給手段とが重複して動作
しないため、切り換え雑音が生じない。
スイッチにおいては、切り換え時に導通時の基板電位供
給手段と非導通時の基板電位供給手段とが重複して動作
しないため、切り換え雑音が生じない。
【００１１】
【実施例】以下、本発明の実施例を［図１］乃至［図
６］を参照して説明する。
６］を参照して説明する。
【００１２】［図１］は本発明の第１の実施例であるＰ
型ウエル構造のアナログスイッチを示す回路図である。
第１の入出力端子１と第２の入出力端子２との間に、互
いのドレインとソ−スを接続したＰ３並びにＮ４から成
る第１のトランジスタ対が挿入されている。さらに第１
の入出力端子１には、互いのドレインとソ−スを接続し
たＰ５並びにＮ６から成る第２のトランジスタ対が接続
され、このトランジスタ対の一方の端子はソ−スを接地
したＮ７のドレインとＮ４、Ｎ６の基板であるＰ型ウエ
ルとに接続されている。このアナログスイッチは切り換
え信号入力端子８から入力する切り換え信号により導
通、非導通が切り換えられる。切り換え信号は、インバ
−タ１１により反転駆動され、Ｐ３、Ｐ５のゲ−トに接
続されると共に、インバ−タ１２に入力し、インバ−タ
１２により再び反転駆動され、Ｎ４、Ｎ６のゲ−トに接
続される。さらに、切り換え信号は、インバ−タ１３に
より反転駆動され、Ｎ７のゲ−トに接続される。ここ
で、インバ−タ１３の回路しきい値（以下Ｖｔｈ１３と
称する）は、インバ−タ１１の回路しきい値（以下Ｖｔ
ｈ１１と称する）よりも低く設定してある。
型ウエル構造のアナログスイッチを示す回路図である。
第１の入出力端子１と第２の入出力端子２との間に、互
いのドレインとソ−スを接続したＰ３並びにＮ４から成
る第１のトランジスタ対が挿入されている。さらに第１
の入出力端子１には、互いのドレインとソ−スを接続し
たＰ５並びにＮ６から成る第２のトランジスタ対が接続
され、このトランジスタ対の一方の端子はソ−スを接地
したＮ７のドレインとＮ４、Ｎ６の基板であるＰ型ウエ
ルとに接続されている。このアナログスイッチは切り換
え信号入力端子８から入力する切り換え信号により導
通、非導通が切り換えられる。切り換え信号は、インバ
−タ１１により反転駆動され、Ｐ３、Ｐ５のゲ−トに接
続されると共に、インバ−タ１２に入力し、インバ−タ
１２により再び反転駆動され、Ｎ４、Ｎ６のゲ−トに接
続される。さらに、切り換え信号は、インバ−タ１３に
より反転駆動され、Ｎ７のゲ−トに接続される。ここ
で、インバ−タ１３の回路しきい値（以下Ｖｔｈ１３と
称する）は、インバ−タ１１の回路しきい値（以下Ｖｔ
ｈ１１と称する）よりも低く設定してある。
【００１３】次に、この第１の実施例の動作を説明す
る。切り換え信号入力端子８から入力する切り換え信号
がＨであれば、アナログスイッチは導通し、Ｌであれ
ば、アナログスイッチは非導通となる。導通状態の時
は、第１の入出力端子１と第２の入出力端子２との間
は、第１のトランジスタ対の持つ抵抗を介し接続され
る。さらに、ＶｂｓによるＶｔｈの変化を抑えるため、
第２のトランジスタ対により、Ｎ４の基板であるＰ型ウ
エルに第１の入出力端子１の電位を印加している。電位
を適切に印加するため、Ｎ６自体の基板にも同一の電位
を印加している。ここで、Ｎ４とＮ６は、同一の基板上
に設けても良いし別々の基板上に設けても良い。一方、
アナログスイッチが非導通であるならば、第１の入出力
端子１と第２の入出力端子２との間では互いに干渉しな
いことが望ましい。そこで、非導通時には第１の入出力
端子１の電位を印加していたＮ４の基板であるＰ型ウエ
ルにＬを印加する。これらの導通時、非導通時の動作
は、従来技術のアナログスイッチと何等変わるところが
なく、同等の特性を得ることができる。
る。切り換え信号入力端子８から入力する切り換え信号
がＨであれば、アナログスイッチは導通し、Ｌであれ
ば、アナログスイッチは非導通となる。導通状態の時
は、第１の入出力端子１と第２の入出力端子２との間
は、第１のトランジスタ対の持つ抵抗を介し接続され
る。さらに、ＶｂｓによるＶｔｈの変化を抑えるため、
第２のトランジスタ対により、Ｎ４の基板であるＰ型ウ
エルに第１の入出力端子１の電位を印加している。電位
を適切に印加するため、Ｎ６自体の基板にも同一の電位
を印加している。ここで、Ｎ４とＮ６は、同一の基板上
に設けても良いし別々の基板上に設けても良い。一方、
アナログスイッチが非導通であるならば、第１の入出力
端子１と第２の入出力端子２との間では互いに干渉しな
いことが望ましい。そこで、非導通時には第１の入出力
端子１の電位を印加していたＮ４の基板であるＰ型ウエ
ルにＬを印加する。これらの導通時、非導通時の動作
は、従来技術のアナログスイッチと何等変わるところが
なく、同等の特性を得ることができる。
【００１４】続いて、［図２］に示した本発明の第１の
実施例の切り換え信号立ち下がり時の信号波形図を参照
し、切り換え時の動作を説明する。なお、ここでは、従
来技術同様、第１の入出力端子１を入力側、第２の入出
力端子２を出力側とし、本発明の対象とする切り換え雑
音以外は省略した。切り換え信号が立ち下がると、Ｖｔ
ｈ１１はＶｔｈ１３より高いため、まず、インバ−タ１
１が動作し始め、その出力信号が立ち上がる。その波形
整形されたインバ−タ１１の出力を受けるため、インバ
−タ１２はそのＶｔｈ１２に係わらず動作し始め、その
出力信号は立ち下がる。時刻ｔ１となると、インバ−タ
１１、１２の出力はそれぞれ完全にＨもしくはＬとな
り、これらの信号がそのゲ−トに入力する第１並びに第
２のトランジスタ対は非導通となる。一方、インバ−タ
１３はそのＶｔｈ１３が低いため、切り換え信号がさら
に立ち下がり、時刻ｔ２になってから動作し始め、その
出力信号が立ち上がる。インバ−タ１３の出力信号をゲ
−トに入力するＮ７は、少なくともこの時刻ｔ２以降に
なって始めて導通する。従って、時刻ｔ１からｔ２の間
は、第２のトランジスタ対とＮ７の双方共に非導通であ
り、入力信号と出力信号はＬに引かれることはない。す
なわち、基板電位の供給に起因する切り換え雑音は生じ
ない。なお、切り換え信号の立ち上がり時にも同様の動
作をするため、切り換え雑音は生じない。
実施例の切り換え信号立ち下がり時の信号波形図を参照
し、切り換え時の動作を説明する。なお、ここでは、従
来技術同様、第１の入出力端子１を入力側、第２の入出
力端子２を出力側とし、本発明の対象とする切り換え雑
音以外は省略した。切り換え信号が立ち下がると、Ｖｔ
ｈ１１はＶｔｈ１３より高いため、まず、インバ−タ１
１が動作し始め、その出力信号が立ち上がる。その波形
整形されたインバ−タ１１の出力を受けるため、インバ
−タ１２はそのＶｔｈ１２に係わらず動作し始め、その
出力信号は立ち下がる。時刻ｔ１となると、インバ−タ
１１、１２の出力はそれぞれ完全にＨもしくはＬとな
り、これらの信号がそのゲ−トに入力する第１並びに第
２のトランジスタ対は非導通となる。一方、インバ−タ
１３はそのＶｔｈ１３が低いため、切り換え信号がさら
に立ち下がり、時刻ｔ２になってから動作し始め、その
出力信号が立ち上がる。インバ−タ１３の出力信号をゲ
−トに入力するＮ７は、少なくともこの時刻ｔ２以降に
なって始めて導通する。従って、時刻ｔ１からｔ２の間
は、第２のトランジスタ対とＮ７の双方共に非導通であ
り、入力信号と出力信号はＬに引かれることはない。す
なわち、基板電位の供給に起因する切り換え雑音は生じ
ない。なお、切り換え信号の立ち上がり時にも同様の動
作をするため、切り換え雑音は生じない。
【００１５】本発明の第１の実施例の変形例の回路図を
［図３］に示す。第１の実施例との違いは、インバ−タ
１２を省略し、切り換え信号を直接Ｎ３、Ｎ６のゲ−ト
に入力していることである。この回路でも、Ｖｔｈ１１
とＶｔｈ１３の関係は変わらない。インバ−タ１２が省
略されたので、Ｎ７と第１並びに第２のトランジスタ対
のＮ４、Ｎ６は、重複して導通する可能性がある。しか
し、素子が少なくなっているため、回路の面積の点で有
利となる。他にも、様々な変形例があり、例えばインバ
−タを他の反転論理回路に置き換えたもの、さらにイン
バ−タを追加したものなどであるが、ここでは図並びに
詳細な説明は省略する。
［図３］に示す。第１の実施例との違いは、インバ−タ
１２を省略し、切り換え信号を直接Ｎ３、Ｎ６のゲ−ト
に入力していることである。この回路でも、Ｖｔｈ１１
とＶｔｈ１３の関係は変わらない。インバ−タ１２が省
略されたので、Ｎ７と第１並びに第２のトランジスタ対
のＮ４、Ｎ６は、重複して導通する可能性がある。しか
し、素子が少なくなっているため、回路の面積の点で有
利となる。他にも、様々な変形例があり、例えばインバ
−タを他の反転論理回路に置き換えたもの、さらにイン
バ−タを追加したものなどであるが、ここでは図並びに
詳細な説明は省略する。
【００１６】［図４］に本発明の第２の実施例であるＰ
型ウエル構造のアナログスイッチの回路図を示す。第１
の入出力端子１と第２の入出力端子２との間に、互いの
ドレインとソ−スを接続したＰ３並びにＮ４から成る第
１のトランジスタ対が挿入されている。さらに第１の入
出力端子１には、互いのドレインとソ−スを接続したＰ
５並びにＮ６から成る第２のトランジスタ対が接続さ
れ、このトランジスタ対の一方の端子はソ−スを接地し
たＮ７のドレインとＮ４、Ｎ６の基板であるＰ型ウエル
とに接続されている。このアナログスイッチは切り換え
信号入力端子８から入力する切り換え信号により導通、
非導通が切り換えられる。切り換え信号は遅延回路１４
に入力し、その出力は切り換え信号と共にそれぞれ２入
力ＮＡＮＤ１５および２入力ＮＯＲ１６に入力する。２
入力ＮＡＮＤ１５の出力は、Ｐ３、Ｐ５のゲ−トに接続
されると共に、インバ−タ１７に入力し、インバ−タ１
７により反転駆動され、Ｎ４、Ｎ６のゲ−トに接続され
る。２入力ＮＯＲ１６の出力は、Ｎ７のゲ−トに接続さ
れる。ここで、遅延回路１４による信号の遅延時間は、
２入力ＮＡＮＤ１５、２入力ＮＯＲ１６及びインバ−タ
１７による遅延時間より大きく設定してある。なお、こ
の遅延回路１４の一具体例の回路図を［図５］に示し
た。四つのインバ−タ１８、１９、２０、２１と二つの
容量２２、２３よりなる回路であり、遅延回路としての
入力はインバ−タ１８の入力であり、遅延回路としての
出力はインバ−タ２１の出力である。
型ウエル構造のアナログスイッチの回路図を示す。第１
の入出力端子１と第２の入出力端子２との間に、互いの
ドレインとソ−スを接続したＰ３並びにＮ４から成る第
１のトランジスタ対が挿入されている。さらに第１の入
出力端子１には、互いのドレインとソ−スを接続したＰ
５並びにＮ６から成る第２のトランジスタ対が接続さ
れ、このトランジスタ対の一方の端子はソ−スを接地し
たＮ７のドレインとＮ４、Ｎ６の基板であるＰ型ウエル
とに接続されている。このアナログスイッチは切り換え
信号入力端子８から入力する切り換え信号により導通、
非導通が切り換えられる。切り換え信号は遅延回路１４
に入力し、その出力は切り換え信号と共にそれぞれ２入
力ＮＡＮＤ１５および２入力ＮＯＲ１６に入力する。２
入力ＮＡＮＤ１５の出力は、Ｐ３、Ｐ５のゲ−トに接続
されると共に、インバ−タ１７に入力し、インバ−タ１
７により反転駆動され、Ｎ４、Ｎ６のゲ−トに接続され
る。２入力ＮＯＲ１６の出力は、Ｎ７のゲ−トに接続さ
れる。ここで、遅延回路１４による信号の遅延時間は、
２入力ＮＡＮＤ１５、２入力ＮＯＲ１６及びインバ−タ
１７による遅延時間より大きく設定してある。なお、こ
の遅延回路１４の一具体例の回路図を［図５］に示し
た。四つのインバ−タ１８、１９、２０、２１と二つの
容量２２、２３よりなる回路であり、遅延回路としての
入力はインバ−タ１８の入力であり、遅延回路としての
出力はインバ−タ２１の出力である。
【００１７】次に、この第２の実施例の動作を説明する
が、導通時、非導通時の動作は、第１の実施例と同様で
あるため省略する。［図６］に示した本発明の第２の実
施例の切り換え信号立ち下がり時の信号波形図を参照
し、切り換え時の動作を説明する。なお、ここでも、従
来技術同様、第１の入出力端子１を入力側、第２の入出
力端子２を出力側とし、本発明の対象とする切り換え雑
音以外は省略した。切り換え信号が立ち下がりＶｔｈ１
５を越えてＬに近づくと、２入力ＮＡＮＤ１５の出力は
Ｈに切り換わる。この信号が入力するインバ−タ１７の
出力はＬに切り換わるので、第１並びに第２のトランジ
スタ対は、少なくとも時刻ｔ１には、非導通となる。一
方この時、遅延回路１４により遅延された切り換え信号
が入力しているため、２入力ＮＯＲ１６の出力はＬのま
まである。さらに時間が経ち、時刻ｔ２となると遅延回
路１４の出力も立ち下がるので、２入力ＮＯＲ１６の出
力はＨになり、Ｎ７は少なくともこの時刻ｔ２以降にな
って始めて導通する。従って、時刻ｔ１からｔ２の間
は、第２のトランジスタ対とＮ７の双方共に非導通であ
り、入力信号と出力信号はＬに引かれることはない。す
なわち、基板電位の供給に起因する切り換え雑音は生じ
ない。なお、切り換え信号の立ち上がり時にも同様の動
作をするため、切り換え雑音は生じない。
が、導通時、非導通時の動作は、第１の実施例と同様で
あるため省略する。［図６］に示した本発明の第２の実
施例の切り換え信号立ち下がり時の信号波形図を参照
し、切り換え時の動作を説明する。なお、ここでも、従
来技術同様、第１の入出力端子１を入力側、第２の入出
力端子２を出力側とし、本発明の対象とする切り換え雑
音以外は省略した。切り換え信号が立ち下がりＶｔｈ１
５を越えてＬに近づくと、２入力ＮＡＮＤ１５の出力は
Ｈに切り換わる。この信号が入力するインバ−タ１７の
出力はＬに切り換わるので、第１並びに第２のトランジ
スタ対は、少なくとも時刻ｔ１には、非導通となる。一
方この時、遅延回路１４により遅延された切り換え信号
が入力しているため、２入力ＮＯＲ１６の出力はＬのま
まである。さらに時間が経ち、時刻ｔ２となると遅延回
路１４の出力も立ち下がるので、２入力ＮＯＲ１６の出
力はＨになり、Ｎ７は少なくともこの時刻ｔ２以降にな
って始めて導通する。従って、時刻ｔ１からｔ２の間
は、第２のトランジスタ対とＮ７の双方共に非導通であ
り、入力信号と出力信号はＬに引かれることはない。す
なわち、基板電位の供給に起因する切り換え雑音は生じ
ない。なお、切り換え信号の立ち上がり時にも同様の動
作をするため、切り換え雑音は生じない。
【００１８】なお、本発明の第１並びに第２の実施例
は、［図７］に示した従来技術のアナログスイッチのみ
に使用されるものではない。また、第１の実施例並びに
第２の実施例として、Ｐ型ウエル構造のアナログスイッ
チを取り上げたが、Ｎ型ウエル構造であっても同様であ
る。また、ＣＭＯＳアナログスイッチに限らず、ＮＭＯ
Ｓアナログスイッチや、ＰＭＯＳアナログスイッチであ
っても同様である。
は、［図７］に示した従来技術のアナログスイッチのみ
に使用されるものではない。また、第１の実施例並びに
第２の実施例として、Ｐ型ウエル構造のアナログスイッ
チを取り上げたが、Ｎ型ウエル構造であっても同様であ
る。また、ＣＭＯＳアナログスイッチに限らず、ＮＭＯ
Ｓアナログスイッチや、ＰＭＯＳアナログスイッチであ
っても同様である。
【００１９】
【発明の効果】以上説明したように、本発明によれば、
導通時には入出力電位に追従した電位を基板に供給し、
入出力電位の変化に伴う特性の劣化を抑え、さらに、非
導通時には固定された電位を基板に供給し、入出力端子
間の干渉を抑え、そのうえ、切り換え時に切り換え雑音
の発生を抑えることの出来るアナログスイッチを得るこ
とができる。
導通時には入出力電位に追従した電位を基板に供給し、
入出力電位の変化に伴う特性の劣化を抑え、さらに、非
導通時には固定された電位を基板に供給し、入出力端子
間の干渉を抑え、そのうえ、切り換え時に切り換え雑音
の発生を抑えることの出来るアナログスイッチを得るこ
とができる。
【図１】本発明の第１の実施例を示す回路図
【図２】本発明の第１の実施例の動作を示す信号波形図
【図３】本発明の第１の実施例の変形例を示す回路図
【図４】本発明の第２の実施例を示す回路図
【図５】遅延回路の一具体例を示す回路図
【図６】本発明の第２の実施例の動作を示す信号波形図
【図７】従来技術のアナログスイッチを示す回路図
【図８】従来技術のアナログスイッチの動作を示す信号
波形図
波形図
１、２ 入出力端子 ３、５ Ｐ型トランジスタ ４、６、７ Ｎ型トランジスタ ８ 切り換え信号入力端子 １１、１２、１３ インバ−タ
Claims (2)
- 【請求項１】 ドレインが第１の入出力端子に接続さ
れ、ソ−スが第２の入出力端子に接続され、切り換え信
号がゲ−トに接続された第１の導電型の第１のトランジ
スタと、このトランジスタのソ−ス、ドレインにドレイ
ン、ソ−スが接続され前記切り換え信号とは反転した信
号がゲ−トに接続された第２の導電型の第２のトランジ
スタと、前記第１、第２のトランジスタが導通であると
きには少なくとも一方のトランジスタの基板電位を前記
第１の入力端子若しくは第２の入力端子の電位に印加す
る第１の基板電位供給手段と、前記第１、第２のトラン
ジスタが非導通であるときには前記基板電位を一定の電
位に印加する第２の基板電位供給手段と、前記第１の基
板電位供給手段と前記第２の基板電位供給手段とを別々
のタイミングで動作させるタイミング手段とを具備する
ことを特徴とするアナログスイッチ。 - 【請求項２】 前記タイミング手段が前記第１の基板電
位供給手段と前記第２の基板電位供給手段とを駆動する
回路同士の回路しきい値を異なるものにしたことにより
構成されることを特徴とする請求項１記載のアナログス
イッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4132119A JPH05327436A (ja) | 1992-05-25 | 1992-05-25 | アナログスイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4132119A JPH05327436A (ja) | 1992-05-25 | 1992-05-25 | アナログスイッチ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05327436A true JPH05327436A (ja) | 1993-12-10 |
Family
ID=15073860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4132119A Pending JPH05327436A (ja) | 1992-05-25 | 1992-05-25 | アナログスイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05327436A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6348831B1 (en) | 1998-12-17 | 2002-02-19 | Nec Corporation | Semiconductor device with back gate voltage controllers for analog switches |
| JP2006060995A (ja) * | 2004-08-23 | 2006-03-02 | Samsung Electronics Co Ltd | チャージポンプ回路 |
| JP2008236391A (ja) * | 2007-03-20 | 2008-10-02 | Kagoshima Univ | トラックアンドホールド回路 |
| JP2012054694A (ja) * | 2010-08-31 | 2012-03-15 | On Semiconductor Trading Ltd | 双方向スイッチおよびそれを用いたスイッチ回路 |
| US9294598B2 (en) | 2010-08-27 | 2016-03-22 | Semiconductor Components Industries, Llc | Switch circuit |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5927622A (ja) * | 1982-08-04 | 1984-02-14 | Sanyo Electric Co Ltd | アナログスイツチ回路 |
| JPH0267817A (ja) * | 1988-09-02 | 1990-03-07 | Yamaha Corp | Ｃｍｏｓアナログスイッチ |
| JPH0348520A (ja) * | 1989-07-15 | 1991-03-01 | Fujitsu Ltd | アナログスイッチ回路 |
| JPH0392013A (ja) * | 1989-09-05 | 1991-04-17 | Mitsubishi Electric Corp | トランジスタスイッチ回路 |
| JPH05276002A (ja) * | 1992-03-27 | 1993-10-22 | Sanyo Electric Co Ltd | アナログスイッチ回路 |
-
1992
- 1992-05-25 JP JP4132119A patent/JPH05327436A/ja active Pending
Patent Citations (5)
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| US6348831B1 (en) | 1998-12-17 | 2002-02-19 | Nec Corporation | Semiconductor device with back gate voltage controllers for analog switches |
| JP2006060995A (ja) * | 2004-08-23 | 2006-03-02 | Samsung Electronics Co Ltd | チャージポンプ回路 |
| JP4746380B2 (ja) * | 2004-08-23 | 2011-08-10 | 三星電子株式会社 | チャージポンプ回路 |
| JP2008236391A (ja) * | 2007-03-20 | 2008-10-02 | Kagoshima Univ | トラックアンドホールド回路 |
| US9294598B2 (en) | 2010-08-27 | 2016-03-22 | Semiconductor Components Industries, Llc | Switch circuit |
| JP2012054694A (ja) * | 2010-08-31 | 2012-03-15 | On Semiconductor Trading Ltd | 双方向スイッチおよびそれを用いたスイッチ回路 |
| US8994443B2 (en) | 2010-08-31 | 2015-03-31 | Semiconductor Components Industries, Llc | Bidirectional switch and switch circuit using the bidirectional switch |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001024 |