JPH0267817A - Ｃｍｏｓアナログスイッチ - Google Patents
ＣｍｏｓアナログスイッチInfo
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- JPH0267817A JPH0267817A JP63220033A JP22003388A JPH0267817A JP H0267817 A JPH0267817 A JP H0267817A JP 63220033 A JP63220033 A JP 63220033A JP 22003388 A JP22003388 A JP 22003388A JP H0267817 A JPH0267817 A JP H0267817A
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- conduction
- analog switch
- back gate
- mosfet
- analog signal
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- Pending
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- 238000007599 discharging Methods 0.000 claims abstract description 11
- 239000003990 capacitor Substances 0.000 claims description 24
- 230000000694 effects Effects 0.000 abstract description 10
- 101000823782 Homo sapiens Y-box-binding protein 3 Proteins 0.000 abstract description 5
- 102100022221 Y-box-binding protein 3 Human genes 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 7
- 101100081489 Drosophila melanogaster Obp83a gene Proteins 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明はＣＭＯＳ（相補型金属酸化膜半導体素子）を
用いたアナログスイッチに関する。
用いたアナログスイッチに関する。
「従来の技術」
第２図は、基本的なＣＭＯＳアナログスイッチの回路図
である。１１および１２は各々双方向性のアナログ信号
端である。ＰＩはＰチャネルのＭＯＳＦＥＴ、ＮｌはＮ
チャネルのＭＯＳＰＥＴでアリ、両ＭＯＳＦＥＴのドレ
インはアナログ信号端１１に、ソースはアナログ信号端
１２に共通接続されている。また、ＭＯＳＦＥＴＰ ｌ
のバックゲートは高電源ＶＤＤに、ＭＯＳＦＥＴＮＩの
バックゲートは低電源ＶＳＳに接続されている。１３は
導通切換端であり、導通制御信号が入力される。
である。１１および１２は各々双方向性のアナログ信号
端である。ＰＩはＰチャネルのＭＯＳＦＥＴ、ＮｌはＮ
チャネルのＭＯＳＰＥＴでアリ、両ＭＯＳＦＥＴのドレ
インはアナログ信号端１１に、ソースはアナログ信号端
１２に共通接続されている。また、ＭＯＳＦＥＴＰ ｌ
のバックゲートは高電源ＶＤＤに、ＭＯＳＦＥＴＮＩの
バックゲートは低電源ＶＳＳに接続されている。１３は
導通切換端であり、導通制御信号が入力される。
この導通制御信号は、ＭＯＳＦＥＴＮＩのゲートに供給
されると共に、インバータＩ４を介してＭＯＳＦＥＴＰ
１のゲートに供給されるようになっている。 このＣ
ＭＯＳアナログスイッチは、導通切換端１３に人力され
た導通制御信号のレベルが高電位の場合に導通状態とな
り、導通制御信号のレベルが低電位の場合に非導通状態
となる。
されると共に、インバータＩ４を介してＭＯＳＦＥＴＰ
１のゲートに供給されるようになっている。 このＣ
ＭＯＳアナログスイッチは、導通切換端１３に人力され
た導通制御信号のレベルが高電位の場合に導通状態とな
り、導通制御信号のレベルが低電位の場合に非導通状態
となる。
ところで、このＣＭＯＳアナログスイッチは、導通時の
抵抗（以下、この抵抗をＲＯＮと呼ぶ）が、伝送するア
ナログ信号のレベルＶＡによって大きく変化する。これ
は、第２図において、ＭＯＳＦＥＴＰＩおよびＮｌの実
効的な閾値電圧が、いわゆるバックゲート効果によって
、アナログ信号レベルＶＡに応じて変化することによる
ものである。
抵抗（以下、この抵抗をＲＯＮと呼ぶ）が、伝送するア
ナログ信号のレベルＶＡによって大きく変化する。これ
は、第２図において、ＭＯＳＦＥＴＰＩおよびＮｌの実
効的な閾値電圧が、いわゆるバックゲート効果によって
、アナログ信号レベルＶＡに応じて変化することによる
ものである。
第３図はこのアナログスイッチのＲＯＮ特性を示したも
のである。この図において、Ａ１はＭ ＯＳ Ｆ”ＥＴ
Ｐ ＩのＲｏｌｌ特性、Ｂ１はＭ ＯＳ Ｆ Ｅ Ｔ
Ｎ １のＲＯＮ特性を示す曲線であり、ＣＩはこれらの
ＭＯＳＦＥ Ｔの並列接続によるアナログスイッチのＲ
ＯＮ特性を示す曲線である。ここで、ＭＯＳＦＥＴＰＩ
のソースおよびトレインとバックケート電位（ＶＤＤ）
との電位差、すなわちバックゲートバイアスは、アナロ
グ信号レベルＶＡが低レベルになるに従い増大する。こ
のため、曲線Ａ１に示ケようにＭＯＳＦＥＴＰ ＩのＲ
ＯＮは、アナログ信号レベルＶＡの低下と共に増大し、
ＶＡ＝ ｌ ＶＴＰＩ（ＶＴＰはＭＯＳＦＥＴＰ ｌの
閾値電圧）となるアナログ信号レベルＶＡにおいてＲＯ
Ｍは理論上無限大となる。また、ＭＯＳＦＥＴＮＩのソ
ースおよびドレインとバックゲート電位（ＶＳＳ）との
電位差、すなわちバックゲートバイアスは、アナログ信
号レベルＶＡが高レベルになるに従い増大する。このた
め、曲線Ｂ１に示すように、ＭＯＳＦＥＴＮＩのＲＯＮ
はアナログ信号レベルＶＡの上昇と共に増大し、ＶＡ＝
ＶＴＮ（ＶＴＮはＭ ＯＳ Ｆ Ｅ Ｔ Ｎ ｌの閾値
電圧）となるアナログ信号レベルＶＡにおいてＲＯＭは
理論上無限大となる。この結果、アナログスイッチのＲ
ＯＮは、曲線Ｃ５に示すように、極めて平坦性の悪い特
性となる。
のである。この図において、Ａ１はＭ ＯＳ Ｆ”ＥＴ
Ｐ ＩのＲｏｌｌ特性、Ｂ１はＭ ＯＳ Ｆ Ｅ Ｔ
Ｎ １のＲＯＮ特性を示す曲線であり、ＣＩはこれらの
ＭＯＳＦＥ Ｔの並列接続によるアナログスイッチのＲ
ＯＮ特性を示す曲線である。ここで、ＭＯＳＦＥＴＰＩ
のソースおよびトレインとバックケート電位（ＶＤＤ）
との電位差、すなわちバックゲートバイアスは、アナロ
グ信号レベルＶＡが低レベルになるに従い増大する。こ
のため、曲線Ａ１に示ケようにＭＯＳＦＥＴＰ ＩのＲ
ＯＮは、アナログ信号レベルＶＡの低下と共に増大し、
ＶＡ＝ ｌ ＶＴＰＩ（ＶＴＰはＭＯＳＦＥＴＰ ｌの
閾値電圧）となるアナログ信号レベルＶＡにおいてＲＯ
Ｍは理論上無限大となる。また、ＭＯＳＦＥＴＮＩのソ
ースおよびドレインとバックゲート電位（ＶＳＳ）との
電位差、すなわちバックゲートバイアスは、アナログ信
号レベルＶＡが高レベルになるに従い増大する。このた
め、曲線Ｂ１に示すように、ＭＯＳＦＥＴＮＩのＲＯＮ
はアナログ信号レベルＶＡの上昇と共に増大し、ＶＡ＝
ＶＴＮ（ＶＴＮはＭ ＯＳ Ｆ Ｅ Ｔ Ｎ ｌの閾値
電圧）となるアナログ信号レベルＶＡにおいてＲＯＭは
理論上無限大となる。この結果、アナログスイッチのＲ
ＯＮは、曲線Ｃ５に示すように、極めて平坦性の悪い特
性となる。
そこで、現在の所、第４図に示すバックゲート電位制御
回路Ｉ５を備えたＣＭＯＳアナログスイッチが最も普及
している。この図において、Ｂ２はＰチャネルのＭＯＳ
ＦＥＴ１Ｎ２およびＮ３はＮチャネルのＭＯＳＦＥＴで
あり、これらのＭＯＳＦＥＴによってバックゲート電位
制御回路１５が構成されている。ここで、ＭＯＳＦＥＴ
Ｂ２は、ソースはアナログ信号端１２に、ドレインはノ
ード１５Ｎに、ゲートはインバータ１４の出ツノ端に、
バックゲートは高電源ＶＤＤに各々接続されている。
回路Ｉ５を備えたＣＭＯＳアナログスイッチが最も普及
している。この図において、Ｂ２はＰチャネルのＭＯＳ
ＦＥＴ１Ｎ２およびＮ３はＮチャネルのＭＯＳＦＥＴで
あり、これらのＭＯＳＦＥＴによってバックゲート電位
制御回路１５が構成されている。ここで、ＭＯＳＦＥＴ
Ｂ２は、ソースはアナログ信号端１２に、ドレインはノ
ード１５Ｎに、ゲートはインバータ１４の出ツノ端に、
バックゲートは高電源ＶＤＤに各々接続されている。
また、ＭＯＳＦＥＴＮ２は、ソースおよびバックゲート
は低電源ＶＳＳに、ドレインはノード１５Ｎに、ゲート
はインバータ１４の出力端に各々接続されている。また
、ＭＯＳＦＥＴＮ３は、ソースおよびバックゲートはノ
ード１５Ｎに、ドレインはアナログ信号端Ｉ２に、ゲー
トは導通切換端Ｉ３に各々接続されている。そして、こ
のバックゲート電位制御回路Ｉ５のノード１５ＮはＭＯ
ＳＦＥ Ｔ Ｎ Ｉのバックゲートに接続されている。
は低電源ＶＳＳに、ドレインはノード１５Ｎに、ゲート
はインバータ１４の出力端に各々接続されている。また
、ＭＯＳＦＥＴＮ３は、ソースおよびバックゲートはノ
ード１５Ｎに、ドレインはアナログ信号端Ｉ２に、ゲー
トは導通切換端Ｉ３に各々接続されている。そして、こ
のバックゲート電位制御回路Ｉ５のノード１５ＮはＭＯ
ＳＦＥ Ｔ Ｎ Ｉのバックゲートに接続されている。
なお、この図におけろ他の部分の構成は、前述の第２図
と同一であるので、対応する部分に同一の符号を付し、
説明を省略する。
と同一であるので、対応する部分に同一の符号を付し、
説明を省略する。
このＣＭＯＳアナログスイッチは、前述した第２図の場
合と同様に、導通切換端１３における導通制御信号が高
レベルの時に導通状態、低レベルの時に非導通状態とな
る。ここで、導通制御信号が低レベルの時、ＭＯＳＦＥ
ＴＮＩのバックゲート電位は、導通状態のＭ ＯＳ Ｆ
Ｅ Ｔ Ｎ ２を介して低電位（Ｖ ＳＳ）に固定さ
れる。一方、導通制御信号が高レベルの時、ＭＯＳＦＥ
ＴＮＩには、導通状態のＭＯＳＦＥＴＢ２およびＮ３を
介してアナログ信号レベルＶＡがバックゲート電位とし
て供給される。この結果、ＭＯＳＦＥＴＮＩにおいては
、バックゲート効果がなくなり、第３図の曲線Ｂ。
合と同様に、導通切換端１３における導通制御信号が高
レベルの時に導通状態、低レベルの時に非導通状態とな
る。ここで、導通制御信号が低レベルの時、ＭＯＳＦＥ
ＴＮＩのバックゲート電位は、導通状態のＭ ＯＳ Ｆ
Ｅ Ｔ Ｎ ２を介して低電位（Ｖ ＳＳ）に固定さ
れる。一方、導通制御信号が高レベルの時、ＭＯＳＦＥ
ＴＮＩには、導通状態のＭＯＳＦＥＴＢ２およびＮ３を
介してアナログ信号レベルＶＡがバックゲート電位とし
て供給される。この結果、ＭＯＳＦＥＴＮＩにおいては
、バックゲート効果がなくなり、第３図の曲線Ｂ。
に示すようにアナログ信号レベルＶＡに対する傾斜の暖
やかなＲＯＭ特性が得られる。そして、このＣＭＯＳア
ナログスイッチにおいては、第３図の曲線Ｃ７に示ずよ
うに平坦性のよいＲＯＭ特性か得られる。
やかなＲＯＭ特性が得られる。そして、このＣＭＯＳア
ナログスイッチにおいては、第３図の曲線Ｃ７に示ずよ
うに平坦性のよいＲＯＭ特性か得られる。
「発明が解決しようとする課題」
ところで、上述した第４図のＣＭＯＳアナログスイッチ
には以下に説明する問題があった。第４図において、Ｃ
３ＤはＭ ＯＳ Ｆ Ｅ Ｔ Ｎ １およびＮ３のソー
ス・ドレインとバックゲートとの間の接合容量を示す。
には以下に説明する問題があった。第４図において、Ｃ
３ＤはＭ ＯＳ Ｆ Ｅ Ｔ Ｎ １およびＮ３のソー
ス・ドレインとバックゲートとの間の接合容量を示す。
まず、導通制御信号が低レベルになると、ＭＯＳＦＥＴ
Ｎ２が導通状態になるため、容ｆｆ１ｃｓＤにはアナロ
グ信号線りを介して充電電流が供給され、アナログ信号
レベルＶＡに応じた電荷が充電される。そして、導通制
御信号が高レベルになると、容１１ｃｓＤの充電電荷は
ＭＯＳＦＥＴＰ２およびＮ３を介して放電する。このよ
うに、従来のＣＭＯＳアナログスイッチにおいては、導
通切り換え時に、容ｆｆ１ｃｓＤにおける充電電流およ
び放電電流が発生する。そして、この充放電電流によっ
て、アナログ信号線り上にスパイクが発生するという問
題かあった。
Ｎ２が導通状態になるため、容ｆｆ１ｃｓＤにはアナロ
グ信号線りを介して充電電流が供給され、アナログ信号
レベルＶＡに応じた電荷が充電される。そして、導通制
御信号が高レベルになると、容１１ｃｓＤの充電電荷は
ＭＯＳＦＥＴＰ２およびＮ３を介して放電する。このよ
うに、従来のＣＭＯＳアナログスイッチにおいては、導
通切り換え時に、容ｆｆ１ｃｓＤにおける充電電流およ
び放電電流が発生する。そして、この充放電電流によっ
て、アナログ信号線り上にスパイクが発生するという問
題かあった。
この発明は上述した事情に鑑みてなされたもので、平坦
性の良いＲＯＭ特性であり、かつ、導通切り換え時にス
パイクを発生ずることのないＣＭＯＳアナログスイッチ
を提供することを目的としている。
性の良いＲＯＭ特性であり、かつ、導通切り換え時にス
パイクを発生ずることのないＣＭＯＳアナログスイッチ
を提供することを目的としている。
「課題を解決するだめの手段」
この発明は、第１のアナログ信号端にＰチャネルおよび
ＮチャネルのＭＯＳＦＥＴのドレインが共通接続され、
第２のアナログ信号端に該ＰチャネルおよびＮチャネル
のＭＯＳＦＥＴのソースが共通接続され、該ＭＯ８ＦＥ
Ｔの導通時にアナログ信号を伝送するアナログスイッチ
部と、前記アナログスイッチ部におけるＭＯＳＦＥＴの
ゲートに導通制御信号を供給する導通切換手段と、 前記アナログスイッチ部の導通時に、前記ＭＯＳＦＥＴ
のバックゲート電位を前記アナログ信号のレベルに応じ
て制御するバックゲート電位制御手段と、 前記アナログスイッチ部の第１あるいは第２のアナログ
信号端に一端が接続された容量であって、前記アナログ
スイッチ部が導通あるいは非導通に切り換えられた場合
に、前記ＭＯ８ＦＥＴのソースあるいはドレインとバッ
クゲートとの間の接合容量に流れる充放電電流とは逆極
性の補償電流を発生ずる補償容量と、 前記アナログスイッチ部が導通あるいは非導通に切り換
えられた場合に、前記補償容量の他端の電位を切り換え
、前記補償電流を発生せしめる補償電流発生手段と とを具備することを特徴としている。
ＮチャネルのＭＯＳＦＥＴのドレインが共通接続され、
第２のアナログ信号端に該ＰチャネルおよびＮチャネル
のＭＯＳＦＥＴのソースが共通接続され、該ＭＯ８ＦＥ
Ｔの導通時にアナログ信号を伝送するアナログスイッチ
部と、前記アナログスイッチ部におけるＭＯＳＦＥＴの
ゲートに導通制御信号を供給する導通切換手段と、 前記アナログスイッチ部の導通時に、前記ＭＯＳＦＥＴ
のバックゲート電位を前記アナログ信号のレベルに応じ
て制御するバックゲート電位制御手段と、 前記アナログスイッチ部の第１あるいは第２のアナログ
信号端に一端が接続された容量であって、前記アナログ
スイッチ部が導通あるいは非導通に切り換えられた場合
に、前記ＭＯ８ＦＥＴのソースあるいはドレインとバッ
クゲートとの間の接合容量に流れる充放電電流とは逆極
性の補償電流を発生ずる補償容量と、 前記アナログスイッチ部が導通あるいは非導通に切り換
えられた場合に、前記補償容量の他端の電位を切り換え
、前記補償電流を発生せしめる補償電流発生手段と とを具備することを特徴としている。
「作用」
上記構成によれば、導通切換手段から出力される導通制
御信号によって、アナログスイッチ部が導通あるいは非
導通に切り換えられる。そして、アナログスイッチ部が
導通状態の場合、このアナログスイッチ部を構成するＭ
ＯＳＦＥＴには、バックゲート電位制御手段によって、
伝送するアナログ信号レベルに応じたバックゲート電位
が供給される。この結果、アナログスイッチ部において
、ＭＯＳＦＥＴのバックゲート効果が軽減され、平坦性
のよいＲＯＭ特性が得られる。一方、アナログスイッチ
部の導通切り換え時、アナログスイッチ部のＭＯＳＦＥ
Ｔのソース・ドレインとバックゲートとの間の接合容量
に充放電電流が流れる。しかし、この充放電電流とは逆
極性の補償電流が補償電流発生手段によって補償容量に
発生される。
御信号によって、アナログスイッチ部が導通あるいは非
導通に切り換えられる。そして、アナログスイッチ部が
導通状態の場合、このアナログスイッチ部を構成するＭ
ＯＳＦＥＴには、バックゲート電位制御手段によって、
伝送するアナログ信号レベルに応じたバックゲート電位
が供給される。この結果、アナログスイッチ部において
、ＭＯＳＦＥＴのバックゲート効果が軽減され、平坦性
のよいＲＯＭ特性が得られる。一方、アナログスイッチ
部の導通切り換え時、アナログスイッチ部のＭＯＳＦＥ
Ｔのソース・ドレインとバックゲートとの間の接合容量
に充放電電流が流れる。しかし、この充放電電流とは逆
極性の補償電流が補償電流発生手段によって補償容量に
発生される。
そして、これらの充放電電流および補償電流は逆極性で
あるため、各々が第１あるいは第２のアナログ信号端に
与える効果は相殺し合う。従って、アナログスイッチ部
の導通切り換え時、第１あるいは第２のアナログ信号端
には、スパイクが発生しない。
あるため、各々が第１あるいは第２のアナログ信号端に
与える効果は相殺し合う。従って、アナログスイッチ部
の導通切り換え時、第１あるいは第２のアナログ信号端
には、スパイクが発生しない。
「実施例」
以下、図面を参照して本発明の一実施例について説明す
る。
る。
第１図は、この発明の一実施例によるＣＭＯＳアナログ
スイッチの回路図である。なお、この図において、前述
した第４図と対応する部分には同−の符号を付し、その
説明を省略する。１５Ａは補償電流発生回路であり、バ
ックゲート電位制御回路１５と全く同じ内部構成となっ
ている。すなわち、補償電流発生回路１５ＡにおけるＭ
ＯＳＦＥＴ！〕２ＡＳＮ２ＡおよびＮ３Ａは、バックゲ
ート電位制御回路Ｉ５におけろＭ ＯＳ Ｆ Ｅ Ｔ
Ｉ） ２、Ｎ２およびＮ３に各々対応している。ただし
、ＭＯＳ ＦＥ Ｔ Ｐ ２およびＮ２のゲートがイン
バータ１４の出力端に、ＭＯＳＦＥＴＮ３のゲートが導
通切換端１３に接続されているのに対し、ＭＯＳＦ Ｅ
Ｔ Ｐ ２ ＡおよびＮ２Ａのゲートが導通切換端１
３に、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｎ ３ Ａ ノゲートが
インバータＩ４の出力端に接続されている点が異なる。
スイッチの回路図である。なお、この図において、前述
した第４図と対応する部分には同−の符号を付し、その
説明を省略する。１５Ａは補償電流発生回路であり、バ
ックゲート電位制御回路１５と全く同じ内部構成となっ
ている。すなわち、補償電流発生回路１５ＡにおけるＭ
ＯＳＦＥＴ！〕２ＡＳＮ２ＡおよびＮ３Ａは、バックゲ
ート電位制御回路Ｉ５におけろＭ ＯＳ Ｆ Ｅ Ｔ
Ｉ） ２、Ｎ２およびＮ３に各々対応している。ただし
、ＭＯＳ ＦＥ Ｔ Ｐ ２およびＮ２のゲートがイン
バータ１４の出力端に、ＭＯＳＦＥＴＮ３のゲートが導
通切換端１３に接続されているのに対し、ＭＯＳＦ Ｅ
Ｔ Ｐ ２ ＡおよびＮ２Ａのゲートが導通切換端１
３に、Ｍ ＯＳ Ｆ Ｅ Ｔ Ｎ ３ Ａ ノゲートが
インバータＩ４の出力端に接続されている点が異なる。
ＮＩＡはＮチャネルのＭ ＯＳ ＦＥ Ｔであり、ソー
スおよびドレインがアナログ信号線りに共通接続され、
ゲートはインバータ１４の出力端に接続されると共に、
ＭＯＳＦＥＴＰ２Ａ、Ｎ２ＡおよびＮ３Ａのドレインの
共通接続点１５ＮＡからバックゲート電位が供給される
ようになっている。Ｃ５ＤＡは、ＭＯＳＦＥＴＮＩＡお
よびＮ３Ａのソース・ドレインとバックゲートとの間の
接合容量であり、このＣＭＯＳアナログスイッチでは補
償容１として用いられている。
スおよびドレインがアナログ信号線りに共通接続され、
ゲートはインバータ１４の出力端に接続されると共に、
ＭＯＳＦＥＴＰ２Ａ、Ｎ２ＡおよびＮ３Ａのドレインの
共通接続点１５ＮＡからバックゲート電位が供給される
ようになっている。Ｃ５ＤＡは、ＭＯＳＦＥＴＮＩＡお
よびＮ３Ａのソース・ドレインとバックゲートとの間の
接合容量であり、このＣＭＯＳアナログスイッチでは補
償容１として用いられている。
次に、このＣＭ ＯＳアナログスイッチの動作を説明す
る。このＣＭＯＳアナログスイッチは、前述した第４図
のＣＭＯＳアナログスイッチと同様に導通切換端１３に
よって導通あるいは非導通に切り換えられる。そして、
ＭＯＳＦＥＴＰＩおよびＮｌが導通状態の場合、ＭＯＳ
ＦＥＴＮＩには、バックゲート電位制御回路１５によっ
て、伝送するアナログ信号レベルＶＡに応じたバックゲ
ート電位が供給される。この結果、このＣＭＯＳアナロ
グスイッチにおいては、ＭＯＳＦＥＴＮＩのバックゲー
ト効果か軽減され、第３図の曲線Ｃ２に示すように平坦
性のよいＲＯＮ特性が得られる。
る。このＣＭＯＳアナログスイッチは、前述した第４図
のＣＭＯＳアナログスイッチと同様に導通切換端１３に
よって導通あるいは非導通に切り換えられる。そして、
ＭＯＳＦＥＴＰＩおよびＮｌが導通状態の場合、ＭＯＳ
ＦＥＴＮＩには、バックゲート電位制御回路１５によっ
て、伝送するアナログ信号レベルＶＡに応じたバックゲ
ート電位が供給される。この結果、このＣＭＯＳアナロ
グスイッチにおいては、ＭＯＳＦＥＴＮＩのバックゲー
ト効果か軽減され、第３図の曲線Ｃ２に示すように平坦
性のよいＲＯＮ特性が得られる。
次に、導通切換端１３における導通制御信号が切り換え
られた場合の動作を説明する。まず、導通制御信号が低
レベルになると、Ｍ ＯＳ Ｐ Ｅ Ｔ Ｎ２が導通状
態になるため、容量ＣＳＤにはアナログ信号線りを介し
て充電電流か供給され、アナログ信号レヘルＶＡに応じ
た電荷が充電される。一方、導通制御信号か低レベルに
なると、ＭＯＳＦＥＴＮ２Ａが非導通になると共にＭＯ
ＳＦＥＴＰ２ＡおよびＮ３Ａか導通状態に切り換えられ
、この結果、補償容量ＣＳＤＡに充電された電荷がＭＯ
ＳＦＥＴＰ２ＡおよびＮ２Ａを介して放電する。ここで
、バックゲート電位制御回路１５と補償電流発生回路１
５Ａは同一回路構成であるため、両回路はほぼ同じ伝達
遅延時間となる。従って、導通制御信号か切り換えられ
てから、はぼ同じ遅延時間経過後に容ｆｆ１ｃｓＤの充
電および補償容量ＣＳＤＡの放電が開始される。そして
、この時、接合容量Ｃ８Ｄの充電７ｕ流と補償容量 Ｃ
ＳＤＡの放電電流とはアナログ信号線りから見て互いに
逆極性であるので、各々がアナログ信号線りに与える効
果は互いに相殺され、アナログ信号線しにはスパイクが
発生しない。
られた場合の動作を説明する。まず、導通制御信号が低
レベルになると、Ｍ ＯＳ Ｐ Ｅ Ｔ Ｎ２が導通状
態になるため、容量ＣＳＤにはアナログ信号線りを介し
て充電電流か供給され、アナログ信号レヘルＶＡに応じ
た電荷が充電される。一方、導通制御信号か低レベルに
なると、ＭＯＳＦＥＴＮ２Ａが非導通になると共にＭＯ
ＳＦＥＴＰ２ＡおよびＮ３Ａか導通状態に切り換えられ
、この結果、補償容量ＣＳＤＡに充電された電荷がＭＯ
ＳＦＥＴＰ２ＡおよびＮ２Ａを介して放電する。ここで
、バックゲート電位制御回路１５と補償電流発生回路１
５Ａは同一回路構成であるため、両回路はほぼ同じ伝達
遅延時間となる。従って、導通制御信号か切り換えられ
てから、はぼ同じ遅延時間経過後に容ｆｆ１ｃｓＤの充
電および補償容量ＣＳＤＡの放電が開始される。そして
、この時、接合容量Ｃ８Ｄの充電７ｕ流と補償容量 Ｃ
ＳＤＡの放電電流とはアナログ信号線りから見て互いに
逆極性であるので、各々がアナログ信号線りに与える効
果は互いに相殺され、アナログ信号線しにはスパイクが
発生しない。
次に、導通制御信号が高レベルになると、容量Ｃ８Ｄの
充電電荷はＭＯＳＦＥＴＰ２およびＮ３を介して放電す
る。これと同時にＭＯ９Ｆ’ＥＴＮ２Ａが導通状態にな
ると共にＭＯＳＦＥＴＰ２ＡおよびＮ３Ａが非導通に切
り換えられろ。この結果、補償容Ｉ ＣＳＤＡにアナロ
グ信号線りを介して充電電流が供給される。この時、接
合容ｆｆ１ｃｓＤの放電電流と補償容量ＣＳＤＡの充電
電流とはアナログ信号線りから見て互いに逆極性である
ので、各々がアナログ信号線りに与える効果は互いに相
殺され、アナログ信号線りにはスパイクが発生しない。
充電電荷はＭＯＳＦＥＴＰ２およびＮ３を介して放電す
る。これと同時にＭＯ９Ｆ’ＥＴＮ２Ａが導通状態にな
ると共にＭＯＳＦＥＴＰ２ＡおよびＮ３Ａが非導通に切
り換えられろ。この結果、補償容Ｉ ＣＳＤＡにアナロ
グ信号線りを介して充電電流が供給される。この時、接
合容ｆｆ１ｃｓＤの放電電流と補償容量ＣＳＤＡの充電
電流とはアナログ信号線りから見て互いに逆極性である
ので、各々がアナログ信号線りに与える効果は互いに相
殺され、アナログ信号線りにはスパイクが発生しない。
「発明の効果」
以上説明したように、この発明によれば、第１のアナロ
グ信号端にＰチャネルおよびＮチャネルのＭＯＳＦＥＴ
のドレインが共通接続され、第２のアナログ信号端に該
ＰチャネルおよびＮチャネルのＭＯＳＦＥＴのソースが
共通接続され、該ＭＯＳＦＥＴの導通時にアナログ信号
を伝送するアナログスイッチ部と、前記アナログスイッ
チ部におけるＭＯＳＦＥＴのゲートに導通制御信号を供
給する導通切換手段と、前記アナログスイッチ部の導通
時に、前記ＭＯＳＦＥＴのバックゲート電位を前記アナ
ログ信号のレベルに応じて制御するバックゲートｉ位制
御手段と、前記アナログスイッチ部の第１あるいは第２
のアナログ信号端に一端が接続された容重であって、前
記アナログスイッチ部か導通あるいは非導通に切り換え
られた場合に、前記Ｍ ＯＳ Ｆ Ｅ Ｔのソースある
いはドレインとバックゲートとの間の接合容量に流れる
充放電電流とは逆極性の補償電流を発生する補償容ｈ１
と、前記アナログスイッチ部が導通あるいは非導通に切
り換えられた場合に、前記補償容量の他端の電位を切り
換え、前記補償電流を発生せしめる補償電流発生手段と
を設けたので、平坦性のよいＲＯＭ特性か得られ、かつ
、導通切換時にスパイクか発生することのないＣＭＯＳ
アナログスイッチを実現することができる。
グ信号端にＰチャネルおよびＮチャネルのＭＯＳＦＥＴ
のドレインが共通接続され、第２のアナログ信号端に該
ＰチャネルおよびＮチャネルのＭＯＳＦＥＴのソースが
共通接続され、該ＭＯＳＦＥＴの導通時にアナログ信号
を伝送するアナログスイッチ部と、前記アナログスイッ
チ部におけるＭＯＳＦＥＴのゲートに導通制御信号を供
給する導通切換手段と、前記アナログスイッチ部の導通
時に、前記ＭＯＳＦＥＴのバックゲート電位を前記アナ
ログ信号のレベルに応じて制御するバックゲートｉ位制
御手段と、前記アナログスイッチ部の第１あるいは第２
のアナログ信号端に一端が接続された容重であって、前
記アナログスイッチ部か導通あるいは非導通に切り換え
られた場合に、前記Ｍ ＯＳ Ｆ Ｅ Ｔのソースある
いはドレインとバックゲートとの間の接合容量に流れる
充放電電流とは逆極性の補償電流を発生する補償容ｈ１
と、前記アナログスイッチ部が導通あるいは非導通に切
り換えられた場合に、前記補償容量の他端の電位を切り
換え、前記補償電流を発生せしめる補償電流発生手段と
を設けたので、平坦性のよいＲＯＭ特性か得られ、かつ
、導通切換時にスパイクか発生することのないＣＭＯＳ
アナログスイッチを実現することができる。
第１図はこの発明の一実施例によるＣＭＯＳアナログス
イッチの回路図、第２図は基本的なＣＭＯＳアナログス
イッチの回路図、第３図はこの発明の一実施例によるＣ
Ｍ ＯＳアナログスイッチおよび従来のＣＭＯＳアナ
ログスイッチのＲＯＭ特性図、第４図は従来のＣＭＯＳ
アナログスイッチの回路図である。 ｐｔ・・・・・ＰチャネルＭＯＳ Ｆ ＥＴ、 Ｎ Ｉ
・・・・・・ＮチャネルＭＯＳＦＥＴＸ １５・・・・
・・バックゲート電位制御回路、１５Ａ・・・・・補償
電流発生回路、ＣＳＤＡ・・・・・補償容量。
イッチの回路図、第２図は基本的なＣＭＯＳアナログス
イッチの回路図、第３図はこの発明の一実施例によるＣ
Ｍ ＯＳアナログスイッチおよび従来のＣＭＯＳアナ
ログスイッチのＲＯＭ特性図、第４図は従来のＣＭＯＳ
アナログスイッチの回路図である。 ｐｔ・・・・・ＰチャネルＭＯＳ Ｆ ＥＴ、 Ｎ Ｉ
・・・・・・ＮチャネルＭＯＳＦＥＴＸ １５・・・・
・・バックゲート電位制御回路、１５Ａ・・・・・補償
電流発生回路、ＣＳＤＡ・・・・・補償容量。
Claims (1)
- 【特許請求の範囲】 第１のアナログ信号端にＰチャネルおよびＮチャネルの
ＭＯＳＦＥＴのドレインが共通接続され、第２のアナロ
グ信号端に該ＰチャネルおよびＮチャネルのＭＯＳＦＥ
Ｔのソースが共通接続され、該ＭＯＳＦＥＴの導通時に
アナログ信号を伝送するアナログスイッチ部と、 前記アナログスイッチ部におけるＭＯＳＦＥＴのゲート
に導通制御信号を供給する導通切換手段と、 前記アナログスイッチ部の導通時に、前記ＭＯＳＦＥＴ
のバックゲート電位を前記アナログ信号のレベルに応じ
て制御するバックゲート電位制御手段と、 前記アナログスイッチ部の第１あるいは第２のアナログ
信号端に一端が接続された容量であって、前記アナログ
スイッチ部が導通あるいは非導通に切り換えられた場合
に、前記ＭＯＳＦＥＴのソースあるいはドレインとバッ
クゲートとの間の接合容量に流れる充放電電流とは逆極
性の補償電流を発生する補償容量と、 前記アナログスイッチ部が導通あるいは非導通に切り換
えられた場合に、前記補償容量の他端の電位を切り換え
、前記補償電流を発生せしめる補償電流発生手段と を具備することを特徴とするＣＭＯＳアナログスイッチ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63220033A JPH0267817A (ja) | 1988-09-02 | 1988-09-02 | Ｃｍｏｓアナログスイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63220033A JPH0267817A (ja) | 1988-09-02 | 1988-09-02 | Ｃｍｏｓアナログスイッチ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0267817A true JPH0267817A (ja) | 1990-03-07 |
Family
ID=16744877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63220033A Pending JPH0267817A (ja) | 1988-09-02 | 1988-09-02 | Ｃｍｏｓアナログスイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0267817A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5187390A (en) * | 1991-07-12 | 1993-02-16 | Crystal Semiconductor Corporation | Input sampling switch charge conservation |
| US5247301A (en) * | 1990-09-20 | 1993-09-21 | Hitachi, Ltd. | Analog-to-digital conversion method and apparatus with a controlled switch for high-speed conversion |
| JPH05327436A (ja) * | 1992-05-25 | 1993-12-10 | Toshiba Corp | アナログスイッチ |
| JPH06169247A (ja) * | 1992-11-30 | 1994-06-14 | New Japan Radio Co Ltd | アナログスイッチ |
| JPH0969767A (ja) * | 1995-06-22 | 1997-03-11 | Denso Corp | スイッチ回路 |
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| US6201380B1 (en) | 2000-01-21 | 2001-03-13 | Mitsubishi Denki Kabushiki Kaisha | Constant current/constant voltage generation circuit with reduced noise upon switching of operation mode |
| JP2006060995A (ja) * | 2004-08-23 | 2006-03-02 | Samsung Electronics Co Ltd | チャージポンプ回路 |
| JP2018117273A (ja) * | 2017-01-19 | 2018-07-26 | 新日本無線株式会社 | Ｐｇａ回路 |
| WO2019212410A1 (en) * | 2018-05-02 | 2019-11-07 | Nanyang Technological University | Integrated circuit layout cell, integrated circuit layout arrangement, and methods of forming the same |
-
1988
- 1988-09-02 JP JP63220033A patent/JPH0267817A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5247301A (en) * | 1990-09-20 | 1993-09-21 | Hitachi, Ltd. | Analog-to-digital conversion method and apparatus with a controlled switch for high-speed conversion |
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| US11695011B2 (en) | 2018-05-02 | 2023-07-04 | Nanyang Technological University | Integrated circuit layout cell, integrated circuit layout arrangement, and methods of forming the same |
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