JPH1041798A - アナログスイッチ回路 - Google Patents
アナログスイッチ回路Info
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- JPH1041798A JPH1041798A JP8194997A JP19499796A JPH1041798A JP H1041798 A JPH1041798 A JP H1041798A JP 8194997 A JP8194997 A JP 8194997A JP 19499796 A JP19499796 A JP 19499796A JP H1041798 A JPH1041798 A JP H1041798A
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Abstract
なったとしても、入力端子INA から出力端子OUTに
サージ電圧が伝達されるのを確実に防止する。 【解決手段】 PMOS1、NMOS2がオフしている
ときに、入力信号Viに負サージが重畳すると、サージ
電圧検出回路20はそのサージ電圧を検出する。ウエル
電位設定回路10は、サージ電圧検出回路20からの検
出信号により、NMOS2のウエル領域の電位を入力端
子INA の電圧に追従して変化させる。さらに、ゲート
電圧制御回路30は、サージ電圧検出回路20からの検
出信号により、NMOS2のゲート電圧を入力端子IN
A の電圧に追従して変化させる。従って、NMOS2の
寄生トランジスタおよびNMOS2をオン動作させない
ようにして、サージ電圧が入力端子INA から出力端子
OUTに伝達されるのを防止することができる。
Description
効果トランジスタを用いたアナログスイッチ回路に関
し、例えばマルチプレクサ等に用いることができるもの
である。
示すように、信号入力端子(以下、入力端子という)I
N0 〜IN7 と信号出力端子(以下、出力端子という)
OUTとの間に、アナログスイッチ回路ASW0 〜AS
W7 が設けられ、制御信号入力端子(以下、制御端子と
いう)G0 〜G7 からの信号により、選択されたアナロ
グスイッチ回路が導通して、対応する信号入力端子の入
力信号を信号出力端子OUTに出力するように構成され
ている。
体的構成を示す。図では、入力端子をINA とし、制御
端子をGA として示している。入力端子INA と出力端
子OUT間には、CMOSアナログスイッチを構成する
Pチャンネル型MOSトランジスタ(以下、PMOSと
いう)1とNチャンネル型MOSトランジスタ(以下、
NMOSという)2が設けられており、PMOS1とN
MOS2はそれぞれトランスファゲートを構成してい
る。
を介してPMOS1のゲートに入力され、またインバー
タ3、4を介してNMOS2のゲートに入力される。従
って、制御信号がハイレベル(以下、Hレベルという)
のときには、PMOS1、NMOS2はオンし、制御信
号がローレベル(以下、Lレベルという)のときには、
PMOS1、NMOS2はオフする。このPMOS1、
NMOS2のオン、オフによって、入力端子INA と出
力端子OUT間の導通が制御される。
ウエル領域の電位を制御する。このウエル電位設定回路
10は、CMOSアナログスイッチを構成するPMOS
11とNMOS12を負荷素子とし、NMOS13をド
ライバ素子として構成されており、PMOS11とNM
OS12は、入力端子INA とNMOS2のウエル領域
に接続されている。
11、NMOS12がオン、NMOS13がオフするた
め、NMOS2のウエル領域の電位は、入力端子INA
の電圧(入力信号Vi)に追従して変化する。このこと
により、入力信号Viの電圧変化に対し、NMOS2の
オン抵抗の電圧依存性を無くすようにすることができ
る。
MOS11、NMOS12がオフ、NMOS13がオン
するため、NMOS2のウエル領域の電位は、電源Vs
sの電圧(例えば、接地電圧)に固定される。なお、図
中のVccは5V電源であり、5〜8はノイズ吸収用の
ダイオードである。
おいて、PMOS1、NMOS2がオフしているとき
に、入力信号Viに負サージ(負方向のサージ電圧)が
重畳すると、NMOS2の寄生バイポーラトランジスタ
Txが動作する。すなわち、NMOS2は、図7に示す
ように、P型のウェル領域2aに、ソース・ドレインを
なすN型の入力側半導体領域2bとN型の出力側半導体
領域2cが形成されており、入力信号Viに負サージが
重畳すると、ウエル領域2aと入力側半導体領域2b間
のPN接合が順バイアスされ、ウェル領域2aをベー
ス、入力側半導体領域2bをエミッタ、出力側半導体領
域2cをコレクタとする寄生トランジスタTxが動作す
る。このため、出力端子OUT側に負のサージ電圧の影
響が現れてしまうという問題がある。なお、図中のGは
ゲート端子、Bはウエル領域2aの電位を設定するため
のバイアス端子である。
人は、図8に示す構成のものを先に出願した(特願平7
−156447号)。このものにおいては、サージ電圧
検出回路20が設けられており、入力端子INA の電圧
をコンパレータ21にて基準電圧Vref と比較し、入力
端子INA の電圧が基準電圧Vref より低くなると、検
出信号を出力する。すなわち、入力端子INA の電圧
が、ウエル領域2aと入力側半導体領域2bとの間に形
成されるPN接合を順バイアスするようなサージ電圧レ
ベルになったことを検出して、検出信号を出力する。
ッチ回路14が設けられており、サージ電圧検出回路2
0から検出信号が出力されると、スイッチ回路14がオ
フし、PMOS11、NMOS12とNMOS13間の
接続を遮断する。この遮断により、NMOS12の寄生
トランジスタ(NMOS2の寄生トランジスタTxと同
様、構造的に形成されるもの)が動作し、NMOS2の
ウエル領域の電位を、入力端子INA の電圧に追従して
変化させる。
力側半導体領域2bがほぼ等しい電圧になるため、ウエ
ル領域2aと入力側半導体領域2b間のPN接合が順バ
イアスするのが防止され、NMOS2の寄生トランジス
タは動作しない。このことにより、出力端子OUT側に
負のサージ電圧の影響が現れてしまうのを防止すること
ができる。
S2のしきい値は製造上のばらつき等により変動する。
NMOS2のしきい値が極めて低い場合には、ウエル領
域2aの電位が負のサージ電圧により低下したとき、N
MOS2がオンしてしまい、結果として出力端子OUT
側に負のサージ電圧の影響が現れてしまうことになる。
て入力端子INA の電圧が、例えば−0.6V(それよ
りも大きな負のサージ電圧が発生してもダイオード6に
より−0.6Vに制限される)になった場合、ウエル領
域2aの電位は、−0.6Vに対し、NMOS12の寄
生トランジスタのコレクタ−エミッタ間電圧を考慮した
電圧、例えば−0.5Vになる。このとき、ゲート電圧
が接地電圧であるため、NMOS2のしきい値が0.5
Vより小さいと、NMOS2はオンする。
子の電圧がサージ電圧レベルになったとしても、入力端
子と出力端子間の導通制御を行う絶縁ゲート型電界効果
トランジスタの寄生トランジスタおよび絶縁ゲート型電
界効果トランジスタをいずれも動作させないようにする
ことを目的とする。
め、請求項1乃至5に記載の発明においては、入力端子
の電圧がサージ電圧レベルになったことを検出すると、
入力端子と出力端子間の導通制御を行う絶縁ゲート型電
界効果トランジスタの半導体領域の電位を入力端子の電
圧に追従して変化させるとともに、絶縁ゲート型電界効
果トランジスタのゲート電圧を半導体領域の電位変化と
同方向に変化させるようにしたことを特徴としている。
タの半導体領域の電位を入力端子の電圧に追従して変化
させることによって絶縁ゲート型電界効果トランジスタ
の寄生トランジスタによる動作を防止し、また、絶縁ゲ
ート型電界効果トランジスタのゲート電圧を半導体領域
の電位変化と同方向に変化させることによって、絶縁ゲ
ート型電界効果トランジスタの動作を防止することがで
きる。このことによって、入力端子の電圧がサージ電圧
レベルになったとしても、サージ電圧を出力端子側に伝
達するのを確実に防止することができる。
ナログスイッチ回路の構成を示す。この実施形態では、
図8に示す構成に加え、ゲート電圧制御回路30が設け
られている。
スイッチ回路31を有しており、サージ電圧検出回路2
0からサージ電圧に応じた電圧を取り込んで、その電圧
をインバータ4を介してNMOS2のゲートに印加し、
NMOS2のゲート電圧を入力端子INA の電圧に追従
して変化させる。従って、PMOS1、NMOS2がオ
フしているときに、入力信号Viに負サージが重畳し、
ウエル電位設定回路10の動作により、NMOS2のウ
エル領域2aの電位を入力端子INA の電圧に追従して
変化させた場合、NMOS2のしきい値が極めて低い場
合であっても、ゲート電圧制御回路30の動作により、
NMOS2のゲート電圧が入力端子INA の電圧に追従
して変化するため、NMOS2がオンするのを防止する
ことができる。
示す。サージ電圧検出回路20は、NPNトランジスタ
21aとバイアス電源21bと定電流源21cから構成
されている。この場合、バイアス電源21bの電圧から
NPNトランジスタ21aのベース−エミッタ間電圧を
引いたものが、上述した基準電圧Vref に相当する。従
って、入力端子INA の電圧が正常の電圧レベルである
ときにはNPNトランジスタ21aはオフし、また入力
端子INA の電圧が負のサージ電圧レベルになると、N
PNトランジスタ21aはオンする。
チ14は、NMOS14aにて構成されている。入力端
子INA の電圧が正常の電圧レベルでNPNトランジス
タ21aがオフしているときには、NMOS14aのゲ
ートは定電流源21cからの充電によりオンしている。
このNMOS14aのオン時には、図6に示す従来のも
のと同様に動作する。
電圧レベルになり、NPNトランジスタ21aがオンす
ると、NMOS14aがオフし、NMOS12とVss
間が遮断され、NMOS12の寄生トランジスタが動作
して、NMOS2のウエル領域2aの電位を入力端子I
NA の電圧に追従して変化させる。このことにより、N
MOS2の寄生トランジスタの動作を防止する。
チ回路31は、NMOS31a〜31dと定電流源31
dから構成されている。入力端子INA の電圧が正常の
電圧レベルでNPNトランジスタ21aがオフしている
ときには、NMOS31a、31bがオン、NMOS3
1cがオフしている。従って、このときには、インバー
タ4にVssが接続され、図6(又は図8)に示すもの
と同様に動作する。なお、インバータ4は、PMOS4
aとNMOS4bから構成されている。
NPNトランジスタ21aがオンすると、NMOS31
a、31bがオフ、NMOS31cがオンする。このと
き、NPNトランジスタ21aのコレクタ電圧は、入力
端子INA の電圧にNPNトランジスタ21aのコレク
タ−エミッタ間飽和電圧を加えた電圧になる。また、N
MOS31aがオフ、NMOS31cがオンすることに
よって図中のa点とb点がほぼ同電圧になる。従って、
インバータ4のNMOS4bを介し、NMOS2のゲー
トには、入力端子INA の電圧に追従した電圧が印加さ
れ、NMOS2のオン動作を確実に防止することができ
る。
流源31dにて、入力端子INA の電圧をNMOS2の
ゲートに伝達する電圧伝達手段を構成している。 (第2実施形態)図3に、本発明の第2実施形態におけ
るアナログスイッチ回路の具体的な構成を示す。サージ
電圧検出回路20において、定電流源21cとNPNト
ランジスタ21aの間にPNPトランジスタ21dが設
けられている。このようにPNPトランジスタ21dを
設けると、定電流源21cの出力定電流をPNPトラン
ジスタ21dの電流増幅率の逆数倍とすることができ、
NPNトランジスタ21aのエミッタ電流を低減するこ
とができる。
流域すなわちベース−エミッタ間の順バイアス電圧が小
さい部位で動作させることができるため、その分、入力
信号Viに重畳する負サージが小さくてもその負サージ
を確実に検出することができる。 (第3実施形態)図4に、本発明の第3実施形態におけ
るアナログスイッチ回路の具体的な構成を示す。本実施
形態では、第2、第3のサージ電圧検出回路40、50
が設けられており、入力信号Vi、出力信号Voを基準
電圧Vref と比較し、入力信号Vi、出力信号Voに負
サージが重畳したときに、Lレベルの電圧を出力する。
ト9が設けられている。従って、PMOS1、NOMO
S2のオン動作中でも、入力信号Vi、出力信号Voの
いずれかに負サージが重畳した時にはナンドゲート9の
出力がHレベルになり、PMOS1、NOMOS2をオ
フし、入出力端子間で負サージが伝達するのを防止する
ことができる。 (その他の実施形態)サージ電圧検出回路20におい
て、PNPトランジスタ21b等を用いて構成するもの
を示したが、MOSトランジタを用いても同様に構成す
ることができる。
ート電圧を入力信号Viに追従させるものを示したが、
NMOS2のゲート電圧を、NMOS2を確実にオフさ
せるような固定の電圧に低下させてもよい。
回路の回路図である。
回路の回路図である。
回路の回路図である。
面図である。
の回路図である。
…入力側半導体領域、2c…出力側半導体領域、10…
ウエル電位設定回路、20…サージ電圧検出回路、30
…ゲート電圧制御回路。
Claims (5)
- 【請求項1】 第2導電型の半導体領域(2a)と、こ
の半導体領域に形成され信号入力端子(INA )に接続
される第1導電型の入力側半導体領域(2b)と、前記
半導体領域に形成され信号出力端子(OUT)に接続さ
れる第1導電型の出力側半導体領域(2c)を有し、ゲ
ート電圧により前記信号入力端子と信号出力端子の間の
導通制御を行う第1の絶縁ゲート型電界効果トランジス
タ(2)と、 前記半導体領域の電位を設定する電位設定手段(10)
と、 前記信号入力端子の電圧が、前記半導体領域と前記入力
側半導体領域との間に形成されるPN接合を順バイアス
するようなサージ電圧レベルになったことを検出すると
検出信号を出力するサージ電圧検出手段(20)とを備
え、 前記電位設定手段は、前記サージ電圧検出手段から前記
検出信号が出力されると、前記半導体領域の電位を前記
信号入力端子の電圧に追従して変化させるものであっ
て、 さらに、前記サージ電圧検出手段から前記検出信号が出
力されると、前記第1の絶縁ゲート型電界効果トランジ
スタのゲート電圧を、前記半導体領域の電位変化と同方
向に変化させるゲート電圧制御手段(30)を設けたこ
とを特徴とするアナログスイッチ回路。 - 【請求項2】 前記ゲート電圧制御手段は、前記信号入
力端子の電圧に追従して前記第1の絶縁ゲート型電界効
果トランジスタのゲート電圧を変化させるものであるこ
とを特徴とする請求項1に記載のアナログスイッチ回
路。 - 【請求項3】 前記ゲート電圧制御手段は、前記信号入
力端子の入力電圧を前記第1の絶縁ゲート型電界効果ト
ランジスタのゲートに伝達する電圧伝達手段(31b、
31c、31d)を有することを特徴とする請求項2に
記載のアナログスイッチ回路。 - 【請求項4】 前記電位設定手段は、前記信号入力端子
と前記半導体領域に接続された第2の絶縁ゲート型電界
効果トランジスタ(12)を有し、 前記第1の絶縁ゲート型電界効果トランジスタがオンし
ているときに、前記第2の絶縁ゲート型電界効果トラン
ジスタをオンさせて前記半導体領域の電位を前記信号入
力端子の電圧に追従した電圧にし、前記第1の絶縁ゲー
ト型電界効果トランジスタがオフしているときに、前記
第2の絶縁ゲート型電界効果トランジスタをオフさせて
前記半導体領域の電位を固定電位にし、 さらに、前記第2の絶縁ゲート型電界効果トランジスタ
がオフしているときに、前記信号入力端子の電圧が前記
サージ電圧レベルになると、前記第2の絶縁ゲート型電
界効果トランジスタの寄生トランジスタを動作させて、
前記半導体領域の電位を前記信号入力端子の電圧に追従
して変化させるものであることを特徴とする請求項2又
は3に記載のアナログスイッチ回路。 - 【請求項5】 前記電位設定手段は、前記第2の絶縁ゲ
ート型電界効果トランジスタと前記固定電圧を有する電
源(Vss)との間に設けられたスイッチ手段(14)
を有し、このスイッチ手段は、前記サージ電圧検出手段
から前記検出信号が出力されると、前記第2の絶縁ゲー
ト型電界効果トランジスタと前記電源との接続を遮断す
るものであることを特徴とする請求項4に記載のアナロ
グスイッチ回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19499796A JP3610683B2 (ja) | 1996-07-24 | 1996-07-24 | アナログスイッチ回路 |
US08/898,752 US5994744A (en) | 1995-06-22 | 1997-07-23 | Analog switching circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19499796A JP3610683B2 (ja) | 1996-07-24 | 1996-07-24 | アナログスイッチ回路 |
Publications (2)
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JPH1041798A true JPH1041798A (ja) | 1998-02-13 |
JP3610683B2 JP3610683B2 (ja) | 2005-01-19 |
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---|---|---|---|
JP19499796A Expired - Fee Related JP3610683B2 (ja) | 1995-06-22 | 1996-07-24 | アナログスイッチ回路 |
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---|---|
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Publication number | Priority date | Publication date | Assignee | Title |
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1996
- 1996-07-24 JP JP19499796A patent/JP3610683B2/ja not_active Expired - Fee Related
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