JPH1041798A - アナログスイッチ回路 - Google Patents
アナログスイッチ回路Info
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- JPH1041798A JPH1041798A JP8194997A JP19499796A JPH1041798A JP H1041798 A JPH1041798 A JP H1041798A JP 8194997 A JP8194997 A JP 8194997A JP 19499796 A JP19499796 A JP 19499796A JP H1041798 A JPH1041798 A JP H1041798A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0018—Special modifications or use of the back gate voltage of a FET
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- Electronic Switches (AREA)
Abstract
(57)【要約】
【課題】 入力端子ＩＮA の電圧がサージ電圧レベルに
なったとしても、入力端子ＩＮA から出力端子ＯＵＴに
サージ電圧が伝達されるのを確実に防止する。 【解決手段】 ＰＭＯＳ１、ＮＭＯＳ２がオフしている
ときに、入力信号Ｖｉに負サージが重畳すると、サージ
電圧検出回路２０はそのサージ電圧を検出する。ウエル
電位設定回路１０は、サージ電圧検出回路２０からの検
出信号により、ＮＭＯＳ２のウエル領域の電位を入力端
子ＩＮA の電圧に追従して変化させる。さらに、ゲート
電圧制御回路３０は、サージ電圧検出回路２０からの検
出信号により、ＮＭＯＳ２のゲート電圧を入力端子ＩＮ
A の電圧に追従して変化させる。従って、ＮＭＯＳ２の
寄生トランジスタおよびＮＭＯＳ２をオン動作させない
ようにして、サージ電圧が入力端子ＩＮA から出力端子
ＯＵＴに伝達されるのを防止することができる。
なったとしても、入力端子ＩＮA から出力端子ＯＵＴに
サージ電圧が伝達されるのを確実に防止する。 【解決手段】 ＰＭＯＳ１、ＮＭＯＳ２がオフしている
ときに、入力信号Ｖｉに負サージが重畳すると、サージ
電圧検出回路２０はそのサージ電圧を検出する。ウエル
電位設定回路１０は、サージ電圧検出回路２０からの検
出信号により、ＮＭＯＳ２のウエル領域の電位を入力端
子ＩＮA の電圧に追従して変化させる。さらに、ゲート
電圧制御回路３０は、サージ電圧検出回路２０からの検
出信号により、ＮＭＯＳ２のゲート電圧を入力端子ＩＮ
A の電圧に追従して変化させる。従って、ＮＭＯＳ２の
寄生トランジスタおよびＮＭＯＳ２をオン動作させない
ようにして、サージ電圧が入力端子ＩＮA から出力端子
ＯＵＴに伝達されるのを防止することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁ゲート型電界
効果トランジスタを用いたアナログスイッチ回路に関
し、例えばマルチプレクサ等に用いることができるもの
である。
効果トランジスタを用いたアナログスイッチ回路に関
し、例えばマルチプレクサ等に用いることができるもの
である。
【０００２】
【従来の技術】マルチプレクサ回路においては、図５に
示すように、信号入力端子（以下、入力端子という）Ｉ
Ｎ0 〜ＩＮ7 と信号出力端子（以下、出力端子という）
ＯＵＴとの間に、アナログスイッチ回路ＡＳＷ0 〜ＡＳ
Ｗ7 が設けられ、制御信号入力端子（以下、制御端子と
いう）Ｇ0 〜Ｇ7 からの信号により、選択されたアナロ
グスイッチ回路が導通して、対応する信号入力端子の入
力信号を信号出力端子ＯＵＴに出力するように構成され
ている。
示すように、信号入力端子（以下、入力端子という）Ｉ
Ｎ0 〜ＩＮ7 と信号出力端子（以下、出力端子という）
ＯＵＴとの間に、アナログスイッチ回路ＡＳＷ0 〜ＡＳ
Ｗ7 が設けられ、制御信号入力端子（以下、制御端子と
いう）Ｇ0 〜Ｇ7 からの信号により、選択されたアナロ
グスイッチ回路が導通して、対応する信号入力端子の入
力信号を信号出力端子ＯＵＴに出力するように構成され
ている。
【０００３】図６に、１つのアナログスイッチ回路の具
体的構成を示す。図では、入力端子をＩＮA とし、制御
端子をＧA として示している。入力端子ＩＮA と出力端
子ＯＵＴ間には、ＣＭＯＳアナログスイッチを構成する
Ｐチャンネル型ＭＯＳトランジスタ（以下、ＰＭＯＳと
いう）１とＮチャンネル型ＭＯＳトランジスタ（以下、
ＮＭＯＳという）２が設けられており、ＰＭＯＳ１とＮ
ＭＯＳ２はそれぞれトランスファゲートを構成してい
る。
体的構成を示す。図では、入力端子をＩＮA とし、制御
端子をＧA として示している。入力端子ＩＮA と出力端
子ＯＵＴ間には、ＣＭＯＳアナログスイッチを構成する
Ｐチャンネル型ＭＯＳトランジスタ（以下、ＰＭＯＳと
いう）１とＮチャンネル型ＭＯＳトランジスタ（以下、
ＮＭＯＳという）２が設けられており、ＰＭＯＳ１とＮ
ＭＯＳ２はそれぞれトランスファゲートを構成してい
る。
【０００４】制御端子ＧA の制御信号は、インバータ３
を介してＰＭＯＳ１のゲートに入力され、またインバー
タ３、４を介してＮＭＯＳ２のゲートに入力される。従
って、制御信号がハイレベル（以下、Ｈレベルという）
のときには、ＰＭＯＳ１、ＮＭＯＳ２はオンし、制御信
号がローレベル（以下、Ｌレベルという）のときには、
ＰＭＯＳ１、ＮＭＯＳ２はオフする。このＰＭＯＳ１、
ＮＭＯＳ２のオン、オフによって、入力端子ＩＮA と出
力端子ＯＵＴ間の導通が制御される。
を介してＰＭＯＳ１のゲートに入力され、またインバー
タ３、４を介してＮＭＯＳ２のゲートに入力される。従
って、制御信号がハイレベル（以下、Ｈレベルという）
のときには、ＰＭＯＳ１、ＮＭＯＳ２はオンし、制御信
号がローレベル（以下、Ｌレベルという）のときには、
ＰＭＯＳ１、ＮＭＯＳ２はオフする。このＰＭＯＳ１、
ＮＭＯＳ２のオン、オフによって、入力端子ＩＮA と出
力端子ＯＵＴ間の導通が制御される。
【０００５】ウエル電位設定回路１０は、ＮＭＯＳ２の
ウエル領域の電位を制御する。このウエル電位設定回路
１０は、ＣＭＯＳアナログスイッチを構成するＰＭＯＳ
１１とＮＭＯＳ１２を負荷素子とし、ＮＭＯＳ１３をド
ライバ素子として構成されており、ＰＭＯＳ１１とＮＭ
ＯＳ１２は、入力端子ＩＮA とＮＭＯＳ２のウエル領域
に接続されている。
ウエル領域の電位を制御する。このウエル電位設定回路
１０は、ＣＭＯＳアナログスイッチを構成するＰＭＯＳ
１１とＮＭＯＳ１２を負荷素子とし、ＮＭＯＳ１３をド
ライバ素子として構成されており、ＰＭＯＳ１１とＮＭ
ＯＳ１２は、入力端子ＩＮA とＮＭＯＳ２のウエル領域
に接続されている。
【０００６】制御信号がＨレベルのときには、ＰＭＯＳ
１１、ＮＭＯＳ１２がオン、ＮＭＯＳ１３がオフするた
め、ＮＭＯＳ２のウエル領域の電位は、入力端子ＩＮA
の電圧（入力信号Ｖｉ）に追従して変化する。このこと
により、入力信号Ｖｉの電圧変化に対し、ＮＭＯＳ２の
オン抵抗の電圧依存性を無くすようにすることができ
る。
１１、ＮＭＯＳ１２がオン、ＮＭＯＳ１３がオフするた
め、ＮＭＯＳ２のウエル領域の電位は、入力端子ＩＮA
の電圧（入力信号Ｖｉ）に追従して変化する。このこと
により、入力信号Ｖｉの電圧変化に対し、ＮＭＯＳ２の
オン抵抗の電圧依存性を無くすようにすることができ
る。
【０００７】また、制御信号がＬレベルのときには、Ｐ
ＭＯＳ１１、ＮＭＯＳ１２がオフ、ＮＭＯＳ１３がオン
するため、ＮＭＯＳ２のウエル領域の電位は、電源Ｖｓ
ｓの電圧（例えば、接地電圧）に固定される。なお、図
中のＶｃｃは５Ｖ電源であり、５〜８はノイズ吸収用の
ダイオードである。
ＭＯＳ１１、ＮＭＯＳ１２がオフ、ＮＭＯＳ１３がオン
するため、ＮＭＯＳ２のウエル領域の電位は、電源Ｖｓ
ｓの電圧（例えば、接地電圧）に固定される。なお、図
中のＶｃｃは５Ｖ電源であり、５〜８はノイズ吸収用の
ダイオードである。
【０００８】このような従来のアナログスイッチ回路に
おいて、ＰＭＯＳ１、ＮＭＯＳ２がオフしているとき
に、入力信号Ｖｉに負サージ（負方向のサージ電圧）が
重畳すると、ＮＭＯＳ２の寄生バイポーラトランジスタ
Ｔｘが動作する。すなわち、ＮＭＯＳ２は、図７に示す
ように、Ｐ型のウェル領域２ａに、ソース・ドレインを
なすＮ型の入力側半導体領域２ｂとＮ型の出力側半導体
領域２ｃが形成されており、入力信号Ｖｉに負サージが
重畳すると、ウエル領域２ａと入力側半導体領域２ｂ間
のＰＮ接合が順バイアスされ、ウェル領域２ａをベー
ス、入力側半導体領域２ｂをエミッタ、出力側半導体領
域２ｃをコレクタとする寄生トランジスタＴｘが動作す
る。このため、出力端子ＯＵＴ側に負のサージ電圧の影
響が現れてしまうという問題がある。なお、図中のＧは
ゲート端子、Ｂはウエル領域２ａの電位を設定するため
のバイアス端子である。
おいて、ＰＭＯＳ１、ＮＭＯＳ２がオフしているとき
に、入力信号Ｖｉに負サージ（負方向のサージ電圧）が
重畳すると、ＮＭＯＳ２の寄生バイポーラトランジスタ
Ｔｘが動作する。すなわち、ＮＭＯＳ２は、図７に示す
ように、Ｐ型のウェル領域２ａに、ソース・ドレインを
なすＮ型の入力側半導体領域２ｂとＮ型の出力側半導体
領域２ｃが形成されており、入力信号Ｖｉに負サージが
重畳すると、ウエル領域２ａと入力側半導体領域２ｂ間
のＰＮ接合が順バイアスされ、ウェル領域２ａをベー
ス、入力側半導体領域２ｂをエミッタ、出力側半導体領
域２ｃをコレクタとする寄生トランジスタＴｘが動作す
る。このため、出力端子ＯＵＴ側に負のサージ電圧の影
響が現れてしまうという問題がある。なお、図中のＧは
ゲート端子、Ｂはウエル領域２ａの電位を設定するため
のバイアス端子である。
【０００９】このような問題を解決するために、本出願
人は、図８に示す構成のものを先に出願した（特願平７
−１５６４４７号）。このものにおいては、サージ電圧
検出回路２０が設けられており、入力端子ＩＮA の電圧
をコンパレータ２１にて基準電圧Ｖref と比較し、入力
端子ＩＮA の電圧が基準電圧Ｖref より低くなると、検
出信号を出力する。すなわち、入力端子ＩＮA の電圧
が、ウエル領域２ａと入力側半導体領域２ｂとの間に形
成されるＰＮ接合を順バイアスするようなサージ電圧レ
ベルになったことを検出して、検出信号を出力する。
人は、図８に示す構成のものを先に出願した（特願平７
−１５６４４７号）。このものにおいては、サージ電圧
検出回路２０が設けられており、入力端子ＩＮA の電圧
をコンパレータ２１にて基準電圧Ｖref と比較し、入力
端子ＩＮA の電圧が基準電圧Ｖref より低くなると、検
出信号を出力する。すなわち、入力端子ＩＮA の電圧
が、ウエル領域２ａと入力側半導体領域２ｂとの間に形
成されるＰＮ接合を順バイアスするようなサージ電圧レ
ベルになったことを検出して、検出信号を出力する。
【００１０】また、ウエル電位設定回路１０には、スイ
ッチ回路１４が設けられており、サージ電圧検出回路２
０から検出信号が出力されると、スイッチ回路１４がオ
フし、ＰＭＯＳ１１、ＮＭＯＳ１２とＮＭＯＳ１３間の
接続を遮断する。この遮断により、ＮＭＯＳ１２の寄生
トランジスタ（ＮＭＯＳ２の寄生トランジスタＴｘと同
様、構造的に形成されるもの）が動作し、ＮＭＯＳ２の
ウエル領域の電位を、入力端子ＩＮA の電圧に追従して
変化させる。
ッチ回路１４が設けられており、サージ電圧検出回路２
０から検出信号が出力されると、スイッチ回路１４がオ
フし、ＰＭＯＳ１１、ＮＭＯＳ１２とＮＭＯＳ１３間の
接続を遮断する。この遮断により、ＮＭＯＳ１２の寄生
トランジスタ（ＮＭＯＳ２の寄生トランジスタＴｘと同
様、構造的に形成されるもの）が動作し、ＮＭＯＳ２の
ウエル領域の電位を、入力端子ＩＮA の電圧に追従して
変化させる。
【００１１】従って、ＮＭＯＳ２のウエル領域２ａと入
力側半導体領域２ｂがほぼ等しい電圧になるため、ウエ
ル領域２ａと入力側半導体領域２ｂ間のＰＮ接合が順バ
イアスするのが防止され、ＮＭＯＳ２の寄生トランジス
タは動作しない。このことにより、出力端子ＯＵＴ側に
負のサージ電圧の影響が現れてしまうのを防止すること
ができる。
力側半導体領域２ｂがほぼ等しい電圧になるため、ウエ
ル領域２ａと入力側半導体領域２ｂ間のＰＮ接合が順バ
イアスするのが防止され、ＮＭＯＳ２の寄生トランジス
タは動作しない。このことにより、出力端子ＯＵＴ側に
負のサージ電圧の影響が現れてしまうのを防止すること
ができる。
【００１２】
【発明が解決しようとする課題】しかしながら、ＮＭＯ
Ｓ２のしきい値は製造上のばらつき等により変動する。
ＮＭＯＳ２のしきい値が極めて低い場合には、ウエル領
域２ａの電位が負のサージ電圧により低下したとき、Ｎ
ＭＯＳ２がオンしてしまい、結果として出力端子ＯＵＴ
側に負のサージ電圧の影響が現れてしまうことになる。
Ｓ２のしきい値は製造上のばらつき等により変動する。
ＮＭＯＳ２のしきい値が極めて低い場合には、ウエル領
域２ａの電位が負のサージ電圧により低下したとき、Ｎ
ＭＯＳ２がオンしてしまい、結果として出力端子ＯＵＴ
側に負のサージ電圧の影響が現れてしまうことになる。
【００１３】例えば、入力信号Ｖｉに負サージが重畳し
て入力端子ＩＮA の電圧が、例えば−０．６Ｖ（それよ
りも大きな負のサージ電圧が発生してもダイオード６に
より−０．６Ｖに制限される）になった場合、ウエル領
域２ａの電位は、−０．６Ｖに対し、ＮＭＯＳ１２の寄
生トランジスタのコレクタ−エミッタ間電圧を考慮した
電圧、例えば−０．５Ｖになる。このとき、ゲート電圧
が接地電圧であるため、ＮＭＯＳ２のしきい値が０．５
Ｖより小さいと、ＮＭＯＳ２はオンする。
て入力端子ＩＮA の電圧が、例えば−０．６Ｖ（それよ
りも大きな負のサージ電圧が発生してもダイオード６に
より−０．６Ｖに制限される）になった場合、ウエル領
域２ａの電位は、−０．６Ｖに対し、ＮＭＯＳ１２の寄
生トランジスタのコレクタ−エミッタ間電圧を考慮した
電圧、例えば−０．５Ｖになる。このとき、ゲート電圧
が接地電圧であるため、ＮＭＯＳ２のしきい値が０．５
Ｖより小さいと、ＮＭＯＳ２はオンする。
【００１４】本発明は上記問題に鑑みたもので、入力端
子の電圧がサージ電圧レベルになったとしても、入力端
子と出力端子間の導通制御を行う絶縁ゲート型電界効果
トランジスタの寄生トランジスタおよび絶縁ゲート型電
界効果トランジスタをいずれも動作させないようにする
ことを目的とする。
子の電圧がサージ電圧レベルになったとしても、入力端
子と出力端子間の導通制御を行う絶縁ゲート型電界効果
トランジスタの寄生トランジスタおよび絶縁ゲート型電
界効果トランジスタをいずれも動作させないようにする
ことを目的とする。
【００１５】
【課題を解決するための手段】上記目的を達成するた
め、請求項１乃至５に記載の発明においては、入力端子
の電圧がサージ電圧レベルになったことを検出すると、
入力端子と出力端子間の導通制御を行う絶縁ゲート型電
界効果トランジスタの半導体領域の電位を入力端子の電
圧に追従して変化させるとともに、絶縁ゲート型電界効
果トランジスタのゲート電圧を半導体領域の電位変化と
同方向に変化させるようにしたことを特徴としている。
め、請求項１乃至５に記載の発明においては、入力端子
の電圧がサージ電圧レベルになったことを検出すると、
入力端子と出力端子間の導通制御を行う絶縁ゲート型電
界効果トランジスタの半導体領域の電位を入力端子の電
圧に追従して変化させるとともに、絶縁ゲート型電界効
果トランジスタのゲート電圧を半導体領域の電位変化と
同方向に変化させるようにしたことを特徴としている。
【００１６】従って、絶縁ゲート型電界効果トランジス
タの半導体領域の電位を入力端子の電圧に追従して変化
させることによって絶縁ゲート型電界効果トランジスタ
の寄生トランジスタによる動作を防止し、また、絶縁ゲ
ート型電界効果トランジスタのゲート電圧を半導体領域
の電位変化と同方向に変化させることによって、絶縁ゲ
ート型電界効果トランジスタの動作を防止することがで
きる。このことによって、入力端子の電圧がサージ電圧
レベルになったとしても、サージ電圧を出力端子側に伝
達するのを確実に防止することができる。
タの半導体領域の電位を入力端子の電圧に追従して変化
させることによって絶縁ゲート型電界効果トランジスタ
の寄生トランジスタによる動作を防止し、また、絶縁ゲ
ート型電界効果トランジスタのゲート電圧を半導体領域
の電位変化と同方向に変化させることによって、絶縁ゲ
ート型電界効果トランジスタの動作を防止することがで
きる。このことによって、入力端子の電圧がサージ電圧
レベルになったとしても、サージ電圧を出力端子側に伝
達するのを確実に防止することができる。
【００１７】
（第１実施形態）図１に本発明の第１実施形態を示すア
ナログスイッチ回路の構成を示す。この実施形態では、
図８に示す構成に加え、ゲート電圧制御回路３０が設け
られている。
ナログスイッチ回路の構成を示す。この実施形態では、
図８に示す構成に加え、ゲート電圧制御回路３０が設け
られている。
【００１８】このゲート電圧制御回路３０は、アナログ
スイッチ回路３１を有しており、サージ電圧検出回路２
０からサージ電圧に応じた電圧を取り込んで、その電圧
をインバータ４を介してＮＭＯＳ２のゲートに印加し、
ＮＭＯＳ２のゲート電圧を入力端子ＩＮA の電圧に追従
して変化させる。従って、ＰＭＯＳ１、ＮＭＯＳ２がオ
フしているときに、入力信号Ｖｉに負サージが重畳し、
ウエル電位設定回路１０の動作により、ＮＭＯＳ２のウ
エル領域２ａの電位を入力端子ＩＮA の電圧に追従して
変化させた場合、ＮＭＯＳ２のしきい値が極めて低い場
合であっても、ゲート電圧制御回路３０の動作により、
ＮＭＯＳ２のゲート電圧が入力端子ＩＮA の電圧に追従
して変化するため、ＮＭＯＳ２がオンするのを防止する
ことができる。
スイッチ回路３１を有しており、サージ電圧検出回路２
０からサージ電圧に応じた電圧を取り込んで、その電圧
をインバータ４を介してＮＭＯＳ２のゲートに印加し、
ＮＭＯＳ２のゲート電圧を入力端子ＩＮA の電圧に追従
して変化させる。従って、ＰＭＯＳ１、ＮＭＯＳ２がオ
フしているときに、入力信号Ｖｉに負サージが重畳し、
ウエル電位設定回路１０の動作により、ＮＭＯＳ２のウ
エル領域２ａの電位を入力端子ＩＮA の電圧に追従して
変化させた場合、ＮＭＯＳ２のしきい値が極めて低い場
合であっても、ゲート電圧制御回路３０の動作により、
ＮＭＯＳ２のゲート電圧が入力端子ＩＮA の電圧に追従
して変化するため、ＮＭＯＳ２がオンするのを防止する
ことができる。
【００１９】図２に、図１に示すものの具体的な構成を
示す。サージ電圧検出回路２０は、ＮＰＮトランジスタ
２１ａとバイアス電源２１ｂと定電流源２１ｃから構成
されている。この場合、バイアス電源２１ｂの電圧から
ＮＰＮトランジスタ２１ａのベース−エミッタ間電圧を
引いたものが、上述した基準電圧Ｖref に相当する。従
って、入力端子ＩＮA の電圧が正常の電圧レベルである
ときにはＮＰＮトランジスタ２１ａはオフし、また入力
端子ＩＮA の電圧が負のサージ電圧レベルになると、Ｎ
ＰＮトランジスタ２１ａはオンする。
示す。サージ電圧検出回路２０は、ＮＰＮトランジスタ
２１ａとバイアス電源２１ｂと定電流源２１ｃから構成
されている。この場合、バイアス電源２１ｂの電圧から
ＮＰＮトランジスタ２１ａのベース−エミッタ間電圧を
引いたものが、上述した基準電圧Ｖref に相当する。従
って、入力端子ＩＮA の電圧が正常の電圧レベルである
ときにはＮＰＮトランジスタ２１ａはオフし、また入力
端子ＩＮA の電圧が負のサージ電圧レベルになると、Ｎ
ＰＮトランジスタ２１ａはオンする。
【００２０】ウエル電位設定回路１０のアナログスイッ
チ１４は、ＮＭＯＳ１４ａにて構成されている。入力端
子ＩＮA の電圧が正常の電圧レベルでＮＰＮトランジス
タ２１ａがオフしているときには、ＮＭＯＳ１４ａのゲ
ートは定電流源２１ｃからの充電によりオンしている。
このＮＭＯＳ１４ａのオン時には、図６に示す従来のも
のと同様に動作する。
チ１４は、ＮＭＯＳ１４ａにて構成されている。入力端
子ＩＮA の電圧が正常の電圧レベルでＮＰＮトランジス
タ２１ａがオフしているときには、ＮＭＯＳ１４ａのゲ
ートは定電流源２１ｃからの充電によりオンしている。
このＮＭＯＳ１４ａのオン時には、図６に示す従来のも
のと同様に動作する。
【００２１】また、入力端子ＩＮA の電圧が負のサージ
電圧レベルになり、ＮＰＮトランジスタ２１ａがオンす
ると、ＮＭＯＳ１４ａがオフし、ＮＭＯＳ１２とＶｓｓ
間が遮断され、ＮＭＯＳ１２の寄生トランジスタが動作
して、ＮＭＯＳ２のウエル領域２ａの電位を入力端子Ｉ
ＮA の電圧に追従して変化させる。このことにより、Ｎ
ＭＯＳ２の寄生トランジスタの動作を防止する。
電圧レベルになり、ＮＰＮトランジスタ２１ａがオンす
ると、ＮＭＯＳ１４ａがオフし、ＮＭＯＳ１２とＶｓｓ
間が遮断され、ＮＭＯＳ１２の寄生トランジスタが動作
して、ＮＭＯＳ２のウエル領域２ａの電位を入力端子Ｉ
ＮA の電圧に追従して変化させる。このことにより、Ｎ
ＭＯＳ２の寄生トランジスタの動作を防止する。
【００２２】ゲート電圧制御回路３０のアナログスイッ
チ回路３１は、ＮＭＯＳ３１ａ〜３１ｄと定電流源３１
ｄから構成されている。入力端子ＩＮA の電圧が正常の
電圧レベルでＮＰＮトランジスタ２１ａがオフしている
ときには、ＮＭＯＳ３１ａ、３１ｂがオン、ＮＭＯＳ３
１ｃがオフしている。従って、このときには、インバー
タ４にＶｓｓが接続され、図６（又は図８）に示すもの
と同様に動作する。なお、インバータ４は、ＰＭＯＳ４
ａとＮＭＯＳ４ｂから構成されている。
チ回路３１は、ＮＭＯＳ３１ａ〜３１ｄと定電流源３１
ｄから構成されている。入力端子ＩＮA の電圧が正常の
電圧レベルでＮＰＮトランジスタ２１ａがオフしている
ときには、ＮＭＯＳ３１ａ、３１ｂがオン、ＮＭＯＳ３
１ｃがオフしている。従って、このときには、インバー
タ４にＶｓｓが接続され、図６（又は図８）に示すもの
と同様に動作する。なお、インバータ４は、ＰＭＯＳ４
ａとＮＭＯＳ４ｂから構成されている。
【００２３】また、入力信号Ｖｉに負サージが重畳し、
ＮＰＮトランジスタ２１ａがオンすると、ＮＭＯＳ３１
ａ、３１ｂがオフ、ＮＭＯＳ３１ｃがオンする。このと
き、ＮＰＮトランジスタ２１ａのコレクタ電圧は、入力
端子ＩＮA の電圧にＮＰＮトランジスタ２１ａのコレク
タ−エミッタ間飽和電圧を加えた電圧になる。また、Ｎ
ＭＯＳ３１ａがオフ、ＮＭＯＳ３１ｃがオンすることに
よって図中のａ点とｂ点がほぼ同電圧になる。従って、
インバータ４のＮＭＯＳ４ｂを介し、ＮＭＯＳ２のゲー
トには、入力端子ＩＮA の電圧に追従した電圧が印加さ
れ、ＮＭＯＳ２のオン動作を確実に防止することができ
る。
ＮＰＮトランジスタ２１ａがオンすると、ＮＭＯＳ３１
ａ、３１ｂがオフ、ＮＭＯＳ３１ｃがオンする。このと
き、ＮＰＮトランジスタ２１ａのコレクタ電圧は、入力
端子ＩＮA の電圧にＮＰＮトランジスタ２１ａのコレク
タ−エミッタ間飽和電圧を加えた電圧になる。また、Ｎ
ＭＯＳ３１ａがオフ、ＮＭＯＳ３１ｃがオンすることに
よって図中のａ点とｂ点がほぼ同電圧になる。従って、
インバータ４のＮＭＯＳ４ｂを介し、ＮＭＯＳ２のゲー
トには、入力端子ＩＮA の電圧に追従した電圧が印加さ
れ、ＮＭＯＳ２のオン動作を確実に防止することができ
る。
【００２４】なお、ＮＭＯＳ３１ｂ、３１ｃおよび定電
流源３１ｄにて、入力端子ＩＮA の電圧をＮＭＯＳ２の
ゲートに伝達する電圧伝達手段を構成している。 （第２実施形態）図３に、本発明の第２実施形態におけ
るアナログスイッチ回路の具体的な構成を示す。サージ
電圧検出回路２０において、定電流源２１ｃとＮＰＮト
ランジスタ２１ａの間にＰＮＰトランジスタ２１ｄが設
けられている。このようにＰＮＰトランジスタ２１ｄを
設けると、定電流源２１ｃの出力定電流をＰＮＰトラン
ジスタ２１ｄの電流増幅率の逆数倍とすることができ、
ＮＰＮトランジスタ２１ａのエミッタ電流を低減するこ
とができる。
流源３１ｄにて、入力端子ＩＮA の電圧をＮＭＯＳ２の
ゲートに伝達する電圧伝達手段を構成している。 （第２実施形態）図３に、本発明の第２実施形態におけ
るアナログスイッチ回路の具体的な構成を示す。サージ
電圧検出回路２０において、定電流源２１ｃとＮＰＮト
ランジスタ２１ａの間にＰＮＰトランジスタ２１ｄが設
けられている。このようにＰＮＰトランジスタ２１ｄを
設けると、定電流源２１ｃの出力定電流をＰＮＰトラン
ジスタ２１ｄの電流増幅率の逆数倍とすることができ、
ＮＰＮトランジスタ２１ａのエミッタ電流を低減するこ
とができる。
【００２５】従って、ＮＰＮトランジスタ２１ａを小電
流域すなわちベース−エミッタ間の順バイアス電圧が小
さい部位で動作させることができるため、その分、入力
信号Ｖｉに重畳する負サージが小さくてもその負サージ
を確実に検出することができる。 （第３実施形態）図４に、本発明の第３実施形態におけ
るアナログスイッチ回路の具体的な構成を示す。本実施
形態では、第２、第３のサージ電圧検出回路４０、５０
が設けられており、入力信号Ｖｉ、出力信号Ｖｏを基準
電圧Ｖref と比較し、入力信号Ｖｉ、出力信号Ｖｏに負
サージが重畳したときに、Ｌレベルの電圧を出力する。
流域すなわちベース−エミッタ間の順バイアス電圧が小
さい部位で動作させることができるため、その分、入力
信号Ｖｉに重畳する負サージが小さくてもその負サージ
を確実に検出することができる。 （第３実施形態）図４に、本発明の第３実施形態におけ
るアナログスイッチ回路の具体的な構成を示す。本実施
形態では、第２、第３のサージ電圧検出回路４０、５０
が設けられており、入力信号Ｖｉ、出力信号Ｖｏを基準
電圧Ｖref と比較し、入力信号Ｖｉ、出力信号Ｖｏに負
サージが重畳したときに、Ｌレベルの電圧を出力する。
【００２６】また、インバータ３の代わりにナンドゲー
ト９が設けられている。従って、ＰＭＯＳ１、ＮＯＭＯ
Ｓ２のオン動作中でも、入力信号Ｖｉ、出力信号Ｖｏの
いずれかに負サージが重畳した時にはナンドゲート９の
出力がＨレベルになり、ＰＭＯＳ１、ＮＯＭＯＳ２をオ
フし、入出力端子間で負サージが伝達するのを防止する
ことができる。 （その他の実施形態）サージ電圧検出回路２０におい
て、ＰＮＰトランジスタ２１ｂ等を用いて構成するもの
を示したが、ＭＯＳトランジタを用いても同様に構成す
ることができる。
ト９が設けられている。従って、ＰＭＯＳ１、ＮＯＭＯ
Ｓ２のオン動作中でも、入力信号Ｖｉ、出力信号Ｖｏの
いずれかに負サージが重畳した時にはナンドゲート９の
出力がＨレベルになり、ＰＭＯＳ１、ＮＯＭＯＳ２をオ
フし、入出力端子間で負サージが伝達するのを防止する
ことができる。 （その他の実施形態）サージ電圧検出回路２０におい
て、ＰＮＰトランジスタ２１ｂ等を用いて構成するもの
を示したが、ＭＯＳトランジタを用いても同様に構成す
ることができる。
【００２７】また、負サージの検出時にＮＭＯＳ２のゲ
ート電圧を入力信号Ｖｉに追従させるものを示したが、
ＮＭＯＳ２のゲート電圧を、ＮＭＯＳ２を確実にオフさ
せるような固定の電圧に低下させてもよい。
ート電圧を入力信号Ｖｉに追従させるものを示したが、
ＮＭＯＳ２のゲート電圧を、ＮＭＯＳ２を確実にオフさ
せるような固定の電圧に低下させてもよい。
【図１】本発明の第１実施形態を示すアナログスイッチ
回路の回路図である。
回路の回路図である。
【図２】図１に示すものの具体的な回路図である。
【図３】本発明の第２実施形態を示すアナログスイッチ
回路の回路図である。
回路の回路図である。
【図４】本発明の第３実施形態を示すアナログスイッチ
回路の回路図である。
回路の回路図である。
【図５】マルチプレクサの構成を示す回路図である。
【図６】従来のアナログスイッチ回路の回路図である。
【図７】図６中のＮＭＯＳ２の構成を示す模式的な縦断
面図である。
面図である。
【図８】本出願人が先に出願したアナログスイッチ回路
の回路図である。
の回路図である。
１…ＰＭＯＳ、２…ＮＭＯＳ、２ａ…ウエル領域、２ｂ
…入力側半導体領域、２ｃ…出力側半導体領域、１０…
ウエル電位設定回路、２０…サージ電圧検出回路、３０
…ゲート電圧制御回路。
…入力側半導体領域、２ｃ…出力側半導体領域、１０…
ウエル電位設定回路、２０…サージ電圧検出回路、３０
…ゲート電圧制御回路。
Claims (5)
- 【請求項１】 第２導電型の半導体領域（２ａ）と、こ
の半導体領域に形成され信号入力端子（ＩＮA ）に接続
される第１導電型の入力側半導体領域（２ｂ）と、前記
半導体領域に形成され信号出力端子（ＯＵＴ）に接続さ
れる第１導電型の出力側半導体領域（２ｃ）を有し、ゲ
ート電圧により前記信号入力端子と信号出力端子の間の
導通制御を行う第１の絶縁ゲート型電界効果トランジス
タ（２）と、 前記半導体領域の電位を設定する電位設定手段（１０）
と、 前記信号入力端子の電圧が、前記半導体領域と前記入力
側半導体領域との間に形成されるＰＮ接合を順バイアス
するようなサージ電圧レベルになったことを検出すると
検出信号を出力するサージ電圧検出手段（２０）とを備
え、 前記電位設定手段は、前記サージ電圧検出手段から前記
検出信号が出力されると、前記半導体領域の電位を前記
信号入力端子の電圧に追従して変化させるものであっ
て、 さらに、前記サージ電圧検出手段から前記検出信号が出
力されると、前記第１の絶縁ゲート型電界効果トランジ
スタのゲート電圧を、前記半導体領域の電位変化と同方
向に変化させるゲート電圧制御手段（３０）を設けたこ
とを特徴とするアナログスイッチ回路。 - 【請求項２】 前記ゲート電圧制御手段は、前記信号入
力端子の電圧に追従して前記第１の絶縁ゲート型電界効
果トランジスタのゲート電圧を変化させるものであるこ
とを特徴とする請求項１に記載のアナログスイッチ回
路。 - 【請求項３】 前記ゲート電圧制御手段は、前記信号入
力端子の入力電圧を前記第１の絶縁ゲート型電界効果ト
ランジスタのゲートに伝達する電圧伝達手段（３１ｂ、
３１ｃ、３１ｄ）を有することを特徴とする請求項２に
記載のアナログスイッチ回路。 - 【請求項４】 前記電位設定手段は、前記信号入力端子
と前記半導体領域に接続された第２の絶縁ゲート型電界
効果トランジスタ（１２）を有し、 前記第１の絶縁ゲート型電界効果トランジスタがオンし
ているときに、前記第２の絶縁ゲート型電界効果トラン
ジスタをオンさせて前記半導体領域の電位を前記信号入
力端子の電圧に追従した電圧にし、前記第１の絶縁ゲー
ト型電界効果トランジスタがオフしているときに、前記
第２の絶縁ゲート型電界効果トランジスタをオフさせて
前記半導体領域の電位を固定電位にし、 さらに、前記第２の絶縁ゲート型電界効果トランジスタ
がオフしているときに、前記信号入力端子の電圧が前記
サージ電圧レベルになると、前記第２の絶縁ゲート型電
界効果トランジスタの寄生トランジスタを動作させて、
前記半導体領域の電位を前記信号入力端子の電圧に追従
して変化させるものであることを特徴とする請求項２又
は３に記載のアナログスイッチ回路。 - 【請求項５】 前記電位設定手段は、前記第２の絶縁ゲ
ート型電界効果トランジスタと前記固定電圧を有する電
源（Ｖｓｓ）との間に設けられたスイッチ手段（１４）
を有し、このスイッチ手段は、前記サージ電圧検出手段
から前記検出信号が出力されると、前記第２の絶縁ゲー
ト型電界効果トランジスタと前記電源との接続を遮断す
るものであることを特徴とする請求項４に記載のアナロ
グスイッチ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19499796A JP3610683B2 (ja) | 1996-07-24 | 1996-07-24 | アナログスイッチ回路 |
| US08/898,752 US5994744A (en) | 1995-06-22 | 1997-07-23 | Analog switching circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19499796A JP3610683B2 (ja) | 1996-07-24 | 1996-07-24 | アナログスイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1041798A true JPH1041798A (ja) | 1998-02-13 |
| JP3610683B2 JP3610683B2 (ja) | 2005-01-19 |
Family
ID=16333823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19499796A Expired - Fee Related JP3610683B2 (ja) | 1995-06-22 | 1996-07-24 | アナログスイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3610683B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005521277A (ja) * | 2002-01-12 | 2005-07-14 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 改良された電源除去を伴なう回路 |
| JP2007509562A (ja) * | 2003-10-23 | 2007-04-12 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | スイッチ |
| US8847665B2 (en) | 2011-10-11 | 2014-09-30 | Fujitsu Semiconductor Limited | Semiconductor device and method of controlling analog switch |
| JP2015509335A (ja) * | 2012-01-18 | 2015-03-26 | マイクロチップ テクノロジー インコーポレイテッドＭｉｃｒｏｃｈｉｐ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃｏｒｐｏｒａｔｅｄ | 標準マイクロコントローラに統合された周辺装置としてのアナログ信号適合可能ｃｍｏｓ |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5927622A (ja) * | 1982-08-04 | 1984-02-14 | Sanyo Electric Co Ltd | アナログスイツチ回路 |
| JPH0267817A (ja) * | 1988-09-02 | 1990-03-07 | Yamaha Corp | Ｃｍｏｓアナログスイッチ |
| JPH05276002A (ja) * | 1992-03-27 | 1993-10-22 | Sanyo Electric Co Ltd | アナログスイッチ回路 |
| JPH098625A (ja) * | 1995-06-22 | 1997-01-10 | Nippondenso Co Ltd | アナログスイッチ回路 |
-
1996
- 1996-07-24 JP JP19499796A patent/JP3610683B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5927622A (ja) * | 1982-08-04 | 1984-02-14 | Sanyo Electric Co Ltd | アナログスイツチ回路 |
| JPH0267817A (ja) * | 1988-09-02 | 1990-03-07 | Yamaha Corp | Ｃｍｏｓアナログスイッチ |
| JPH05276002A (ja) * | 1992-03-27 | 1993-10-22 | Sanyo Electric Co Ltd | アナログスイッチ回路 |
| JPH098625A (ja) * | 1995-06-22 | 1997-01-10 | Nippondenso Co Ltd | アナログスイッチ回路 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005521277A (ja) * | 2002-01-12 | 2005-07-14 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 改良された電源除去を伴なう回路 |
| JP4900757B2 (ja) * | 2002-01-12 | 2012-03-21 | エスティー‐エリクソン、ソシエテ、アノニム | 改良された電源除去を伴なう回路 |
| JP2007509562A (ja) * | 2003-10-23 | 2007-04-12 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | スイッチ |
| US8847665B2 (en) | 2011-10-11 | 2014-09-30 | Fujitsu Semiconductor Limited | Semiconductor device and method of controlling analog switch |
| JP2015509335A (ja) * | 2012-01-18 | 2015-03-26 | マイクロチップ テクノロジー インコーポレイテッドＭｉｃｒｏｃｈｉｐ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃｏｒｐｏｒａｔｅｄ | 標準マイクロコントローラに統合された周辺装置としてのアナログ信号適合可能ｃｍｏｓ |
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| Publication number | Publication date |
|---|---|
| JP3610683B2 (ja) | 2005-01-19 |
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