JP4900757B2 - 改良された電源除去を伴なう回路 - Google Patents

Description

本発明は、改良された電源除去を有する回路に関する。

特に、本発明は、アナログ回路又は混合信号回路に関する。

絶えず増加している集積レベル及び高度なプロセス技術に伴なって、アナログチップ及び混合信号チップは、ますます回路ブロックに含まれている。結果として、チップの電源は、影響を受けやすいアナログ回路及び混合信号回路とますます対立するようになっている。

設計者の大きな挑戦は、一方で回路性能を維持又は向上し、他方で供給電圧を減少することである。これは、より高い電源除去（ＰＳＲ）を伴なう回路を必要とする。

アナログスイッチは、回路（例えば、サンプリング回路、スイッチトキャパシタ（ＳＣ）回路、スイッチトカレント（ＳＩ）回路、自動利得制御（ＡＧＣ）、テスト目的のための回路等）において、重要且つ欠くことのできない素子である。

電源からのノイズが、回路によって処理される信号と混合するとき、電源エラーが発生する。電源除去の仕様は、回路がどれだけ十分に電源ノイズを阻止できるかの尺度である。言い換えると、ＰＳＲは電源ノイズ及び変動による影響を受けない回路の能力である。回路の実現の種類に依存して、１００ｄＢ以上の値が一般である。ＰＳＲは周波数によって変化する。ＰＳＲを回路ゲインで割ると（従って入力換算）、その用語はＰＳＲＲ、即ち電源除去比になる。

自動利得制御（ＡＧＣ）回路は、最高感度を達成し広い信号強度の範囲に対処するために、通信システムにおいて主に使用されるかなり複雑な回路である。図１は、通信システムでの使用に設計された受信器１０の概略ブロック図を示す。ここで、信号は、ベースバンド（ＢＢ）回路１３で処理される前に２つのＡＧＣ１１及び１２の処理を受ける。基本的には、ＡＧＣは、特定の範囲の中でステップ状に数ゲインを提供する。図２ＡはＡＧＣ１１の原理を示す。スイッチＳ１が開いた状態において、ＡＧＣ回路１１のゲインは、抵抗の比Ｒ３／Ｒ１によって与えられる。スイッチＳ１が閉じると、抵抗Ｒ１及びＲ２が並列となり、より大きいゲイン（１＋Ｒ１／Ｒ２）（Ｒ３／Ｒ１）をもたらす。ゲインの変化は、１＋Ｒ１／Ｒ２である。さらにスイッチ及び抵抗が加えられると、さらなるゲイン／ステップが利用可能である。

図２Ａのスイッチ（Ｓ１）２０は、一般に、いわゆる伝達ゲートによる相補型金属酸化膜電界効果トランジスタ（ＣＭＯＳＦＴ）で作られている（図２Ｂに詳細に示されている）。ここで、ｐＭＯＳトランジスタＭＰ及びｎＭＯＳトランジスタＭＮは、スイッチ２０の端子としての２つの接合部Ａ及びＢとともに、並列に接続されている。制御信号（Ｃｏｎｔｒｏｌ）はトランジスタＭＮのゲート２１に印加され、その反転信号

はトランジスタＭＰのゲート２２に印加される。反転信号

はインバータ２３によって供給される。

標準ＣＭＯＳ工程を用いると、ｐＭＯＳトランジスタはｎ−ウェルに又はバルク基板上に位置し、一般的な方法では、このｎ−ウェル又はバルクは、図２Ｂ（トランジスタＭＰのバルク２５及びインバータ２３の電源ライン２４がＶＤＤ（通常はグローバルである）に接続されている）に示すように、回路全体の最大電位（即ち、電源ＶＤＤ）を有することが要求される。

従来の回路では、各回路に印加される実際の電源がもはやバッテリーで決定されるＤＣ電圧ではないという事実のため、むしろ非常に雑音が多くなり、激しく汚染されるという問題が生じる。ＡＧＣ１１の出力部１４において、例えば、不適切なＰＳＲによるノイズがアンテナ１５において受け取られる信号より大きい場合、回路１０は適切に動作できないであろう。これは、アンテナ１５によって受け取られる信号が非常に弱く、ＬＮＡ１６及びミキサ１７のゲインが２０ｄＢ乃至３０ｄＢに制限されるので、かなりあり得そうである。回路１０のシミュレーションが行われた。シミュレーション結果が図６に示されており、曲線５１は、供給電圧ＶＤＤが回路のバルクに印加される、即ちｂｕｌｋ＝ＶＤＤである場合を表す。

他の回路と同様、ここでは、ＡＧＣ１１は、一つ（又はそれ以上）のオペアンプ１８（ｏｐアンプ）、例えば抵抗（又は容量）のような受動素子、及び幾つかのアナログスイッチを使用する。それらの実現に依存して、回路の各部分の存在が、回路全体のＰＳＲを下げることがわかった。単一出力のｏｐアンプはその制限されたＰＳＲにより支配的なソースである一方で、図２Ａの場合のように、その出力１９が差動であると、そのＰＳＲを非常に高くできることも発見された。いくつかの抵抗型（特にｎ−ウェル）は、他の型（例えばアクティブ型）よりも更に変動を与える傾向がある。しかし、ポリ抵抗が使用される場合、それらは電圧非依存性と考えることができる。

確かに、多くの従来の回路のＰＳＲは、非常に低品質で不適当である。

向上した性能を有する回路及び斯かる回路に基づいた装置を提供することが本発明の目的である。

向上したＰＳＲを有する回路及びそれに基づいた装置を提供することが本発明の別の目的である。

これら及び他の目的は、請求項１による回路、及び斯かる回路を有する請求項１０による自動ゲイン制御（ＡＧＣ）によって達成される。

回路は、本発明によれば、第１の電圧のための入力部及び供給電圧（ＶＤＤfiltered）を提供するための出力部を有するノイズ抑制回路を有する。この回路は、ウェルに位置するＭＯＳＦＥＴ（ＭＰ）を伴なう、ＭＯＳＦＥＴをベースとしたスイッチを更に有する。供給電圧はウェルに印加され、第１の電圧は、同一回路の異なる場所で使用されるグローバル電圧であり、供給電圧は第１の電圧（ＶＤＤ）よりも低ノイズである。ノイズ抑制回路は、回路の周波数帯域の上端のまわりの帯域幅レンジ内の周波数が減衰するノイズ抑制特性を有する。

他の有利な構成が請求項２-９に記載されている。

本発明によれば、各回路の電源除去（ＰＳＲ）が十分高いとき、向上した性能が達成される。これは、図３に概略的に示すように、スイッチ３０のトランジスタＭＰのバルクを、ＶＤＤと同じ値のクリーン且つノイズフリーＤＣ電圧である理想供給電圧（ＶＤＤideal）に接続することによって可能である。対応する結果（ｂｕｌｋ＝ＶＤＤideal）が図６に参照番号５２によって表されている。

本発明によれば、ＡＧＣ１１のＰＳＲは、例えば、２５ｄＢまで向上させることができる。

斯かるＤＣ電圧を提供する１つの可能な方法は、クリーン且つノイズフリーの外部ＤＣ電圧を印加するために、チップ上に専用のコンタクトパッドを加えることである。しかしながら、この方法は、斯かる追加のコンタクトパッドのためのスペースが無いチップ、又は種々の信号及び供給ラインのルーティングが、斯かる追加のコンタクトパッドからクリーン且つノイズフリーのＤＣ電圧が必要とされる回路に別の供給ラインをルーティングすることを妨げるチップにおいては、便利ではない。

本発明の第１の実施例によれば、供給電圧ＶＤＤよりもクリーンである改良ＤＣ電圧ＶＤＤ（ＶＤＤfiltered）が発生する。この改良ＤＣ電圧は、供給電圧ＶＤＤから直に得られるＤＣ電圧である。ノイズ抑制回路４０は、図４に概略的に示されているように、出力部４３において改良ＤＣ電圧を供給するために使用される。本実施例では、改良ＤＣ電圧はトランジスタＭＰのバルク４４に印加される。例えば、トランジスタＭＰは、ＭＯＳＦＥＴをベースとしたスイッチの一部とすることができる。

第２の実施例が図５Ａ及び５Ｂに示されている。この回路は、ノイズ抑制回路４０及び伝達ゲートスイッチ４１を有する。ノイズ抑制回路４０は、第１の電圧（この例ではＶＤＤ）のための入力部４２、及び改良ＤＣ電圧（ＶＤＤfiltered）を提供するための出力部４３を有する。伝達ゲートスイッチ４１は、バルク又はｎ−ウェルに位置するＮＭＯＳＦＥＴ（ＭＮ）及びＰＭＯＳＦＥＴ（ＭＰ）を有するＭＯＳＦＥＴをベースとしたスイッチである。改良ＤＣ電圧（ＶＤＤfiltered）は、ＰＭＯＳＦＥＴ（ＭＰ）が位置しているバルク４４に印加される。第１の電圧（ＶＤＤ）は、内部電圧（即ち、同じチップ内の別の場所で使用される電圧）である。改良ＤＣ電圧（ＶＤＤfiltered）は第１の電圧よりもノイズが少なく、ノイズ抑制回路４０は、回路の周波数帯の上端のまわりの対象となっている広い帯域幅（ここでは、帯域幅レンジと呼ぶ）内の周波数が減衰するノイズ抑制特性を有する。この例では、ローパスフィルタ（ＬＰＦ）がノイズ抑制回路４０として役立つ。ＬＰＦは、改良ＤＣ電圧（ＶＤＤfiltered）を提供するために使用される。１次ＬＰＦは、顕著な結果を達成するのにすでに十分なものである。

ＬＰＦは供給電圧ＶＤＤを入力信号として取り込み、クリーン且つノイズの少ない出力電圧（ここでは、ＶＤＤfilteredと呼ばれる）を発生する。ＬＰＦの終端周波数を調整することによって、（図６の曲線５２によって表される）電圧ＶＤＤidealを用いたのとほとんど同じ性能が得られる。

上記のように、簡単な１次ＬＰＦで十分である。１次ＬＰＦを実現する種々の方法がある。ＬＰＦを使用するとき、ＰＳＲの改良は、ＬＰＦのバンド幅の外側の周波数に対して生じるのみである点に注意されたい。多くのアプリケーションに、より大きなＲＣ時定数（即ち、終端周波数）が要求される。この理由のために、受動的な抵抗及びコンデンサを用いた非常に大きな時定数の実現は、相対的に大きな面積オーバーヘッドをもたらすだろう。

本発明の第２の実施例によれば、ＬＰＦ４０は非常に大きい時定数を有する。ＬＰＦ４０は模擬的な抵抗を有する。図５Ｂでは、受動抵抗の場所において、２つのｐＭＯＳトランジスタＭＰ０及びＭＰ１並びに電流源Ｉｂが配されている。トランジスタＭＰ１は、トランジスタＭＰ０及び電流源Ｉｂによって、しきい値以下の領域でバイアスされる。詳細なシミュレーションによれば、供給電圧ＶＤＤ＝２．６Ｖ、電流Ｉｂ＝１μＡ、サイズ１／２１のＭＰ０トランジスタを用いて、１．５ＧΩの抵抗がサイズ０．５／３のＭＰ１トランジスタで得られることが明らになった。このシミュレーションにおいて、コンデンサＣの値は０．７５ｐＦである。時定数の計算は、ｎ−ウェルの寄生容量を含むべきである。これらの回路素子を用いて、到達したＰＳＲ（ｂｕｌｋ＝ＶＤＤfiltered）が図６に参照番号５３によって表される。図６の曲線５３から、本例では、本発明のＰＳＲの方法は、約２．５ＭＨｚの上端周波数から、下は約１ｋＨｚまで低い周波数、上はおよそ７−８ＭＨｚまで有効であることを導き出すことができる。ＬＰＦ４０の終端周波数は、時定数が増加することによって、より低い周波数にシフトすることができ、従ってＶＤＤidealを用いて得られる性能に近づく（図６の曲線５２参照）。

電源電圧の調整はノイズ抑制回路を用いて達成される。このノイズ抑制回路は、温度及び電源条件の範囲に渡って非常に正確且つ安定した電圧を作り、これによって、内部電圧を、この内部電圧よりもクリーンである出力電圧を作るための入力電圧として取り込む。

内部電圧というとき、チップ上で既に利用可能である電圧を意味する。本発明に関して、通常、ＶＤＤが内部電圧として使われる。ＶＤＤは回路の１つ以上のＶＤＤピンから生じ、そのラインはチップ内のほとんど至る所に達している。それ故に、斯かるＶＤＤラインは、改良ＤＣ電圧（ＶＤＤfiltered）が発生されバルクに印加される必要があるスイッチの近くで、かなり見つかりそうである。

上記のように、スイッチのｐＭＯＳトランジスタ６０（ＭＰ）のバルク６１は、図７Ａに示すように、グローバル供給部ＶＤＤに接続される通常の回路に存在する。これは、ここで提案され図３、５Ａ、７Ｂ及び７Ｃに示されている手法とは、それ自体かなり異なる。図７Ｂでは、トランジスタ６２（ＭＰ）のｎ−ウェル６３はＶＤＤ６５では無く別のノード６４に接続され、このノード６４は決してＶＤＤ６５に短絡されない。

図７Ｃによれば、スイッチのｐＭＯＳトランジスタ６６（ＭＰ）のバルク６７は、ローパスフィルタ６９の出力部６８に接続されている。ＬＰＦ６９の入力部７０はＶＤＤに接続されている。

他のどの型のローパスフィルタも、本発明とともに使用することができる。ローパスフィルタの代わりに、バンドバスフィルタを使用することができ、又は電圧レギュレータがノイズ抑制回路としての役割を果たしてもよい。電圧レギュレータを使うとき、改良ＤＣ電圧（ＶＤＤfiltered）はＶＤＤより小さい。

本発明は、アナログ回路又は混合信号回路での使用に非常に適している。本発明は、チップ上のシステム、オーディオ増幅器（例えば、携帯電話用）、ＰＤＡアプリケーション用のチップ、他の携帯型電子装置用のチップで使用することができる。本発明は、幾つかの例を挙げると、サンプリング回路、スイッチトキャパシタ（ＳＣ）回路、スイッチトカレント（ＳＩ）回路、自動利得制御（ＡＧＣ）及びテスト目的の回路での使用に非常に適している。

低い周波数（例えば、図６において、Ａ＝２ＭＨｚより下）において、電源除去は重大な問題でない。従って、ここで提案されるノイズ抑制回路は、好ましくは、およそＡ＝２ＭＨｚにおいて効果を示すように設計される。

ここに提示された種々の実施例の利点は、改良された電源除去比（ＰＳＲＲ）を特徴とすることである。本発明によれば、電源上のノイズの影響を減少することによって、多くのアプリケーションに対して、既知の解決策を越えて２５ｄＢまでＰＳＲＲを向上させることができる。言い換えると、１０倍に向上させることが達成できる。

本発明の別の利点は、システム設計者がスペースを節約し、コスト有効性を増加させることを可能にすることである。

図面及び明細書において、本発明の好適実施例が述べられており、特別の用語が使用されているけれども、このように与えられた記載は術語を単に一般的且つ記述的な意味において使用し限定の目的のためには使用していない。

通信システムでの使用のために設計される通常の受信器回路の概略的に図示したものである。 切替可能な抵抗を有するＡＧＣを概略的に図示したものである。 ＣＭＯＳ−ＦＥＴを用いた伝達ゲートスイッチを一般的に実現したものである。 本発明による伝達ゲートスイッチを概略的に図示したものである。 バルクが理想供給電圧に接続されているトランジスタを概略的に図示したものである。 本発明による、別の伝達ゲートスイッチを概略的に図示したものである。 本発明によるローパスフィルタを概略的に図示したものである。 本発明の方法の効果を示す概略図である。 通常の電源を伴なうトランジスタを概略的に図示したものである。 本発明によるトランジスタを概略的に図示したものである。 本発明による別のトランジスタを概略的に図示したものである。

Claims (10)

1. 基板と、
   前記基板に接続され、第１の電圧のための入力部及び供給電圧を提供するための出力部を有するノイズ抑制回路と、
   前記基板におけるウェルに位置するＭＯＳＦＥＴを伴い、前記ウェルは前記供給電圧が印加されるものである、ＭＯＳＦＥＴをベースとしたスイッチと、
   を有する回路であって、
   前記第１の電圧は、同一回路の異なる場所で使用されるグローバル電圧であり、
   前記供給電圧は、前記第１の電圧よりも低ノイズであり、
   前記ノイズ抑制回路は、前記回路の周波数帯域の上端のまわりの帯域幅レンジ内の周波数が減衰するノイズ抑制特性を有する回路。
2. 前記ＭＯＳＦＥＴはＰ−ＭＯＳＦＥＴ、前記ウェルはｎ−ウェルである請求項１に記載の回路。
3. 前記ノイズ抑制回路は、フィルタ、好ましくは、ローパスフィルタ又はバンドパスフィルタである請求項１又は２に記載の回路。
4. 前記ノイズ抑制回路は電圧レギュレータであり、前記供給電圧は前記第１の電圧より小さい請求項１又は２に記載の回路。
5. 前記フィルタは1次フィルタである請求項３に記載の回路。
6. 前記フィルタは、ｐＭＯＳトランジスタ、電流源、及び少なくとも１つのコンデンサを有する請求項５に記載の回路。
7. 前記フィルタはシュミュレートされた抵抗を有し、前記抵抗は、２つのｐＭＯＳトランジスタによってシュミュレートされた請求項３又は６に記載の回路。
8. 前記ｎ−ウェルは、回路全体の最も高い電位を有する請求項１乃至７のいずれか１項に記載の回路。
9. アナログ回路又は混合信号回路である請求項１乃至７のいずれか１項に記載の回路。
10. 請求項１乃至９のいずれか１項に記載の回路を有する自動利得制御回路。

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