JP3537395B2 - 半導体増幅回路およびシステム - Google Patents

半導体増幅回路およびシステム

Info

Publication number
JP3537395B2
JP3537395B2 JP2000558602A JP2000558602A JP3537395B2 JP 3537395 B2 JP3537395 B2 JP 3537395B2 JP 2000558602 A JP2000558602 A JP 2000558602A JP 2000558602 A JP2000558602 A JP 2000558602A JP 3537395 B2 JP3537395 B2 JP 3537395B2
Authority
JP
Japan
Prior art keywords
transistor
amplifier circuit
amplifier
output
cascode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2000558602A
Other languages
English (en)
Inventor
錠二 林
博 木村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Application granted granted Critical
Publication of JP3537395B2 publication Critical patent/JP3537395B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
    • H03F1/22—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively
    • H03F1/223—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively with MOSFET's
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
    • H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
    • H03F3/193—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only with field-effect devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/62—Two-way amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/294—Indexing scheme relating to amplifiers the amplifier being a low noise amplifier [LNA]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/372—Noise reduction and elimination in amplifier

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)

Description

【発明の詳細な説明】
（技術分野） 本発明は、カスコードアンプを含む半導体増幅回路およ
びシステムに関する。
【０００１】（背景技術） 図３は、従来の半導体増幅回路１０の構成を示す。半導
体増幅回路１０は、入力端子ＩＮに入力される入力信号
ＶINを増幅し、その結果を出力信号ＶOUTとして出力端
子ＯＵＴに出力する。
【０００２】半導体増幅回路１０は、トランジスタ１０
１を含む。トランジスタ１０１のゲートは、入力端子Ｉ
Ｎに接続されている。トランジスタ１０１のソースは、
接地されている。トランジスタ１０１のドレインは、出
力端子ＯＵＴに接続されている。また、トランジスタ１
０１のドレインには、負荷ＺＬを介して電源電圧Ｖddが
供給される。
【０００３】図５は、図３に示される半導体増幅回路１
０の動作をシミュレーションした結果を示す。このよう
なシミュレーションは、例えば、ＨＳＰＩＣＥを用いて
行われる。シミュレーションの条件は以下に示すとおり
である。
【０００４】 ・トランジスタ１０１：ｎＭＯＳトランジスタ ・入力信号ＶINの周波数ｆ：１ｋＨｚ ・負荷ＺＬ：１０００Ωの抵抗 ・トランジスタ１０１の出力コンダクタンスｇｄｓ：１
ｍＳ ・トランジスタ１０１のトランスコンダクタンスｇｍ：
２４ｍＳ 図５に示されるように、半導体増幅回路１０によって、
入力信号ＶINを１２（＝ＺＬ×ｇｍ／２）倍に増幅した
出力信号ＶOUTが得られる。
【０００５】しかし、半導体増幅回路１０の構成では、
ミラー効果のため、入出力間容量Ｃgdが約１２倍に見え
る。従って、入力信号ＶINの周波数が高くなるにつれて
入力端子ＩＮから出力端子ＯＵＴに大きな電流が流れる
ことになる。
【０００６】図４は、ミラー効果を低減する従来の半導
体増幅回路２０の構成を示す。
【０００７】半導体増幅回路２０は、カスコードアンプ
５００を含む。カスコードアンプ５００は、縦続接続さ
れたトランジスタ１０１およびトランジスタ１０２を有
している。
【０００８】トランジスタ１０１のゲートは、半導体増
幅回路２０の入力端子ＩＮに接続されている。トランジ
スタ１０１のソースは、接地されている。トランジスタ
１０１のドレインは、トランジスタ１０２のソースに接
続されている。
【０００９】トランジスタ１０２のゲートには、固定さ
れた電圧Ｖbが供給される。固定された電圧Ｖbは、例え
ば、ＤＣ電源（図示せず）から供給される。バイパスコ
ンデンサＣ1は、ＤＣ電源から供給される電圧ＶbのＡＣ
成分を除去するために設けられている。
【００１０】トランジスタ１０２のソースは、トランジ
スタ１０１のドレインに接続されている。トランジスタ
１０２のドレインは、半導体増幅回路２０の出力端子Ｏ
ＵＴに接続されている。また、トランジスタ１０２のド
レインには、負荷ＺＬを介して電源電圧Ｖddが供給され
る。
【００１１】図６は、トランジスタ１０１のドレイン電
圧（すなわち、トランジスタ１０２のソース電圧）Ｖ1
をシミュレーションした結果を示す。トランジスタ１０
１およびトランジスタ１０２が縦続接続されたカスコー
ド構成により、電圧Ｖ1の振幅は、入力電圧ＶINの振幅
とほぼ同等である。このため、入力端子ＩＮとトランジ
スタ１０１のドレインとの間に大きな電流は流れない。
その結果、ミラー効果が低減される。
【００１２】また、上述したカスコード構成により、半
導体増幅回路２０の出力として大きな電力を得ることが
可能となる。以下、このことについて説明する。
【００１３】一般に、増幅器の最大出力電力ＰOUTは
（式１）によって表される。
【００１４】ＰOUT〜（ｇｍ・ＶIN）2／ＧOUT・・・
（式１） ここで、ｇｍは増幅器のトランスコンダクタンスを示
し、ＶINは増幅器に入力される入力信号の電圧を示し、
ＧOUTは増幅器の出力コンダクタンスを示す。
【００１５】（式１）から理解されるように、Ｐ
OUTは、ＧOUTに反比例する。
【００１６】図３に示されるように増幅器がトランジス
タ単体構成を有する場合には、ＧOUT＝ｇｄｓである。
従って、ＧOUT＝ｇｄｓを（式１）に代入することによ
り、ＰOUT＝（ｇｍ・ＶIN）2／ｇｄｓが成立する。これ
に対し、図４に示されるように増幅器（すなわち、カス
コードアンプ５００）がカスコード構成を有する場合に
は、入力信号ＶINの周波数が比較的低い帯域では、Ｇ
OUT＝ｇｄｓ2／ｇｍと近似することができる。従って、
ＧOUT＝ｇｄｓ2／ｇｍを（式１）に代入することによ
り、そのような周波数帯域では、ＰOUT＝（ｇｍ・
ＶIN）2・ｇｍ／ｇｄｓ2が成立する。
【００１７】このように、カスコード構成を有する増幅
器は、トランジスタ単体構成を有する増幅器に比べて、
ｇｍ／ｇｄｓ倍のＰOUTを得ることができる。例えば、
ｇｍ＝１０ｍＳ、ｇｄｓ＝１ｍＳである場合には、カス
コード構成を有する増幅器は、トランジスタ単体構成を
有する増幅器に比べて、１０倍のエネルギーを得ること
ができる。
【００１８】以上、説明したように、カスコード構成を
有する増幅器は、ミラー効果を低減し、かつ、出力コン
ダクタンスを低減するという利点を有している。これら
の利点から、カスコード構成を有する増幅器が通常よく
用いられている。
【００１９】しかしながら、入力信号ＶINの周波数が１
００ＭＨｚ以上である場合には、半導体増幅回路２０の
出力コンダクタンスが負となる周波数帯域が存在し得
る。カスコードアンプ５００の出力コンダクタンスＧ
OUTが負となる周波数帯域が存在し得るからである。
【００２０】なお、以下の説明では、増幅器の出力コン
ダクタンスＧOUTが負となる（すなわち、ＧOUT＜０が成
立する）ことを「増幅器の出力コンダクタンスＧOUTが
負性特性を有する」という。
【００２１】図７は、カスコードアンプ５００の小信号
等価回路の構成を示す。図７に示される例では、トラン
ジスタ１０１とトランジスタ１０２とは同一サイズのｎ
ＭＯＳトランジスタであると仮定する。また、ミラー効
果を低減するため、トランジスタ１０２のゲートは容量
Ｃ1を介して接地されていると仮定する。なお、図７に
示される記号の意味は以下に示すとおりである。
【００２２】 ・Ｃgs1：トランジスタ１０１のゲート・ソース容量 ・Ｃgd1：トランジスタ１０１のゲート・ドレイン容量 ・ｇｍ1：トランジスタ１０１のトランスコンダクタン
ス ・ｇｄｓ1：トランジスタ１０１の出力コンダクタンス ・Ｃds1：トランジスタ１０１のドレイン・ソース容量 ・Ｃdsub1：トランジスタ１０１のドレイン・基板容量 ・Ｒsub1：トランジスタ１０１のドレインからグランド
までの基板抵抗 ・Ｃgs2：トランジスタ１０２のゲート・ソース容量 ・Ｃgd2：トランジスタ１０２のゲート・ドレイン容量 ・ｇｍ2：トランジスタ１０２のトランスコンダクタン
ス ・ｇｄｓ2：トランジスタ１０２の出力コンダクタンス ・Ｃds2：トランジスタ１０２のドレイン・ソース容量 ・Ｃdsub2：トランジスタ１０２のドレイン・基板容量 ・Ｒsub2：トランジスタ１０２のドレインからグランド
までの基板抵抗 Ｃds1＝Ｃds2＝０と仮定すると、カスコードアンプ５０
０の出力コンダクタンスＧOUTは、（式２）によって表
される。ここで、Ｒｅ（Ｘ）は、Ｘの実数部を表す。
【００２３】 ＧOUT＝Ｒｅ（Ｙ1・Ｙ2／（Ｙ1＋Ｙ2＋ｇｍ2））＋Ｒｅ
（Ｙ3） ・・・（式２） ここで、Ｙ1、Ｙ2、Ｙ3は、それぞれ、（式３）、（式
４）、（式５）によって表される。
【００２４】 Ｙ1＝Ｙ2＋Ｙ3 ＝ｇｄｓ2＋ｊωＣds2＋ｊωＣdsub2／（１＋ｊωＣds2
Ｒsub2）・・・（式３） Ｙ2＝ｇｄｓ2＋ｊωＣds2・・・（式４） Ｙ3＝ｊωＣdsub2／（１＋ｊωＣds2Ｒsub2）・・・
（式５） ここで、ω＝２πｆである。ｆは入力信号ＶINの周波数
を示す。ｊは虚数単位を示す。
【００２５】図９は、半導体増幅回路２０のカスコード
アンプ５００の出力コンダクタンスＧOUTの特性をシミ
ュレーションした結果を示す。図９において、横軸は入
力信号ＶINの周波数を示し、縦軸はカスコードアンプ５
００の出力コンダクタンスＧOUTを示す。
【００２６】シミュレーションの条件は、以下に示すと
おりである。
【００２７】 ・Ｒsub1＝Ｒsub2＝１０Ω ・ｇｄｓ1＝ｇｄｓ2＝１．０ｍＳ ・Ｃds1＝Ｃds2＝０．５ｐＦ ・ｇｍ2＝３０ｍＳ ・Ｃdsub1＝Ｃdsub2＝０．５ｐＦ 図９から理解されるように、カスコードアンプ５００の
出力コンダクタンスＧOUTは、３ＧＨｚ付近の周波数帯
域で負性特性を有する。
【００２８】図９に示されるように、カスコードアンプ
の出力コンダクタンスＧOUTが負性特性を有する場合に
は、カスコードアンプを含む増幅回路の動作が非常に不
安定となり、増幅回路が発振しやすくなる。
【００２９】従来、このような問題を解決する方法とし
て、カスコードアンプの出力にダンピング回路を設ける
ことにより、増幅回路の動作を安定化する方法が知られ
ている。
【００３０】図１０は、カスコードアンプ５００の出力
に接続されたダンピング抵抗Ｒdumpを有する従来の半導
体増幅回路３０の構成を示す。
【００３１】図１１は、異なる値を有するダンピング抵
抗Ｒdumpのそれぞれについて、半導体増幅回路３０のカ
スコードアンプ５００の出力コンダクタンスＧOUTの特
性をシミュレーションした結果を示す。
【００３２】図１１から理解されるように、Ｒdump＜５
００Ωである場合には、カスコードアンプ５００の出力
コンダクタンスＧOUTの負性特性は、すべての周波数に
ついて解消される。例えば、入力信号ＶINの周波数ｆ＝
１ＧＨｚである場合には、出力コンダクタンスＧOUT＝
１．６ｅ−３（Ｓ）である。
【００３３】しかし、ダンピング抵抗Ｒdumpとして実抵
抗を挿入することは、ＤＣ電流による電圧降下を生じさ
せる。例えば、５００Ωのダンピング抵抗Ｒdumpに５ｍ
Ａの直流電流が流れると、２．５Ｖの電圧降下が生じ
る。この場合、カスコードアンプ５００の電源電圧Ｖdd
を３Ｖとすると、カスコードアンプ５００に含まれるト
ランジスタ１０１、１０２には０．５Ｖの電圧しか印加
されないことになる。この状態では、半導体増幅回路３
０が正常に動作することは困難である。また、トランジ
スタ１０１、１０２をさらに低電圧で動作させることも
困難である。
【００３４】あるいは、ダンピング抵抗Ｒdumpの代わり
に、インダクタ、容量および抵抗を用いたローパスフィ
ルタを用いることにより、増幅回路の動作を安定化する
ようにしてもよい。
【００３５】しかし、このようなローパスフィルタを使
用することは、増幅回路に必要とされる素子数の増大を
招く。素子数削減のために、ローパスフィルタを集積回
路（ＩＣ）上で構成すると、チップ面積の大幅な増大を
引き起こす。また、ＩＣ上で高いＱファクタを有する素
子を作製することは非常に困難であるため、このような
フィルタを実現することは極めて困難である。
【００３６】本発明は、上記問題を解決するためになさ
れたものであり、電圧降下や素子数の増加を招くことな
く、少なくとも特定の周波数帯域において出力コンダク
タンスの負性特性が改善されたカスコードアンプを有す
る半導体増幅回路およびシステムを提供することを目的
とする。
【００３７】（発明の開示） 本発明の半導体増幅回路は、縦続接続された第１トラン
ジスタと第２トランジスタとを有するカスコードアンプ
と、少なくとも特定の周波数帯域において前記カスコー
ドアンプの出力コンダクタンスの負性特性を改善する改
善手段とを備えており、これにより、上記目的が達成さ
れる。
【００３８】前記特定の周波数帯域は、１００ＭＨｚ以
上の帯域であってもよい。
【００３９】前記改善手段は、前記第２トランジスタの
ゲート・ソース電圧の実数部を前記少なくとも特定の周
波数帯域において小さくすることにより、前記カスコー
ドアンプの出力コンダクタンスの負性特性を改善しても
よい。
【００４０】前記改善手段は、前記少なくとも特定の周
波数帯域において抵抗として作用する素子を含み、前記
第２トランジスタのゲートには、前記素子を介して所定
の電圧が供給されてもよい。
【００４１】前記素子は、前記少なくとも特定の周波数
帯域において１００Ω以上の抵抗として作用してもよ
い。
【００４２】前記素子は、前記少なくとも特定の周波数
帯域において１０ｋΩ以下の抵抗として作用してもよ
い。
【００４３】前記カスコードアンプの出力に接続された
ハイパスフィルタをさらに備えていてもよい。
【００４４】前記ハイパスフィルタは、インダクタと容
量とによって構成されていてもよい。
【００４５】本発明のシステムは、信号を受信する受信
部を備えており、前記受信部は、ローノイズアンプとし
て前記半導体増幅回路を含んでいてもよい。
【００４６】本発明のシステムは、信号を送信する送信
部を備えており、前記送信部は、パワーアンプとして前
記半導体増幅回路を含んでいてもよい。
【００４７】（発明を実施するための最良の形態） はじめに、本発明の原理を説明する。
【００４８】図４に示される半導体増幅回路２０のカス
コードアンプ５００の出力コンダクタンスＧOUTは、ト
ランジスタ１０２のゲート・ドレイン電圧Ｖgs2を用い
て（式６）によって表される。
【００４９】 ＧOUT＝Ｒｅ（Ｙ1・Ｙ2／（Ｙ1＋Ｙ2−（Ｖgs2／Ｖ1）・ｇｍ2））＋Ｒｅ
（Ｙ3） ＝Ｒｅ（（｜Ｙ1｜2・Ｙ2＋｜Ｙ2｜2・Ｙ1）／｜Ｙ1＋Ｙ2 −（Ｖgs2／Ｖ1）・ｇｍ2｜2） ＋Ｒｅ（Ｙ3） ＋Ｒｅ（（−Ｙ1・Ｙ2・（Ｖgs2／Ｖ1）・ｇｍ2）／｜Ｙ1＋Ｙ2 −（Ｖgs2／Ｖ1）・ｇｍ2｜2） ・・・（式６） ここで、Ｙ1、Ｙ2、Ｙ3は、それぞれ、上述した（式
３）、（式４）、（式５）によって表される。
【００５０】（式６）の右辺の第１項、第２項は常に正
となる。しかし、（式６）の右辺の第３項は負となる可
能性がある。ＧOUTが負にならないようにするために
は、第１項と第２項の和の絶対値が第３項の絶対値より
大きくなるように、第３項の絶対値を小さくするように
すればよい。例えば、トランジスタ１０２のゲート・ド
レイン電圧Ｖgs2の実数部を小さくすることにより、Ｇ
OUTが負にならないようにすることができる。
【００５１】図８Ａは、図４に示される半導体増幅回路
２０におけるＶ1−Ｖb間の交流等価回路を示す。この場
合、トランジスタ１０２のドレイン・ソース間電圧Ｖ
gs2は、（式７）によって表される。
【００５２】 Ｖgs2＝−Ｖ1 ・・・（式７） ここで、Ｖ1は、トランジスタ１０１のドレイン電圧を
示す。
【００５３】図８Ｂは、後述する図１に示される半導体
増幅回路１におけるＶ1−Ｖb間の交流等価回路を示す。
図８Ｂに示されるように、Ｖ1−Ｖb間の交流等価回路に
は、抵抗ＲONが挿入される。この場合、トランジスタ１
０２のドレイン・ソース電圧Ｖgs2は、（式８）によっ
て表される。
【００５４】 Ｖgs2＝−Ｖ1／（１＋ｊωＣgs2ＲON）＝−Ｙ4・Ｖ1 ・・・（式８） ここで、Ｖ1は、トランジスタ１０１のドレイン電圧を
示す。Ｙ4は、（式９）によって表される。
【００５５】 Ｙ4＝１／（１＋ｊωＣgs2ＲON） ・・・（式９） ここで、Ｃgs2は、トランジスタ１０２のゲート・ソー
ス容量を示す。ＲONは、所定の電圧Ｖbとトランジスタ
１０２のゲートとの間に挿入された抵抗を示す。
【００５６】（式７）と（式８）とを比較すると、（式
７）のＶgs2の実数部よりも（式８）のＶgs2の実数部が
所定の周波数帯域（例えば、１００ＭＨｚ以上の高周波
帯域）で小さいことが理解される。これにより、所定の
周波数帯域（例えば、１００ＭＨｚ以上の高周波帯域）
におけるカスコードアンプ５００の出力コンダクタンス
ＧOUTの負性特性を改善することができる。
【００５７】なお、上述したようにＶgs2の実数部を高
周波帯域で小さくした場合でも、低周波数帯域では、カ
スコードアンプ５００の出力コンダクタンスＧOUTの負
性特性が残る。このような低周波数帯域におけるカスコ
ードアンプ５００の出力コンダクタンスＧOUTの負性特
性は、ハイパスフィルタによって改善することができ
る。
【００５８】カスコードアンプ５００の出力に接続され
る負荷ＺＬがインダクタＬで構成され、容量Ｃを通して
信号が出力される場合には、インダクタＬと容量Ｃとが
ハイパスフィルタとして機能する。従って、新たな部品
として容量Ｃを追加するだけで、カスコードアンプ５０
０の出力コンダクタンスＧOUTの負性特性を改善するこ
とが可能となる。
【００５９】以下、図面を参照しながら本発明の実施の
形態を説明する。
【００６０】（実施の形態１） 図１は、本発明の実施の形態１の半導体増幅回路１の構
成を示す。半導体増幅回路１は、入力端子ＩＮと出力端
子ＯＵＴとを有している。半導体増幅回路１は、入力端
子ＩＮに入力される入力信号ＶINを増幅し、その結果を
出力信号ＶOUTとして出力端子ＯＵＴに出力する。
【００６１】半導体増幅回路１は、カスコードアンプ５
００を含む。カスコードアンプ５００は、縦続接続され
たトランジスタ１０１およびトランジスタ１０２を有し
ている。トランジスタ１０１およびトランジスタ１０２
は、例えば、ｎＭＯＳトランジスタである。
【００６２】トランジスタ１０１のゲートは、半導体増
幅回路１の入力端子ＩＮに接続されている。トランジス
タ１０１のソースは、接地されている。トランジスタ１
０１のドレインは、トランジスタ１０２のソースに接続
されている。
【００６３】トランジスタ１０２のゲートには、トラン
ジスタ４００を介して固定された電圧Ｖbが供給され
る。トランジスタ４００は、固定された電圧Ｖbとトラ
ンジスタ１０２のゲートとの間にオン抵抗ＲONを形成す
るために設けられる。オン抵抗ＲONは、カスコードアン
プ５００の出力コンダクタンスの負性特性を改善する改
善手段として機能する。トランジスタ４００は、例え
ば、ｐＭＯＳトランジスタである。固定された電圧Ｖb
は、例えば、ＤＣ電源（図示せず）から供給される。バ
イパスコンデンサＣ1は、ＤＣ電源から供給される電圧
ＶbのＡＣ成分を除去するために設けられている。
【００６４】なお、カスコードアンプ５００の出力コン
ダクタンスの負性特性を改善する改善手段としては、少
なくとも特定の周波数帯域（例えば、１００ＭＨｚ以上
の高周波帯域）において抵抗として作用する素子であれ
ば任意の素子が使用され得る。その素子は、少なくとも
特定の周波数帯域において１００Ω以上（好ましくは、
１ｋΩ以上）の抵抗として作用することが好ましい。一
方、抵抗値が大きくなりすぎるとミラー効果による影響
が出たり、素子サイズが増大することから、その素子
は、少なくとも特定の周波数帯域において１０ｋΩ以下
の抵抗として作用することが好ましい。
【００６５】例えば、その改善手段は、固定された電圧
Ｖbとトランジスタ１０２のゲートとの間に挿入される
トランジスタのオン抵抗ＲONでもよいし、トランジスタ
のオン抵抗ＲON以外の抵抗でもよい。このような抵抗
は、配線抵抗より大きい抵抗値を有していることから、
配線抵抗と明確に区別される。通常、配線抵抗は１Ω未
満だからである。
【００６６】トランジスタ１０２のソースは、トランジ
スタ１０１のドレインに接続されている。トランジスタ
１０２のドレインは、ハイパスフィルタ２００を介して
半導体増幅回路１の出力端子ＯＵＴに接続されている。
また、トランジスタ１０２のドレインには、負荷ＺＬを
介して電源電圧Ｖddが供給される。
【００６７】図１において、Ｖ1はトランジスタ１０１
のドレイン電圧（すなわち、トランジスタ１０２のソー
ス電圧）を示し、Ｖgs2はトランジスタ１０２のゲート
・ソース電圧を示す。
【００６８】図８Ｂを参照して既に説明したようにトラ
ンジスタ１０２のゲート・ソース電圧Ｖgs2は、（式
８）によって表される。
【００６９】（式８）を（式６）に代入することによ
り、（式１０）が得られる。すなわち、半導体増幅回路
１のカスコードアンプ５００の出力コンダクタンスＧ
OUTは、（式１０）によって表される。
【００７０】 ＧOUT＝Ｒｅ（Ｙ1・Ｙ2／（Ｙ1＋Ｙ2＋Ｙ4・ｇｍ2））＋Ｒｅ（Ｙ3） ・・・（式１０） ここで、Ｙ1、Ｙ2およびＹ3は、それぞれ、上述した
（式３）、（式４）および（式５）によって表される。
Ｙ4は、上述した（式９）によって表される。
【００７１】図１２は、ＲON＝１ｋΩの場合におけるカ
スコードアンプ５００の出力コンダクタンスＧOUTを
（式１０）を用いてシミュレーションした結果を示す。
図１２において、横軸は入力信号ＶINの周波数ｆを示
し、縦軸はカスコードアンプ５００の出力コンダクタン
スＧOUTを示す。なお、図１２には、ＲON＝０Ωの場合
におけるＧOUTと、従来方法（図１０）のＲdump＝５０
０Ωの場合におけるＧOUTとが比較のために示されてい
る。
【００７２】ここで、シミュレーションの条件は、ｇｍ
1＝ｇｍ2＝３０ｍＳ、Ｃgs1＝Ｃgs2＝１ｐＦ、ｇｄｓ1
＝ｇｄｓ2＝１ｍＳである。
【００７３】図１２に示されるように、ＲON＝１ｋΩの
場合には、ｆ＝１ＧＨｚで、ＧOUT≧０となっている。
ｆ＝１ＧＨｚでのＧOUTの値は、従来方法（図１０）の
Ｒdump＝５００Ωの場合に比較して約１／７となる。こ
のことは、従来方法（図１０）のＲdump＝５００Ωの場
合に比較して７倍の最大電力が得られることを意味す
る。
【００７４】図１２は、ＲON＝１ｋΩの場合でも、入力
信号ＶINの周波数ｆが小さい周波数帯域ではＧOUT＜０
となり得ることを示している。このようなカスコードア
ンプ５００の出力コンダクタンスＧOUTの負性特性は、
ハイパスフィルタ２００によって除去され得る。すなわ
ち、ＧOUT≧０を満たす周波数帯域についてのみカスコ
ードアンプ５００から出力される信号を通過させるよう
にハイパスフィルタ２００を構成すればよい。
【００７５】図１３に示されるように、通常、高周波増
幅器では、負荷ＺＬがインダクタＬで構成され、容量Ｃ
でＤＣ除去された後に信号が出力される。インダクタＬ
と容量Ｃとがハイパスフィルタ２００の機能を果たす。
この場合には、新たな部品として容量Ｃを追加するだけ
でハイパスフィルタ２００を構成することができる。従
って、従来方法に比較して、半導体増幅回路１の部品数
の増加を最小限にとどめることができる。
【００７６】また、図１４に示されるように、オン抵抗
ＲONを挿入することにより、電圧Ｖ1の振幅は、オン抵
抗ＲONを挿入しない場合と比較して、約２．５倍とな
る。しかし、電圧Ｖ1の振幅の増加によるミラー効果の
影響はほとんど考慮する必要がない。電圧Ｖ1の振幅の
増加がわずかであるからである。
【００７７】このように、半導体増幅回路１によれば、
固定された電圧Ｖbとトランジスタ１０２のゲートとの
間に抵抗ＲONが挿入されている。この抵抗ＲONにより、
トランジスタ１０２のゲート・ソース電圧Ｖgs2の実数
部を高周波帯域で小さくすることができる。これによ
り、少なくとも特定の周波数帯域においてカスコードア
ンプ５００の出力コンダクタンスＧOUTが負とならない
ように、カスコードアンプ５００の出力コンダクタンス
ＧOUTの負性特性を改善することができる。
【００７８】さらに、カスコードアンプ５００の出力に
接続されたハイパスフィルタ２００を設けることによ
り、低周波数帯域におけるカスコードアンプ５００の出
力コンダクタンスＧOUTの負性特性を改善することがで
きる。
【００７９】カスコードアンプ５００の出力に接続され
る負荷ＺＬがインダクタＬで構成され、容量ＣによりＤ
Ｃ成分がカットされて出力される場合には、インダクタ
Ｌと容量Ｃとがハイパスフィルタ２００として機能す
る。従って、新たな部品として容量Ｃを追加するだけ
で、カスコードアンプ５００の出力コンダクタンスＧ
OUTの負性特性を改善することが可能となる。
【００８０】（実施の形態２） 図２は、本発明の実施の形態２の半導体増幅回路２の構
成を示す。半導体増幅回路２は、上述した本発明の原理
を差動増幅器に適用したものである。
【００８１】半導体増幅回路２は、入力端子ＩＮ1、Ｉ
Ｎ2と出力端子ＯＵＴ1、ＯＵＴ2とを有している。半導
体増幅回路２は、入力端子ＩＮ1に入力される入力信号
ＶIN1と入力端子ＩＮ2に入力される入力信号ＶIN2との
差分を増幅し、その結果を出力信号ＶOUT1と出奥信号Ｖ
OUT2として出力端子ＯＵＴ1、出力端子ＯＵＴ2にそれぞ
れ出力する。
【００８２】半導体増幅回路２は、カスコードアンプ５
０１、５０２を差動に用いる差動増幅器６００を含む。
カスコードアンプ５０１は、縦続接続されたトランジス
タ１０１およびトランジスタ１０２を有している。カス
コードアンプ５０２は、縦続接続されたトランジスタ１
０３およびトランジスタ１０４を有している。トランジ
スタ１０１、１０２、１０３および１０４のそれぞれ
は、例えば、ｎＭＯＳトランジスタである。
【００８３】カスコードアンプ５０１、５０２の構成
は、図１に示されるカスコードアンプ５００の構成と同
様である。
【００８４】トランジスタ１０１のゲートは、半導体増
幅回路２の入力端子ＩＮ1に接続されている。
【００８５】トランジスタ１０２のゲートには、トラン
ジスタ４０１を介して固定された電圧Ｖbが供給され
る。トランジスタ４０１は、例えば、ｐＭＯＳトランジ
スタである。トランジスタ１０２のドレインは、ハイパ
スフィルタ２０１を介して半導体増幅回路２の出力端子
ＯＵＴ1に接続されている。また、トランジスタ１０２
のドレインには、負荷ＺＬ1を介して電源電圧Ｖddが供
給される。
【００８６】トランジスタ１０３のゲートは、半導体増
幅回路２の入力端子ＩＮ2に接続されている。
【００８７】トランジスタ１０４のゲートには、トラン
ジスタ４０２を介して固定された電圧Ｖbが供給され
る。トランジスタ４０２は、例えば、ｐＭＯＳトランジ
スタである。トランジスタ１０４のドレインは、ハイパ
スフィルタ２０２を介して半導体増幅回路２の出力端子
ＯＵＴ2に接続されている。また、トランジスタ１０４
のドレインには、負荷ＺＬ2を介して電源電圧Ｖddが供
給される。
【００８８】なお、固定された電圧Ｖbとトランジスタ
１０２、１０４のゲートとの間に挿入される抵抗は、任
意の抵抗であり得る。
【００８９】半導体増幅回路２によっても、半導体増幅
回路１と同様の効果を得ることができる。
【００９０】以下、実施の形態１および実施の形態２に
共通の変形例を説明する。
【００９１】半導体増幅回路１および半導体増幅回路２
は、新たなプロセス開発を必要としない。また、トラン
ジスタ４００、４０１および４０２として使用されるｐ
ＭＯＳトランジスタはＩＣ上で容易に実現することがで
きる。
【００９２】このようにして、低コストで低ノイズ、高
利得、低歪みな半導体増幅回路を製造することが可能と
なる。
【００９３】なお、実施の形態１および実施の形態２で
用いた増幅器の種類や、周波数、容量、抵抗の値は一例
にすぎない。本発明がこれらの具体的な種類や値に限定
されないことはいうまでもない。
【００９４】抵抗ＲONとしては、トランジスタのオン抵
抗の他、ポリシリコン抵抗や拡散抵抗などが使用され得
る。
【００９５】また、カスコードアンプに含まれるトラン
ジスタとしては、ｎＭＯＳトランジスタの他、ｐＭＯＳ
トランジスタやバイポーラトランジスタ、ＧａＡｓＦＥ
Ｔなどが使用され得る。
【００９６】さらに、抵抗ＲONに加えて、または、抵抗
ＲONに代えて、インダクタンスや容量を組み合わせるこ
とによって、カスコードアンプ５００（またはカスコー
ドアンプ６００）の出力コンダクタンスＧOUTの負性特
性を改善するようにしてもよい。
【００９７】さらに、カスコードアンプ５００の出力に
接続されるフィルタは、図１５に示されるようなバンド
パスフィルタ２０３であってもよい。バンドパスフィル
タ２０３は、インダクタＬと容量Ｃd、Ｃと抵抗Ｒdとを
含んでいる。このようなバンドパスフィルタ２０３は、
ＩＣ上で簡単に構成することができる。
【００９８】同様にして、カスコードアンプ６００の出
力にバンドパスフィルタを接続するようにしてもよい。
【００９９】本発明は、高性能な半導体回路を得ること
に大いに寄与し、極めて有用なものとなる。
【０１００】（実施の形態３） 図１６は、本発明の実施の形態３の通信システム３の構
成を示す。通信システム３は、信号の送受信の切り換え
タイミングに応答して、アンテナ７０１と受信部７１
０、送信部７２０との接続を切り換える送受信切換スイ
ッチ７０２と、アンテナ７０１からの信号を送受信切換
スイッチ７０２を介して受信する受信部７１０と、送信
すべき信号を送受信切換スイッチ７０２を介してアンテ
ナ７０１に出力する送信部７２０と、受信部７１０およ
び送信部７２０に所定の周波数を有する発振信号を出力
する周波数シンセサイザ７３０と、変換器７４０と、デ
ジタル信号処理プロセッサ（ＤＳＰ）７５０とを含む。
【０１０１】受信部７１０は、ローノイズアンプ（ＬＮ
Ａ）７１１と、フィルタ７１２と、ミキサ７１３と、Ｉ
Ｆ信号処理部７１４とを含んでいる。
【０１０２】アンテナ７０１によって受信された信号
は、送受信切換スイッチ７０２を介して受信部７１０の
ローノイズアンプ（ＬＮＡ）７１１に入力される。ＬＮ
Ａ７１１は、受信された信号を増幅する。増幅された信
号は、フィルタ７１２を介してミキサ７１３に入力され
る。ミキサ７１３は、フィルタ７１２から出力される信
号と周波数シンセサイザ７３０から出力される発振信号
とを混合する。ミキサ７１３の出力は、ＩＦ信号処理部
７１４を介して変換器７４０に供給される。
【０１０３】変換器７４０は、ＩＦ信号処理部７１４か
ら出力されるアナログ信号をデジタル信号に変換する。
ＤＳＰ７５０は、そのデジタル信号を処理する。
【０１０４】ＤＳＰ７５０によって処理されたデジタル
信号は、変換器７４０によってアナログ信号に変換され
る。
【０１０５】送信部７２０は、パワーアンプ（ＰＡ）７
２１と、送信変調器７２２とを含んでいる。
【０１０６】送信変調器７２２は、変換器７４０から出
力される信号と周波数シンセサイザ７３０から出力され
る発振信号とを混合する。パワーアンプ（ＰＡ）７２１
は、送信変調器７２２の出力を増幅する。増幅された信
号は、送受信切換スイッチ７０２を介してアンテナ７０
１から送信される。
【０１０７】半導体増幅回路１（図１）は、受信部７１
０におけるＬＮＡ７１１または送信部７２０におけるＰ
Ａ７２１として使用され得る。半導体増幅回路１は、そ
れの出力として大きな電力を得ることができるので、Ｌ
ＮＡ７１１またはＰＡ７２１に適している。このよう
に、半導体増幅回路１をＬＮＡ７１１またはＰＡ７２１
として使用することにより、少なくとも特定の周波数帯
域において出力コンダクタンスの負性特性が改善された
カスコードアンプを有するＬＮＡ７１１またはＰＡ７２
１を得ることができる。
【０１０８】（産業上の利用可能性） 本発明の半導体増幅回路は、縦続接続された第１トラン
ジスタと第２トランジスタとを有するカスコードアンプ
と、少なくとも特定の周波数帯域においてカスコードア
ンプの出力コンダクタンスの負性特性を改善する改善手
段とを含む。改善手段によって、少なくとも特定の周波
数帯域においてカスコードアンプの出力コンダクタンス
が負とならないように、カスコードアンプの出力コンダ
クタンスの負性特性を改善することができる。
【０１０９】さらに、カスコードアンプの出力に接続さ
れたハイパスフィルタを設けることにより、低周波数帯
域におけるカスコードアンプの出力コンダクタンスの負
性特性を改善することができる。
【０１１０】カスコードアンプの出力に接続される負荷
がインダクタで構成され、容量を通して信号が出力され
る場合には、そのインダクタとその容量とがハイパスフ
ィルタとして機能する。従って、新たな部品として容量
を追加するだけで、カスコードアンプの出力コンダクタ
ンスの負性特性を改善することが可能となる。
【０１１１】本発明の半導体増幅回路は、通信システム
の送信部におけるローノイズアンプとして好適に使用さ
れ得る。また、本発明の半導体増幅回路は、通信システ
ムの受信部におけるパワーアンプとして好適に使用され
得る。 ［図面の簡単な説明］
【図１】図１は、本発明の実施の形態１の半導体増幅回
路１の構成を示す図である。
【図２】図２は、本発明の実施の形態２の半導体増幅回
路２の構成を示す図である。
【図３】図３は、従来の半導体増幅回路１０の構成を示
す図である。
【図４】図４は、従来の半導体増幅回路２０の構成を示
す図である。
【図５】図５は、半導体増幅回路１０の動作をシミュレ
ーションした結果を示す図である。
【図６】図６は、トランジスタ１０１のドレイン電圧
（すなわち、トランジスタ１０２のソース電圧）Ｖ1を
シミュレーションした結果を示す図である。
【図７】図７は、カスコードアンプ５００の小信号等価
回路の構成を示す図である。
【図８Ａ】図８Ａは、半導体増幅回路２０（図４）にお
けるＶ1−Ｖb間の交流等価回路を示す図である。
【図８Ｂ】図８Ｂは、半導体増幅回路１（図１）におけ
るＶ1−Ｖb間の交流等価回路を示す図である。
【図９】図９は、半導体増幅回路２０のカスコードアン
プ５００の出力コンダクタンスＧOUTの特性をシミュレ
ーションした結果を示す図である。
【図１０】図１０は、従来の半導体増幅回路３０の構成
を示す図である。
【図１１】図１１は、半導体増幅回路３０のカスコード
アンプ５００の出力コンダクタンスＧOUTの特性をシミ
ュレーションした結果を示す図である。
【図１２】図１２は、ＲON＝１ｋΩの場合におけるカス
コードアンプ５００の出力コンダクタンスＧOUTをシミ
ュレーションした結果を示す図である。
【図１３】図１３は、負荷ＺＬがインダクタＬで構成さ
れ、容量Ｃを通して信号が出力される場合における半導
体増幅回路１の構成を示す図である。
【図１４】図１４は、オン抵抗ＲONを挿入した場合の電
圧Ｖ1の振幅とオン抵抗ＲONを挿入しない場合の電圧Ｖ1
の振幅とを対比して示す図である。
【図１５】図１５は、ハイパスフィルタ２０３の構成を
示す図である。
【図１６】図１６は、本発明の実施の形態３のシステム
３の構成を示す図である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 1/22

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 縦続接続された第１トランジスタと第２
    トランジスタとを有するカスコードアンプと、 少なくとも特定の周波数帯域において前記カスコードア
    ンプの出力コンダクタンスの負性特性を改善する改善手
    段と を備え、 前記改善手段は、前記第２トランジスタのゲート・ソー
    ス電圧の実数部を前記少なくとも特定の周波数帯域にお
    いて小さくする、半導体増幅回路。
  2. 【請求項２】 縦続接続された第１トランジスタと第２
    トランジスタとを有するカスコードアンプと、 少なくとも特定の周波数帯域において前記カスコードア
    ンプの出力コンダクタンスの負性特性を改善する改善手
    段と を備え、 前記改善手段は、前記少なくとも特定の周波数帯域にお
    いて抵抗として作用する素子を含み、前記第２トランジ
    スタのゲートには、前記素子を介して所定の電圧が供給
    される、半導体増幅回路。
  3. 【請求項３】 前記特定の周波数帯域は、１００ＭＨｚ
    以上の帯域である、請求項１または２に記載の半導体増
    幅回路。
  4. 【請求項４】 前記素子は、前記少なくとも特定の周波
    数帯域において１００Ω以上の抵抗として作用する、請
    求項２に記載の半導体増幅回路。
  5. 【請求項５】 前記素子は、前記少なくとも特定の周波
    数帯域において１０ｋΩ以下の抵抗として作用する、請
    求項２に記載の半導体増幅回路。
  6. 【請求項６】 前記カスコードアンプの出力に接続され
    たハイパスフィルタをさらに備えている、請求項１また
    は２に記載の半導体増幅回路。
  7. 【請求項７】 前記ハイパスフィルタは、インダクタと
    容量とによって構成される、請求項６に記載の半導体増
    幅回路。
  8. 【請求項８】 信号を受信する受信部を備えたシステム
    であって、 前記受信部は、ローノイズアンプとして請求項１〜７の
    いずれかに記載の半導体増幅回路を含む、システム。
  9. 【請求項９】 信号を送信する送信部を備えたシステム
    であって、 前記送信部は、パワーアンプとして請求項１〜７のいず
    れかに記載の半導体増幅回路を含む、システム。
JP2000558602A 1998-07-07 1999-07-06 半導体増幅回路およびシステム Expired - Fee Related JP3537395B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP10-192156 1998-07-07
JP19215698 1998-07-07
PCT/JP1999/003648 WO2000002307A1 (fr) 1998-07-07 1999-07-06 Circuit et systeme amplificateur a semi-conducteur

Publications (1)

Publication Number Publication Date
JP3537395B2 true JP3537395B2 (ja) 2004-06-14

Family

ID=16286636

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000558602A Expired - Fee Related JP3537395B2 (ja) 1998-07-07 1999-07-06 半導体増幅回路およびシステム

Country Status (7)

Country Link
US (1) US6366172B1 (ja)
EP (1) EP1096669A4 (ja)
JP (1) JP3537395B2 (ja)
CN (1) CN1187890C (ja)
AU (1) AU4397699A (ja)
TW (1) TW578364B (ja)
WO (1) WO2000002307A1 (ja)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7113744B1 (en) 1999-10-21 2006-09-26 Broadcom Corporation Adaptive radio transceiver with a power amplifier
US6504433B1 (en) * 2000-09-15 2003-01-07 Atheros Communications, Inc. CMOS transceiver having an integrated power amplifier
JP4751002B2 (ja) * 2001-07-11 2011-08-17 富士通株式会社 カスコード型分布増幅器
US7088969B2 (en) * 2002-02-12 2006-08-08 Broadcom Corporation Highly linear power amplifier and radio applications thereof
US20050132022A1 (en) * 2003-12-12 2005-06-16 International Business Machines Corporation Computer system with LAN-based I/O
WO2006002347A1 (en) 2004-06-23 2006-01-05 Peregrine Semiconductor Corporation Integrated rf front end
US8164663B2 (en) * 2005-06-17 2012-04-24 California Institute Of Technology Analog bus driver and multiplexer
CN100429869C (zh) * 2006-03-20 2008-10-29 哈尔滨工业大学 超宽带微波单片集成放大器
US20070270111A1 (en) * 2006-05-19 2007-11-22 Broadcom Corporation Dual power mode transmitter
US20080048785A1 (en) * 2006-08-22 2008-02-28 Mokhtar Fuad Bin Haji Low-noise amplifier
US7860467B2 (en) * 2006-08-29 2010-12-28 Broadcom Corporation Power control for a dual mode transmitter
EP2182631A3 (fr) * 2008-10-28 2010-05-12 Thales Cellule amplificatrice hyperfréquences large bande à gain variable et amplificateur comportant une telle cellule
US8487706B2 (en) * 2010-01-25 2013-07-16 Peregrine Semiconductor Corporation Stacked linear power amplifier with capacitor feedback and resistor isolation
TW201217978A (en) * 2010-10-18 2012-05-01 Sunix Co Ltd providing expansion of multiple PCI devices with only one PCI interface without replacement or upgrade of computer hardware and operating system
CN101976100B (zh) * 2010-11-08 2013-05-22 昆山五昌新精密电子工业有限公司 相容于pci介面的非同步扩充系统
RU2513486C1 (ru) * 2012-09-24 2014-04-20 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") Широкополосный каскодный усилитель
CN106330109B (zh) * 2016-08-31 2019-02-12 中国科学院微电子研究所 共源共栅放大电路及功率放大器
US9837965B1 (en) 2016-09-16 2017-12-05 Peregrine Semiconductor Corporation Standby voltage condition for fast RF amplifier bias recovery
JP2018050200A (ja) * 2016-09-21 2018-03-29 株式会社村田製作所 電力増幅モジュール
US9960737B1 (en) 2017-03-06 2018-05-01 Psemi Corporation Stacked PA power control
JPWO2020240339A1 (ja) * 2019-05-31 2020-12-03

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1098979A (en) * 1965-07-03 1968-01-10 Marconi Co Ltd Improvements in or relating to high frequency transistor amplifiers
JPS5535864B2 (ja) * 1972-12-05 1980-09-17
US4250463A (en) * 1978-08-14 1981-02-10 Telex Computer Products, Inc. Overload protection to prevent saturation of video amplifiers
JPS5535864A (en) 1978-09-07 1980-03-13 Mitsubishi Heavy Ind Ltd Waste treating method
US4663599A (en) * 1985-05-21 1987-05-05 General Electric Company Integrated circuit amplifier module
JPH01198817A (ja) * 1988-02-03 1989-08-10 Nippon Telegr & Teleph Corp <Ntt> 電界効果トランジスタ増幅器
JPH06224647A (ja) * 1992-12-03 1994-08-12 Sharp Corp 増幅回路
US5451906A (en) 1994-05-03 1995-09-19 Motorola, Inc. Circuit for compensating an amplifier
KR0157206B1 (ko) 1996-03-28 1999-02-18 김광호 저잡음 증폭기
US6137367A (en) * 1998-03-24 2000-10-24 Amcom Communications, Inc. High power high impedance microwave devices for power applications

Also Published As

Publication number Publication date
WO2000002307A1 (fr) 2000-01-13
WO2000002307B1 (fr) 2000-03-16
EP1096669A2 (en) 2001-05-02
US6366172B1 (en) 2002-04-02
TW578364B (en) 2004-03-01
CN1187890C (zh) 2005-02-02
CN1308788A (zh) 2001-08-15
EP1096669A4 (en) 2004-09-29
AU4397699A (en) 2000-01-24

Similar Documents

Publication Publication Date Title
JP3537395B2 (ja) 半導体増幅回路およびシステム
JP4206589B2 (ja) 分布増幅器
US6748204B1 (en) Mixer noise reduction technique
US6566949B1 (en) Highly linear high-speed transconductance amplifier for Gm-C filters
US8138839B2 (en) Wideband CMOS gain stage
KR100827893B1 (ko) 모스 전계효과 트랜지스터의 증폭도 및 잡음도 개선회로 및이를 이용한 주파수 혼합기, 증폭기 및 발진기
US8884655B2 (en) Low-power voltage mode high speed driver
US6850120B2 (en) Semiconductor device including semiconductor element of high breakdown voltage
US6693493B2 (en) Single-ended differential circuit using complementary devices
US20030112078A1 (en) Dynamic matching in cascode circuits
US9178549B2 (en) High performance, low cost receiver front end
JP2003168938A (ja) 可変利得型差動増幅回路および乗算回路
WO2008047693A1 (fr) Amplificateur à faible bruit
WO2006095416A1 (ja) 減衰器を備えた高周波増幅器
US5059922A (en) High speed low offset CMOS amplifier with power supply noise isolation
CN106571807B (zh) 具有低杂散噪声的输出驱动器体系结构
KR100573924B1 (ko) 저잡음 및 이미지 억압의 헤테로다인 수신 장치
JP3784382B2 (ja) 半導体集積回路
WO2003059024A2 (en) Circuits with improved power supply rejection
KR20040071291A (ko) 밸런싱된 자이레이터, 필터, 송수신기 및 집적 회로
US11646706B2 (en) Common-source differential power amplifier and electronic device including the same
US20230268897A1 (en) Nonlinear frequency compensation system
JPH036040Y2 (ja)
Caviglia et al. A high-linearity design for rail-to-rail fully differential current conveyors
JP2004007307A (ja) 広帯域差動増幅回路

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040316

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040316

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080326

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090326

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100326

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110326

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110326

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees