JP2004007307A - 広帯域差動増幅回路 - Google Patents
広帯域差動増幅回路 Download PDFInfo
- Publication number
- JP2004007307A JP2004007307A JP2002161030A JP2002161030A JP2004007307A JP 2004007307 A JP2004007307 A JP 2004007307A JP 2002161030 A JP2002161030 A JP 2002161030A JP 2002161030 A JP2002161030 A JP 2002161030A JP 2004007307 A JP2004007307 A JP 2004007307A
- Authority
- JP
- Japan
- Prior art keywords
- differential pair
- differential
- transistors
- transistor
- amplifier circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Amplifiers (AREA)
Abstract
【課題】差動増幅回路の広帯域化を図る。
【解決手段】差動対トランジスタＸｆａ１，Ｘｆａ２のドレインに接続された負荷抵抗ＲＬ１，ＲＬ２にインダクタＬ１，Ｌ２をそれぞれ直列接続する。また、ソースフォロワトランジスタＸｆｔ１，Ｘｆｃ１のソースから差動対トランジスタＸｆａ１，Ｘｆａ２のゲートに帰還容量として働くトランジスタＸｆｆ１，Ｘｆｆ２を接続する。
【選択図】 図１
【解決手段】差動対トランジスタＸｆａ１，Ｘｆａ２のドレインに接続された負荷抵抗ＲＬ１，ＲＬ２にインダクタＬ１，Ｌ２をそれぞれ直列接続する。また、ソースフォロワトランジスタＸｆｔ１，Ｘｆｃ１のソースから差動対トランジスタＸｆａ１，Ｘｆａ２のゲートに帰還容量として働くトランジスタＸｆｆ１，Ｘｆｆ２を接続する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置において広帯域化を図った差動増幅回路に関するものである。
【０００２】
【従来の技術】
広帯域化を図った差動増幅回路の従来例として図７に示すような構成が知られている（参考文献：Ｔ．Ｏｔｓｕｊｉ，Ｋ．Ｍｕｒａｔａ，Ｔ．Ｅｎｏｋｉ，ａｎｄ Ｙ．Ｕｍｅｄａ，”Ａｎ ８０−Ｇｂｉ／ｓ ｍｕｌｔｉｐｌｅｘｅｒ ＩＣ ｕｓｉｎｇ ＩｎＡｌＡｓ／ＩｎＧａＡｓ／ＩｎＰ ＨＥＭＴ’ｓ”，ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，ＶＯＬ．３３，Ｎｏ．９，ｐｐ．１３２１−１３２７（１９９８））。
【０００３】
図７において、Ｘｆｓ１〜２，Ｘｆｐ１〜２，Ｘｆａ１〜３，Ｘｆｔ１〜２，Ｘｆｃ１〜２，Ｘｆｆ１〜２はトランジスタ、Ｘｄｓ１〜３，Ｘｄｐ１〜３，Ｘｄａ１〜２，Ｘｄｔ１〜２，Ｘｄｃ１〜２はダイオード、ＲＬ１〜２は抵抗、Ｃｓ１，Ｃｐ１，Ｃｔ１，Ｃｃ１は容量、１０はソースフォロワ回路、２０は差動増幅回路、ＶＤＤとＶＳＳは電源端子、ＤＴとＤＣは差動入力端子、ＱＴとＱＣは差動出力端子である。
【０００４】
図７の構成では、差動の入力信号をトランジスタＸｆｓ１，Ｘｆｐ１を有するソースフォロワ回路１０で受信し、続いて３段に縦列接続された差動増幅回路２０で増幅を行う。ここで、差動増幅回路２０中のトランジスタＸｆｆ１，Ｘｆｆ２は帰還容量として使用されており、差動対トランジスタＸｆａ１，Ｘｆａ２のゲート容量を軽減する効果を持つ。このため、トランジスタＸｆｆ１，Ｘｆｆ２をもつ図７の構成ではこれが無い場合と比較して広帯域化が実現される。差動増幅回路２０中のトランジスタＸｆｔ１，Ｘｆｃ１はそれぞれソースフォロワ回路を構成し、電圧レベル変換を行う。
【０００５】
【発明が解決しようとする課題】
図１に示した従来例の差動増幅回路では、その動作帯域範囲内にある差動信号の増幅は可能である。しかしながら、従来例の差動増幅回路の動作帯域を越える差動信号の増幅を考える場合、増幅回路の更なる広帯域化が求められる。
【０００６】
本発明の目的はより広帯域化が可能になった差動増幅回路を提供することである。
【０００７】
【課題を解決するための手段】
請求項１にかかる発明は、差動信号を入力する差動対トランジスタと、前記差動対トランジスタの一方のトランジスタのドレインに接続された第１の負荷抵抗と、前記差動対トランジスタの他方のトランジスタのドレインに接続された第２の負荷抵抗と、前記差動対トランジスタの一方のトランジスタのドレインに接続された第１の電圧レベル変換回路と、前記差動対トランジスタの他方のトランジスタのドレインに接続された第２の電圧レベル変換回路と、前記第１の電圧レベル変換回路から前記差動対トランジスタの他方のトランジスタのゲートヘ信号を帰還する第１の容量と、前記第２の電圧レベル変換回路から前記差動対トランジスタの一方のトランジスタのゲートヘ信号を帰還する第２の容量と、前記第１及び第２の負荷抵抗にそれぞれ直列に接続された第１，第２のインダクタとを有することを特徴とする差動増幅回路とした。
【０００８】
請求項２にかかる発明は、差動信号を入力する差動対トランジスタと、前記差動対トランジスタの一方のトランジスタのドレインに接続された第１の負荷抵抗と、前記差動対トランジスタの他方のトランジスタのドレインに接続された第２の負荷抵抗と、前記差動対トランジスタの一方のトランジスタのドレインに接続された第１の電圧レベル変換回路と、前記差動対トランジスタの他方のトランジスタのドレインに接続された第２の電圧レベル変換回路と、前記第１の電圧レベル変換回路から前記差動対トランジスタの他方のトランジスタのゲートヘ信号を帰還する第１の容量と、前記第２の電圧レベル変換回路から前記差動対トランジスタの一方のトランジスタのゲートヘ信号を帰還する第２の容量と、前記差動対トランジスタの各ゲートにそれぞれ直列に接続された第３，第４のインダクタとを有することを特徴とする差動増幅回路とした。
【０００９】
請求項３にかかる発明は、請求項１にかかる発明において、前記差動対トランジスタの各ゲートにそれぞれ直列に第３，第４のインダクタを接続したことを特徴とする差動増幅回路とした。
【００１０】
請求項４にかかる発明は、請求項２又は３にかかる発明において、前記第３，第４のインダクタをストリップ線路で構成したことを特徴とする差動増幅回路とした。
【００１１】
【発明の実施の形態】
［第１の実施の形態］
図１に本発明による差動増幅回路の第１の実施の形態を示す。図１において、Ｘｆｓ１〜２，Ｘｆｐ１〜２，Ｘｆａ１〜３，Ｘｆｔ１〜２，Ｘｆｃ１〜２，Ｘｆｆ１〜２はトランジスタ、Ｘｄｓ１〜３，Ｘｄｐ１〜３，Ｘｄａ１〜３，Ｘｄｔ１〜２，Ｘｄｃ１〜２はダイオード、ＲＬ１〜２は抵抗、Ｃｓ１，Ｃｐ１，Ｃｔ１，Ｃｃ１は容量、Ｌ１〜２はインダクタ、１０はソースフォロワ回路、３０は差動増幅回路、ＶＤＤとＶＳＳは電源端子、ＤＴとＤＣは差動入力端子、ＱＴとＱＣは差動出力端子である。
【００１２】
図１の構成においても従来例と同様に、差動入力信号をトランジスタＸｆｓ１，Ｘｆｐ１を有するソースフォロワ回路１０で受信し、続いて３段に縦列接続された差動増幅回路３０で増幅を行っている。本実施形態では、差動増幅回路３０を広帯域化するべく、トランジスタＸｆｔ１，Ｘｆｃ１のソース側からの帰還容量としてのトランジスタ（以下、「帰還トランジスタ」と略）Ｘｆｆ１，Ｘｆｆ２を差動対トランジスタＸｆａ１，Ｘｆａ２のそれぞれのゲートに接続すると共に、同トランジスタＸｆａ１，Ｘｆａ２のドレインの負荷抵抗ＲＬ１，ＲＬ２に直列にインダクタＬ１，Ｌ２を接続していることが特徴である。差動増幅回路２０中のトランジスタＸｆｔ１，Ｚｆｃ１はそれぞれソースフォロワ回路を構成し、電圧レベル変換を行う。
【００１３】
帰還トランジスタＸｆｆ１，Ｘｆｆ２は「従来の技術」の項で説明したように、差動対トランジスタＸｆａ１，Ｘｆａ２のゲート容量を軽減する効果を有する。すなわち、帰還トランジスタＸｆｆ１，Ｘｆｆ２により、差動対トランジスタＸｆａ１，Ｘｆａ２の前段回路が駆動する負荷容量が低減される。一方、インダクタＬ１，Ｌ２は、差動対ランジスタＸｆａ１，Ｘｆａ２それ自身が駆動する負荷容量を低減する。以上から本実施形態では、差動対トランジスタＸｆａ１，Ｘｆａ２の前段回路が駆動する負荷容量に加え、帰還トランジスタＸｆｆ１，Ｘｆｆ２のみでは低減されない差動対トランジスタＸｆａ１，Ｘｆａ２が駆動する負荷容量についても別個に低減されることがわかる。その結果として、帰還トランジスタのみを有する従来例と比較して、より一層の広帯域化が実現される。
【００１４】
［第２の実施形態］
図２に本発明による差動増幅回路の第２の実施の形態を示す。図２において、Ｘｆｓ１〜２，Ｘｆｐ１〜２，Ｘｆａ１〜３，Ｘｆｔ１〜２，Ｘｆｃ１〜２，Ｘｆｆ１〜２はトランジスタ、Ｘｄｓ１〜３，Ｘｄｐ１〜３，Ｘｄａ１〜２，Ｘｄｔ１〜２，Ｘｄｃ１〜２はダイオード、ＲＬ１〜２は抵抗、Ｃｓ１，Ｃｐ１，Ｃｔ１，Ｃｃ１は容量、１０はソースフォロワ回路、２０は差動増幅回路、４０はストリップ線路、ＶＤＤとＶＳＳは電源端子、ＤＴとＤＣは差動入力端子、ＱＴとＱＣは差動出力端子である。
【００１５】
本実施形態では、広帯域化を図るべく、ストリップ線路４０が差動対トランジスタＸｆａ１，Ｘｆａ２のゲートに対し直列に接続されていることが特徴である。ここでストリップ線路４０とは、図３に示したようにグランド金属４２と十分に距離的に離れた線路４１のことであり、そのストリップ線路４１の線幅Ｗはグランド金属４２との間の間隔ａに比べて充分小さく（Ｗ＜＜ａ）、その電気的特性はインダクタとしての性質が強い。４３は半導体基板である。よってストリップ線路４０は、信号伝送線路として使用すると同時に、インダクタとしても使用することが可能である。
【００１６】
本実施形態のように、ストリップ線路４０すなわちインダクタが差動対トランジスタＸｆａ１，Ｘｆａ２のゲートに対し直列に接続されるときの効果を図４を用いて説明する。図４（ａ）は、差動対トランジスタＸｆａ１，Ｘｆａ２を駆動する前段回路１１、差動対トランジスタＸｆａ１，Ｘｆａ２のゲートに直列接続されるストリップ線路４０からなるインダクタ、及び差動対トランジスタＸｆａ１，Ｘｆａ２のゲート３１に至る回路を近似的に表現した等価回路である。
【００１７】
図４（ａ）において、Ｖｏｕｔは前段回路１１の出力電圧、Ｖｇａｔｅは差動対トランジスタＸｆａ１，Ｘｆａ２のゲート３１ヘの入力電圧、Ｒｏｕｔは前段回路１１の出力抵抗、Ｌｐｅａｋは差動対トランジスタＸｆａ１，Ｘｆａ２のゲート３１ヘのインダクタ、Ｃｇａｔｅは差動対トランジスタＸｆａ１，Ｘｆａ２のゲート３１の容量を表す。また図４（ｂ）は、図４（ａ）の等価回路におけるＶｇａｔｅとＶｏｕｔの比の周波数依存性を、インダクタＬｐｅａｋが有る場合（Ｌ＝０．５ｎＨ）と無い場合（Ｌ＝０）の２通りについて計算した結果である。図４（ｂ）の横軸の周波数は規格化した値を表し、「１」は４０ＧＨｚを、「０．１」は４ＧＨｚを示す。
【００１８】
図４（ｂ）から、インダクタが有る場合は、より広帯域な範囲で前段回路１１から差動対トランジスタＸｆａ１，Ｘｆａ２のゲート３１ヘ至る回路に電圧信号を減衰無く伝えていることがわかる。以上示したように、本実施形態ではストリップ線路４０のインダクタ的性質を利用し、差動増幅回路の広帯域化を実現する。
【００１９】
［第３の実施形態］
図５に、本発明による差動増幅回路の第３の実施の形態を示す。図５において、Ｘｆｓ１〜２，Ｘｆｐ１〜２，Ｘｆａ１〜３，Ｘｆｔ１〜２，Ｘｆｃ１〜２，Ｘｆｆ１〜２はトランジスタ、Ｘｄｓ１〜３，Ｘｄｐ１〜３，Ｘｄａ１〜３，Ｘｄｔ１〜２，Ｘｄｃ１〜２はダイオード、ＲＬ１〜２は抵抗、Ｃｓ１，Ｃｐ１，Ｃｔ１，Ｃｃ１は容量、Ｌ１〜２はインダクタ、１０はソースフォロワ回路、３０は差動増幅回路、４０はストリップ線路、ＶＤＤとＶＳＳは電源端子、ＤＴとＤＣは差動入力端子、ＱＴとＱＣは差動出力端子である。
【００２０】
本実施形態は、差動増幅回路を広帯域化するべく、「第１の実施形態」での特徴であった帰還トランジスタＸｆｆ１，Ｘｆｆ２とインダクタＬ２，Ｌ２を設けることに加えて、「第２の実施形態」での特徴であったストリップ線路４０を設けている。よってそれぞれの特徴が有する広帯域化への効果により、さらなる広帯域化が実現される。
【００２１】
［その他の実施形態］
第１から第３の実施形態は、トランジスタとして電界効果型トランジスタ（Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）を想定したものであるが、これをパイボーラトランジスタに置き換えても同様の効果が得られる。ただしその場合、第１から第３の実施形態にあるソースフォロワ回路１０はエミッタフォロワ回路になる。
【００２２】
また、第１から第３の実施形態において、トランジスタＸｆｓ１，Ｘｆｐ１を有するソースフォロア回路１０、及び差動増幅回路２０，３０の中のトランジスタＸｆｔ１，Ｘｆｃ１を有するソースフォロワ回路は電圧レベル変換も行っているが、これを図６に示したような容量と抵抗からなる回路と置き換えても同様の効果が得られる。図６において、ＲＢ１〜４は抵抗、Ｃ１，Ｃ２は容量、ＶＤＤとＶＳＳは電源端子、ＤＴとＤＣは差動入力端子、ＱＴとＱＣは差動出力端子である。図６の回路では、容量Ｃ１，Ｃ２により前段回路のバイアスレベルが分離され、抵抗ＲＢ１〜４によって次段回路へのバイアスレベルが新たに付与される。
【００２３】
【発明の効果】請求項１にかかる発明によれば、差動対トランジスタの前段回路が駆動する負荷容量、及び差動対トランジスタ自身が駆動する負荷容量の両者が同時に低減され、従来より広帯域な差動増幅回路が実現される。
【００２４】
また、請求項２にかかる発明によれば、差動対トランジスタの前段回路が駆動する負荷容量の低減による広帯域化、及び差動対トランジスタを駆動する前段回路と差動対トランジスタのゲートとの間での信号伝達の広帯域化が図られ、従来より広帯域な差動増幅回路が実現される。
【００２５】
さらに、請求項３にかかる発明によれば、請求項２と３の両者の効果が得られ、より広帯域な差動増幅回路が実現される。
【００２６】
さらに、請求項４にかかる発明によれば、信号伝送線路を兼ねたストリップ線路をインダクタとしても使用すると同時に、別個にインダクタを用意する必要が無いことから回路サイズが大きくならない効果も有する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の広帯域差動増幅回路の回路図である。
【図２】本発明の第２の実施形態の広帯域差動増幅回路の回路図である。
【図３】図３のストリップ線路の説明図である。
【図４】差動対トランジスタＸｆａ１，Ｘｆａ２のゲートに直列に接続されたインダクタの効果の説明図である。
【図５】本発明の第３の実施形態の広帯域差動増幅回路の回路図である。
【図６】電圧レベル変換回路の別の例の回路図である
【図７】広帯域差動信号増幅回路の従来の回路図である。
【符号の説明】
１０：ソースフォロワ回路
２０，３０：差動増幅回路
４０：ストリップ線路
【発明の属する技術分野】
本発明は、半導体集積回路装置において広帯域化を図った差動増幅回路に関するものである。
【０００２】
【従来の技術】
広帯域化を図った差動増幅回路の従来例として図７に示すような構成が知られている（参考文献：Ｔ．Ｏｔｓｕｊｉ，Ｋ．Ｍｕｒａｔａ，Ｔ．Ｅｎｏｋｉ，ａｎｄ Ｙ．Ｕｍｅｄａ，”Ａｎ ８０−Ｇｂｉ／ｓ ｍｕｌｔｉｐｌｅｘｅｒ ＩＣ ｕｓｉｎｇ ＩｎＡｌＡｓ／ＩｎＧａＡｓ／ＩｎＰ ＨＥＭＴ’ｓ”，ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，ＶＯＬ．３３，Ｎｏ．９，ｐｐ．１３２１−１３２７（１９９８））。
【０００３】
図７において、Ｘｆｓ１〜２，Ｘｆｐ１〜２，Ｘｆａ１〜３，Ｘｆｔ１〜２，Ｘｆｃ１〜２，Ｘｆｆ１〜２はトランジスタ、Ｘｄｓ１〜３，Ｘｄｐ１〜３，Ｘｄａ１〜２，Ｘｄｔ１〜２，Ｘｄｃ１〜２はダイオード、ＲＬ１〜２は抵抗、Ｃｓ１，Ｃｐ１，Ｃｔ１，Ｃｃ１は容量、１０はソースフォロワ回路、２０は差動増幅回路、ＶＤＤとＶＳＳは電源端子、ＤＴとＤＣは差動入力端子、ＱＴとＱＣは差動出力端子である。
【０００４】
図７の構成では、差動の入力信号をトランジスタＸｆｓ１，Ｘｆｐ１を有するソースフォロワ回路１０で受信し、続いて３段に縦列接続された差動増幅回路２０で増幅を行う。ここで、差動増幅回路２０中のトランジスタＸｆｆ１，Ｘｆｆ２は帰還容量として使用されており、差動対トランジスタＸｆａ１，Ｘｆａ２のゲート容量を軽減する効果を持つ。このため、トランジスタＸｆｆ１，Ｘｆｆ２をもつ図７の構成ではこれが無い場合と比較して広帯域化が実現される。差動増幅回路２０中のトランジスタＸｆｔ１，Ｘｆｃ１はそれぞれソースフォロワ回路を構成し、電圧レベル変換を行う。
【０００５】
【発明が解決しようとする課題】
図１に示した従来例の差動増幅回路では、その動作帯域範囲内にある差動信号の増幅は可能である。しかしながら、従来例の差動増幅回路の動作帯域を越える差動信号の増幅を考える場合、増幅回路の更なる広帯域化が求められる。
【０００６】
本発明の目的はより広帯域化が可能になった差動増幅回路を提供することである。
【０００７】
【課題を解決するための手段】
請求項１にかかる発明は、差動信号を入力する差動対トランジスタと、前記差動対トランジスタの一方のトランジスタのドレインに接続された第１の負荷抵抗と、前記差動対トランジスタの他方のトランジスタのドレインに接続された第２の負荷抵抗と、前記差動対トランジスタの一方のトランジスタのドレインに接続された第１の電圧レベル変換回路と、前記差動対トランジスタの他方のトランジスタのドレインに接続された第２の電圧レベル変換回路と、前記第１の電圧レベル変換回路から前記差動対トランジスタの他方のトランジスタのゲートヘ信号を帰還する第１の容量と、前記第２の電圧レベル変換回路から前記差動対トランジスタの一方のトランジスタのゲートヘ信号を帰還する第２の容量と、前記第１及び第２の負荷抵抗にそれぞれ直列に接続された第１，第２のインダクタとを有することを特徴とする差動増幅回路とした。
【０００８】
請求項２にかかる発明は、差動信号を入力する差動対トランジスタと、前記差動対トランジスタの一方のトランジスタのドレインに接続された第１の負荷抵抗と、前記差動対トランジスタの他方のトランジスタのドレインに接続された第２の負荷抵抗と、前記差動対トランジスタの一方のトランジスタのドレインに接続された第１の電圧レベル変換回路と、前記差動対トランジスタの他方のトランジスタのドレインに接続された第２の電圧レベル変換回路と、前記第１の電圧レベル変換回路から前記差動対トランジスタの他方のトランジスタのゲートヘ信号を帰還する第１の容量と、前記第２の電圧レベル変換回路から前記差動対トランジスタの一方のトランジスタのゲートヘ信号を帰還する第２の容量と、前記差動対トランジスタの各ゲートにそれぞれ直列に接続された第３，第４のインダクタとを有することを特徴とする差動増幅回路とした。
【０００９】
請求項３にかかる発明は、請求項１にかかる発明において、前記差動対トランジスタの各ゲートにそれぞれ直列に第３，第４のインダクタを接続したことを特徴とする差動増幅回路とした。
【００１０】
請求項４にかかる発明は、請求項２又は３にかかる発明において、前記第３，第４のインダクタをストリップ線路で構成したことを特徴とする差動増幅回路とした。
【００１１】
【発明の実施の形態】
［第１の実施の形態］
図１に本発明による差動増幅回路の第１の実施の形態を示す。図１において、Ｘｆｓ１〜２，Ｘｆｐ１〜２，Ｘｆａ１〜３，Ｘｆｔ１〜２，Ｘｆｃ１〜２，Ｘｆｆ１〜２はトランジスタ、Ｘｄｓ１〜３，Ｘｄｐ１〜３，Ｘｄａ１〜３，Ｘｄｔ１〜２，Ｘｄｃ１〜２はダイオード、ＲＬ１〜２は抵抗、Ｃｓ１，Ｃｐ１，Ｃｔ１，Ｃｃ１は容量、Ｌ１〜２はインダクタ、１０はソースフォロワ回路、３０は差動増幅回路、ＶＤＤとＶＳＳは電源端子、ＤＴとＤＣは差動入力端子、ＱＴとＱＣは差動出力端子である。
【００１２】
図１の構成においても従来例と同様に、差動入力信号をトランジスタＸｆｓ１，Ｘｆｐ１を有するソースフォロワ回路１０で受信し、続いて３段に縦列接続された差動増幅回路３０で増幅を行っている。本実施形態では、差動増幅回路３０を広帯域化するべく、トランジスタＸｆｔ１，Ｘｆｃ１のソース側からの帰還容量としてのトランジスタ（以下、「帰還トランジスタ」と略）Ｘｆｆ１，Ｘｆｆ２を差動対トランジスタＸｆａ１，Ｘｆａ２のそれぞれのゲートに接続すると共に、同トランジスタＸｆａ１，Ｘｆａ２のドレインの負荷抵抗ＲＬ１，ＲＬ２に直列にインダクタＬ１，Ｌ２を接続していることが特徴である。差動増幅回路２０中のトランジスタＸｆｔ１，Ｚｆｃ１はそれぞれソースフォロワ回路を構成し、電圧レベル変換を行う。
【００１３】
帰還トランジスタＸｆｆ１，Ｘｆｆ２は「従来の技術」の項で説明したように、差動対トランジスタＸｆａ１，Ｘｆａ２のゲート容量を軽減する効果を有する。すなわち、帰還トランジスタＸｆｆ１，Ｘｆｆ２により、差動対トランジスタＸｆａ１，Ｘｆａ２の前段回路が駆動する負荷容量が低減される。一方、インダクタＬ１，Ｌ２は、差動対ランジスタＸｆａ１，Ｘｆａ２それ自身が駆動する負荷容量を低減する。以上から本実施形態では、差動対トランジスタＸｆａ１，Ｘｆａ２の前段回路が駆動する負荷容量に加え、帰還トランジスタＸｆｆ１，Ｘｆｆ２のみでは低減されない差動対トランジスタＸｆａ１，Ｘｆａ２が駆動する負荷容量についても別個に低減されることがわかる。その結果として、帰還トランジスタのみを有する従来例と比較して、より一層の広帯域化が実現される。
【００１４】
［第２の実施形態］
図２に本発明による差動増幅回路の第２の実施の形態を示す。図２において、Ｘｆｓ１〜２，Ｘｆｐ１〜２，Ｘｆａ１〜３，Ｘｆｔ１〜２，Ｘｆｃ１〜２，Ｘｆｆ１〜２はトランジスタ、Ｘｄｓ１〜３，Ｘｄｐ１〜３，Ｘｄａ１〜２，Ｘｄｔ１〜２，Ｘｄｃ１〜２はダイオード、ＲＬ１〜２は抵抗、Ｃｓ１，Ｃｐ１，Ｃｔ１，Ｃｃ１は容量、１０はソースフォロワ回路、２０は差動増幅回路、４０はストリップ線路、ＶＤＤとＶＳＳは電源端子、ＤＴとＤＣは差動入力端子、ＱＴとＱＣは差動出力端子である。
【００１５】
本実施形態では、広帯域化を図るべく、ストリップ線路４０が差動対トランジスタＸｆａ１，Ｘｆａ２のゲートに対し直列に接続されていることが特徴である。ここでストリップ線路４０とは、図３に示したようにグランド金属４２と十分に距離的に離れた線路４１のことであり、そのストリップ線路４１の線幅Ｗはグランド金属４２との間の間隔ａに比べて充分小さく（Ｗ＜＜ａ）、その電気的特性はインダクタとしての性質が強い。４３は半導体基板である。よってストリップ線路４０は、信号伝送線路として使用すると同時に、インダクタとしても使用することが可能である。
【００１６】
本実施形態のように、ストリップ線路４０すなわちインダクタが差動対トランジスタＸｆａ１，Ｘｆａ２のゲートに対し直列に接続されるときの効果を図４を用いて説明する。図４（ａ）は、差動対トランジスタＸｆａ１，Ｘｆａ２を駆動する前段回路１１、差動対トランジスタＸｆａ１，Ｘｆａ２のゲートに直列接続されるストリップ線路４０からなるインダクタ、及び差動対トランジスタＸｆａ１，Ｘｆａ２のゲート３１に至る回路を近似的に表現した等価回路である。
【００１７】
図４（ａ）において、Ｖｏｕｔは前段回路１１の出力電圧、Ｖｇａｔｅは差動対トランジスタＸｆａ１，Ｘｆａ２のゲート３１ヘの入力電圧、Ｒｏｕｔは前段回路１１の出力抵抗、Ｌｐｅａｋは差動対トランジスタＸｆａ１，Ｘｆａ２のゲート３１ヘのインダクタ、Ｃｇａｔｅは差動対トランジスタＸｆａ１，Ｘｆａ２のゲート３１の容量を表す。また図４（ｂ）は、図４（ａ）の等価回路におけるＶｇａｔｅとＶｏｕｔの比の周波数依存性を、インダクタＬｐｅａｋが有る場合（Ｌ＝０．５ｎＨ）と無い場合（Ｌ＝０）の２通りについて計算した結果である。図４（ｂ）の横軸の周波数は規格化した値を表し、「１」は４０ＧＨｚを、「０．１」は４ＧＨｚを示す。
【００１８】
図４（ｂ）から、インダクタが有る場合は、より広帯域な範囲で前段回路１１から差動対トランジスタＸｆａ１，Ｘｆａ２のゲート３１ヘ至る回路に電圧信号を減衰無く伝えていることがわかる。以上示したように、本実施形態ではストリップ線路４０のインダクタ的性質を利用し、差動増幅回路の広帯域化を実現する。
【００１９】
［第３の実施形態］
図５に、本発明による差動増幅回路の第３の実施の形態を示す。図５において、Ｘｆｓ１〜２，Ｘｆｐ１〜２，Ｘｆａ１〜３，Ｘｆｔ１〜２，Ｘｆｃ１〜２，Ｘｆｆ１〜２はトランジスタ、Ｘｄｓ１〜３，Ｘｄｐ１〜３，Ｘｄａ１〜３，Ｘｄｔ１〜２，Ｘｄｃ１〜２はダイオード、ＲＬ１〜２は抵抗、Ｃｓ１，Ｃｐ１，Ｃｔ１，Ｃｃ１は容量、Ｌ１〜２はインダクタ、１０はソースフォロワ回路、３０は差動増幅回路、４０はストリップ線路、ＶＤＤとＶＳＳは電源端子、ＤＴとＤＣは差動入力端子、ＱＴとＱＣは差動出力端子である。
【００２０】
本実施形態は、差動増幅回路を広帯域化するべく、「第１の実施形態」での特徴であった帰還トランジスタＸｆｆ１，Ｘｆｆ２とインダクタＬ２，Ｌ２を設けることに加えて、「第２の実施形態」での特徴であったストリップ線路４０を設けている。よってそれぞれの特徴が有する広帯域化への効果により、さらなる広帯域化が実現される。
【００２１】
［その他の実施形態］
第１から第３の実施形態は、トランジスタとして電界効果型トランジスタ（Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）を想定したものであるが、これをパイボーラトランジスタに置き換えても同様の効果が得られる。ただしその場合、第１から第３の実施形態にあるソースフォロワ回路１０はエミッタフォロワ回路になる。
【００２２】
また、第１から第３の実施形態において、トランジスタＸｆｓ１，Ｘｆｐ１を有するソースフォロア回路１０、及び差動増幅回路２０，３０の中のトランジスタＸｆｔ１，Ｘｆｃ１を有するソースフォロワ回路は電圧レベル変換も行っているが、これを図６に示したような容量と抵抗からなる回路と置き換えても同様の効果が得られる。図６において、ＲＢ１〜４は抵抗、Ｃ１，Ｃ２は容量、ＶＤＤとＶＳＳは電源端子、ＤＴとＤＣは差動入力端子、ＱＴとＱＣは差動出力端子である。図６の回路では、容量Ｃ１，Ｃ２により前段回路のバイアスレベルが分離され、抵抗ＲＢ１〜４によって次段回路へのバイアスレベルが新たに付与される。
【００２３】
【発明の効果】請求項１にかかる発明によれば、差動対トランジスタの前段回路が駆動する負荷容量、及び差動対トランジスタ自身が駆動する負荷容量の両者が同時に低減され、従来より広帯域な差動増幅回路が実現される。
【００２４】
また、請求項２にかかる発明によれば、差動対トランジスタの前段回路が駆動する負荷容量の低減による広帯域化、及び差動対トランジスタを駆動する前段回路と差動対トランジスタのゲートとの間での信号伝達の広帯域化が図られ、従来より広帯域な差動増幅回路が実現される。
【００２５】
さらに、請求項３にかかる発明によれば、請求項２と３の両者の効果が得られ、より広帯域な差動増幅回路が実現される。
【００２６】
さらに、請求項４にかかる発明によれば、信号伝送線路を兼ねたストリップ線路をインダクタとしても使用すると同時に、別個にインダクタを用意する必要が無いことから回路サイズが大きくならない効果も有する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の広帯域差動増幅回路の回路図である。
【図２】本発明の第２の実施形態の広帯域差動増幅回路の回路図である。
【図３】図３のストリップ線路の説明図である。
【図４】差動対トランジスタＸｆａ１，Ｘｆａ２のゲートに直列に接続されたインダクタの効果の説明図である。
【図５】本発明の第３の実施形態の広帯域差動増幅回路の回路図である。
【図６】電圧レベル変換回路の別の例の回路図である
【図７】広帯域差動信号増幅回路の従来の回路図である。
【符号の説明】
１０：ソースフォロワ回路
２０，３０：差動増幅回路
４０：ストリップ線路
Claims (4)
- 差動信号を入力する差動対トランジスタと、前記差動対トランジスタの一方のトランジスタのドレインに接続された第１の負荷抵抗と、前記差動対トランジスタの他方のトランジスタのドレインに接続された第２の負荷抵抗と、前記差動対トランジスタの一方のトランジスタのドレインに接続された第１の電圧レベル変換回路と、前記差動対トランジスタの他方のトランジスタのドレインに接続された第２の電圧レベル変換回路と、前記第１の電圧レベル変換回路から前記差動対トランジスタの他方のトランジスタのゲートヘ信号を帰還する第１の容量と、前記第２の電圧レベル変換回路から前記差動対トランジスタの一方のトランジスタのゲートヘ信号を帰還する第２の容量と、前記第１及び第２の負荷抵抗にそれぞれ直列に接続された第１，第２のインダクタとを有することを特徴とする差動増幅回路。
- 差動信号を入力する差動対トランジスタと、前記差動対トランジスタの一方のトランジスタのドレインに接続された第１の負荷抵抗と、前記差動対トランジスタの他方のトランジスタのドレインに接続された第２の負荷抵抗と、前記差動対トランジスタの一方のトランジスタのドレインに接続された第１の電圧レベル変換回路と、前記差動対トランジスタの他方のトランジスタのドレインに接続された第２の電圧レベル変換回路と、前記第１の電圧レベル変換回路から前記差動対トランジスタの他方のトランジスタのゲートヘ信号を帰還する第１の容量と、前記第２の電圧レベル変換回路から前記差動対トランジスタの一方のトランジスタのゲートヘ信号を帰還する第２の容量と、前記差動対トランジスタの各ゲートにそれぞれ直列に接続された第３，第４のインダクタとを有することを特徴とする差動増幅回路。
- 請求項１に記載の差動増幅回路において、
前記差動対トランジスタの各ゲートにそれぞれ直列に第３，第４のインダクタを接続したことを特徴とする差動増幅回路。 - 請求項２又は３に記載の差動増幅回路において、
前記第３，第４のインダクタをストリップ線路で構成したことを特徴とする差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002161030A JP2004007307A (ja) | 2002-06-03 | 2002-06-03 | 広帯域差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002161030A JP2004007307A (ja) | 2002-06-03 | 2002-06-03 | 広帯域差動増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004007307A true JP2004007307A (ja) | 2004-01-08 |
Family
ID=30430220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002161030A Pending JP2004007307A (ja) | 2002-06-03 | 2002-06-03 | 広帯域差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004007307A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008306617A (ja) * | 2007-06-11 | 2008-12-18 | Nippon Telegr & Teleph Corp <Ntt> | 電気分散補償等化回路 |
-
2002
- 2002-06-03 JP JP2002161030A patent/JP2004007307A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008306617A (ja) * | 2007-06-11 | 2008-12-18 | Nippon Telegr & Teleph Corp <Ntt> | 電気分散補償等化回路 |
| JP4522436B2 (ja) * | 2007-06-11 | 2010-08-11 | 日本電信電話株式会社 | 電気分散補償等化回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4206589B2 (ja) | 分布増幅器 | |
| US7420423B2 (en) | Active balun device | |
| US7633337B2 (en) | Feedback-type variable gain amplifier and method of controlling the same | |
| US6472941B2 (en) | Distributed amplifier with terminating circuit capable of improving gain flatness at low frequencies | |
| KR101133416B1 (ko) | 캐스코드 증폭기용 피드백 바이어싱을 이용한 전력 전송 시스템 | |
| US8022776B2 (en) | Origami cascaded topology for analog and mixed-signal applications | |
| US8138839B2 (en) | Wideband CMOS gain stage | |
| US6850120B2 (en) | Semiconductor device including semiconductor element of high breakdown voltage | |
| US20090212868A1 (en) | Low power comsumption, low noise and high power gain distributed amplifers for communication systems | |
| US20100264988A1 (en) | Low noise cascode amplifier | |
| US7405626B2 (en) | Distributed amplifier having a variable terminal resistance | |
| US4590437A (en) | High frequency amplifier | |
| US8633771B2 (en) | Power amplifier | |
| US6087900A (en) | Parallel push-pull amplifier using complementary device | |
| US9306505B2 (en) | Low-noise amplifier circuit | |
| US9356564B1 (en) | Broadband linear amplifier architecture by combining two distributed amplifiers | |
| Bassal et al. | GaN low noise amplifier design for WiMax applications | |
| CN111756337A (zh) | 级联放大器偏置 | |
| US20050083128A1 (en) | [power amplifier with active bias circuit] | |
| JP3841652B2 (ja) | 増幅回路 | |
| JP2004007307A (ja) | 広帯域差動増幅回路 | |
| US20070146078A1 (en) | Selective amplifier | |
| JP3123485B2 (ja) | 半導体電力増幅器 | |
| JP2004235797A (ja) | カスコード電力増幅器 | |
| JP2008236354A (ja) | 増幅器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040714 |
|
| A977 | Report on retrieval |
Effective date: 20050906 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051004 |
|
| A02 | Decision of refusal |
Effective date: 20060307 Free format text: JAPANESE INTERMEDIATE CODE: A02 |