JP2008306617A - 電気分散補償等化回路 - Google Patents

Abstract

【課題】群遅延時間偏差の周波数依存性を抑制し、出力波形の歪みが少ない電気分散補償等化回路を提供する。
【解決手段】例えば３個縦列接続し、入力データのレベル調整用の入力バッファＩＢＵＦからのデータを所定遅延時間ずつ順次遅延させる遅延回路Ｄ１〜Ｄ３、入力バッファＩＢＵＦおよび遅延回路Ｄ１〜Ｄ３それぞれからのデータと４個のタップ端子ＴＡＰ１〜ＴＡＰ４からのタップ電圧信号それぞれと乗算する乗算器Ｍ１〜Ｍ４、乗算器Ｍ１〜Ｍ４からのデータを順次加算して積算する２入力の加算器Ａ１〜Ａ３、最終段の加算器Ａ３からのデータを外部に出力する出力バッファＯＢＵＦを備え、入力バッファＩＢＵＦを形成する差動増幅回路ＤＡ１と出力部の第２のエミッタフォロアＥＦ２との間を所定の線路長のマイクロストリップ線路ＭＳ１により接続して、第２のエミッタフォロアＥＦ２を、次段に接続される遅延回路Ｄ１や乗算器Ｍ１の直近に配置する。
【選択図】図１

Description

本発明は、電気分散補償等化回路に関し、特に、光ファイバ通信における波長分散および偏波モード分散を補償する等化回路（電気集積回路）に関する。

従来の電気分散補償等化回路の例として、例えば、非特許文献１のM．Nakamuraらによる“Electrical PMD equalizer ICｓ for a 40Gbit/s transmission”，0ptical Fiber Communication Conference，2004，TuG4が挙げられる。該非特許文献１に記載されている従来の電気分散補償等化回路の回路構成例を図１７に示す。

図１７に示す電気分散補償等化回路は、タップ電圧制御端子ＴＡＰ１〜ＴＡＰ４を介して外部から指定するタップ電圧信号を制御することによって波長分散および偏波モード分散により劣化した信号を整形する線形等化器を構成している。図１７の電気分散補償等化回路についてさらに説明する。図１７の電気分散補償等化回路は、遅延回路Ｄ１，Ｄ２，Ｄ３、乗算器Ｍ１，Ｍ２，Ｍ３，Ｍ４、加算器Ａ１，Ａ２，Ａ３、入力バッファＩＢＵＦおよび出力バッファＯＢＵＦから成っている。図１７において、符号ＩＮ，ＯＵＴはそれぞれ入力端子、出力端子であり、符号ＴＡＰ１〜ＴＡＰ４は、乗算器Ｍ１〜Ｍ４に対するタップ電圧制御端子である。

入力端子ＩＮから入力されるデータは、入力バッファＩＢＵＦにてレベル調整されて、複数個縦列接続された第１〜第３の遅延回路Ｄ１〜Ｄ３に入力される。入力バッファＩＢＵＦの出力および第１〜第３の遅延回路Ｄ１〜Ｄ３の出力は、それぞれ、第１〜第４の乗算器Ｍ１〜Ｍ４に入力される。第１〜第４の乗算器Ｍ１〜Ｍ４のそれぞれは、入力バッファＩＢＵＦの出力、第１〜第３の遅延回路Ｄ１〜Ｄ３の出力と、タップ電圧制御端子ＴＡＰ１〜ＴＡＰ４の出力との乗算を行う。

第１〜第４の乗算器Ｍ１〜Ｍ４それぞれの出力は、第１〜第３の加算器Ａ１〜Ａ３によりすべて加算され、その加算結果を、つまり、第１、第２の乗算器Ｍ１、Ｍ２の出力の加算結果となる第１の加算器Ａ１の出力と第３の乗算器Ｍ３の出力とを加算し、さらに、第１〜第３の乗算器Ｍ１〜Ｍ３の出力の加算結果となる第２の加算器Ａ２の出力と第４の乗算器Ｍ４の出力との加算結果となる最終段の第３の加算器Ａ３の出力（つまり乗算器Ｍ１〜Ｍ４の加算結果）を、出力バッファＯＢＵＦを経由して出力端子ＯＵＴから出力する。

図１７に示す電気分散補償等化回路は、波形劣化に対応して、タップ電圧制御端子ＴＡＰ１〜ＴＡＰ４の出力であるタップ電圧を制御することにより、有限長インパルス応答回路として機能する。

ここで、図１７に示す経路１とは、入力バッファＩＢＵＦから第１の乗算器Ｍ１を経由する信号経路であり、経路２から４についてもそれぞれ同様であり、経路２とは、入力バッファＩＢＵＦ、第１の遅延回路Ｄ１から第２の乗算器Ｍ２、第１の加算器Ａ１を経由する信号経路であり、経路３とは、入力バッファＩＢＵＦ、第１、第２の遅延回路Ｄ１，Ｄ２から第３の乗算器Ｍ３、第２の加算器Ａ２を経由する信号経路であり、経路４とは、入力バッファＩＢＵＦ、第１〜第３の遅延回路Ｄ１〜Ｄ３から第４の乗算器Ｍ４、第３の加算器Ａ３を経由する信号経路である。

電気分散補償等化回路を構成する各回路すなわち各要素回路は、一般に、４０Ｇｂｉｔ／ｓという高速の速度領域においても安定した動作が得られるように、差動構成となっており、また、広帯域化のために、各要素回路の出力はエミッタフォロア出力形式とされている。

次に、図１７のような電気分散補償等化回路を構成する要素回路について説明する。図１７の電気分散補償等化回路を構成する第１〜第３の遅延回路Ｄ１〜Ｄ３それぞれは、入力されたデータをあらかじめ定めた所定の遅延時間分、遅延させて出力する回路であり、複数個縦列接続することにより、入力されたデータを順次遅延させて出力する。第１〜第３の遅延回路Ｄ１〜Ｄ３それぞれは、複数個縦列接続された利得がほぼ０ｄＢの線形バッファ列によって構成される。図１８に、図１７の第１〜第３の遅延回路Ｄ１〜Ｄ３それぞれを形成する１ないし複数個の各線形バッファそれぞれの回路構成を示す。

図１８に示すように、各線形バッファそれぞれは、差動増幅回路ＤＡ２とエミッタフォロアＥＦ３とから形成され、回路素子として、負荷抵抗Ｒ１１，Ｒ１２と、エミッタ負帰還抵抗Ｒ１３，Ｒ１４と、増幅用トランジスタＴｒ１１，Ｔｒ１２と、出力用トランジスタ（エミッタフォロア用トランジスタ）Ｔｒ１３，Ｔｒ１４と、差動増幅用電流源Ｉ１１、エミッタフォロア用電流源Ｉ１２，Ｉ１３とから形成されている。なお、図１８において、符号ＤＴ／ＤＣは差動入力電圧正／補端子であり、符号ＱＴ／ＱＣは差動出力電圧正／補端子であり、符号Ｖｃｃはコレクタ側電源電圧端子、符号Ｖｅｅはエミッタ側電源電圧端子である。

図１８に示すように、増幅用トランジスタＴｒ１１，Ｔｒ１２と、負荷抵抗Ｒ１１，Ｒ１２と、エミッタ負帰還抵抗Ｒ１３，Ｒ１４と、差動増幅用電流源Ｉ１１とで形成される差動増幅回路ＤＡ２は、エミッタ負帰還抵抗付差動増幅回路と呼ばれる。増幅用トランジスタＴｒ１１，Ｔｒ１２それぞれのエミッタに負帰還抵抗つまりエミッタ負帰還抵抗Ｒ１３，Ｒ１４が挿入された結果、広い線形入力ダイナミックレンジを有する差動増幅回路、すなわち、広い入力電圧範囲で線形動作を行う差動増幅回路を構成することができる。

一般に、増幅用トランジスタのエミッタに抵抗を挿入した差動対の差動利得は、
差動利得＝ｇｍ＊ＲＬ／（１＋ｇｍ＊Ｒｅ）
と表すことができる。ここで、ＲＬ＝Ｒ１１＝Ｒ１２，Ｒｅ＝Ｒ１３＝Ｒ１４であり、ｇｍは増幅用トランジスタのトランスコンダクタンスである。

一方、図１８の出力用トランジスタ（エミッタフォロア用トランジスタ）Ｔｒ１３，Ｔｒ１４とエミッタフォロア用電流源Ｉ１２，Ｉ１３とから形成される回路（エミッタフォロアＥＦ３）は、一般に、エミッタフォロアと呼ばれる。エミッタフォロアは、高入力インピーダンス、低出力インピーダンスで、電圧利得がほぼ０ｄＢという特性を有する回路であり、次段の回路の入力インピーダンスの影響を抑え、帯域延伸のために、出力部に挿入されて用いられる回路である。

次に、図１７の電気分散補償等化回路を構成する第１〜第３の加算器Ａ１〜Ａ３それぞれは、２入力の加算器であり、一方の入力端子を用いて縦列接続することにより、第１〜第４の乗算器Ｍ１〜Ｍ４から入力されるデータを順次加算して積算するように、二つの差動入力電圧信号（図１７の場合には、加算器Ａ１は、第１の乗算器Ｍ１の差動出力電圧信号と第２の乗算器Ｍ２の差動出力電圧信号と、また、加算器Ａｉ（ｉ＝２，３）は、前段の加算器Ａ（ｉ−１）の差動出力電圧信号と乗算器Ｍｉの差動出力電圧信号と）を足し合わせた信号が出力される回路であり、負荷抵抗を共有する二組の加算器用差動増幅回路と加算器用エミッタフォロアとから構成される。第１〜第３の加算器Ａ１〜Ａ３それぞれを構成する加算器用差動増幅回路についても、線形動作させるために、遅延回路Ｄ１〜Ｄ３の場合と同様に、エミッタ負帰還抵抗を挿入している。

また、図１７の電気分散補償等化回路を構成する第１〜第４乗算器Ｍ１〜Ｍ４それぞれは、入力バッファＩＢＵＦおよび第１〜第３の遅延回路Ｄ１〜Ｄ３それぞれから入力されるデータ信号それぞれと第１〜第４のタップ電圧制御端子ＴＡＰ１〜ＴＡＰ４それぞれを介して外部から指定される制御電圧信号つまりタップ電圧信号それぞれと（図１７の場合には、乗算器Ｍ１は、入力バッファＩＢＵＦの差動出力電圧信号とタップ電圧制御端子ＴＡＰ１の制御電圧信号と、また、乗算器Ｍｊ（ｊ＝２，３，４）は、遅延回路Ｄ（ｊ−１）の差動出力電圧信号とタップ電圧制御端子ＴＡＰｊの制御電圧信号と）を掛け合わせ、データ信号に重み付けをする回路である。その構成は、アナログ乗算器として良く用いられるいわゆるギルバート（Ｇｉｌｂｅｒｔ）型乗算器つまり乗算器用双差動増幅回路と乗算器用エミッタフォロアとから成っている。

図１７の電気分散補償等化回路に示す本従来例の入力バッファＩＢＵＦは、入力データのレベル調整とインピーダンス整合とを行う回路であり、入力データの入力波形を歪ませることなく、伝播させるべく、差動増幅回路のトランジスタ差動対にエミッタ負帰還抵抗を挿入して、広い線形ダイナミックレンジが確保されている。図１９に、図１７の入力バッファＩＢＵＦの回路構成を示す。すなわち、入力バッファＩＢＵＦは、図１９に示すように、インピーダンス整合用のブリーダ抵抗（Ｂｌｅｅｄｅｒ Ｒｅｓｉｓｔｏｒ）ＢＲ１、第１のエミッタフォロアＥＦ１、差動増幅回路ＤＡ１、出力部を形成する第２のエミッタフォロアＥＦ２から構成されている。

ブリーダ抵抗ＢＲ１を形成する抵抗Ｒ１〜Ｒ４は、差動入力電圧正／補端子ＤＴ／ＤＣと第１のエミッタフォロアＥＦ１のエミッタフォロア用トランジシタＴｒ１／Ｔｒ２との間を接続するケーブルの特性インピーダンスとの整合を取るための抵抗であり、交流信号等価回路に置き換えた際に、５０Ωとなるように設計されている。また、抵抗Ｒ１，Ｒ３および抵抗Ｒ２，Ｒ４は、エミッタフォロア用トランジスタＴｒ１，Ｔｒ２とエミッタフォロア用電流源Ｉ１，Ｉ２とから成る第１のエミッタフォロアＥＦ１にバイアス電圧を与える役目も果たしている。

差動増幅回路ＤＡ１は、増幅用トランジスタＴｒ３，Ｔｒ４、負荷抵抗Ｒ５，Ｒ６、エミッタ負帰還抵抗Ｒ７，Ｒ８と差動増幅用電流源Ｉ３とから成り、線形動作を得るべく、エミッタ負帰還抵抗Ｒ７，Ｒ８が挿入されている。

また、第２のエミッタフォロアＥＦ２は、エミッタフォロア用トランジスタＴｒ５，Ｔｒ６とエミッタフォロア用電流源Ｉ４，Ｉ５とから成り、広帯域を確保するために、入力バッファＩＢＵＦの出力部に用いられている。

図１７に示したように、従来の電気分散補償等化回路は、入力バッファＩＢＵＦと次段の要素回路である第１の乗算器Ｍ１および第１の遅延回路Ｄ１との間の接続方法として、入力バッファＩＢＵＦの出力部に配置した第２のエミッタフォロアＥＦ２の出力端子ＱＴ／ＱＣと次段の第1の遅延回路Ｄ１や第１の乗算器Ｍ１の差動入力電圧正／補端子ＤＴ／ＤＣとの間を、ある程度の線路長を有する配線によって接続している。
M．Nakamuraら："Electrical PMD equalizer ICｓ for a 40Gbit/s transmission"，0ptical Fiber Communication Conference，2004，TuG4

しかしながら、前述したような従来の電気分散補償等化回路の構成の場合、群遅延時間が周波数依存性を有し、入力波形の線形性が保てない場合がある。以下に、かかる問題についてより詳しく説明する。

図１７および図１９に示したように、従来の電気分散補償等化回路の構成の場合、電気分散補償等化回路を構成する要素回路間を接続するために、ある程度の線路長を有する配線が必要となり、例えば、図１９にて説明したように、入力バッファＩＢＵＦと第１の乗算器Ｍ１との間の接続では、入力バッファＩＢＵＦの出力部である第２のエミッタフォロアＥＦ２の出力端子と次段に接続される第１の乗算器Ｍ１や第１の遅延回路Ｄ１の入力端子との間を例えば数１００μｍ程度の配線長の配線によって接続することが必要であった。

また、図１７には表記していないが、第１の遅延回路Ｄ１と第２の遅延回路Ｄ２との間や、その他の要素回路間についても、同様であり、数１００μｍ程度の線路長の配線によって接続することが必要であった。

一般に、群遅延時間が周波数依存性を有することになる原因は、次のような二つの場合である。第１の原因は、次段の要素回路に接続するための配線のインダクタンス成分と該配線の接続先の次段の要素回路の入力容量とに起因する共振にある。図１７〜図１９に示すような従来例の回路は、化合物半導体を用いて構成されており、基板が半絶縁性の材料であるため、一般に、配線は高いインダクタンス成分を有してしまう。

第２の原因は、出力部に配置したエミッタフォロアの出力インピーダンスのインダクタンス成分と次段の要素回路に接続するための配線の容量成分とによって生じる共振にある。図２０に、入力バッファＩＢＵＦの出力、つまり、第２のエミッタフォロアＥＦ２の出力の反射係数をスミスチャート上にプロットしたものを示す。図２０上にプロットされた曲線は、スミスチャートの上半円に存在しており、このため、第２のエミッタフォロアＥＦ２の出力インピーダンスは、インダクタンス成分を有していることがわかる。かくのごとく、入力バッファＩＢＵＦの出力部を形成するエミッタフォロアＥＦ２の出力インピーダンスとして、インダクタンス成分を有するという点については、入力バッファＩＢＵＦのみに限るものではなく、第１〜第３の遅延回路Ｄ１〜Ｄ３や第１〜第４の乗算器Ｍ１〜Ｍ４や第１〜第３の加算器Ａ１〜Ａ３の各要素回路についても、全く同様に、出力インピーダンスとしてインダクタンス成分を有している。

つまり、これらの第１、第２の二つの共振により、群遅延時間が、所要の帯域である高周波側においてピークが生じるという周波数依存性を有する特性となってしまう。図２１に、従来の電気分散補償等化回路の回路構成における群遅延時間の周波数特性を、図１７に示した経路１から経路４までの経路それぞれについて示している。図２１に示すように、いずれの経路についても、群遅延時間の周波数特性が平坦ではないため、電気分散補償等化回路の出力波形が歪むという問題を回避することができない。

なお、ある程度の線路長を有する配線によって接続されることによる群遅延時間偏差の周波数依存性は、前述のように、入力バッファＩＢＵＦと第１の乗算器Ｍ１や第１の遅延回路Ｄ１との間だけで起きるのではなく、ある程度の線路長を有する配線によって接続された要素回路間すべての箇所で生じる。

本発明は、かかる問題に鑑みてなされたものであり、本発明が解決しようとする課題は、群遅延時間偏差の周波数依存性を抑制して、出力波形の歪みが少ない電気分散補償等化回路を提供することにある。

本発明は、前述の課題を解決するために、以下のごとき各技術手段から構成されている。

第１の技術手段は、入力データのレベル調整とインピーダンス整合とを行う入力バッファと、Ｎ個（Ｎ：正整数）縦列接続され、前記入力バッファから入力されたデータを、あらかじめ定めた所定の遅延時間ずつ、順次、遅延させる第１ないし第Ｎの遅延回路と、前記入力バッファおよび前記第１ないし第Ｎの遅延回路それぞれから入力されたデータを、外部から指定した(Ｎ+１)個のタップ電圧信号それぞれと乗算した結果を出力する第１ないし第（Ｎ＋１）の乗算器と、前記第１ないし第（Ｎ＋１）の乗算器から入力されるデータを順次加算して積算した結果を出力する２入力の第１ないし第Ｎの加算器と、前記第Ｎの加算器から入力されるデータを外部に出力する出力バッファとを備えた電気分散補償等化回路において、前記入力バッファが、インピーダンス整合用のブリーダ抵抗と第１のエミッタフォロアと差動増幅回路と出力部を形成する第２のエミッタフォロアとから構成され、かつ、前記差動増幅回路と前記第２のエミッタフォロアとの間を、あらかじめ定めた線路長のマイクロストリップ線路により接続し、前記入力バッファの出力部を形成する前記第２のエミッタフォロアを、次段に接続される回路の直近に配置すること、および／または、前記入力バッファの出力部を形成する前記第２のエミッタフォロアの電流源を抵抗によって構成することを特徴とする。

第２の技術手段は、入力データのレベル調整とインピーダンス整合とを行う入力バッファと、Ｎ個（Ｎ：正整数）縦列接続され、前記入力バッファから入力されたデータを、あらかじめ定めた所定の遅延時間ずつ、順次、遅延させる第１ないし第Ｎの遅延回路と、前記入力バッファおよび前記第１ないし第Ｎの遅延回路それぞれから入力されたデータを、外部から指定した(Ｎ+１)個のタップ電圧信号それぞれと乗算した結果を出力する第１ないし第（Ｎ＋１）の乗算器と、前記第１ないし第（Ｎ＋１）の乗算器から入力されるデータを順次加算して積算した結果を出力する２入力の第１ないし第Ｎの加算器と、前記第Ｎの加算器から入力されるデータを外部に出力する出力バッファとを備えた電気分散補償等化回路において、前記第１ないし第Ｎの遅延回路それぞれが、差動増幅回路とエミッタフォロアとからなる線形バッファを複数個縦列接続して構成され、かつ、前記第１ないし第Ｎの遅延回路のうち、いずれか１ないし複数について、１ないし複数の任意の前記線形バッファそれぞれを形成する前記差動増幅回路と前記エミッタフォロアとの間を、あらかじめ定めた線路長のマイクロストリップ線路により接続し、それぞれの出力部を形成する前記エミッタフォロアを、次段に接続される回路の直近に配置すること、および／または、前記第１ないし第Ｎの遅延回路のうち、いずれか１ないし複数について、１ないし複数の任意の前記線形バッファそれぞれを形成する前記エミッタフォロアの電流源を抵抗によって構成することを特徴とする。

第３の技術手段は、前記第２の技術手段に記載の電気分散補償等化回路において、前記入力バッファが、インピーダンス整合用のブリーダ抵抗と第１のエミッタフォロアと差動増幅回路と出力部を形成する第２のエミッタフォロアとから構成され、かつ、前記差動増幅回路と前記第２のエミッタフォロアとの間を、あらかじめ定めた線路長のマイクロストリップ線路により接続し、前記入力バッファの出力部を形成する前記第２のエミッタフォロアを、次段に接続される回路の直近に配置すること、および／または、前記入力バッファの出力部を形成する前記第２のエミッタフォロアの電流源を抵抗によって構成することを特徴とする。

第４の技術手段は、入力データのレベル調整とインピーダンス整合とを行う入力バッファと、Ｎ個（Ｎ：正整数）縦列接続され、前記入力バッファから入力されたデータを、あらかじめ定めた所定の遅延時間ずつ、順次、遅延させる第１ないし第Ｎの遅延回路と、前記入力バッファおよび前記第１ないし第Ｎの遅延回路それぞれから入力されたデータを、外部から指定した(Ｎ+１)個のタップ電圧信号それぞれと乗算した結果を出力する第１ないし第（Ｎ＋１）の乗算器と、前記第１ないし第（Ｎ＋１）の乗算器から入力されるデータを順次加算して積算した結果を出力する２入力の第１ないし第Ｎの加算器と、前記第Ｎの加算器から入力されるデータを外部に出力する出力バッファとを備えた電気分散補償等化回路において、前記第１ないし第（Ｎ＋１）の乗算器それぞれが、乗算器用双差動増幅回路と乗算器用エミッタフォロアとから構成され、かつ、前記第１ないし第（Ｎ＋１）の乗算器のうち、いずれか１ないし複数について、前記乗算器用双差動増幅回路と前記乗算器用エミッタフォロアとの間を、あらかじめ定めた線路長のマイクロストリップ線路により接続し、それぞれの出力部を形成する前記乗算器用エミッタフォロアを、次段に接続される回路の直近に配置すること、および／または、前記第１ないし第（Ｎ＋１）の乗算器のうち、いずれか１ないし複数について、それぞれの出力部を形成する前記乗算器用エミッタフォロアの電流源を抵抗によって構成することを特徴とする。

第５の技術手段は、前記第４の技術手段に記載の電気分散補償等化回路において、前記入力バッファが、インピーダンス整合用のブリーダ抵抗と第１のエミッタフォロアと差動増幅回路と出力部を形成する第２のエミッタフォロアとから構成され、かつ、前記差動増幅回路と前記第２のエミッタフォロアとの間を、あらかじめ定めた線路長のマイクロストリップ線路により接続し、前記入力バッファの出力部を形成する前記第２のエミッタフォロアを、次段に接続される回路の直近に配置すること、および／または、前記入力バッファの出力部を形成する前記第２のエミッタフォロアの電流源を抵抗によって構成することを特徴とする。

第６の技術手段は、前記第４または第５の技術手段に記載の電気分散補償等化回路において、前記第１ないし第Ｎの遅延回路それぞれが、差動増幅回路とエミッタフォロアとからなる線形バッファを複数個縦列接続して構成され、かつ、前記第１ないし第Ｎの遅延回路のうち、いずれか１ないし複数について、１ないし複数の任意の前記線形バッファそれぞれを形成する前記差動増幅回路と前記エミッタフォロアとの間を、あらかじめ定めた線路長のマイクロストリップ線路により接続し、それぞれの出力部を形成する前記エミッタフォロアを、次段に接続される回路の直近に配置すること、および／または、前記第１ないし第Ｎの遅延回路のうち、いずれか１ないし複数について、１ないし複数の任意の前記線形バッファそれぞれを形成する前記エミッタフォロアの電流源を抵抗によって構成することを特徴とする。

第７の技術手段は、入力データのレベル調整とインピーダンス整合とを行う入力バッファと、Ｎ個（Ｎ：正整数）縦列接続され、前記入力バッファから入力されたデータを、あらかじめ定めた所定の遅延時間ずつ、順次、遅延させる第１ないし第Ｎの遅延回路と、前記入力バッファおよび前記第１ないし第Ｎの遅延回路それぞれから入力されたデータを、外部から指定した(Ｎ+１)個のタップ電圧信号それぞれと乗算した結果を出力する第１ないし第（Ｎ＋１）の乗算器と、前記第１ないし第（Ｎ＋１）の乗算器から入力されるデータを順次加算して積算した結果を出力する２入力の第１ないし第Ｎの加算器と、前記第Ｎの加算器から入力されるデータを外部に出力する出力バッファとを備えた電気分散補償等化回路において、前記第１ないし第Ｎの加算器それぞれが、負荷抵抗を共有する二組の加算器用差動増幅回路と加算器用エミッタフォロアとから構成され、かつ、前記第１ないし第Ｎの加算器のうち、いずれか１ないし複数について、前記加算器用差動増幅回路と前記加算器用エミッタフォロアとの間を、あらかじめ定めた線路長のマイクロストリップ線路により接続し、それぞれの出力部を形成する前記加算器用エミッタフォロアを、次段に接続される回路の直近に配置すること、および／または、前記第１ないし第Ｎの加算器のうち、いずれか１ないし複数について、それぞれの出力部を形成する前記加算器用エミッタフォロアの電流源を抵抗によって構成することを特徴とする。

第８の技術手段は、前記第７の技術手段に記載の電気分散補償等化回路において、前記入力バッファが、インピーダンス整合用のブリーダ抵抗と第１のエミッタフォロアと差動増幅回路と出力部を形成する第２のエミッタフォロアとから構成され、かつ、前記差動増幅回路と前記第２のエミッタフォロアとの間を、あらかじめ定めた線路長のマイクロストリップ線路により接続し、前記入力バッファの出力部を形成する前記第２のエミッタフォロアを、次段に接続される回路の直近に配置すること、および／または、前記入力バッファの出力部を形成する前記第２のエミッタフォロアの電流源を抵抗によって構成することを特徴とする。

第９の技術手段は、前記第７または第８の技術手段に記載の電気分散補償等化回路において、前記第１ないし第Ｎの遅延回路それぞれが、差動増幅回路とエミッタフォロアとからなる線形バッファを複数個縦列接続して構成され、かつ、前記第１ないし第Ｎの遅延回路のうち、いずれか１ないし複数について、１ないし複数の任意の前記線形バッファそれぞれを形成する前記差動増幅回路と前記エミッタフォロアとの間を、あらかじめ定めた線路長のマイクロストリップ線路により接続し、それぞれの出力部を形成する前記エミッタフォロアを、次段に接続される回路の直近に配置すること、および／または、前記第１ないし第Ｎの遅延回路のうち、いずれか１ないし複数について、１ないし複数の任意の前記線形バッファそれぞれを形成する前記エミッタフォロアの電流源を抵抗によって構成することを特徴とする。

第１０の技術手段は、前記第７ないし第９の技術手段のいずれかに記載の電気分散補償等化回路において、前記第１ないし第（Ｎ＋１）の乗算器それぞれが、乗算器用双差動増幅回路と乗算器用エミッタフォロアとから構成され、かつ、前記第１ないし第（Ｎ＋１）の乗算器のうち、いずれか１ないし複数について、前記乗算器用双差動増幅回路と前記乗算器用エミッタフォロアとの間を、あらかじめ定めた線路長のマイクロストリップ線路により接続し、それぞれの出力部を形成する前記乗算器用エミッタフォロアを、次段に接続される回路の直近に配置すること、および／または、前記第１ないし第（Ｎ＋１）の乗算器のうち、いずれか１ないし複数について、それぞれの出力部を形成する前記乗算器用エミッタフォロアの電流源を抵抗によって構成することを特徴とする。

第１１の技術手段は、前記第１ないし１０の技術手段のいずれかに記載の電気分散補償等化回路において、前記入力バッファと前記第１の遅延回路との間、および、縦列接続された前記第１ないし第Ｎの遅延回路それぞれの間のうち、いずれか１ないし複数について、あらかじめ定めた線路長のマイクロストリップ線路により接続することを特徴とする。

第１２の技術手段は、前記第１ないし１１の技術手段のいずれかに記載の電気分散補償等化回路において、前記入力バッファと前記第１の乗算器との間、および、前記第１ないし第Ｎの遅延回路それぞれと前記第２ないし第（Ｎ＋１）の乗算器それぞれとの間のうち、いずれか１ないし複数について、あらかじめ定めた線路長のマイクロストリップ線路により接続することを特徴とする。

第１３の技術手段は、前記第１ないし１２の技術手段のいずれかに記載の電気分散補償等化回路において、前記第１および第２の乗算器それぞれと前記第１の加算器との間、および、前記第３ないし第（Ｎ＋１）の乗算器それぞれと前記第２ないし第Ｎの加算器それぞれとの間のうち、いずれか１ないし複数について、あらかじめ定めた線路長のマイクロストリップ線路により接続することを特徴とする。

第１４の技術手段は、前記第１ないし１３の技術手段のいずれかに記載の電気分散補償等化回路において、縦列接続された前記第１ないし第Ｎの加算器それぞれの間、および、前記第Ｎの加算器と前記出力バッファとの間のうち、いずれか１ないし複数について、あらかじめ定めた線路長のマイクロストリップ線路により接続することを特徴とする。

本発明の電気分散補償等化回路によれば、以下のごとき効果を奏することができる。

第１に、電気分散補償等化回路を構成する各回路すなわち各要素回路の出力部を形成するエミッタフォロアを、次段の要素回路の直近に配置する配置構成とすることにより、次段の要素回路に接続するための配線のインダクタンス成分と次段の要素回路の入力容量とに起因する共振の共振周波数を所要の帯域よりもさらに高周波側へ移すことによって、所要の帯域内の周波数による群遅延時間偏差を小さくし、出力波形の歪みを抑制可能な電気分散補償等化回路を提供することができる。

第２に、電気分散補償等化回路を構成する各回路すなわち各要素回路の出力部を形成するエミッタフォロアの電流源を抵抗によって構成することにより、各要素回路の出力インピーダンスのインダクタンス成分と次段の要素回路に接続するための配線の容量成分とに起因する共振のＱ値を低減することによって、所要の帯域内の周波数による群遅延時間偏差を小さくし、出力波形の歪みを抑制可能な分散補償等化回路を提供することができる。

以下に、本発明に係る電気分散補償等化回路の最良の実施形態について、その一例を、図面を参照しながら詳細に説明する。

（本発明の概要）
本発明に係る実施形態の説明に先立って、本発明の概要についてまず説明する。本発明は、光ファイバ通信における波長分散および偏波モード分散によって劣化した信号を、光電変換後の電気信号において補償する電気集積回路つまり電気分散補償等化回路に関するものであり、周波数による群遅延時間偏差を小さくし、出力波形の歪みを抑制可能な電気分散補償等化回路を、以下のごとき手段を用いて実現している点に、主要な特徴がある。

つまり、本発明は、補償対象の電気信号（入力データ）を入力する入力バッファＩＢＵＦと、該入力バッファＩＢＵＦに縦列接続され、あらかじめ定めた所定の遅延時間ずつ遅延させるＮ個（Ｎ：正整数）の遅延回路Ｄ１，Ｄ２，…と、入力バッファＩＢＵＦおよび各遅延回路Ｄ１，Ｄ２，…それぞれの出力と外部から指定された各制御電圧信号（タップ電圧信号）とをそれぞれ乗算する(Ｎ+1)個の乗算器Ｍ１，Ｍ２，…と、乗算器Ｍ１，Ｍ２，…それぞれの出力を順次加算して積算するＮ個の加算器（２入力加算器）Ａ１，Ａ２，…と、最終段の加算器からの電気信号（出力データ）を外部に出力する出力バッファＯＢＵＦと、を備えた電気分散補償等化回路に関するものである。

かかる電気分散補償等化回路において、
（１）入力バッファＩＢＵＦを形成する差動増幅回路と出力部の第２のエミッタフォロアとの間、
（２）各遅延回路Ｄ１，Ｄ２，…のうち、いずれか１ないし複数について、１ないし複数の任意の線形バッファそれぞれを形成する差動増幅回路とエミッタフォロアとの間、
（３）各乗算器Ｍ１，Ｍ２，…のうち、いずれか１ないし複数について、それぞれを形成する乗算器用双差動増幅回路と乗算器用エミッタフォロアとの間、
（４）各加算器Ａ１，Ａ２，…のうち、いずれか１ないし複数について、それぞれを形成する加算器用差動増幅回路と加算器用エミッタフォロアとの間、
のうち、いずれか１ないし複数をあらかじめ定めた線路長のマイクロストリップ線路で接続することを特徴としている。

あるいは、
（５）入力バッファＩＢＵＦの出力部を形成する第２のエミッタフォロアＥＦ２、
（６）各遅延回路Ｄ１，Ｄ２，…それぞれを形成する各線形バッファ中のそれぞれの線形バッファの出力部となるエミッタフォロアのうち、いずれか１ないし複数について、
（７）各乗算器Ｍ１，Ｍ２，Ｍ３，…それぞれの出力部を形成する乗算器用エミッタフォロアのうち、いずれか１ないし複数について、
（８）各加算器Ａ１，Ａ２，…それぞれの出力部を形成する加算器用エミッタフォロアのうち、いずれか１ないし複数について、
のうち、いずれか１ないし複数の電流源を抵抗で構成することを特徴としている。

さらには、
（９）入力バッファＩＢＵＦと後続の第１の遅延回路Ｄ１との間および縦列接続された各遅延回路Ｄ１，Ｄ２，…それぞれの間のうち、いずれか１ないし複数について、
（１０）入力バッファＩＢＵＦと後続の第１の乗算器Ｍ１との間および各遅延回路Ｄ１，Ｄ２，…それぞれと各乗算器Ｍ２，Ｍ３，…それぞれとの間のうち、いずれか１ないし複数について、
（１１）乗算器Ｍ１，Ｍ２それぞれと加算器Ａ１との間および乗算器Ｍ３，Ｍ４，…それぞれと加算器Ａ２，Ａ３，…それぞれとの間のうち、いずれか１ないし複数について、
（１２）縦列接続された各加算器Ａ１，Ａ２，…それぞれの間および最終段の加算器と出力バッファＯＢＵＦとの間のうち、いずれか１ないし複数について、
のうち、いずれか１ないし複数をあらかじめ定めた線路長のマイクロストリップ線路で接続することを特徴としている。

かくのごとき各手段のうち、いずれか１ないし複数の手段を採用することにより、所要の帯域内において周波数による群遅延時間の偏差を小さく抑えることができるという効果が得られる。

（第１の実施形態）
図１に、本発明に係る電気分散補償等化回路の第１の実施形態の回路構成を示す。図１に示す電気分散補償等化回路は、図１７の従来例の場合と同様、タップ電圧制御端子ＴＡＰ１〜ＴＡＰ４を介して外部から指定するタップ電圧信号を制御することによって波長分散および偏波モード分散により劣化した信号を整形する線形等化器を構成している。図１の電気分散補償等化回路も、図１７の従来例の場合と同様、遅延回路Ｄ１，Ｄ２，Ｄ３、乗算器Ｍ１，Ｍ２，Ｍ３，Ｍ４、加算器Ａ１，Ａ２，Ａ３、入力バッファＩＢＵＦおよび出力バッファＯＢＵＦから成っている。図１において、符号ＩＮ，ＯＵＴはそれぞれ入力端子、出力端子であり、符号ＴＡＰ１〜ＴＡＰ４は、乗算器Ｍ１〜Ｍ４に対するタップ電圧制御端子である。

ここで、図１の電気分散補償等化回路においては、入力バッファＩＢＵＦの構成が、図１７の従来例の場合とは異なり、詳細は図２に後述するが、入力バッファＩＢＵＦを形成する差動増幅回路ＤＡ１と第２のエミッタフォロアＥＦ２との間をあらかじめ定めた線路長例えば数１００μｍのマイクロストリップ線路ＭＳ１によって接続し、入力バッファＩＢＵＦの出力部を構成する第２のエミッタフォロアＥＦ２を、次段に接続される第１の遅延回路Ｄ１や第１の乗算器Ｍ１の直近に配置する配置構成としている。

図１において、入力端子ＩＮから入力されるデータは、入力バッファＩＢＵＦにてレベル調整されて、差動増幅回路ＤＡ１から例えば数１００μｍのマイクロストリップ線路ＭＳ１を経由して第２のエミッタフォロアＥＦ２に入力されて、しかる後、第２のエミッタフォロアＥＦ２から、直近に配置され、複数個縦列接続された第１〜第３の遅延回路Ｄ１〜Ｄ３に順次入力される。入力バッファＩＢＵＦの出力および第１〜第３の遅延回路Ｄ１〜Ｄ３の出力は、図１７の従来例の場合と同様、それぞれ、第１〜第４の乗算器Ｍ１〜Ｍ４に入力される。第１〜第４の乗算器Ｍ１〜Ｍ４のそれぞれは、入力バッファＩＢＵＦの出力、第１〜第３の遅延回路Ｄ１〜Ｄ３の出力と、タップ電圧制御端子ＴＡＰ１〜ＴＡＰ４の出力（つまりタップ制御信号）との乗算を行う。

第１〜第４の乗算器Ｍ１〜Ｍ４それぞれの出力は、図１７の従来例の場合と同様、第１〜第３の加算器Ａ１〜Ａ３によりすべて加算され、その加算結果を、つまり、第１、第２の乗算器Ｍ１、Ｍ２の出力の加算結果となる第１の加算器Ａ１の出力と第３の乗算器Ｍ３の出力とを加算し、さらに、第１〜第３の乗算器Ｍ１〜Ｍ３の出力の加算結果となる第２の加算器Ａ２の出力と第４の乗算器Ｍ４の出力との加算結果となる第３の加算器Ａ３の出力（乗算器Ｍ１〜Ｍ４の加算結果）を、出力バッファＯＢＵＦを経由して出力端子ＯＵＴから出力する。

図１に示す電気分散補償等化回路は、波形劣化に対応して、タップ電圧制御端子ＴＡＰ１〜ＴＡＰ４の出力であるタップ制御信号（制御電圧信号）を制御することにより、有限長インパルス応答回路として機能する。

図１の電気分散補償等化回路を構成する各回路すなわち各要素回路は、一般に、４０Ｇｂｉｔ／ｓという高速の速度領域においても安定した動作が得られるように、差動構成となっており、また、広帯域化のために、各要素回路の出力はエミッタフォロア出力形式とされている。

次に、図１の電気分散補償等化回路を構成する要素回路について説明する。図１の電気分散補償等化回路を構成する第１〜第３の遅延回路Ｄ１〜Ｄ３それぞれは、入力されたデータをあらかじめ定めた所定の遅延時間分、遅延させて出力する回路であり、複数個縦列接続することにより、入力されたデータを順次遅延させて出力する。第１〜第３の遅延回路Ｄ１〜Ｄ３それぞれは、複数個縦列接続された利得がほぼ０ｄＢの線形バッファ列によって構成され、図１８の従来例として示した遅延回路と全く同様の回路構成から成っている。

また、図１の電気分散補償等化回路を構成する第１〜第３の加算器Ａ１〜Ａ３それぞれは、従来技術として説明したように、２入力の加算器であり、一方の入力端子を用いて縦列接続することにより、第１〜第４の乗算器Ｍ１〜Ｍ４から入力されるデータを順次加算して積算するように、二つの差動入力電圧信号（図１の場合には、加算器Ａ１は、第１の乗算器Ｍ１の差動出力電圧信号と第２の乗算器Ｍ２の差動出力電圧信号と、また、加算器Ａｉ（ｉ＝２，３）は、前段の加算器Ａ（ｉ−１）の差動出力電圧信号と乗算器Ｍｉの差動出力電圧信号と）を足し合わせた信号が出力される回路であり、負荷抵抗を共有する二組の加算器用差動増幅回路と加算器用エミッタフォロアとから構成される。第１〜第３の加算器Ａ１〜Ａ３それぞれを構成する加算器用差動増幅回路についても、線形動作させるために、遅延回路Ｄ１〜Ｄ３の場合と同様に、エミッタ負帰還抵抗を挿入している。

また、図１の電気分散補償等化回路を構成する第１〜第４乗算器Ｍ１〜Ｍ４それぞれは、従来技術として説明したように、入力バッファＩＢＵＦおよび第１〜第３の遅延回路Ｄ１〜Ｄ３それぞれから入力されるデータ信号それぞれと第１〜第４のタップ電圧制御端子ＴＡＰ１〜ＴＡＰ４それぞれを介して外部から指定される制御電圧信号つまりタップ電圧信号それぞれと（図１の場合には、乗算器Ｍ１は、入力バッファＩＢＵＦの差動出力電圧信号とタップ電圧制御端子ＴＡＰ１の制御電圧信号と、また、乗算器Ｍｊ（ｊ＝２，３，４）は、遅延回路Ｄ（ｊ−１）の差動出力電圧信号とタップ電圧制御端子ＴＡＰｊの制御電圧信号と）を掛け合わせ、データ信号に重み付けをする回路である。その構成は、アナログ乗算器として良く用いられるいわゆるギルバート（Ｇｉｌｂｅｒｔ）型乗算器つまり乗算器用双差動増幅回路と乗算器用エミッタフォロアとから成っている。

また、図１の電気分散補償等化回路に示す第１の実施形態の入力バッファＩＢＵＦは、入力データのレベル調整とインピーダンス整合とを行う回路であり、入力データの入力波形を歪ませることなく、伝播させるべく、差動増幅回路のトランジスタ差動対にエミッタ負帰還抵抗を挿入して、広い線形ダイナミックレンジが確保されている。図２に、図１の入力バッファＩＢＵＦの回路構成を示す。

入力バッファＩＢＵＦは、図２に示すように、ブリーダ抵抗（Ｂｌｅｅｄｅｒ Ｒｅｓｉｓｔｏｒ）ＢＲ１、第１のエミッタフォロアＥＦ１、差動増幅回路ＤＡ１、あらかじめ定めた所定の線路長例えば数１００μｍのマイクロストリップ線路ＭＳ１、第２のエミッタフォロアＥＦ２から形成されている。つまり、図１９に示した従来例の入力バッファＩＢＵＦとは異なり、出力部を形成する第２のエミッタフォロアＥＦ２を、できる限り、後続する次段の要素回路である第１の遅延回路Ｄ１および第１の乗算器Ｍ１の近傍に配置するために、差動増幅回路ＤＡ１と第２のエミッタフォロアＥＦ２との間をあらかじめ定めた線路長例えば数１００μｍ程度のマイクロストリップ線路ＭＳ１によって接続している。

この結果、図１９の従来例とは異なり、入力バッファＩＢＵＦと次段の要素回路である第１の乗算器Ｍ１や第１の遅延回路Ｄ１との接続は、新たな配線を用いて接続する必要はなく、直結することが可能となっている。

図２の入力バッファＩＢＵＦにおいて、ブリーダ抵抗ＢＲ１を形成する抵抗Ｒ１〜Ｒ４は、図１９の従来例の場合と同様、差動入力電圧正／補端子ＤＴ／ＤＣと第１のエミッタフォロアＥＦ１のエミッタフォロア用トランジシタＴｒ１／Ｔｒ２との間を接続するケーブルの特性インピーダンスとの整合を取るための抵抗であり、交流信号等価回路に置き換えた際に、５０Ωとなるように設計されている。また、抵抗Ｒ１，Ｒ３および抵抗Ｒ２，Ｒ４は、エミッタフォロア用トランジスタＴｒ１，Ｔｒ２とエミッタフォロア用電流源Ｉ１，Ｉ２とから成る第１のエミッタフォロアＥＦ１にバイアス電圧を与える役目も果たしている。

また、差動増幅回路ＤＡ１は、増幅用トランジスタＴｒ３，Ｔｒ４、負荷抵抗Ｒ５，Ｒ６、エミッタ負帰還抵抗Ｒ７，Ｒ８と差動増幅用電流源Ｉ３とから成り、線形動作を得るべく、エミッタ負帰還抵抗Ｒ７，Ｒ８が挿入されている。

また、第２のエミッタフォロアＥＦ２は、エミッタフォロア用トランジスタＴｒ５，Ｔｒ６とエミッタフォロア用電流源Ｉ４，Ｉ５とから成り、広帯域を確保するために、入力バッファＩＢＵＦの出力部に用いられている。

以上のように、本第１の実施形態においては、電気分散補償等化回路を構成する各要素回路間を配線で接続していた従来例とは異なり、入力バッファＩＢＵＦの出力部を形成する第２のエミッタフォロアＥＦ２を、後続する次段の要素回路である第１の遅延回路Ｄ１や第１の乗算器Ｍ１の直近に配置することが可能なように、入力バッファＩＢＵＦを形成する差動増幅回路ＤＡ１と第２のエミッタフォロアＥＦ２との間をあらかじめ定めた線路長例えば数１００μｍのマイクロストリップ線路ＭＳ１によって接続したことによって、所望の周波数帯域内で群遅延時間の平坦性を改善することができる。以下に、この点について説明する。

次段の要素回路に接続するための配線のインダクタンス成分と次段の要素回路の入力容量とに起因する共振は、一般に、配線幅を広げて、インダクタンス成分を減らすことによって、共振周波数を所要の帯域よりもさらに高周波側に移し、所望の周波数帯域内における群遅延時間の平坦性を改善することができる。しかしながら、配線幅を広くすると、回路占有面積の増加につながってしまい、高集積化を妨げる大きな阻害要因となってしまう。

一方、入力バッファＩＢＵＦを形成する差動増幅回路ＤＡ１と第２のエミッタフォロアＥＦ２との間をあらかじめ定めた線路長例えば数１００μｍのマイクロストリップ線路ＭＳ１によって接続することにより、入力バッファＩＢＵＦの出力部を形成する第２のエミッタフォロアＥＦ２を第１の遅延回路Ｄ１や第１の乗算器Ｍ１の直近に配置して直結することを可能とした場合、共振を起こす原因となるのは、マイクロストリップ線路ＭＳ１のインダクタンス成分と第２のエミッタフォロアＥＦ２の入力容量とになる。

ここで、第２のエミッタフォロアＥＦ２の入力容量は、次段の要素回路である第１の遅延回路Ｄ１を構成する線形バッファや第１の乗算器ＭＳ１を構成する双差動増幅回路の入力容量に比べてはるかに小さい。したがって、図１９に示す従来例における入力バッファＩＢＵＦのように、第２のエミッタフォロアＥＦ２の後に数１００μｍ程度の線路長を有する配線が接続されるような配置構成に比べて、共振周波数を所要の帯域よりもさらに高周波側へ移すことができ、マイクロストリップ線路ＭＳ１として高いインダクタンス成分を示す幅の狭い配線を用いた場合であっても、所望の周波数帯域において群遅延時間を平坦にすることが可能となる。

図３に、本第１の実施形態において、図１および図１７に示した経路１（つまり、入力バッファＩＢＵＦから第１の乗算器Ｍ１を経由する信号経路）を通過したときの群遅延時間の周波数特性をシミュレーションした結果について破線で示す。なお、当該シミュレーションには、回路シミュレータとして汎用的であるＳＰＩＣＥ（Ｓｉｍｕｌａｔｉｏｎ Ｐｒｏｇｒａｍ ｗｉｔｈ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｄｕｉｔ Ｅｍｐｈａｓｉｓ）を用いている。また、比較のために、図３には、図１７の従来例の場合で経路１を通過したときの群遅延時間の周波数特性をシミュレーションした結果も図２１から転記して実線で示している。図３に示すように、本第１の実施形態による電気分散補償等化回路は、図１７の従来例とくらべて、群遅延時間の周波数特性が大幅に平坦化されていることが分かる。

つまり、本第１の実施形態による電気分散補償等化回路は、配線のインダクタンス成分と入力容量とに起因する共振の共振周波数を所望の帯域よりも高周波側へ移すことによって、群遅延時間の周波数特性の偏差が小さな分散補償等化回路を提供することができる。

（第２の実施形態）
図４に、本発明に係る電気分散補償等化回路の第２の実施形態の回路構成を示す。図４に示す電気分散補償等化回路は、図１の第１の実施形態の場合と同様、タップ電圧制御端子ＴＡＰ１〜ＴＡＰ４を介して外部から指定するタップ電圧信号を制御することによって波長分散および偏波モード分散により劣化した信号を整形する線形等化器を構成している。図４の電気分散補償等化回路も、図１の第１の実施形態の場合と同様、遅延回路Ｄ１，Ｄ２，Ｄ３、乗算器Ｍ１，Ｍ２，Ｍ３，Ｍ４、加算器Ａ１，Ａ２，Ａ３、入力バッファＩＢＵＦおよび出力バッファＯＢＵＦから成っている。図４において、符号ＩＮ，ＯＵＴはそれぞれ入力端子、出力端子であり、符号ＴＡＰ１〜ＴＡＰ４は、乗算器Ｍ１〜Ｍ４に対するタップ電圧制御端子である。

ここで、図４の電気分散補償等化回路においては、入力バッファＩＢＵＦの内部構成は、図１の第１の実施形態の場合と同様に、入力バッファＩＢＵＦを形成する差動増幅回路ＤＡ１と第２のエミッタフォロアＥＦ２との間をあらかじめ定めた線路長例えば数１００μｍのマイクロストリップ線路ＭＳ１によって接続し、入力バッファＩＢＵＦの出力部を形成する第２のエミッタフォロアＥＦ２を、後続する次段の要素回路の一つである第１の遅延回路Ｄ１の直近に配置する構成としている。しかし、詳細は図５に後述するが、図１の第１の実施形態の場合とは異なり、入力バッファＩＢＵＦの出力部を構成する第２のエミッタフォロアＥＦ２を、後続する次段のもう一つの要素回路である第１の乗算器Ｍ１の直近に配置するのではなく、第２のエミッタフォロアＥＦ２を、第１の乗算器Ｍ１に対してあらかじめ定めた範囲内の任意の場所に配置することを可能とするために、第２のエミッタフォロアＥＦ２と第１の乗算器Ｍ１との間をあらかじめ定めた線路長例えば数１００μｍのマイクロストリップ線路ＭＳ２によって接続する構成としている。

図４において、入力端子ＩＮから入力されるデータは、入力バッファＩＢＵＦにてレベル調整されて、図１の第１の実施形態の場合と同様、差動増幅回路ＤＡ１からあらかじめ定めた線路長例えば数１００μｍ程度のマイクロストリップ線路ＭＳ１を経由して第２のエミッタフォロアＥＦ２に入力されて、しかる後、第２のエミッタフォロアＥＦ２から直近に配置され、複数個縦列接続された第１〜第３の遅延回路Ｄ１〜Ｄ３に順次入力される。また、入力バッファＩＢＵＦの出力は、図１の第１の実施形態の場合とは異なり、あらかじめ定めた線路長例えば数１００μｍのマイクロストリップ線路ＭＳ２を経由して、第１の乗算器Ｍ１に、また、第１〜第３の遅延回路Ｄ１〜Ｄ３の出力は、図１の第１の実施形態の場合と同様、それぞれ、第２〜第４の乗算器Ｍ２〜Ｍ４に入力される。第１〜第４の乗算器Ｍ１〜Ｍ４のそれぞれは、入力バッファＩＢＵＦの出力、第１〜第３の遅延回路Ｄ１〜Ｄ３の出力と、タップ電圧制御端子ＴＡＰ１〜ＴＡＰ４の出力（つまりタップ制御信号）との乗算を行う。

第１〜第４の乗算器Ｍ１〜Ｍ４それぞれの出力は、図１の第１の実施形態の場合と同様、第１〜第３の加算器Ａ１〜Ａ３によりすべて加算され、その加算結果を、つまり、第１、第２の乗算器Ｍ１、Ｍ２の出力の加算結果となる第１の加算器Ａ１の出力と第３の乗算器Ｍ３の出力とを加算し、さらに、第１〜第３の乗算器Ｍ１〜Ｍ３の出力の加算結果となる第２の加算器Ａ２の出力と第４の乗算器Ｍ４の出力との加算結果となる第３の加算器Ａ３の出力（乗算器Ｍ１〜Ｍ４の加算結果）を、出力バッファＯＢＵＦを経由して出力端子ＯＵＴから出力する。

次に、図４の電気分散補償等化回路を構成する要素回路について説明する。図４の電気分散補償等化回路を構成する第１〜第３の遅延回路Ｄ１〜Ｄ３それぞれは、入力されたデータをあらかじめ定めた所定の遅延時間分、遅延させて出力する回路であり、複数個縦列接続することにより、入力されたデータを順次遅延させて出力する。第１〜第３の遅延回路Ｄ１〜Ｄ３それぞれは、複数個縦列接続された利得がほぼ０ｄＢの線形バッファ列によって構成され、図１８の従来例として示した遅延回路と全く同様の回路構成から成っている。

また、図４の電気分散補償等化回路を構成する第１〜第３の加算器Ａ１〜Ａ３それぞれは、従来技術として説明したように、２入力の加算器であり、一方の入力端子を用いて縦列接続することにより、第１〜第４の乗算器Ｍ１〜Ｍ４から入力されるデータを順次加算して積算するように、二つの差動入力電圧信号（図４の場合には、加算器Ａ１は、第１の乗算器Ｍ１の差動出力電圧信号と第２の乗算器Ｍ２の差動出力電圧信号と、また、加算器Ａｉ（ｉ＝２，３）は、前段の加算器Ａ（ｉ−１）の差動出力電圧信号と乗算器Ｍｉの差動出力電圧信号と）を足し合わせた信号が出力される回路であり、負荷抵抗を共有する二組の加算器用差動増幅回路と加算器用エミッタフォロアとから構成される。第１〜第３の加算器Ａ１〜Ａ３それぞれを構成する加算器用差動増幅回路についても、線形動作させるために、遅延回路Ｄ１〜Ｄ３の場合と同様に、エミッタ負帰還抵抗を挿入している。

また、図４の電気分散補償等化回路を構成する第１〜第４乗算器Ｍ１〜Ｍ４それぞれは、従来技術として説明したように、入力バッファＩＢＵＦおよび第１〜第３の遅延回路Ｄ１〜Ｄ３それぞれから入力されるデータ信号それぞれと第１〜第４のタップ電圧制御端子ＴＡＰ１〜ＴＡＰ４それぞれを介して外部から指定される制御電圧信号つまりタップ電圧信号それぞれと（図４の場合には、乗算器Ｍ１は、入力バッファＩＢＵＦの差動出力電圧信号とタップ電圧制御端子ＴＡＰ１の制御電圧信号と、また、乗算器Ｍｊ（ｊ＝２，３，４）は、遅延回路Ｄ（ｊ−１）の差動出力電圧信号とタップ電圧制御端子ＴＡＰｊの制御電圧信号と）を掛け合わせ、データ信号に重み付けをする回路である。その構成は、アナログ乗算器として良く用いられるいわゆるギルバート（Ｇｉｌｂｅｒｔ）型乗算器つまり乗算器用双差動増幅回路と乗算器用エミッタフォロアとから成っている。

また、図４の電気分散補償等化回路に示す第２の実施形態の入力バッファＩＢＵＦは、入力データのレベル調整とインピーダンス整合とを行う回路であり、入力データの入力波形を歪ませることなく、伝播させるべく、図１の第１の実施形態の場合と同様、差動増幅回路のトランジスタ差動対にエミッタ負帰還抵抗を挿入して、広い線形ダイナミックレンジが確保されている。図５に、図４の入力バッファＩＢＵＦの回路構成を示す。

入力バッファＩＢＵＦは、図２に示す第１の実施形態の場合と同様、図５に示すように、ブリーダ抵抗（Ｂｌｅｅｄｅｒ Ｒｅｓｉｓｔｏｒ）ＢＲ１、第１のエミッタフォロアＥＦ１、差動増幅回路ＤＡ１、マイクロストリップ線路ＭＳ１、第２のエミッタフォロアＥＦ２から形成されている。つまり、出力部を形成する第２のエミッタフォロアＥＦ２を、できる限り、後続する次段の要素回路の一つである第１の遅延回路Ｄ１の近くに配置するために、差動増幅回路ＤＡ１と第２のエミッタフォロアＥＦ２との間をあらかじめ定めた線路長例えば数１００μｍ程度のマイクロストリップ線路ＭＳ１によって接続している。

この結果、入力バッファＩＢＵＦと次段の要素回路の一つである第１の遅延回路Ｄ１との間は、直結した接続を可能とするとともに、次段のもう一つの要素回路である第１の乗算器Ｍ１については、入力バッファＩＢＵＦに対してあらかじめ定めた範囲内の任意の場所に自由に配置することを可能とし、かつ、入力バッファＩＢＵＦと第１の乗算器Ｍ１との間を、図１９の従来例の場合に比し、十分に短いマイクロストリップ線路ＭＳ２によって接続することをも可能としている。

図５の入力バッファＩＢＵＦにおいて、ブリーダ抵抗ＢＲ１を形成する抵抗Ｒ１〜Ｒ４は、図１の第１の実施形態の場合と同様、差動入力電圧正／補端子ＤＴ／ＤＣと第１のエミッタフォロアＥＦ１のエミッタフォロア用トランジシタＴｒ１／Ｔｒ２との間を接続するケーブルの特性インピーダンスとの整合を取るための抵抗であり、交流信号等価回路に置き換えた際に、５０Ωとなるように設計されている。また、抵抗Ｒ１，Ｒ３および抵抗Ｒ２，Ｒ４は、エミッタフォロア用トランジスタＴｒ１，Ｔｒ２とエミッタフォロア用電流源Ｉ１，Ｉ２とから成る第１のエミッタフォロアＥＦ１にバイアス電圧を与える役目も果たしている。

また、差動増幅回路ＤＡ１は、増幅用トランジスタＴｒ３，Ｔｒ４、負荷抵抗Ｒ５，Ｒ６、エミッタ負帰還抵抗Ｒ７，Ｒ８と差動増幅用電流源Ｉ３とから成り、線形動作を得るべく、エミッタ負帰還抵抗Ｒ７，Ｒ８が挿入されている。

また、第２のエミッタフォロアＥＦ２は、エミッタフォロア用トランジスタＴｒ５，Ｔｒ６とエミッタフォロア用電流源Ｉ４，Ｉ５とから成り、広帯域を確保するために、入力バッファＩＢＵＦの出力部に用いられている。

ここで、入力バッファＩＢＵＦの出力部を形成する第２のエミッタフォロアＥＦ２の配置構成を変更して、差動増幅回路ＤＡ１からあらかじめ定めた距離例えば数１００μｍ離れた位置に配置することによって、所望の周波数帯域内で群遅延時間の平坦性を実現するという手法は、第１の実施形態のように、当該第２のエミッタフォロアＥＦ２を、次段の要素回路である第１の遅延回路Ｄ１と第１の乗算器Ｍ１との双方の直近に配置するという場合のみに限るものではない。

つまり、次段の要素回路に接続するための配線のインダクタンス成分と次段の要素回路の入力容量とに起因する共振を抑える場合、配線長を短くすることによって、配線のインダクタンス成分を減らすことができる。したがって、図４の本第２の実施形態においても、入力バッファＩＢＵＦを構成する差動増幅回路ＤＡ１と第２のエミッタフォロアＥＦ２との間をある程度の長さを有するマイクロストリップ線路ＭＳ１によって接続した構成としているので、当該入力バッファＩＢＵＦを形成する第２のエミッタフォロアＥＦ２の出力端子と次段のもう要素一つの回路すなわち第１の乗算器Ｍ１の入力端子との間もあらかじめ定めた所定の線路長例えば数１００μｍのマイクロストリップ線路ＭＳ２によって接続した場合であっても、図１７の従来例の場合よりも、第２のエミッタフォロアＥＦ２と次段の要素回路すなわち第１の乗算器Ｍ１との間の配線長を短くすることができ、群遅延時間の周波数特性を平坦にすることが可能となる。

図６に、本第２の実施形態において、図４および図１７に示した経路１（つまり、入力バッファＩＢＵＦから第１の乗算器Ｍ１を経由する信号経路）を通過したときの群遅延時間の周波数特性をシミュレーションした結果について破線で示す。なお、本シミュレーションにおいては、入力バッファＩＢＵＦの出力部を形成する第２のエミッタフォロアＥＦ２と第１の乗算器Ｍ１との間のマイクロストリップ線路ＭＳ２の長さは図１７の従来例の場合よりも短い１００μｍとしている。また、比較のために、図６には、図１７の従来例の場合で経路１を通過したときの群遅延時間の周波数特性をシミュレーションした結果も図２１から転記して実線で示している。図６に示すように、本第２の実施形態による電気分散補償等化回路においても、図１７の従来例とくらべて、群遅延時間の周波数特性が大幅に平坦化されていることが分かる。

つまり、本第２の実施形態による電気分散補償等化回路についても、第１の実施形態の場合と同様、配線のインダクタンス成分と入力容量とに起因する共振の共振周波数を所望の帯域よりも高周波側へ移すことによって、群遅延時間の周波数特性の偏差が小さな分散補償等化回路を提供することができる。

（第３の実施形態）
図７に、本発明に係る電気分散補償等化回路の第３の実施形態の回路構成を示す。図７に示す電気分散補償等化回路は、図１の第１の実施形態の場合と同様、タップ電圧制御端子ＴＡＰ１〜ＴＡＰ４を介して外部から指定するタップ電圧信号を制御することによって波長分散および偏波モード分散により劣化した信号を整形する線形等化器を構成している。図７の電気分散補償等化回路も、図１の第１の実施形態の場合と同様、遅延回路Ｄ１，Ｄ２，Ｄ３、乗算器Ｍ１，Ｍ２，Ｍ３，Ｍ４、加算器Ａ１，Ａ２，Ａ３、入力バッファＩＢＵＦおよび出力バッファＯＢＵＦから成っている。図７において、符号ＩＮ，ＯＵＴはそれぞれ入力端子、出力端子であり、符号ＴＡＰ１〜ＴＡＰ４は、乗算器Ｍ１〜Ｍ４に対するタップ電圧制御端子である。

ここで、図７の電気分散補償等化回路においては、入力バッファＩＢＵＦの内部構成は、図１の第１の実施形態の場合と同様に、入力バッファＩＢＵＦを形成する差動増幅回路ＤＡ１と第２のエミッタフォロアＥＦ２との間をあらかじめ定めた線路長例えば数１００μｍのマイクロストリップ線路ＭＳ１によって接続し、入力バッファＩＢＵＦの出力部を形成する第２のエミッタフォロアＥＦ２を第１の乗算器Ｍ１や第１の遅延回路Ｄ１の直近に配置する構成としている。しかし、詳細は図８に後述するが、図７の本第３の実施形態においては、図１の第１の実施形態の場合とは異なり、第１の遅延回路Ｄ１の最後尾の線形バッファＬＬＢを形成する差動増幅回路ＤＡ２とエミッタフォロアＥＦ３との間をあらかじめ定めた所定の線路長例えば数１００μｍのマイクロストリップ線路ＭＳ３によって接続して、最後尾の線形バッファＬＬＢのエミッタフォロアＥＦ３を、次段に接続される第２の遅延回路Ｄ２の直近に配置するようにしている。

図７において、入力端子ＩＮから入力されるデータは、入力バッファＩＢＵＦにてレベル調整されて、図１の第１の実施形態の場合と同様、差動増幅回路ＤＡ１からあらかじめ定めた線路長例えば数１００μｍ程度のマイクロストリップ線路ＭＳ１を経由して第２のエミッタフォロアＥＦ２に入力されて、しかる後、第２のエミッタフォロアＥＦ２から直近に配置され、複数個縦列接続された第１〜第３の遅延回路Ｄ１〜Ｄ３に順次入力される。ここで、第１の遅延回路Ｄ１の最後尾の線形バッファＬＬＢにおいては、図１の第１の実施形態の場合とは異なり、差動増幅回路ＤＡ２からあらかじめ定めた線路長例えば数１００μｍのマイクロストリップ線路ＭＳ３を経由して出力部のエミッタフォロアＥＦ３に入力されて、しかる後、エミッタフォロアＥＦ３から直近に配置されている第２の遅延回路Ｄ２の入力端子に入力される。

また、入力バッファＩＢＵＦの出力および第１〜第３の遅延回路Ｄ１〜Ｄ３の出力は、図１の第１の実施形態の場合と同様、それぞれ、第１〜第４の乗算器Ｍ１〜Ｍ４に入力される。第１〜第４の乗算器Ｍ１〜Ｍ４のそれぞれは、入力バッファＩＢＵＦの出力、第１〜第３の遅延回路Ｄ１〜Ｄ３の出力と、タップ電圧制御端子ＴＡＰ１〜ＴＡＰ４の出力（つまりタップ制御信号）との乗算を行う。

第１〜第４の乗算器Ｍ１〜Ｍ４それぞれの出力は、図１の第１の実施形態の場合と同様、第１〜第３の加算器Ａ１〜Ａ３によりすべて加算され、その加算結果を、つまり、第１、第２の乗算器Ｍ１、Ｍ２の出力の加算結果となる第１の加算器Ａ１の出力と第３の乗算器Ｍ３の出力とを加算し、さらに、第１〜第３の乗算器Ｍ１〜Ｍ３の出力の加算結果となる第２の加算器Ａ２の出力と第４の乗算器Ｍ４の出力との加算結果となる第３の加算器Ａ３の出力（乗算器Ｍ１〜Ｍ４の加算結果）を、出力バッファＯＢＵＦを経由して出力端子ＯＵＴから出力する。

次に、図７の電気分散補償等化回路を構成する要素回路について説明する。図７の電気分散補償等化回路に示す第３の実施形態の入力バッファＩＢＵＦは、入力データのレベル調整とインピーダンス整合とを行う回路であり、入力データの入力波形を歪ませることなく、伝播させるべく、図１の第１の実施形態の場合と同様、差動増幅回路のトランジスタ差動対にエミッタ負帰還抵抗を挿入して、広い線形ダイナミックレンジが確保されており、図２の第１の実施形態の場合の入力バッファＩＢＵＦの回路構成と全く同様である。

また、図７の電気分散補償等化回路を構成する第１〜第３の加算器Ａ１〜Ａ３それぞれは、従来技術として説明したように、２入力の加算器であり、一方の入力端子を用いて縦列接続することにより、第１〜第４の乗算器Ｍ１〜Ｍ４から入力されるデータを順次加算して積算するように、二つの差動入力電圧信号（図７の場合には、加算器Ａ１は、第１の乗算器Ｍ１の差動出力電圧信号と第２の乗算器Ｍ２の差動出力電圧信号と、また、加算器Ａｉ（ｉ＝２，３）は、前段の加算器Ａ（ｉ−１）の差動出力電圧信号と乗算器Ｍｉの差動出力電圧信号と）を足し合わせた信号が出力される回路であり、負荷抵抗を共有する二組の加算器用差動増幅回路と加算器用エミッタフォロアとから構成される。第１〜第３の加算器Ａ１〜Ａ３それぞれを構成する加算器用差動増幅回路についても、線形動作させるために、遅延回路Ｄ１〜Ｄ３の場合と同様に、エミッタ負帰還抵抗を挿入している。

また、図７の電気分散補償等化回路を構成する第１〜第４乗算器Ｍ１〜Ｍ４それぞれは、従来技術として説明したように、入力バッファＩＢＵＦおよび第１〜第３の遅延回路Ｄ１〜Ｄ３それぞれから入力されるデータ信号それぞれと第１〜第４のタップ電圧制御端子ＴＡＰ１〜ＴＡＰ４それぞれを介して外部から指定される制御電圧信号つまりタップ電圧信号それぞれと（図７の場合には、乗算器Ｍ１は、入力バッファＩＢＵＦの差動出力電圧信号とタップ電圧制御端子ＴＡＰ１の制御電圧信号と、また、乗算器Ｍｊ（ｊ＝２，３，４）は、遅延回路Ｄ（ｊ−１）の差動出力電圧信号とタップ電圧制御端子ＴＡＰｊの制御電圧信号と）を掛け合わせ、データ信号に重み付けをする回路である。その構成は、アナログ乗算器として良く用いられるいわゆるギルバート（Ｇｉｌｂｅｒｔ）型乗算器つまり乗算器用双差動増幅回路と乗算器用エミッタフォロアとから成っている。

また、図７の電気分散補償等化回路を構成する第１〜第３の遅延回路Ｄ１〜Ｄ３それぞれは、入力されたデータをあらかじめ定めた所定の遅延時間分、遅延させて出力する回路であり、複数個縦列接続することにより、入力されたデータを順次遅延させて出力する。第１〜第３の遅延回路Ｄ１〜Ｄ３それぞれは、複数個縦列接続された利得がほぼ０ｄＢの線形バッファ列によって構成され、図１８の従来例として示した遅延回路と全く同様の回路構成から成っているが、第１の遅延回路Ｄ１の最後尾の線形バッファＬＬＢについては、図８に示すように、差動増幅回路ＤＡ２と出力部を形成するエミッタフォロアＥＦ３との間は、あらかじめ定めた線路長例えば数１００μｍ程度のマイクロストリップ線路ＭＳ３によって接続され、エミッタフォロアＥＦ３を、次段の第２の遅延回路Ｄ２の入力端子の直近に配置可能としている。

第１の遅延回路Ｄ１の最後尾の線形バッファＬＬＢは、図８に示すように、差動増幅回路ＤＡ２、マイクロストリップ線路ＭＳ３、エミッタフォロアＥＦ３から形成されている。つまり、出力部を形成するエミッタフォロアＥＦ３を、後続する次段の要素回路である第２の遅延回路Ｄ２や第２の乗算器Ｍ２の近くに配置するために、差動増幅回路ＤＡ２とエミッタフォロアＥＦ３との間をあらかじめ定めた線路長例えば数１００μｍ程度のマイクロストリップ線路ＭＳ３によって接続している。

この結果、第１の遅延回路Ｄ１の最後尾の線形バッファＬＬＢと次段の要素回路である第２の乗算器Ｍ２や第２の遅延回路Ｄ２との接続は、新たな配線で接続する必要はなく、直結することが可能となっている。

なお、差動増幅回路ＤＡ２は、増幅用トランジスタＴｒ１１，Ｔｒ１２、負荷抵抗Ｒ１１，Ｒ１２、エミッタ負帰還抵抗Ｒ１３，Ｒ１４と差動増幅用電流源Ｉ１１とから成り、線形動作を得るべく、エミッタ負帰還抵抗Ｒ１３，Ｒ１４が挿入されている。

また、エミッタフォロアＥＦ３は、エミッタフォロア用トランジスタＴｒ１３，Ｔｒ１４とエミッタフォロア用電流源Ｉ１２，Ｉ１３とから成り、広帯域を確保するために、第１の遅延回路Ｄ１の最後尾の線形バッファＬＬＢの出力部に用いられている。

以上のように、本第３の実施形態においては、電気分散補償等化回路を構成する要素回路間を配線で接続していた従来例とは異なり、入力バッファＩＢＵＦの出力部を形成する第２のエミッタフォロアＥＦ２を、後続する次段の要素回路である第１の遅延回路Ｄ１や第１の乗算器Ｍ１の直近に配置することが可能なように、入力バッファＩＢＵＦを形成する差動増幅回路ＤＡ１と第２のエミッタフォロアＥＦ２との間をあらかじめ定めた線路長例えば数１００μｍのマイクロストリップ線路ＭＳ１によって接続するとともに、第１の遅延回路Ｄ１の最後尾の線形バッファＬＬＢの出力部を形成するエミッタフォロアＥＦ３を、後続する次段の要素回路である第２の遅延回路Ｄ２や第２の乗算器Ｍ２の直近に配置することが可能なように、第１の遅延回路Ｄ１の最後尾の線形バッファＬＬＢを形成する差動増幅回路ＤＡ２と第２のエミッタフォロアＥＦ３との間をあらかじめ定めた線路長例えば数１００μｍのマイクロストリップ線路ＭＳ３によって接続する構成としたことによって、前述したような理由により、所望の周波数帯域内で群遅延時間の平坦性を改善することができる。

図９に、本第３の実施形態において、図７および図１７に示した経路２（つまり、入力バッファＩＢＵＦから第１の遅延回路Ｄ１および第２の乗算器Ｍ２を経由する信号経路）を通過したときの群遅延時間の周波数特性をシミュレーションした結果について破線で示す。なお、当該シミュレーションにおいても、回路シミュレータとして汎用的であるＳＰＩＣＥを用いている。また、比較のために、図９には、図１７の従来例の場合で経路２を通過したときの群遅延時間の周波数特性をシミュレーションした結果も図２１から転記して実線で示している。図９に示すように、本第３の実施形態による電気分散補償等化回路においても、図１７の従来例とくらべて、群遅延時間の周波数特性が大幅に平坦化されていることが分かる。

つまり、本第３の実施形態による電気分散補償等化回路についても、第１の実施形態の場合と同様、配線のインダクタンス成分と入力容量とに起因する共振の共振周波数を所望の帯域よりも高周波側へ移すことによって、群遅延時間の周波数特性の偏差が小さな分散補償等化回路を提供することができる。

（第４の実施形態）
図１０に、本発明に係る電気分散補償等化回路の第４の実施形態の回路構成を示す。図１０に示す電気分散補償等化回路は、図１の第１の実施形態の場合と同様、タップ電圧制御端子ＴＡＰ１〜ＴＡＰ４を介して外部から指定するタップ電圧信号を制御することによって波長分散および偏波モード分散により劣化した信号を整形する線形等化器を構成している。図１０の電気分散補償等化回路も、図１の第１の実施形態の場合と同様、遅延回路Ｄ１１，Ｄ１２，Ｄ１３、乗算器Ｍ１，Ｍ２，Ｍ３，Ｍ４、加算器Ａ１，Ａ２，Ａ３、入力バッファＩＢＵＦおよび出力バッファＯＢＵＦから成っている。図１０において、符号ＩＮ，ＯＵＴはそれぞれ入力端子、出力端子であり、符号ＴＡＰ１〜ＴＡＰ４は、乗算器Ｍ１〜Ｍ４に対するタップ電圧制御端子である。

ここで、図１０の電気分散補償等化回路においては、入力バッファＩＢＵＦ、乗算器Ｍ１〜Ｍ４、加算器Ａ１〜Ａ３の内部構成は、図１７の従来例の場合と同様の構成としているが、詳細は図１１に後述するが、図１０の本第４の実施形態においては、図１７の従来例、および、図１、図４、図７の第１、第２、第３の実施形態の場合とは異なり、第１、第２、第３の遅延回路Ｄ１１、Ｄ１２，Ｄ１３のエミッタフォロアＥＦ４の電流源を、それぞれ、抵抗によって置換した構成としている。

図１０において、入力端子ＩＮから入力されるデータは、入力バッファＩＢＵＦにてレベル調整されて、図１７の従来例の場合と同様、第２のエミッタフォロアＥＦ２から、複数個縦列接続された第１〜第３の遅延回路Ｄ１〜Ｄ３に順次入力される。

また、入力バッファＩＢＵＦの出力および第１〜第３の遅延回路Ｄ１〜Ｄ３の出力は、図１７の従来例の場合と同様、それぞれ、第１〜第４の乗算器Ｍ１〜Ｍ４に入力される。第１〜第４の乗算器Ｍ１〜Ｍ４のそれぞれは、入力バッファＩＢＵＦの出力、第１〜第３の遅延回路Ｄ１〜Ｄ３の出力と、タップ電圧制御端子ＴＡＰ１〜ＴＡＰ４の出力（つまりタップ制御信号）との乗算を行う。

第１〜第４の乗算器Ｍ１〜Ｍ４それぞれの出力は、図１７の従来例の場合と同様、第１〜第３の加算器Ａ１〜Ａ３によりすべて加算され、その加算結果を、つまり、第１、第２の乗算器Ｍ１、Ｍ２の出力の加算結果となる第１の加算器Ａ１の出力と第３の乗算器Ｍ３の出力とを加算し、さらに、第１〜第３の乗算器Ｍ１〜Ｍ３の出力の加算結果となる第２の加算器Ａ２の出力と第４の乗算器Ｍ４の出力との加算結果となる第３の加算器Ａ３の出力（乗算器Ｍ１〜Ｍ４の加算結果）を、出力バッファＯＢＵＦを経由して出力端子ＯＵＴから出力する。

次に、図１０の電気分散補償等化回路を構成する要素回路について説明する。図１０の電気分散補償等化回路に示す第４の実施形態の入力バッファＩＢＵＦは、入力データのレベル調整とインピーダンス整合とを行う回路であり、入力データの入力波形を歪ませることなく、伝播させるべく、図１７の従来例の場合と同様、差動増幅回路のトランジスタ差動対にエミッタ負帰還抵抗を挿入して、広い線形ダイナミックレンジが確保されており、図１９の従来例の場合の入力バッファＩＢＵＦの回路構成と全く同様である。

また、図１０の電気分散補償等化回路を構成する第１〜第３の加算器Ａ１〜Ａ３それぞれは、従来技術として説明したように、２入力の加算器であり、一方の入力端子を用いて縦列接続することにより、第１〜第４の乗算器Ｍ１〜Ｍ４から入力されるデータを順次加算して積算するように、二つの差動入力電圧信号（図１０の場合には、加算器Ａ１は、第１の乗算器Ｍ１の差動出力電圧信号と第２の乗算器Ｍ２の差動出力電圧信号と、また、加算器Ａｉ（ｉ＝２，３）は、前段の加算器Ａ（ｉ−１）の差動出力電圧信号と乗算器Ｍｉの差動出力電圧信号と）を足し合わせた信号が出力される回路であり、負荷抵抗を共有する二組の加算器用差動増幅回路と加算器用エミッタフォロアとから構成される。第１〜第３の加算器Ａ１〜Ａ３それぞれを構成する加算器用差動増幅回路についても、線形動作させるために、遅延回路Ｄ１〜Ｄ３の場合と同様に、エミッタ負帰還抵抗を挿入している。

また、図１０の電気分散補償等化回路を構成する第１〜第４乗算器Ｍ１〜Ｍ４それぞれは、従来技術として説明したように、入力バッファＩＢＵＦおよび第１〜第３の遅延回路Ｄ１〜Ｄ３それぞれから入力されるデータ信号それぞれと第１〜第４のタップ電圧制御端子ＴＡＰ１〜ＴＡＰ４それぞれを介して外部から指定される制御電圧信号つまりタップ電圧信号それぞれと（図１０の場合には、乗算器Ｍ１は、入力バッファＩＢＵＦの差動出力電圧信号とタップ電圧制御端子ＴＡＰ１の制御電圧信号と、また、乗算器Ｍｊ（ｊ＝２，３，４）は、遅延回路Ｄ（ｊ−１）の差動出力電圧信号とタップ電圧制御端子ＴＡＰｊの制御電圧信号と）を掛け合わせ、データ信号に重み付けをする回路である。その構成は、アナログ乗算器として良く用いられるいわゆるギルバート（Ｇｉｌｂｅｒｔ）型乗算器つまり乗算器用双差動増幅回路と乗算器用エミッタフォロアとから成っている。

また、図１０の電気分散補償等化回路を構成する第１〜第３の遅延回路Ｄ１１〜Ｄ１３それぞれは、入力されたデータをあらかじめ定めた所定の遅延時間分、遅延させて出力する回路であり、複数個縦列接続することにより、入力されたデータを順次遅延させて出力する。第１〜第３の遅延回路Ｄ１１〜１Ｄ３それぞれは、複数個縦列接続された利得がほぼ０ｄＢの線形バッファ列によって構成されるが、図１１に示すように、図１８の従来例の場合とは異なり、出力部を形成するエミッタフォロアＥＦ４の電流源を抵抗に置換した構成から成っている。

第１〜第３の遅延回路Ｄ１１〜Ｄ１３は、図１１に示すように、差動増幅回路ＤＡ２、エミッタフォロアＥＦ４から形成され、広帯域を確保するために、エミッタフォロアＥＦ４が第１〜第３の遅延回路Ｄ１１〜Ｄ１３の各出力部に用いられている。

差動増幅回路ＤＡ２は、増幅用トランジスタＴｒ１１，Ｔｒ１２、負荷抵抗Ｒ１１，Ｒ１２、エミッタ負帰還抵抗Ｒ１３，Ｒ１４と差動増幅用電流源Ｉ１１とから成り、線形動作を得るべく、エミッタ負帰還抵抗Ｒ１３，Ｒ１４が挿入されている。

一方、エミッタフォロアＥＦ４は、従来例や第１〜第３の実施形態の場合とは異なり、エミッタフォロア用トランジスタＴｒ１３，Ｔｒ１４と、エミッタフォロア用電流源Ｉ１２，Ｉ１３の代わりに、抵抗Ｒ１５，Ｒ１６が用いられている。かくのごとく、エミッタフォロアＥＦ４の電流源を抵抗Ｒ１５，Ｒ１６に置換して構成することにより、群遅延時間の周波数特性の平坦性を改善することができる。

以下に、エミッタフォロアＥＦ４の電流源を抵抗Ｒ１５，Ｒ１６に置換することによって群遅延時間の周波数特性の平坦性を改善するという点についてさらに説明する。

図２０のスミスチャートにて説明した通り、図１８の従来構成の第１〜第３の遅延回路Ｄ１〜Ｄ３つまり線形バッファそれぞれの出力インピーダンスは、インダクタンス成分を有しているので、第１〜第３の遅延回路Ｄ１〜Ｄ３それぞれの出力端子側から見たテブナン（Ｔｈｅｖｅｎｉｎ）の等価回路は、図１２に示すように表すことができる。

図１２の等価回路において、等価抵抗ＲＥと等価インダクタンスＬＥとは、それぞれ、図１８の従来構成の遅延回路Ｄ１〜Ｄ３それぞれの出力インピーダンスのレジスタンス成分とインダクタンス成分とを表しており、符号ＶＥは、テブナン等価回路の等価電圧源を表している。図１８の従来構成の遅延回路Ｄ１〜Ｄ３それぞれの場合には、エミッタフォロアＥＦ３を構成するエミッタフォロア用電流源Ｉ１２，Ｉ１３の出力インピーダンスが非常に大きいので、図１２の等価回路上においては、開放状態として表現することができ、等価抵抗ＲＥと等価インダクタンスＬＥとが等価電圧源ＶＥに直列接続している回路構成となる。

一方、図１１の本第４の実施形態である第１〜第３の遅延回路Ｄ１１〜Ｄ１３においては、エミッタフォロアＥＦ４の電流源を抵抗に置換した構成としているので、第１〜第３の遅延回路Ｄ１１〜Ｄ１３つまり線形バッファそれぞれの出力端子側から見たテブナンの等価回路は、図１３に示すように表すことができる。 図１３の等価回路においては、出力インピーダンスのレジスタンス成分を示す等価抵抗ＲＥとインダクタンス成分を示す等価インダクタンスＬＥとが等価電圧源ＶＥに対して直列接続された構成にさらに加えて、エミッタフォロアＥＦ４の電流源の代わりに挿入された抵抗Ｒ１５，Ｒ１６が、エミッタフォロア用等価抵抗ＲＥＦとして表されている。ここで、エミッタフォロア用等価抵抗ＲＥＦは、等価インダクタンスＬＥや等価抵抗ＲＥに対して並列に接続されることになる。このエミッタフォロア用等価抵抗ＲＥＦが存在しているために、出力インピーダンスのインダクタンス成分が配線容量成分とによって生じる共振のＱ値が低下することになる。したがって、図１１のように、エミッタフォロアＥＦ４の電流源を抵抗によって構成した場合、所要の帯域内の周波数による群遅延時間の偏差を、図１８のような従来構成に比し、小さくすることができる。

図１４に、本第４の実施形態において、図１０および図１７に示した経路４（つまり、入力バッファＩＢＵＦから第１〜第３の遅延回路Ｄ１１〜Ｄ１３および第４の乗算器Ｍ４を経由する信号経路）を通過したときの群遅延時間の周波数特性をシミュレーションした結果について破線で示す。なお、当該シミュレーションにおいても、回路シミュレータとして汎用的であるＳＰＩＣＥを用いている。また、比較のために、図１４には、図１７の従来例の場合で経路４を通過したときの群遅延時間の周波数特性をシミュレーションした結果も図２１から転記して実線で示している。図１４に示すように、本第４の実施形態による電気分散補償等化回路においても、図１７の従来例とくらべて、群遅延時間の周波数特性が平坦化されていることが分かる。

つまり、本第４の実施形態による電気分散補償等化回路についても、要素回路である第１〜第３の遅延回路Ｄ１１〜Ｄ１３の出力インピーダンスのインダクタンス成分と配線の容量成分とによる共振のＱ値を低減することにより、群遅延時間の周波数特性の偏差の小さな分散補償等化回路を提供することができる。

（第５の実施形態）
図１５に、本発明に係る電気分散補償等化回路の第５の実施形態の回路構成を示す。図１５に示す電気分散補償等化回路は、図１の第１の実施形態の場合と同様、タップ電圧制御端子ＴＡＰ１〜ＴＡＰ４を介して外部から指定するタップ電圧信号を制御することによって波長分散および偏波モード分散により劣化した信号を整形する線形等化器を構成している。図１５の電気分散補償等化回路も、図１の第１の実施形態の場合と同様、遅延回路Ｄ１１，Ｄ１２，Ｄ１３、乗算器Ｍ１，Ｍ２，Ｍ３，Ｍ４、加算器Ａ１，Ａ２，Ａ３、入力バッファＩＢＵＦおよび出力バッファＯＢＵＦから成っている。図１５において、符号ＩＮ，ＯＵＴはそれぞれ入力端子、出力端子であり、符号ＴＡＰ１〜ＴＡＰ４は、乗算器Ｍ１〜Ｍ４に対するタップ電圧制御端子である。

ここで、図１５の電気分散補償等化回路においては、乗算器Ｍ１〜Ｍ４、加算器Ａ１〜Ａ３の内部構成は、図１７の従来例の場合と同様の構成としているが、第１、第２、第３の遅延回路Ｄ１１、Ｄ１２，Ｄ１３については、図１０の本第４の実施形態と同様、それぞれのエミッタフォロアＥＦ４のエミッタ側の電流源を、それぞれ、抵抗に置換した構成とするとともに、第１の遅延回路Ｄ１１の最後尾の線形バッファＬＬＢを形成する差動増幅回路ＤＡ２とエミッタフォロアＥＦ４との間をあらかじめ定めた線路長例えば数１００μｍのマイクロストリップ線路ＭＳ３によって接続して、最後尾の線形バッファＬＬＢのエミッタフォロアＥＦ４を、後続する次段の第２の遅延回路Ｄ２や第２の乗算器Ｍ２の直近に配置するように構成する。

さらに、入力バッファＩＢＵＦの内部構成は、図１の第１の実施形態の場合と同様に、入力バッファＩＢＵＦを形成する差動増幅回路ＤＡ１と第２のエミッタフォロアＥＦ２との間をあらかじめ定めた線路長例えば数１００μｍのマイクロストリップ線路ＭＳ１によって接続し、入力バッファＩＢＵＦの出力部を形成する第２のエミッタフォロアＥＦ２を、次段の第１の乗算器Ｍ１や第１の遅延回路Ｄ１の直近に配置する構成としている。

つまり、図１５に示す本第５の実施形態の電気分散補償等化回路は、図７に示す第３の実施形態と図１０に示す第４の実施形態とを組み合わせた電気分散補償等化回路の構成例を示している。

図１５において、入力端子ＩＮから入力されるデータは、入力バッファＩＢＵＦにてレベル調整されて、図１の第１の実施形態の場合と同様、差動増幅回路ＤＡ１からあらかじめ定めた線路長例えば数１００μｍ程度のマイクロストリップ線路ＭＳ１を経由して第２のエミッタフォロアＥＦ２に入力されて、しかる後、第２のエミッタフォロアＥＦ２から直近に配置され、複数個縦列接続された第１〜第３の遅延回路Ｄ１〜Ｄ３に順次入力される。ここで、第１の遅延回路Ｄ１の最後尾の線形バッファＬＬＢにおいては、図７の第３の実施形態の場合と同様、差動増幅回路ＤＡ２からあらかじめ定めた線路長例えば数１００μｍのマイクロストリップ線路ＭＳ３を経由して出力部のエミッタフォロアＥＦ４に入力されて、しかる後、エミッタフォロアＥＦ４から直近に配置されている第２の遅延回路Ｄ２の入力端子に入力される。なお、第１〜第３の遅延回路Ｄ１１〜Ｄ１３それぞれを構成するエミッタフォロアＥＦ４の電流源は、前述のように、抵抗によって構成されている。

また、入力バッファＩＢＵＦの出力および第１〜第３の遅延回路Ｄ１〜Ｄ３の出力は、図１の第１の実施形態の場合と同様、それぞれ、第１〜第４の乗算器Ｍ１〜Ｍ４に入力される。第１〜第４の乗算器Ｍ１〜Ｍ４のそれぞれは、入力バッファＩＢＵＦの出力、第１〜第３の遅延回路Ｄ１〜Ｄ３の出力と、タップ電圧制御端子ＴＡＰ１〜ＴＡＰ４の出力（つまりタップ制御信号）との乗算を行う。

第１〜第４の乗算器Ｍ１〜Ｍ４それぞれの出力は、図１の第１の実施形態の場合と同様、第１〜第３の加算器Ａ１〜Ａ３によりすべて加算され、その加算結果を、つまり、第１、第２の乗算器Ｍ１、Ｍ２の出力の加算結果となる第１の加算器Ａ１の出力と第３の乗算器Ｍ３の出力とを加算し、さらに、第１〜第３の乗算器Ｍ１〜Ｍ３の出力の加算結果となる第２の加算器Ａ２の出力と第４の乗算器Ｍ４の出力との加算結果となる第３の加算器Ａ３の出力（乗算器Ｍ１〜Ｍ４の加算結果）を、出力バッファＯＢＵＦを経由して出力端子ＯＵＴから出力する。

次に、図１５の電気分散補償等化回路を構成する要素回路について説明する。図１５の電気分散補償等化回路に示す第５の実施形態の入力バッファＩＢＵＦは、入力データのレベル調整とインピーダンス整合とを行う回路であり、入力データの入力波形を歪ませることなく、伝播させるべく、図１の第１の実施形態の場合と同様、差動増幅回路のトランジスタ差動対にエミッタ負帰還抵抗を挿入して、広い線形ダイナミックレンジが確保されており、図２の第１の実施形態の場合の入力バッファＩＢＵＦの回路構成と全く同様である。

また、図１５の電気分散補償等化回路を構成する第１〜第３の加算器Ａ１〜Ａ３それぞれは、従来技術として説明したように、２入力の加算器であり、一方の入力端子を用いて縦列接続することにより、第１〜第４の乗算器Ｍ１〜Ｍ４から入力されるデータを順次加算して積算するように、二つの差動入力電圧信号（図１５の場合には、加算器Ａ１は、第１の乗算器Ｍ１の差動出力電圧信号と第２の乗算器Ｍ２の差動出力電圧信号と、また、加算器Ａｉ（ｉ＝２，３）は、前段の加算器Ａ（ｉ−１）の差動出力電圧信号と乗算器Ｍｉの差動出力電圧信号と）を足し合わせた信号が出力される回路であり、負荷抵抗を共有する二組の加算器用差動増幅回路と加算器用エミッタフォロアとから構成される。第１〜第３の加算器Ａ１〜Ａ３それぞれを構成する加算器用差動増幅回路についても、線形動作させるために、遅延回路Ｄ１〜Ｄ３の場合と同様に、エミッタ負帰還抵抗を挿入している。

また、図１５の電気分散補償等化回路を構成する第１〜第４乗算器Ｍ１〜Ｍ４それぞれは、従来技術として説明したように、入力バッファＩＢＵＦおよび第１〜第３の遅延回路Ｄ１〜Ｄ３それぞれから入力されるデータ信号それぞれと第１〜第４のタップ電圧制御端子ＴＡＰ１〜ＴＡＰ４それぞれを介して外部から指定される制御電圧信号つまりタップ電圧信号それぞれと（図１５の場合には、乗算器Ｍ１は、入力バッファＩＢＵＦの差動出力電圧信号とタップ電圧制御端子ＴＡＰ１の制御電圧信号と、また、乗算器Ｍｊ（ｊ＝２，３，４）は、遅延回路Ｄ（ｊ−１）の差動出力電圧信号とタップ電圧制御端子ＴＡＰｊの制御電圧信号と）を掛け合わせ、データ信号に重み付けをする回路である。その構成は、アナログ乗算器として良く用いられるいわゆるギルバート（Ｇｉｌｂｅｒｔ）型乗算器つまり乗算器用双差動増幅回路と乗算器用エミッタフォロアとから成っている。

また、図１５の電気分散補償等化回路を構成する第１〜第３の遅延回路Ｄ１１〜Ｄ１３それぞれは、入力されたデータをあらかじめ定めた所定の遅延時間分、遅延させて出力する回路であり、複数個縦列接続することにより、入力されたデータを順次遅延させて出力する。第１〜第３の遅延回路Ｄ１１〜Ｄ１３それぞれは、複数個縦列接続された利得がほぼ０ｄＢの線形バッファ列によって構成されるが、図１１の第４の実施形態において説明したように、図１８の従来例の場合とは異なり、出力部を形成するエミッタフォロアＥＦ４の電流源を抵抗に置換した構成から成っている。なお、第１の遅延回路Ｄ１１の最後尾の線形バッファＬＬＢについては、図８の第３の実施形態において説明したように、差動増幅回路ＤＡ２と出力部を形成するエミッタフォロアＥＦ４との間は、あらかじめ定めた線路長例えば数１００μｍ程度のマイクロストリップ線路ＭＳ３によって接続され、エミッタフォロアＥＦ４を、次段の要素回路である第２の遅延回路Ｄ１２や第２の乗算器Ｍ２の入力端子の直近に配置可能としている。

以上のように、第３の実施形態の場合と同様、入力バッファＩＢＵＦを形成する差動増幅回路ＤＡ１と第２のエミッタフォロアＥＦ２との間をあらかじめ定めた線路長例えば数１００μｍのマイクロストリップ線路ＭＳ１によって接続するとともに、第１の遅延回路Ｄ１の最後尾の線形バッファＬＬＢを形成する差動増幅回路ＤＡ２とエミッタフォロアＥＦ４との間をあらかじめ定めた線路長例えば数１００μｍのマイクロストリップ線路ＭＳ３によって接続する構成とし、かつ、第４の実施形態の場合と同様、第１〜第３の遅延回路Ｄ１１〜Ｄ１３それぞれの線形バッファの出力部を形成するエミッタフォロアＥＦ４の電流源を抵抗にて置換した構成とすることによって、前述したような理由により、所望の周波数帯域内で群遅延時間の平坦性を改善することができる。

図１６に、本第５の実施形態において、図１５および図１７に示した経路４（つまり、入力バッファＩＢＵＦから第１〜第３の遅延回路Ｄ１１〜Ｄ１３および第４の乗算器Ｍ４を経由する信号経路）を通過したときの群遅延時間の周波数特性をシミュレーションした結果について破線で示す。なお、当該シミュレーションにおいても、回路シミュレータとして汎用的であるＳＰＩＣＥを用いている。また、比較のために、図１６には、図１７の従来例の場合で経路４を通過したときの群遅延時間の周波数特性をシミュレーションした結果も図２１から転記して実線で示している。図１６に示すように、本第５の実施形態による電気分散補償等化回路においても、図１７の従来例とくらべて、群遅延時間の周波数特性が大幅に平坦化されていることが分かる。

つまり、本第５の実施形態による電気分散補償等化回路においては、第３の実施形態と第４の実施形態とを組み合わせることにより、群遅延時間の周波数特性の偏差が第４の実施形態よりもさらに小さな分散補償等化回路を提供することができる。

（その他の実施形態）
以上に説明した各実施形態においては、入力バッファＩＢＵＦに縦列接続した遅延回路の段数が、第１〜第３の遅延回路Ｄ１〜Ｄ３またはＤ１１〜Ｄ１３の３段の場合について説明したが、本発明は、かかる場合のみに限るものではなく、Ｎ個（Ｎ：正整数）の第１〜第Ｎの遅延回路から構成されていても良い。かかる構成においては、対応する乗算器や加算器の個数も、それぞれ、第１〜第４の乗算器Ｍ１〜Ｍ４、第１〜第３の加算器Ａ１〜Ａ３の４個、３個ではなく、それぞれ、（Ｎ＋１）個、Ｎ個となり、第１〜第（Ｎ＋１）の乗算器、第１〜第Ｎの加算器として構成される。

また、第１の実施形態や第３、第５の実施形態においては、入力バッファＩＢＵＦを形成する差動増幅回路ＤＡ１と第２のエミッタフォロアＥＦ２との間や、第１の遅延回路Ｄ１，Ｄ１１を形成する最後尾の線形バッファの差動増幅回路ＤＡ２とエミッタフォロアＥＦ３，ＥＦ４との間を、あらかじめ定めた線路長のマイクロストリップ線路により接続し、それぞれの出力部を形成する第２のエミッタフォロアＥＦ２やエミッタフォロアＥＦ３，ＥＦ４を、次段に接続される回路の直近に配置する配置構成について説明したが、本発明は、かかる場合のみに限るものではない。

例えば、第１〜第Ｎの遅延回路のうち、いずれか１ないし複数について、最後尾の線形バッファに限ることなく、１ないし複数の任意の線形バッファそれぞれを形成する差動増幅回路ＤＡ２とエミッタフォロアＥＦ３，ＥＦ４との間を、あらかじめ定めた線路長のマイクロストリップ線路により接続し、それぞれの出力部を形成するエミッタフォロアＥＦ３，ＥＦ４を、次段に接続される回路の直近に配置するようにしても良い。

あるいは、第１〜第（Ｎ＋１）の乗算器のうち、いずれか１ないし複数について、それぞれを形成する乗算器用双差動増幅回路と乗算器用エミッタフォロアとの間を、あらかじめ定めた線路長のマイクロストリップ線路により接続し、それぞれの出力部を形成する乗算器用エミッタフォロアを、次段に接続される回路の直近に配置するようにしても良い。

あるいは、第１〜第Ｎの加算器のうち、いずれか１ないし複数について、それぞれを形成する加算器用差動増幅回路と加算器用エミッタフォロアとの間を、あらかじめ定めた線路長のマイクロストリップ線路により接続し、それぞれの出力部を形成する加算器用エミッタフォロアを、次段に接続される回路の直近に配置するようにしても良い。

ここで、入力バッファＩＢＵＦ、第１〜第Ｎの遅延回路、第１〜第（Ｎ＋１）の乗算器、第１〜第Ｎの加算器の各要素回路の中から、いずれか１ないし複数について、あらかじめ定めた線路長のマイクロストリップ線路を、それぞれの要素回路の出力部を形成するエミッタフォロア（入力バッファＩＢＵＦの第二のエミッタフォロア、各遅延回路を形成するそれぞれの線形バッファのエミッタフォロア、各乗算器の乗算器用エミッタフォロア、各加算器の加算器用エミッタフォロア）の入力側に挿入するようにしても、もちろんかまわない。

さらに、第２の実施形態においては、入力バッファＩＢＵＦと第１の乗算器Ｍ１との間を互いにあらかじめ定めた範囲内の任意の位置に自由に配置可能とするように、両者の間を、あらかじめ定めた線路長のマイクロストリップ線路を用いて接続する場合について説明したが、本発明は、かかる場合のみに限るものではない。

例えば、第１〜第Ｎの遅延回路それぞれと第２〜第（Ｎ＋１）の乗算器それぞれとの間のうち、いずれか１ないし複数を、あらかじめ定めた線路長のマイクロストリップ線路を用いて接続するようにしても良いし、また、入力バッファＩＢＵＦと第１の遅延回路との間および縦列接続された第１〜第Ｎの遅延回路それぞれの間のうち、いずれか１ないし複数について、あらかじめ定めた線路長のマイクロストリップ線路を用いて接続するようにしても良い。

また、第１〜第（Ｎ＋１）の乗算器それぞれと第１〜第Ｎの加算器それぞれとの間のうち、いずれか１ないし複数を、あらかじめ定めた線路長のマイクロストリップ線路を用いて接続するようにしても良いし、縦列接続された第１〜第Ｎの加算器それぞれの間および最終段の第Ｎの加算器と出力バッファＯＢＵＦとの間のうち、いずれか１ないし複数について、あらかじめ定めた線路長のマイクロストリップ線路を用いて接続するようにしても良い。

ここで、入力バッファＩＢＵＦ、第１〜第Ｎの遅延回路、第１〜第（Ｎ＋１）の乗算器、第１〜第Ｎの加算器の各要素回路の中から、いずれか１ないし複数について、それぞれの要素回路間を、あらかじめ定めた線路長のマイクロストリップ線路を用いて接続するようにしても、もちろんかまわないし、さらには、それぞれの要素回路の出力部を形成するエミッタフォロアの入力側にあらかじめ定めた線路長のマイクロストリップ線路を挿入する場合と任意に組み合わせるようにしてもかまわない。

また、第４の実施形態においては、第１〜第３の遅延回路Ｄ１１〜１３を形成するエミッタフォロアＥＦ４の電流源を抵抗に置換して構成する例を説明したが、本発明は、かかる場合のみに限るものではない。

例えば、第１〜第Ｎの遅延回路のうち、いずれか１ないし複数について、それぞれの線形バッファを形成するエミッタフォロアの電流源を抵抗によって構成するようにしても良いし、さらに、１ないし複数の任意の線形バッファそれぞれを形成するエミッタフォロアの電流源を抵抗によって構成するようにしても良いし、さらには、入力バッファＩＢＵＦの出力部を形成する第２のエミッタフォロアＥＦ２、第１〜第（Ｎ＋１）の乗算器を形成する乗算器用エミッタフォロア、第１〜第Ｎの加算器を形成する加算器用エミッタフォロアのそれぞれについて、いずれか１ないし複数を、それぞれの電流源を抵抗によって構成するようにしても良い。

ここで、入力バッファＩＢＵＦ、第１〜第Ｎの遅延回路、第１〜第（Ｎ＋１）の乗算器、第１〜第Ｎの加算器の各要素回路の中から、いずれか１ないし複数について、それぞれの電流源を抵抗によって構成するようにしても、もちろんかまわないし、さらに、それぞれの要素回路の出力部を形成するエミッタフォロアの入力側にあらかじめ定めた線路長のマイクロストリップ線路を挿入する場合と任意に組み合わせるようにしてもかまわないし、さらには、それぞれの要素回路間を、あらかじめ定めた線路長のマイクロストリップ線路を用いて接続する場合と任意に組み合わせるようにしてもかまわない。

本発明に係る電気分散補償等化回路の第１の実施形態の回路構成を示す回路図である。 図１の入力バッファの回路構成を示す回路図である。 図１の電気分散補償等化回路における群遅延時間の周波数特性のシミュレーション結果を示す特性図である。 本発明に係る電気分散補償等化回路の第２の実施形態の回路構成を示す回路図である。 図４の入力バッファの回路構成を示す回路図である。 図４の電気分散補償等化回路における群遅延時間の周波数特性のシミュレーション結果を示す特性図である。 本発明に係る電気分散補償等化回路の第３の実施形態の回路構成を示す回路図である。 図７の第１の遅延回路の最後尾の線形バッファの回路構成を示す回路図である。 図７の電気分散補償等化回路における群遅延時間の周波数特性のシミュレーション結果を示す特性図である。 本発明に係る電気分散補償等化回路の第４の実施形態の回路構成を示す回路図である。 図７の第１〜第３の遅延回路それぞれの回路構成を示す回路図である。 図１８の従来構成の遅延回路を出力側から見たテブナンの等価回路を示す等価回路図である。 図１１の第４の実施形態の遅延回路を出力側から見たテブナンの等価回路を示す等価回路図である。 図１０の電気分散補償等化回路における群遅延時間の周波数特性のシミュレーション結果を示す特性図である。 本発明の第５の発明の実施例を示す図である。 本発明の第５の発明の実施例のシミュレーション結果を示す図である。 従来の電気分散補償等化回路の回路構成例を示す回路図である。 図１７の第１〜第３の遅延回路それぞれを形成する線形バッファの回路構成を示す回路図である。 図１７の入力バッファの回路構成を示す回路図である。 入力バッファの出力の反射係数を示すスミスチャートである。 従来の電気分散補償等化回路の回路構成における群遅延時間の周波数特性を示す特性図である。

符号の説明

Ａ１…第１の加算器、Ａ２…第２の加算器、Ａ３…第３の加算器、ＢＲ１…ブリーダ抵抗、Ｄ１，Ｄ１１…第１の遅延回路、Ｄ２，Ｄ１２…第２の遅延回路、Ｄ３，Ｄ１３…第３の遅延回路、ＤＡ１，ＤＡ２…差動増幅回路、ＤＴ／ＤＣ…差動入力電圧正／補端子、ＥＦ１…第１のエミッタフォロア、ＥＦ２…第２のエミッタフォロア、ＥＦ３，ＥＦ４…エミッタフォロア、Ｉ１，Ｉ２…エミッタフォロア用電流源、Ｉ３…差動増幅用電流源、Ｉ４，Ｉ５…エミッタフォロア用電流源、Ｉ１１…差動増幅用電流源、Ｉ１２，Ｉ１３…エミッタフォロア用電流源、ＩＢＵＦ…入力バッファ、ＩＮ…入力端子、ＬＥ…等価インダクタンス、Ｍ１…第１の乗算器、Ｍ２…第２の乗算器、Ｍ３…第３の乗算器、Ｍ４…第４の乗算器、ＭＳ１，ＭＳ２，ＭＳ３…マイクロストリップ線路、ＯＢＵＦ…出力バッファ、ＯＵＴ…出力端子、ＱＴ／ＱＣ…差動出力電圧正／補端子、Ｒ１〜Ｒ４…抵抗、Ｒ５，Ｒ６…負荷抵抗、Ｒ７，Ｒ８…エミッタ負帰還抵抗、Ｒ１１，Ｒ１２…負荷抵抗、Ｒ１３，Ｒ１４…エミッタ負帰還抵抗、Ｒ１５，Ｒ１６…抵抗、ＲＥ…等価抵抗、ＲＥＦ…エミッタフォロア等価抵抗、ＴＡＰ１，ＴＡＰ２，ＴＡＰ３，ＴＡＰ４…タップ電圧制御端子、Ｔｒ１，Ｔｒ２…エミッタフォロア用トランジスタ、Ｔｒ３，Ｔｒ４…増幅用トランジスタ、Ｔｒ５，Ｔｒ６…エミッタフォロア用トランジスタ、Ｔｒ１１、Ｔｒ１２…増幅用トランジスタ、Ｔｒ１３，Ｔｒ１４…出力用トランジスタ（エミッタフォロア用トランジスタ）、Ｖｃｃ…コレクタ側電源電圧端子、ＶＥ…等価電圧源、Ｖｅｅ…エミッタ側電源電圧端子。

Claims (14)

1. 入力データのレベル調整とインピーダンス整合とを行う入力バッファと、Ｎ個（Ｎ：正整数）縦列接続され、前記入力バッファから入力されたデータを、あらかじめ定めた所定の遅延時間ずつ、順次、遅延させる第１ないし第Ｎの遅延回路と、前記入力バッファおよび前記第１ないし第Ｎの遅延回路それぞれから入力されたデータを、外部から指定した(Ｎ+１)個のタップ電圧信号それぞれと乗算した結果を出力する第１ないし第（Ｎ＋１）の乗算器と、前記第１ないし第（Ｎ＋１）の乗算器から入力されるデータを順次加算して積算した結果を出力する２入力の第１ないし第Ｎの加算器と、前記第Ｎの加算器から入力されるデータを外部に出力する出力バッファとを備えた電気分散補償等化回路において、前記入力バッファが、インピーダンス整合用のブリーダ抵抗と第１のエミッタフォロアと差動増幅回路と出力部を形成する第２のエミッタフォロアとから構成され、かつ、前記差動増幅回路と前記第２のエミッタフォロアとの間を、あらかじめ定めた線路長のマイクロストリップ線路により接続し、前記入力バッファの出力部を形成する前記第２のエミッタフォロアを、次段に接続される回路の直近に配置すること、および／または、前記入力バッファの出力部を形成する前記第２のエミッタフォロアの電流源を抵抗によって構成することを特徴とする電気分散補償等化回路。
2. 入力データのレベル調整とインピーダンス整合とを行う入力バッファと、Ｎ個（Ｎ：正整数）縦列接続され、前記入力バッファから入力されたデータを、あらかじめ定めた所定の遅延時間ずつ、順次、遅延させる第１ないし第Ｎの遅延回路と、前記入力バッファおよび前記第１ないし第Ｎの遅延回路それぞれから入力されたデータを、外部から指定した(Ｎ+１)個のタップ電圧信号それぞれと乗算した結果を出力する第１ないし第（Ｎ＋１）の乗算器と、前記第１ないし第（Ｎ＋１）の乗算器から入力されるデータを順次加算して積算した結果を出力する２入力の第１ないし第Ｎの加算器と、前記第Ｎの加算器から入力されるデータを外部に出力する出力バッファとを備えた電気分散補償等化回路において、前記第１ないし第Ｎの遅延回路それぞれが、差動増幅回路とエミッタフォロアとからなる線形バッファを複数個縦列接続して構成され、かつ、前記第１ないし第Ｎの遅延回路のうち、いずれか１ないし複数について、１ないし複数の任意の前記線形バッファそれぞれを形成する前記差動増幅回路と前記エミッタフォロアとの間を、あらかじめ定めた線路長のマイクロストリップ線路により接続し、それぞれの出力部を形成する前記エミッタフォロアを、次段に接続される回路の直近に配置すること、および／または、前記第１ないし第Ｎの遅延回路のうち、いずれか１ないし複数について、１ないし複数の任意の前記線形バッファそれぞれを形成する前記エミッタフォロアの電流源を抵抗によって構成することを特徴とする電気分散補償等化回路。
3. 請求項２に記載の電気分散補償等化回路において、前記入力バッファが、インピーダンス整合用のブリーダ抵抗と第１のエミッタフォロアと差動増幅回路と出力部を形成する第２のエミッタフォロアとから構成され、かつ、前記差動増幅回路と前記第２のエミッタフォロアとの間を、あらかじめ定めた線路長のマイクロストリップ線路により接続し、前記入力バッファの出力部を形成する前記第２のエミッタフォロアを、次段に接続される回路の直近に配置すること、および／または、前記入力バッファの出力部を形成する前記第２のエミッタフォロアの電流源を抵抗によって構成することを特徴とする電気分散補償等化回路。
4. 入力データのレベル調整とインピーダンス整合とを行う入力バッファと、Ｎ個（Ｎ：正整数）縦列接続され、前記入力バッファから入力されたデータを、あらかじめ定めた所定の遅延時間ずつ、順次、遅延させる第１ないし第Ｎの遅延回路と、前記入力バッファおよび前記第１ないし第Ｎの遅延回路それぞれから入力されたデータを、外部から指定した(Ｎ+１)個のタップ電圧信号それぞれと乗算した結果を出力する第１ないし第（Ｎ＋１）の乗算器と、前記第１ないし第（Ｎ＋１）の乗算器から入力されるデータを順次加算して積算した結果を出力する２入力の第１ないし第Ｎの加算器と、前記第Ｎの加算器から入力されるデータを外部に出力する出力バッファとを備えた電気分散補償等化回路において、前記第１ないし第（Ｎ＋１）の乗算器それぞれが、乗算器用双差動増幅回路と乗算器用エミッタフォロアとから構成され、かつ、前記第１ないし第（Ｎ＋１）の乗算器のうち、いずれか１ないし複数について、前記乗算器用双差動増幅回路と前記乗算器用エミッタフォロアとの間を、あらかじめ定めた線路長のマイクロストリップ線路により接続し、それぞれの出力部を形成する前記乗算器用エミッタフォロアを、次段に接続される回路の直近に配置すること、および／または、前記第１ないし第（Ｎ＋１）の乗算器のうち、いずれか１ないし複数について、それぞれの出力部を形成する前記乗算器用エミッタフォロアの電流源を抵抗によって構成することを特徴とする電気分散補償等化回路。
5. 請求項４に記載の電気分散補償等化回路において、前記入力バッファが、インピーダンス整合用のブリーダ抵抗と第１のエミッタフォロアと差動増幅回路と出力部を形成する第２のエミッタフォロアとから構成され、かつ、前記差動増幅回路と前記第２のエミッタフォロアとの間を、あらかじめ定めた線路長のマイクロストリップ線路により接続し、前記入力バッファの出力部を形成する前記第２のエミッタフォロアを、次段に接続される回路の直近に配置すること、および／または、前記入力バッファの出力部を形成する前記第２のエミッタフォロアの電流源を抵抗によって構成することを特徴とする電気分散補償等化回路。
6. 請求項４または５に記載の電気分散補償等化回路において、前記第１ないし第Ｎの遅延回路それぞれが、差動増幅回路とエミッタフォロアとからなる線形バッファを複数個縦列接続して構成され、かつ、前記第１ないし第Ｎの遅延回路のうち、いずれか１ないし複数について、１ないし複数の任意の前記線形バッファそれぞれを形成する前記差動増幅回路と前記エミッタフォロアとの間を、あらかじめ定めた線路長のマイクロストリップ線路により接続し、それぞれの出力部を形成する前記エミッタフォロアを、次段に接続される回路の直近に配置すること、および／または、前記第１ないし第Ｎの遅延回路のうち、いずれか１ないし複数について、１ないし複数の任意の前記線形バッファそれぞれを形成する前記エミッタフォロアの電流源を抵抗によって構成することを特徴とする電気分散補償等化回路。
7. 入力データのレベル調整とインピーダンス整合とを行う入力バッファと、Ｎ個（Ｎ：正整数）縦列接続され、前記入力バッファから入力されたデータを、あらかじめ定めた所定の遅延時間ずつ、順次、遅延させる第１ないし第Ｎの遅延回路と、前記入力バッファおよび前記第１ないし第Ｎの遅延回路それぞれから入力されたデータを、外部から指定した(Ｎ+１)個のタップ電圧信号それぞれと乗算した結果を出力する第１ないし第（Ｎ＋１）の乗算器と、前記第１ないし第（Ｎ＋１）の乗算器から入力されるデータを順次加算して積算した結果を出力する２入力の第１ないし第Ｎの加算器と、前記第Ｎの加算器から入力されるデータを外部に出力する出力バッファとを備えた電気分散補償等化回路において、前記第１ないし第Ｎの加算器それぞれが、負荷抵抗を共有する二組の加算器用差動増幅回路と加算器用エミッタフォロアとから構成され、かつ、前記第１ないし第Ｎの加算器のうち、いずれか１ないし複数について、前記加算器用差動増幅回路と前記加算器用エミッタフォロアとの間を、あらかじめ定めた線路長のマイクロストリップ線路により接続し、それぞれの出力部を形成する前記加算器用エミッタフォロアを、次段に接続される回路の直近に配置すること、および／または、前記第１ないし第Ｎの加算器のうち、いずれか１ないし複数について、それぞれの出力部を形成する前記加算器用エミッタフォロアの電流源を抵抗によって構成することを特徴とする電気分散補償等化回路。
8. 請求項７に記載の電気分散補償等化回路において、前記入力バッファが、インピーダンス整合用のブリーダ抵抗と第１のエミッタフォロアと差動増幅回路と出力部を形成する第２のエミッタフォロアとから構成され、かつ、前記差動増幅回路と前記第２のエミッタフォロアとの間を、あらかじめ定めた線路長のマイクロストリップ線路により接続し、前記入力バッファの出力部を形成する前記第２のエミッタフォロアを、次段に接続される回路の直近に配置すること、および／または、前記入力バッファの出力部を形成する前記第２のエミッタフォロアの電流源を抵抗によって構成することを特徴とする電気分散補償等化回路。
9. 請求項７または８に記載の電気分散補償等化回路において、前記第１ないし第Ｎの遅延回路それぞれが、差動増幅回路とエミッタフォロアとからなる線形バッファを複数個縦列接続して構成され、かつ、前記第１ないし第Ｎの遅延回路のうち、いずれか１ないし複数について、１ないし複数の任意の前記線形バッファそれぞれを形成する前記差動増幅回路と前記エミッタフォロアとの間を、あらかじめ定めた線路長のマイクロストリップ線路により接続し、それぞれの出力部を形成する前記エミッタフォロアを、次段に接続される回路の直近に配置すること、および／または、前記第１ないし第Ｎの遅延回路のうち、いずれか１ないし複数について、１ないし複数の任意の前記線形バッファそれぞれを形成する前記エミッタフォロアの電流源を抵抗によって構成することを特徴とする電気分散補償等化回路。
10. 請求項７ないし９のいずれかに記載の電気分散補償等化回路において、前記第１ないし第（Ｎ＋１）の乗算器それぞれが、乗算器用双差動増幅回路と乗算器用エミッタフォロアとから構成され、かつ、前記第１ないし第（Ｎ＋１）の乗算器のうち、いずれか１ないし複数について、前記乗算器用双差動増幅回路と前記乗算器用エミッタフォロアとの間を、あらかじめ定めた線路長のマイクロストリップ線路により接続し、それぞれの出力部を形成する前記乗算器用エミッタフォロアを、次段に接続される回路の直近に配置すること、および／または、前記第１ないし第（Ｎ＋１）の乗算器のうち、いずれか１ないし複数について、それぞれの出力部を形成する前記乗算器用エミッタフォロアの電流源を抵抗によって構成することを特徴とする電気分散補償等化回路。
11. 請求項１ないし１０のいずれかに記載の電気分散補償等化回路において、前記入力バッファと前記第１の遅延回路との間、および、縦列接続された前記第１ないし第Ｎの遅延回路それぞれの間のうち、いずれか１ないし複数について、あらかじめ定めた線路長のマイクロストリップ線路により接続することを特徴とする電気分散補償等化回路。
12. 請求項１ないし１１のいずれかに記載の電気分散補償等化回路において、前記入力バッファと前記第１の乗算器との間、および、前記第１ないし第Ｎの遅延回路それぞれと前記第２ないし第（Ｎ＋１）の乗算器それぞれとの間のうち、いずれか１ないし複数について、あらかじめ定めた線路長のマイクロストリップ線路により接続することを特徴とする電気分散補償等化回路。
13. 請求項１ないし１２のいずれかに記載の電気分散補償等化回路において、前記第１および第２の乗算器それぞれと前記第１の加算器との間、および、前記第３ないし第（Ｎ＋１）の乗算器それぞれと前記第２ないし第Ｎの加算器それぞれとの間のうち、いずれか１ないし複数について、あらかじめ定めた線路長のマイクロストリップ線路により接続することを特徴とする電気分散補償等化回路。
14. 請求項１ないし１３のいずれかに記載の電気分散補償等化回路において、縦列接続された前記第１ないし第Ｎの加算器それぞれの間、および、前記第Ｎの加算器と前記出力バッファとの間のうち、いずれか１ないし複数について、あらかじめ定めた線路長のマイクロストリップ線路により接続することを特徴とする電気分散補償等化回路。

Images