JP4945350B2 - 電気分散補償等化回路 - Google Patents
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Description
G=gm×RL/(1+gm×Re)
と表すことができる。ここで、RLは差動対の負荷抵抗を示し、Reは差動対の負帰還抵抗を示し、
RL=R11=R12
Re=R13=R14
であり、gmは増幅用トランジスタTr11,Tr12のトランスコンダクタンスである。
M.Nakamuraら:"Electrical PMD equalizer ICs for a 40Gbit/s transmission",0ptical Fiber Communication Conference,2004,TuG4
本発明に係る実施形態の説明に先立って、本発明の概要についてまず説明する。本発明は、光ファイバ通信における波長分散および偏波モード分散によって劣化した信号を、光電変換後の電気信号において補償する電気集積回路つまり電気分散補償等化回路に関するものであり、周波数による群遅延時間偏差を小さくし、群遅延時間の平坦性を向上させることによって、出力波形の歪みを抑制可能な電気分散補償等化回路を、以下のごとき手段を用いて実現している点に、主要な特徴がある。
(1)入力バッファIBUFを形成するレベル調整用の差動増幅回路と出力部の第2のエミッタフォロアとの間、
(2)各遅延回路D1,D2,…のうち、いずれか1ないし複数について、それぞれを形成する1ないし複数の任意の線形バッファ差動増幅回路とエミッタフォロアとの間、
(3)各乗算器M1,M2,…のうち、いずれか1ないし複数について、それぞれを形成する乗算器用双差動増幅回路と乗算器用エミッタフォロアとの間、
(4)各加算器A1,A2,…のうち、いずれか1ないし複数について、それぞれを形成する加算器用差動増幅回路と加算器用エミッタフォロアとの間、
(5)出力バッファOBUFを形成する出力バッファ用差動増幅回路と出力バッファ用エミッタフォロアとの間、
のうち、いずれか1ないし複数を、低周波成分を通過させ、高周波成分を低減させるローパスフィルタを介して接続することを特徴としている。
(6)入力バッファIBUFの入力部に、
(7)各遅延回路D1,D2,…のうち、いずれか1ないし複数について、それぞれの入力部に、
(8)各乗算器M1,M2,…のうち、いずれか1ないし複数について、それぞれの入力部に、
(9)各加算器A1,A2,…のうち、いずれか1ないし複数について、それぞれの入力部に、
(10)出力バッファOBUFの入力部に、
のうち、いずれか1ないし複数について、各要素回路用の直列抵抗を介して前段の要素回路からの配線を接続することを特徴としている。
図1に、本発明に係る電気分散補償等化回路の第1の実施形態の回路構成を示す。図1に示す電気分散補償等化回路は、図10の従来例の場合と同様、タップ電圧制御端子TAP1〜TAP3を介して外部から指定するタップ電圧信号の電圧レベルを制御することによって波長分散および偏波モード分散により劣化した信号を整形する線形等化器を構成している。ここで、図1の電気分散補償等化回路は、入力バッファIBUF−LPFの内部構成を除いて、図10の従来例の場合と同様、第1、第2の遅延回路D1,D2、第1、第2、第3の乗算器M1,M2,M3、第1、第2の加算器A1,A2および出力バッファOBUFの各要素回路を有して構成され、各要素回路の内部構成は、入力バッファIBUF−LPFを除いて、図10の従来例と同様である。図1において、符号IN,OUTはそれぞれ入力端子、出力端子であり、符号TAP1〜TAP3は、乗算器M1〜M3に対するタップ電圧制御端子である。
図5に、本発明に係る電気分散補償等化回路の第2の実施形態の回路構成を示す。図5に示す電気分散補償等化回路も、図10の従来例および図1の第1の実施形態の場合と同様、タップ電圧制御端子TAP1〜TAP3を介して外部から指定するタップ電圧信号の電圧レベルを制御することによって波長分散および偏波モード分散により劣化した信号を整形する線形等化器を構成している。ここで、図5の電気分散補償等化回路は、第1、第2、第3の乗算器M1,M2,M3への入力部の構成方法を除いて、図10の従来例の場合と同様、入力バッファIBUF、第1、第2の遅延回路D1,D2、第1、第2、第3の乗算器M1,M2,M3、第1、第2の加算器A1,A2および出力バッファOBUFの各要素回路を有して構成され、各要素回路の内部構成は、第1、第2、第3の乗算器M1,M2,M3の入力部の構成を除いて、図10の従来例と同様である。図5において、符号IN,OUTはそれぞれ入力端子、出力端子であり、符号TAP1〜TAP3は、乗算器M1〜M3に対するタップ電圧制御端子である。
図8に、本発明に係る電気分散補償等化回路の第3の実施形態の回路構成を示す。図8に示す電気分散補償等化回路も、図10の従来例および図1の第1の実施形態の場合と同様、タップ電圧制御端子TAP1〜TAP3を介して外部から指定するタップ電圧信号の電圧レベルを制御することによって波長分散および偏波モード分散により劣化した信号を整形する線形等化器を構成している。ここで、図8の電気分散補償等化回路は、第1、第2の遅延回路D1,D2への入力部の構成方法を除いて、図10の従来例の場合と同様、入力バッファIBUF、第1、第2の遅延回路D1,D2、第1、第2、第3の乗算器M1,M2,M3、第1、第2の加算器A1,A2および出力バッファOBUFの各要素回路を有して構成され、各要素回路の内部構成は、第1、第2の遅延回路D1,D2の入力部の構成を除いて、図10の従来例と同様である。図8において、符号IN,OUTはそれぞれ入力端子、出力端子であり、符号TAP1〜TAP3は、乗算器M1〜M3に対するタップ電圧制御端子である。
以上に説明した各実施形態においては、入力バッファIBUFに縦列接続した遅延回路の段数が、第1、第2の遅延回路D1,D2の2段の場合について説明したが、本発明は、かかる場合のみに限るものではなく、N個(N:正整数)の第1〜第Nの遅延回路から構成されていても良い。かかる構成においては、対応する乗算器や加算器の個数も、それぞれ、第1〜第3の乗算器M1〜M3、第1、第2の加算器A1,A2の3個、2個ではなく、それぞれ、(N+1)個、N個となり、第1〜第(N+1)の乗算器、第1〜第Nの加算器として構成される。
Claims (10)
- 入力データのレベル調整を少なくとも行う入力バッファと、N個(N:正整数)縦列接続され、前記入力バッファから入力されたデータを、あらかじめ定めた所定の遅延時間ずつ、順次、遅延させる第1ないし第Nの遅延回路と、前記入力バッファおよび前記第1ないし第Nの遅延回路それぞれから入力されたデータを、外部から指定した(N+1)個のタップ電圧信号それぞれと乗算した結果を出力する第1ないし第(N+1)の乗算器と、前記第1ないし第(N+1)の乗算器から入力されるデータを順次加算して積算した結果を出力する2入力の第1ないし第Nの加算器と、前記第Nの加算器から入力されるデータを外部に出力する出力バッファとを備えた電気分散補償等化回路において、前記入力バッファ、前記第1ないし第Nの遅延回路、前記第1ないし第(N+1)の乗算器、前記第1ないし第Nの加算器、および、前記出力バッファのうち、任意に選択した1ないし複数個について、ローパスフィルタを内蔵し、前記ローパスフィルタが、当該ローパスフィルタ以外の要素回路におけるトータルの群遅延時間の周波数特性とは逆の群遅延時間の周波数特性を有し、周波数が高くなるほど群遅延時間が漸減していく特性を有することを特徴とする電気分散補償等化回路。
- 請求項1に記載の電気分散補償等化回路において、前記入力バッファが、レベル調整用の差動増幅回路と出力部を形成するエミッタフォロアとを少なくとも備えて構成され、かつ、前記差動増幅回路と前記エミッタフォロアとの間を、当該入力バッファに内蔵した前記ローパスフィルタを介して接続することを特徴とする電気分散補償等化回路。
- 請求項1または2に記載の電気分散補償等化回路において、前記第1ないし第Nの遅延回路それぞれが、遅延回路用差動増幅回路と遅延回路用エミッタフォロアとからなる線形バッファを複数個縦列接続して構成され、かつ、前記第1ないし第Nの遅延回路のうち、いずれか1ないし複数について、1ないし複数の任意の前記線形バッファを形成する前記遅延回路用差動増幅回路と前記遅延回路用エミッタフォロアとの間を、当該線形バッファに内蔵した前記ローパスフィルタを介して接続することを特徴とする電気分散補償等化回路。
- 請求項1ないし3のいずれかに記載の電気分散補償等化回路において、前記第1ないし第(N+1)の乗算器それぞれが、乗算器用双差動増幅回路と乗算器用エミッタフォロアとから構成され、かつ、前記第1ないし第(N+1)の乗算器のうち、いずれか1ないし複数について、前記乗算器用双差動増幅回路と前記乗算器用エミッタフォロアとの間を、当該乗算器に内蔵した前記ローパスフィルタを介して接続することを特徴とする電気分散補償等化回路。
- 請求項1ないし4のいずれかに記載の電気分散補償等化回路において、前記第1ないし第Nの加算器それぞれが、負荷抵抗を共有する二組の加算器用差動増幅回路と加算器用エミッタフォロアとから構成され、かつ、前記第1ないし第Nの加算器のうち、いずれか1ないし複数について、前記加算器用差動増幅回路と前記加算器用エミッタフォロアとの間を、当該加算器に内蔵した前記ローパスフィルタを介して接続することを特徴とする電気分散補償等化回路。
- 請求項1ないし5のいずれかに記載の電気分散補償等化回路において、前記出力バッファが、出力バッファ用差動増幅回路と出力バッファ用エミッタフォロアとから構成され、かつ、前記出力バッファ用差動増幅回路と前記出力バッファ用エミッタフォロアとの間を、当該出力バッファに内蔵した前記ローパスフィルタを介して接続することを特徴とする電気分散補償等化回路。
- 請求項1ないし6のいずれかに記載の電気分散補償等化回路において、前記ローパスフィルタが、インダクタとキャパシタとの組み合わせを用いて構成されていることを特徴とする電気分散補償等化回路。
- 入力データのレベル調整を少なくとも行う入力バッファと、N個(N:正整数)縦列接続され、前記入力バッファから入力されたデータを、あらかじめ定めた所定の遅延時間ずつ、順次、遅延させる第1ないし第Nの遅延回路と、前記入力バッファおよび前記第1ないし第Nの遅延回路それぞれから入力されたデータを、外部から指定した(N+1)個のタップ電圧信号それぞれと乗算した結果を出力する第1ないし第(N+1)の乗算器と、前記第1ないし第(N+1)の乗算器から入力されるデータを順次加算して積算した結果を出力する2入力の第1ないし第Nの加算器と、前記第Nの加算器から入力されるデータを外部に出力する出力バッファとを備えた電気分散補償等化回路において、前記入力バッファ、前記第1ないし第Nの遅延回路、前記第1ないし第(N+1)の乗算器、前記第1ないし第Nの加算器、および、前記出力バッファのうち、任意に選択した1ないし複数個について、それぞれの入力部に、直列抵抗を介して前段の回路からの配線を接続することによって形成されるローパスフィルタが、当該ローパスフィルタ以外の要素回路におけるトータルの群遅延時間の周波数特性とは逆の群遅延時間の周波数特性を有し、周波数が高くなるほど群遅延時間が漸減していく特性を有することを特徴とする電気分散補償等化回路。
- 請求項8に記載の電気分散補償等化回路において、前記入力バッファ、前記第1ないし第Nの遅延回路、前記第1ないし第(N+1)の乗算器、前記第1ないし第Nの加算器、および、前記出力バッファのうち、任意に選択した1ないし複数個について、あらかじめ定めた周波数閾値以下の低周波成分を通過させ、該周波数閾値を超える高周波成分を低減させるローパスフィルタを内蔵していることを特徴とする電気分散補償等化回路。
- 請求項8または9に記載の電気分散補償等化回路において、前記入力部に接続した前記直列抵抗の抵抗値が、該直列抵抗を挿入した各回路の入力部における入力容量成分とによって、あらかじめ定めた周波数閾値以下の低周波成分を通過させ、該周波数閾値を超える高周波成分を低減させるローパスフィルタを形成することを特徴とする電気分散補償等化回路。
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