JPH1168624A - 等化回路 - Google Patents
等化回路Info
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- JPH1168624A JPH1168624A JP21531497A JP21531497A JPH1168624A JP H1168624 A JPH1168624 A JP H1168624A JP 21531497 A JP21531497 A JP 21531497A JP 21531497 A JP21531497 A JP 21531497A JP H1168624 A JPH1168624 A JP H1168624A
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- circuit
- signal
- gain
- square root
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- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】
【課題】高速伝送時における伝送路の損失を、位相ずれ
を起こすことなく、良好に補償することができる等化回
路を提供する。 【解決手段】入力信号Ｖｉｎを伝搬するユニティパス１
１と、入力信号Ｖｉｎの周波数ｆの平方根を求める平方
根フィルタ１２と、入力信号Ｖｉｎの高周波数成分を抽
出するハイパスフィルタ１３と、コントロールパラメー
タρに基づくコントロール信号Ｖcontを２乗する２乗回
路１４と、ρに基づくコントロール信号Ｖcontでゲイン
が設定されて信号Ｓ１２を増幅するゲインコントロール
回路１５と、２乗回路１４で２乗されて生成されたゲイ
ンコントロール信号Ｓ１４でゲインが設定されて出力信
号Ｓ１３を増幅するゲインコントロール回路１６と、ユ
ニティパス１１を伝搬された入力信号、信号Ｓ１５、お
よび信号Ｓ１６を加算して出力信号Ｖout として出力す
る加算器１７とを設ける。
を起こすことなく、良好に補償することができる等化回
路を提供する。 【解決手段】入力信号Ｖｉｎを伝搬するユニティパス１
１と、入力信号Ｖｉｎの周波数ｆの平方根を求める平方
根フィルタ１２と、入力信号Ｖｉｎの高周波数成分を抽
出するハイパスフィルタ１３と、コントロールパラメー
タρに基づくコントロール信号Ｖcontを２乗する２乗回
路１４と、ρに基づくコントロール信号Ｖcontでゲイン
が設定されて信号Ｓ１２を増幅するゲインコントロール
回路１５と、２乗回路１４で２乗されて生成されたゲイ
ンコントロール信号Ｓ１４でゲインが設定されて出力信
号Ｓ１３を増幅するゲインコントロール回路１６と、ユ
ニティパス１１を伝搬された入力信号、信号Ｓ１５、お
よび信号Ｓ１６を加算して出力信号Ｖout として出力す
る加算器１７とを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、通信分野等で用い
られ、伝送ケーブルの振幅特性等を補償するための等化
回路に関するものである。
られ、伝送ケーブルの振幅特性等を補償するための等化
回路に関するものである。
【０００２】
【従来の技術】たとえば、伝送ケーブルを用いたデータ
伝送系においては、通常は符号間干渉が存在し、データ
伝送中に種々の雑音によって妨害を受けることになる。
伝送路のＳＮ比がたとえば３０ｄＢと比較的大きい場合
であっても、符号間干渉の存在によって、実際の伝送速
度は理論的な伝送路容量に比べてかなり遅くなってしま
う。したがって、高速伝送を行うためには、符号間干渉
を除去する必要があり、この符号間干渉および雑音等に
起因する伝送系の劣化を補償するために等化回路がデー
タの送受信系に設けられる。
伝送系においては、通常は符号間干渉が存在し、データ
伝送中に種々の雑音によって妨害を受けることになる。
伝送路のＳＮ比がたとえば３０ｄＢと比較的大きい場合
であっても、符号間干渉の存在によって、実際の伝送速
度は理論的な伝送路容量に比べてかなり遅くなってしま
う。したがって、高速伝送を行うためには、符号間干渉
を除去する必要があり、この符号間干渉および雑音等に
起因する伝送系の劣化を補償するために等化回路がデー
タの送受信系に設けられる。
【０００３】同軸ケーブル(coaxial cable) やより線ケ
ーブル(twisted pair cable) 等のデータ伝送のための
電気的なケーブルを用いた伝送系においては、周波数が
高くなるほど損失が増大する。この損失の要因は、ＭＨ
ｚ帯あるいはそれ以上の周波数帯においては、いわゆる
表皮効果(skin effec)に基づく減衰等によるものがほと
んどである。
ーブル(twisted pair cable) 等のデータ伝送のための
電気的なケーブルを用いた伝送系においては、周波数が
高くなるほど損失が増大する。この損失の要因は、ＭＨ
ｚ帯あるいはそれ以上の周波数帯においては、いわゆる
表皮効果(skin effec)に基づく減衰等によるものがほと
んどである。
【０００４】以下に、このような伝送損失を補償する等
化回路について説明する。ケーブル伝送関数Ｇc(f)は次
のような簡単な式で表すことができる。
化回路について説明する。ケーブル伝送関数Ｇc(f)は次
のような簡単な式で表すことができる。
【０００５】
【数１】
【０００６】ここで、ｃはケーブル定数を、ｌはケーブ
ル長を示している。上述した表皮効果に基づく減衰等に
よる損失を補償するために、等化回路には、次式で示す
ように、上記（１）式で示すケーブル伝達関数の逆関数
を満足する構成が設けられる。
ル長を示している。上述した表皮効果に基づく減衰等に
よる損失を補償するために、等化回路には、次式で示す
ように、上記（１）式で示すケーブル伝達関数の逆関数
を満足する構成が設けられる。
【０００７】
【数２】
【０００８】また、等化回路は、次式で示すような制御
関数を実現する必要がある。
関数を実現する必要がある。
【０００９】
【数３】
【００１０】ここでＶ(f) は可変伝達関数を、ρはケー
ブル長のコントロールパラメータ(length control para
meter)をそれぞれ示している。ケーブル長ｌの最大値を
ｌmax とすると、ρ＝ｌ／ｌmax で与えられる。
ブル長のコントロールパラメータ(length control para
meter)をそれぞれ示している。ケーブル長ｌの最大値を
ｌmax とすると、ρ＝ｌ／ｌmax で与えられる。
【００１１】従来、上述した理論に従った機能を下記の
（４）式のように近似を用いて実現したボード型等化回
路(Bode-type equalizer) が提案されている。
（４）式のように近似を用いて実現したボード型等化回
路(Bode-type equalizer) が提案されている。
【００１２】
【数４】
【００１３】図１２は、このボード型等化回路の構成例
を示すブロック図である。図１２に示すボード型等化回
路は、加算器１，２、関数回路３、およびケーブル長
（パラメータ）コントロール回路４により構成されてい
る。
を示すブロック図である。図１２に示すボード型等化回
路は、加算器１，２、関数回路３、およびケーブル長
（パラメータ）コントロール回路４により構成されてい
る。
【００１４】このボード型等化回路では、関数回路３に
おいて、加算器１を通った入力信号の基づいて関数Ｈ
(f) ＝Ｇ(f) −１が求められる。関数回路３の出力が加
算器１にフィードバックされるとともに、関数回路３の
出力をコントロール回路４を通し、その結果の信号が加
算器１にフィードバックされる。加算器１において、入
力信号Ｖｉｎと関数回路３の出力およびコントロール回
路４の出力とが加算され、その加算結果とコントロール
回路４の出力とが加算器２で加算され、その結果が出力
信号Ｖout として出力される。
おいて、加算器１を通った入力信号の基づいて関数Ｈ
(f) ＝Ｇ(f) −１が求められる。関数回路３の出力が加
算器１にフィードバックされるとともに、関数回路３の
出力をコントロール回路４を通し、その結果の信号が加
算器１にフィードバックされる。加算器１において、入
力信号Ｖｉｎと関数回路３の出力およびコントロール回
路４の出力とが加算され、その加算結果とコントロール
回路４の出力とが加算器２で加算され、その結果が出力
信号Ｖout として出力される。
【００１５】
【発明が解決しようとする課題】上述したように、ボー
ド型等化回路は、フィードバック系を用いて等化回路と
しての機能が実現されている。ところが、このボード型
等化回路では、高周波数の入力信号とフィードバック信
号とに位相ずれが生じてしまい、誤動作を引き起こすお
それがある。
ド型等化回路は、フィードバック系を用いて等化回路と
しての機能が実現されている。ところが、このボード型
等化回路では、高周波数の入力信号とフィードバック信
号とに位相ずれが生じてしまい、誤動作を引き起こすお
それがある。
【００１６】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、高速伝送時における伝送路の損
失を、位相ずれを起こすことなく、良好に補償すること
ができる等化回路を提供することにある。
のであり、その目的は、高速伝送時における伝送路の損
失を、位相ずれを起こすことなく、良好に補償すること
ができる等化回路を提供することにある。
【００１７】
【課題を解決するための手段】上記目的を達成するた
め、本発明の等化回路は、入力信号を伝搬するユニティ
パスと、入力信号の周波数の平方根を求める平方根フィ
ルタと、入力信号の高周波数成分を抽出するハイパスフ
ィルタと、コントロールパラメータρに基づくコントロ
ール信号を２乗する２乗回路と、コントロールパラメー
タρに基づくコントロール信号でゲインが設定され、こ
の設定ゲインをもって平方根フィルタの出力信号を増幅
する第１のゲインコントロール回路と、２乗回路で２乗
されて生成されたゲインコントロール信号でゲインが設
定され、この設定ゲインをもってハイパスフィルタの出
力信号を増幅する第２のゲインコントロール回路と、ユ
ニティパスを伝搬された入力信号、第１のゲインコント
ロール回路の出力信号、および第２のゲインコントロー
ル回路の出力信号を加算して出力する加算器とを有す
る。
め、本発明の等化回路は、入力信号を伝搬するユニティ
パスと、入力信号の周波数の平方根を求める平方根フィ
ルタと、入力信号の高周波数成分を抽出するハイパスフ
ィルタと、コントロールパラメータρに基づくコントロ
ール信号を２乗する２乗回路と、コントロールパラメー
タρに基づくコントロール信号でゲインが設定され、こ
の設定ゲインをもって平方根フィルタの出力信号を増幅
する第１のゲインコントロール回路と、２乗回路で２乗
されて生成されたゲインコントロール信号でゲインが設
定され、この設定ゲインをもってハイパスフィルタの出
力信号を増幅する第２のゲインコントロール回路と、ユ
ニティパスを伝搬された入力信号、第１のゲインコント
ロール回路の出力信号、および第２のゲインコントロー
ル回路の出力信号を加算して出力する加算器とを有す
る。
【００１８】また、本発明の等化回路は、入力信号を伝
搬するユニティパスと、入力信号の周波数の平方根を求
める平方根フィルタと、入力信号の高周波数成分を抽出
するハイパスフィルタと、コントロールパラメータρに
基づくコントロール信号を２乗する２乗回路と、コント
ロールパラメータρに基づくコントロール信号でゲイン
が設定され、この設定ゲインをもって入力信号を増幅し
て上記平行根フィルタに入力させる第１のゲインコント
ロール回路と、２乗回路で２乗されて生成されたゲイン
コントロール信号でゲインが設定され、この設定ゲイン
をもって入力信号を増幅して上記ハイパスフィルタに入
力させる第２のゲインコントロール回路と、ユニティパ
スを伝搬された入力信号、上記平方根フィルタの出力信
号、および上記ハイパスフィルタの出力信号を加算して
出力する加算器とを有する。
搬するユニティパスと、入力信号の周波数の平方根を求
める平方根フィルタと、入力信号の高周波数成分を抽出
するハイパスフィルタと、コントロールパラメータρに
基づくコントロール信号を２乗する２乗回路と、コント
ロールパラメータρに基づくコントロール信号でゲイン
が設定され、この設定ゲインをもって入力信号を増幅し
て上記平行根フィルタに入力させる第１のゲインコント
ロール回路と、２乗回路で２乗されて生成されたゲイン
コントロール信号でゲインが設定され、この設定ゲイン
をもって入力信号を増幅して上記ハイパスフィルタに入
力させる第２のゲインコントロール回路と、ユニティパ
スを伝搬された入力信号、上記平方根フィルタの出力信
号、および上記ハイパスフィルタの出力信号を加算して
出力する加算器とを有する。
【００１９】また、本発明では、上記回路構成は、周波
数ｆ、コントロールパラメータρで規定される伝達関数
Ｇ（ｆ，ρ）＝〔ｅｘｐ（ｃｌmax ｆ1/2 〕のマクロー
リン級数(Maclaurin series)の第１、第２および第３の
項の内容に対応付けて構成されている（ｃは信号が伝搬
されたケーブル定数であり、ｌはケーブル長であって、
ｌmax のその最大長である）。
数ｆ、コントロールパラメータρで規定される伝達関数
Ｇ（ｆ，ρ）＝〔ｅｘｐ（ｃｌmax ｆ1/2 〕のマクロー
リン級数(Maclaurin series)の第１、第２および第３の
項の内容に対応付けて構成されている（ｃは信号が伝搬
されたケーブル定数であり、ｌはケーブル長であって、
ｌmax のその最大長である）。
【００２０】また、本発明では、コントロールパラメー
タρは、信号が伝搬されたケーブル長をｌ、ケーブル長
ｌの最大値をｌmax とすると、ρ＝ｌ／ｌmax で与えら
れるパラメータである。
タρは、信号が伝搬されたケーブル長をｌ、ケーブル長
ｌの最大値をｌmax とすると、ρ＝ｌ／ｌmax で与えら
れるパラメータである。
【００２１】また、本発明では、ユニティパスと、上記
平方根フィルタが設けられた信号ラインおよびハイパス
フィルタが設けられた信号ラインにおける遅延を調整す
る回路を有する。
平方根フィルタが設けられた信号ラインおよびハイパス
フィルタが設けられた信号ラインにおける遅延を調整す
る回路を有する。
【００２２】また、本発明では、上記ユニティパスと、
上記平方根フィルタが設けられた信号ラインおよびハイ
パスフィルタが設けられた信号ラインにおける信号の減
衰量または増幅量を調整する回路を有する。
上記平方根フィルタが設けられた信号ラインおよびハイ
パスフィルタが設けられた信号ラインにおける信号の減
衰量または増幅量を調整する回路を有する。
【００２３】本発明によれば、周波数ｆ、コントロール
パラメータρで規定される伝達関数Ｇ（ｆ，ρ）＝〔ｅ
ｘｐ（ｃｌmax ｆ1/2 〕のマクローリン級数(Maclaurin
series)の第１、第２および第３の項の内容に対応付け
て構成されている（ｃは信号が伝搬されたケーブル定数
であり、ｌはケーブル長であって、ｌmax のその最大長
である）等化回路において、伝送ケーブルを伝搬された
入力信号は、ユニティパスを伝搬されて加算器に入力さ
れるとともに、たとえば平方根フィルタおよびハイパス
フィルタに入力される。また、コントロール信号が第１
のゲインコントロール回路に供給されるとともに、２乗
回路に供給される。そして、２乗回路でコントロール信
号が２乗されたゲインコントロールが第２のゲインコン
トロール回路に供給される。
パラメータρで規定される伝達関数Ｇ（ｆ，ρ）＝〔ｅ
ｘｐ（ｃｌmax ｆ1/2 〕のマクローリン級数(Maclaurin
series)の第１、第２および第３の項の内容に対応付け
て構成されている（ｃは信号が伝搬されたケーブル定数
であり、ｌはケーブル長であって、ｌmax のその最大長
である）等化回路において、伝送ケーブルを伝搬された
入力信号は、ユニティパスを伝搬されて加算器に入力さ
れるとともに、たとえば平方根フィルタおよびハイパス
フィルタに入力される。また、コントロール信号が第１
のゲインコントロール回路に供給されるとともに、２乗
回路に供給される。そして、２乗回路でコントロール信
号が２乗されたゲインコントロールが第２のゲインコン
トロール回路に供給される。
【００２４】平方根フィルタでは、入力信号の周波数の
平方根が求められて第１のゲインコントロール回路に出
力される。第１のゲインコントロール回路では、コント
ロール信号でゲインが設定され、設定ゲインに基づいて
平方根フィルタの出力信号が増幅され、加算器に出力さ
れる。また、ハイパスフィルタでは、入力信号の高周波
数成分が抽出されて第２のゲインコントロール回路に出
力される。第２のゲインコントロール回路においては、
２乗回路によるゲインコントロール信号でゲインが設定
され、設定ゲインに基づいてハイパスフィルタの出力信
号が増幅され、加算器に出力される。そして、加算器に
おいて、ユニティパスを伝搬された入力信号、第１のゲ
インコントロール回路の出力信号、および第２のゲイン
コントロール回路の出力信号が加算され出力される。
平方根が求められて第１のゲインコントロール回路に出
力される。第１のゲインコントロール回路では、コント
ロール信号でゲインが設定され、設定ゲインに基づいて
平方根フィルタの出力信号が増幅され、加算器に出力さ
れる。また、ハイパスフィルタでは、入力信号の高周波
数成分が抽出されて第２のゲインコントロール回路に出
力される。第２のゲインコントロール回路においては、
２乗回路によるゲインコントロール信号でゲインが設定
され、設定ゲインに基づいてハイパスフィルタの出力信
号が増幅され、加算器に出力される。そして、加算器に
おいて、ユニティパスを伝搬された入力信号、第１のゲ
インコントロール回路の出力信号、および第２のゲイン
コントロール回路の出力信号が加算され出力される。
【００２５】
【発明の実施の形態】第１実施形態 図１は、本発明に係る等化回路の第１の実施形態を示す
ブロック図である。
ブロック図である。
【００２６】この等化回路１０は、ユニティパス(unity
path)１１、平方根フィルタ(square root filter)１
２、ハイパスフィルタ（high path filter) １３、２乗
回路(square circuit)１４、ゲインコントロール回路１
５，１６、および加算器１７により構成されている。
path)１１、平方根フィルタ(square root filter)１
２、ハイパスフィルタ（high path filter) １３、２乗
回路(square circuit)１４、ゲインコントロール回路１
５，１６、および加算器１７により構成されている。
【００２７】ユニティパス１１は、入力信号Ｖｉｎを加
算器１７の一入力に伝搬する。
算器１７の一入力に伝搬する。
【００２８】平方根フィルタ１２は、入力信号Ｖｉｎの
周波数ｆの平方根（g(f)=f1/2) を求めてゲインコント
ロール回路１５に出力する。
周波数ｆの平方根（g(f)=f1/2) を求めてゲインコント
ロール回路１５に出力する。
【００２９】ハイパスフィルタ１３は、入力信号Ｖｉｎ
の高周波数成分を抽出してゲインコントロール回路１６
に出力する。このハイパスフィルタ１３は、関数ｇ(f)
＝ｆ／（ｆ＋ｆｏ）を満足する。ただしｆｏ＞＞ｆで、
ｆ／（ｆ＋ｆｏ）はｆ／ｆｏに近似できるものである。
の高周波数成分を抽出してゲインコントロール回路１６
に出力する。このハイパスフィルタ１３は、関数ｇ(f)
＝ｆ／（ｆ＋ｆｏ）を満足する。ただしｆｏ＞＞ｆで、
ｆ／（ｆ＋ｆｏ）はｆ／ｆｏに近似できるものである。
【００３０】２乗回路１４は、入力信号が伝搬された伝
送ケーブル長のコントロールパラメータρに基づくコン
トロール信号Ｖcontを２乗して、ゲインコントロール用
信号Ｓ１４としてゲインコントロール回路１６に出力す
る。
送ケーブル長のコントロールパラメータρに基づくコン
トロール信号Ｖcontを２乗して、ゲインコントロール用
信号Ｓ１４としてゲインコントロール回路１６に出力す
る。
【００３１】ゲインコントロール回路１５は、コントロ
ールパラメータρに基づくコントロール信号Ｖcontでゲ
インが設定され、この設定ゲインをもって平方根フィル
タ１２の出力信号Ｓ１２を増幅し、加算器１７に出力す
る。
ールパラメータρに基づくコントロール信号Ｖcontでゲ
インが設定され、この設定ゲインをもって平方根フィル
タ１２の出力信号Ｓ１２を増幅し、加算器１７に出力す
る。
【００３２】ゲインコントロール回路１６は、コントロ
ールパラメータρに基づくコントロール信号Ｖcontが２
乗回路１４で２乗されて生成されたゲインコントロール
信号Ｓ１４でゲインが設定され、この設定ゲインをもっ
てハイパスフィルタ１３の出力信号Ｓ１３を増幅し、加
算器１７に出力する。
ールパラメータρに基づくコントロール信号Ｖcontが２
乗回路１４で２乗されて生成されたゲインコントロール
信号Ｓ１４でゲインが設定され、この設定ゲインをもっ
てハイパスフィルタ１３の出力信号Ｓ１３を増幅し、加
算器１７に出力する。
【００３３】加算器１７は、ユニティパス１１を伝搬さ
れた入力信号Ｖｉｎ、ゲインコントロール回路１５の出
力信号Ｓ１５、およびゲインコントロール回路１６の出
力信号Ｓ１６を加算して出力信号Ｖout として出力す
る。
れた入力信号Ｖｉｎ、ゲインコントロール回路１５の出
力信号Ｓ１５、およびゲインコントロール回路１６の出
力信号Ｓ１６を加算して出力信号Ｖout として出力す
る。
【００３４】このような構成を有する等化回路１０は、
最大コントロールエラーがボード型等化回路より小さく
また、フィードバック系を持たないことから高周波数帯
においても良好な等化機能を発揮するものである。以下
に、この回路構成が同様な理論に基づいて導き出されも
のであるかを順を追って説明する。
最大コントロールエラーがボード型等化回路より小さく
また、フィードバック系を持たないことから高周波数帯
においても良好な等化機能を発揮するものである。以下
に、この回路構成が同様な理論に基づいて導き出されも
のであるかを順を追って説明する。
【００３５】図１に示す等化回路１０は、下記（５）式
に示す前述した（３）式のいわゆるマクローリン級数(M
aclaurin series)の第１、第２および第３の項の内容に
対応付けて回路を構成している。
に示す前述した（３）式のいわゆるマクローリン級数(M
aclaurin series)の第１、第２および第３の項の内容に
対応付けて回路を構成している。
【００３６】
【数５】
【００３７】また、マクローリン級数の第３項以降の項
を取り去ったことに基づき発生するエラーについては、
ρ＝１のときにエラーがゼロになるエラー訂正係数ｋe
を導入することにより補償できる。したがって、上記
（５）式は次式のように表すことができる。
を取り去ったことに基づき発生するエラーについては、
ρ＝１のときにエラーがゼロになるエラー訂正係数ｋe
を導入することにより補償できる。したがって、上記
（５）式は次式のように表すことができる。
【００３８】
【数６】
【００３９】ここで、前述した（２）式で示す逆関数を
上記（６）式に置換すると、下記の（７）式、（８）
式、（９）式のように展開することができる。
上記（６）式に置換すると、下記の（７）式、（８）
式、（９）式のように展開することができる。
【００４０】
【数７】
【００４１】そして、上記（９）式の第１項である
「１」が、図１の等化回路１０におけるユニティパス１
１として実現されている。（９）式の第２項である「ρ
ω1 ｆ1/2 」が、図１の等化回路１０における平方根フ
ィルタ１２およびゲインコントロール回路１５として実
現されている。（９）式の第３項である「ρ2 ω1 ｆ」
が、図１の等化回路１０におけるハイパスフィルタ１
３、ゲインコントロール回路１６および２乗回路１４に
より実現されている。
「１」が、図１の等化回路１０におけるユニティパス１
１として実現されている。（９）式の第２項である「ρ
ω1 ｆ1/2 」が、図１の等化回路１０における平方根フ
ィルタ１２およびゲインコントロール回路１５として実
現されている。（９）式の第３項である「ρ2 ω1 ｆ」
が、図１の等化回路１０におけるハイパスフィルタ１
３、ゲインコントロール回路１６および２乗回路１４に
より実現されている。
【００４２】なお、上述したエラー訂正係数ｋe は、下
記式に示すようにコントロール範囲が最大（ρ＝１）で
リファレンス周波数ｆｏがゼロである場合の条件から得
ることができる。
記式に示すようにコントロール範囲が最大（ρ＝１）で
リファレンス周波数ｆｏがゼロである場合の条件から得
ることができる。
【００４３】
【数８】
【００４４】したがって、エラー訂正係数は、次式のよ
うになる。
うになる。
【００４５】
【数９】
【００４６】図２および図３に、本発明に係る等化回路
をＭＯＳ系回路により実現した具体的な回路構成例を示
す。図２は、ユニティパス１１、平方根フィルタ１２、
ハイパスフィルタ１３、ゲインコントロール回路１５，
１６、および加算器１７の具体的な回路を示している。
また、図３は、２乗回路１４の具体的な回路を示してい
る。
をＭＯＳ系回路により実現した具体的な回路構成例を示
す。図２は、ユニティパス１１、平方根フィルタ１２、
ハイパスフィルタ１３、ゲインコントロール回路１５，
１６、および加算器１７の具体的な回路を示している。
また、図３は、２乗回路１４の具体的な回路を示してい
る。
【００４７】なお、これら回路は差動信号を入出力する
回路として構成されている。したがって、出力ラインＬ
１０，Ｌ１０Ｂの２本が用いられている。２本の出力ラ
インＬ１０，Ｌ１０Ｂは出力端子Ｔout ，ＴoutBに接続
されているとともに、負荷抵抗素子Ｒ１１，Ｒ１２を介
して電源電圧ＶDDの供給ラインに接続されている。ま
た、ユニティパス１１の出力、ゲインコントロール回路
１５、１６の出力が出力ラインＬ１０，Ｌ１０Ｂとワイ
ヤードオア接続されている。加算器１７は、このワイヤ
ードオアにより構成されている。
回路として構成されている。したがって、出力ラインＬ
１０，Ｌ１０Ｂの２本が用いられている。２本の出力ラ
インＬ１０，Ｌ１０Ｂは出力端子Ｔout ，ＴoutBに接続
されているとともに、負荷抵抗素子Ｒ１１，Ｒ１２を介
して電源電圧ＶDDの供給ラインに接続されている。ま
た、ユニティパス１１の出力、ゲインコントロール回路
１５、１６の出力が出力ラインＬ１０，Ｌ１０Ｂとワイ
ヤードオア接続されている。加算器１７は、このワイヤ
ードオアにより構成されている。
【００４８】ユニティパス１１は、図２に示すように、
ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ111 〜
ＮＴ114 、抵抗素子Ｒ111 ，Ｒ112 、および電流源Ｉ11
1 により構成されている。ＮＭＯＳトランジスタＮＴ11
1 ，ＮＴ112 のソース同士が接続され、その接続点が電
流Ｉssの電流源Ｉ111 に接続されている。ＮＭＯＳトラ
ンジスタＮＴ111ドレインはＮＭＯＳトランジスタＮＴ1
13 のソースに接続され、ＮＭＯＳトランジスタＮＴ113
のドレインが出力ラインＬ１０Ｂに接続されている。
ＮＭＯＳトランジスタＮＴ112 ドレインはＮＭＯＳトラ
ンジスタＮＴ114 のソースに接続され、ＮＭＯＳトラン
ジスタＮＴ114 のドレインが出力ラインＬ１０に接続さ
れている。そして、差動回路を構成するＮＭＯＳトラン
ジスタＮＴ111 ，ＮＴ112 のゲートが差動入力信号の入
力端子Ｔvin ，ＴvinBに接続され、ＮＭＯＳトランジス
タＮＴ113 ，ＮＴ114 のゲートが差動のコントロール信
号Ｖcontの入力端子Ｔvcont ，ＴvcontB間の電位を抵抗
分割する直列に接続された抵抗素子Ｒ111 ，Ｒ112の接
続点に接続されている。
ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ111 〜
ＮＴ114 、抵抗素子Ｒ111 ，Ｒ112 、および電流源Ｉ11
1 により構成されている。ＮＭＯＳトランジスタＮＴ11
1 ，ＮＴ112 のソース同士が接続され、その接続点が電
流Ｉssの電流源Ｉ111 に接続されている。ＮＭＯＳトラ
ンジスタＮＴ111ドレインはＮＭＯＳトランジスタＮＴ1
13 のソースに接続され、ＮＭＯＳトランジスタＮＴ113
のドレインが出力ラインＬ１０Ｂに接続されている。
ＮＭＯＳトランジスタＮＴ112 ドレインはＮＭＯＳトラ
ンジスタＮＴ114 のソースに接続され、ＮＭＯＳトラン
ジスタＮＴ114 のドレインが出力ラインＬ１０に接続さ
れている。そして、差動回路を構成するＮＭＯＳトラン
ジスタＮＴ111 ，ＮＴ112 のゲートが差動入力信号の入
力端子Ｔvin ，ＴvinBに接続され、ＮＭＯＳトランジス
タＮＴ113 ，ＮＴ114 のゲートが差動のコントロール信
号Ｖcontの入力端子Ｔvcont ，ＴvcontB間の電位を抵抗
分割する直列に接続された抵抗素子Ｒ111 ，Ｒ112の接
続点に接続されている。
【００４９】このように、図２におけるユニティパス１
１は、コントロール信号Ｖcontを受けて入力信号Ｖｉｎ
を加算器１７、すなわち出力ラインＬ１０，Ｌ１０Ｂに
出力する。
１は、コントロール信号Ｖcontを受けて入力信号Ｖｉｎ
を加算器１７、すなわち出力ラインＬ１０，Ｌ１０Ｂに
出力する。
【００５０】平方根フィルタ１２は、ＮＭＯＳトランジ
スタＮＴ121 ，ＮＴ122 、ＲＣエレメントＲＣ121 、お
よび電流Ｉss／２の電流源Ｉ121 ，Ｉ122 により構成さ
れている。
スタＮＴ121 ，ＮＴ122 、ＲＣエレメントＲＣ121 、お
よび電流Ｉss／２の電流源Ｉ121 ，Ｉ122 により構成さ
れている。
【００５１】ＮＭＯＳトランジスタＮＴ121 のソースが
電流源Ｉ121 に接続され、ＮＭＯＳトランジスタＮＴ12
2 のソースが電流源Ｉ122 に接続され、ＮＭＯＳトラン
ジスタＮＴ121 およびＮＴ122 のソース間にＲＣエレメ
ントＲＣ121 が接続されている。ＮＭＯＳトランジスタ
ＮＴ121 およびＮＴ122 のドレインがゲインコントロー
ル回路１５に接続されている。そして、差動回路を構成
するＮＭＯＳトランジスタＮＴ121 ，ＮＴ122 のゲート
が差動入力信号の入力端子Ｔvin ，ＴvinBに接続されて
いる。
電流源Ｉ121 に接続され、ＮＭＯＳトランジスタＮＴ12
2 のソースが電流源Ｉ122 に接続され、ＮＭＯＳトラン
ジスタＮＴ121 およびＮＴ122 のソース間にＲＣエレメ
ントＲＣ121 が接続されている。ＮＭＯＳトランジスタ
ＮＴ121 およびＮＴ122 のドレインがゲインコントロー
ル回路１５に接続されている。そして、差動回路を構成
するＮＭＯＳトランジスタＮＴ121 ，ＮＴ122 のゲート
が差動入力信号の入力端子Ｔvin ，ＴvinBに接続されて
いる。
【００５２】図２に示すように、平方根フィルタ１２
は、ハイパスフィルタを構成するキャパシタの代わり
に，図４に示すように、ＭＯＳキャパシタを用いて構成
される。すなわち平方根フィルタ１２は、ＲＣエレメン
トＲＣ111 で分布効果(distributed effect)を示す第１
次ハイパスフィルタにより構成される。このＲＣエレメ
ントＲＣ111 によってフィルタの次数が１から１／２に
落ち、一定の周波数範囲においてルートｆ（ｆ1/2 ）フ
ィルタが構成される。
は、ハイパスフィルタを構成するキャパシタの代わり
に，図４に示すように、ＭＯＳキャパシタを用いて構成
される。すなわち平方根フィルタ１２は、ＲＣエレメン
トＲＣ111 で分布効果(distributed effect)を示す第１
次ハイパスフィルタにより構成される。このＲＣエレメ
ントＲＣ111 によってフィルタの次数が１から１／２に
落ち、一定の周波数範囲においてルートｆ（ｆ1/2 ）フ
ィルタが構成される。
【００５３】上述した分布効果は、たとえば図４に示す
ようにＭＯＳキャパシタにおいて、キャパシタ電極の直
列抵抗が非常に大きい場合に起こる。このＲＣエレメン
トＲＣ111 の入力許容範囲Ｙｉｎは次式で与えられる。
ようにＭＯＳキャパシタにおいて、キャパシタ電極の直
列抵抗が非常に大きい場合に起こる。このＲＣエレメン
トＲＣ111 の入力許容範囲Ｙｉｎは次式で与えられる。
【００５４】
【数１０】
【００５５】
【数１１】
【００５６】また、平方根フィルタ１２の周波数特性を
図５に示す。図５に示すように、ＲＣエレメントＲＣ11
1 は、周波数ｆｏの帯域で使用される必要がある。も
し、ＭＯＳキャパシタの長さＬが長く、幅Ｗが狭い場合
には、上述した分布効果は１ＭＨｚ以下で小さくなる。
図５に示す。図５に示すように、ＲＣエレメントＲＣ11
1 は、周波数ｆｏの帯域で使用される必要がある。も
し、ＭＯＳキャパシタの長さＬが長く、幅Ｗが狭い場合
には、上述した分布効果は１ＭＨｚ以下で小さくなる。
【００５７】ハイパスフィルタ１３は、ＮＭＯＳトラン
ジスタＮＴ131 ，ＮＴ132 、キャパシタＣ131 、および
電流Ｉss／２の電流源Ｉ131 ，Ｉ132 により構成されて
いる。
ジスタＮＴ131 ，ＮＴ132 、キャパシタＣ131 、および
電流Ｉss／２の電流源Ｉ131 ，Ｉ132 により構成されて
いる。
【００５８】ＮＭＯＳトランジスタＮＴ131 のソースが
電流源Ｉ131 に接続され、ＮＭＯＳトランジスタＮＴ13
2 のソースが電流源Ｉ132 に接続され、ＮＭＯＳトラン
ジスタＮＴ131 およびＮＴ132 のソース間にキャパシタ
Ｃ131 が接続されている。ＮＭＯＳトランジスタＮＴ13
1 およびＮＴ132 のドレインがゲインコントロール回路
１６に接続されている。そして、差動回路を構成するＮ
ＭＯＳトランジスタＮＴ131 ，ＮＴ132 のゲートが差動
入力信号の入力端子Ｔvin ，ＴvinBに接続されている。
電流源Ｉ131 に接続され、ＮＭＯＳトランジスタＮＴ13
2 のソースが電流源Ｉ132 に接続され、ＮＭＯＳトラン
ジスタＮＴ131 およびＮＴ132 のソース間にキャパシタ
Ｃ131 が接続されている。ＮＭＯＳトランジスタＮＴ13
1 およびＮＴ132 のドレインがゲインコントロール回路
１６に接続されている。そして、差動回路を構成するＮ
ＭＯＳトランジスタＮＴ131 ，ＮＴ132 のゲートが差動
入力信号の入力端子Ｔvin ，ＴvinBに接続されている。
【００５９】２乗回路１４は、図３に示すように、ＮＭ
ＯＳトランジスタＮＴ141 〜ＮＴ148 ，抵抗素子Ｒ141
〜Ｒ144 、および電流Ｉssの電流源Ｉ141 により構成さ
れている。
ＯＳトランジスタＮＴ141 〜ＮＴ148 ，抵抗素子Ｒ141
〜Ｒ144 、および電流Ｉssの電流源Ｉ141 により構成さ
れている。
【００６０】ＮＭＯＳトランジスタＮＴ141 ，ＮＴ142
のソース同士が接続され、その接続点が電流源Ｉ141 に
接続されている。ＮＭＯＳトランジスタＮＴ141 のドレ
インがＮＭＯＳトランジスタＮＴ143 ，ＮＴ144 のソー
ス同士の接続点に接続され、ＮＭＯＳトランジスタＮＴ
142 のドレインがＮＭＯＳトランジスタＮＴ145 ，ＮＴ
146 のソース同士の接続点に接続されている。ＮＭＯＳ
トランジスタＮＴ143 ，ＮＴ145 のドレインが抵抗素子
Ｒ143 を介して電源電圧ＶDDの供給ラインに接続されて
いるとともに、出力端子ＴVcont2に接続されている。Ｎ
ＭＯＳトランジスタＮＴ144 ，ＮＴ146 のドレインが抵
抗素子Ｒ144 を介して電源電圧ＶDDの供給ラインに接続
されているとともに、出力端子ＴVcont2B に接続されて
いる。また、電源電圧ＶDDの供給ラインと接地との間に
ＮＭＯＳトランジスタＮＴ147 および抵抗素子Ｒ141 が
直列に接続されて、これらの接続点がＮＭＯＳトランジ
スタＮＴ141 のゲートに接続されている。また、電源電
圧ＶDDの供給ラインと接地との間にＮＭＯＳトランジス
タＮＴ148 および抵抗素子Ｒ142 が直列に接続されて、
これらの接続点がＮＭＯＳトランジスタＮＴ142 のゲー
トに接続されている。
のソース同士が接続され、その接続点が電流源Ｉ141 に
接続されている。ＮＭＯＳトランジスタＮＴ141 のドレ
インがＮＭＯＳトランジスタＮＴ143 ，ＮＴ144 のソー
ス同士の接続点に接続され、ＮＭＯＳトランジスタＮＴ
142 のドレインがＮＭＯＳトランジスタＮＴ145 ，ＮＴ
146 のソース同士の接続点に接続されている。ＮＭＯＳ
トランジスタＮＴ143 ，ＮＴ145 のドレインが抵抗素子
Ｒ143 を介して電源電圧ＶDDの供給ラインに接続されて
いるとともに、出力端子ＴVcont2に接続されている。Ｎ
ＭＯＳトランジスタＮＴ144 ，ＮＴ146 のドレインが抵
抗素子Ｒ144 を介して電源電圧ＶDDの供給ラインに接続
されているとともに、出力端子ＴVcont2B に接続されて
いる。また、電源電圧ＶDDの供給ラインと接地との間に
ＮＭＯＳトランジスタＮＴ147 および抵抗素子Ｒ141 が
直列に接続されて、これらの接続点がＮＭＯＳトランジ
スタＮＴ141 のゲートに接続されている。また、電源電
圧ＶDDの供給ラインと接地との間にＮＭＯＳトランジス
タＮＴ148 および抵抗素子Ｒ142 が直列に接続されて、
これらの接続点がＮＭＯＳトランジスタＮＴ142 のゲー
トに接続されている。
【００６１】そして、ＮＭＯＳトランジスタＮＴ143 ，
ＮＴ146 およびＮＭＯＳトランジスタＮＴ148 のゲート
が差動コントロール信号Ｖcontの入力端子Ｔvcont に接
続され、ＮＭＯＳトランジスタＮＴ144 ，ＮＴ145 およ
びＮＭＯＳトランジスタＮＴ147 のゲートが差動コント
ロール信号Ｖcontの入力端子ＴvcontBに接続されてい
る。
ＮＴ146 およびＮＭＯＳトランジスタＮＴ148 のゲート
が差動コントロール信号Ｖcontの入力端子Ｔvcont に接
続され、ＮＭＯＳトランジスタＮＴ144 ，ＮＴ145 およ
びＮＭＯＳトランジスタＮＴ147 のゲートが差動コント
ロール信号Ｖcontの入力端子ＴvcontBに接続されてい
る。
【００６２】ゲインコントロール回路１５は、図２に示
すように、ソース同士が接続されたＮＭＯＳトランジス
タＮＴ151 およびＮＴ152 、ＮＴ153 およびＮＴ154 か
らなる電流分割回路により構成されている。ＮＭＯＳト
ランジスタＮＴ151 ，ＮＴ152 のソース同士の接続点が
平方根フィルタ１２のＮＭＯＳトランジスタＮＴ121 の
ドレインに接続され、ＮＭＯＳトランジスタＮＴ153 ，
ＮＴ154 のソース同士の接続点が平方根フィルタ１２の
ＮＭＯＳトランジスタＮＴ122 のドレインに接続されて
いる。そして、ＮＭＯＳトランジスタＮＴ151 ，ＮＴ15
3 のドレインが出力ラインＬ１０に接続され、ＮＭＯＳ
トランジスタＮＴ152 ，ＮＴ154 のドレインが出力ライ
ンＬ１０Ｂに接続されている。
すように、ソース同士が接続されたＮＭＯＳトランジス
タＮＴ151 およびＮＴ152 、ＮＴ153 およびＮＴ154 か
らなる電流分割回路により構成されている。ＮＭＯＳト
ランジスタＮＴ151 ，ＮＴ152 のソース同士の接続点が
平方根フィルタ１２のＮＭＯＳトランジスタＮＴ121 の
ドレインに接続され、ＮＭＯＳトランジスタＮＴ153 ，
ＮＴ154 のソース同士の接続点が平方根フィルタ１２の
ＮＭＯＳトランジスタＮＴ122 のドレインに接続されて
いる。そして、ＮＭＯＳトランジスタＮＴ151 ，ＮＴ15
3 のドレインが出力ラインＬ１０に接続され、ＮＭＯＳ
トランジスタＮＴ152 ，ＮＴ154 のドレインが出力ライ
ンＬ１０Ｂに接続されている。
【００６３】このゲインコントロール回路１５は、コン
トロール信号Ｖcontによって、そのゲインが設定され、
このゲインをもって平方根フィルタ１２の出力を増幅し
てワイヤードオア接続されてなる加算器１７に出力す
る。
トロール信号Ｖcontによって、そのゲインが設定され、
このゲインをもって平方根フィルタ１２の出力を増幅し
てワイヤードオア接続されてなる加算器１７に出力す
る。
【００６４】ゲインコントロール回路１６は、図２に示
すように、ソース同士が接続されたＮＭＯＳトランジス
タＮＴ161 およびＮＴ162 、ＮＴ163 およびＮＴ164 か
らなる電流分割回路により構成されている。ＮＭＯＳト
ランジスタＮＴ161 ，ＮＴ162 のソース同士の接続点が
ハイパスフィルタ１３のＮＭＯＳトランジスタＮＴ131
のドレインに接続され、ＮＭＯＳトランジスタＮＴ163
，ＮＴ164 のソース同士の接続点がハイパスフィルタ
１３のＮＭＯＳトランジスタＮＴ132 のドレインに接続
されている。そして、ＮＭＯＳトランジスタＮＴ161 ，
ＮＴ163 のドレインが出力ラインＬ１０に接続され、Ｎ
ＭＯＳトランジスタＮＴ162 ，ＮＴ164 のドレインが出
力ラインＬ１０Ｂに接続されている。
すように、ソース同士が接続されたＮＭＯＳトランジス
タＮＴ161 およびＮＴ162 、ＮＴ163 およびＮＴ164 か
らなる電流分割回路により構成されている。ＮＭＯＳト
ランジスタＮＴ161 ，ＮＴ162 のソース同士の接続点が
ハイパスフィルタ１３のＮＭＯＳトランジスタＮＴ131
のドレインに接続され、ＮＭＯＳトランジスタＮＴ163
，ＮＴ164 のソース同士の接続点がハイパスフィルタ
１３のＮＭＯＳトランジスタＮＴ132 のドレインに接続
されている。そして、ＮＭＯＳトランジスタＮＴ161 ，
ＮＴ163 のドレインが出力ラインＬ１０に接続され、Ｎ
ＭＯＳトランジスタＮＴ162 ，ＮＴ164 のドレインが出
力ラインＬ１０Ｂに接続されている。
【００６５】このゲインコントロール回路１６は、コン
トロール信号Ｖcontを２乗回路１４で２乗した信号Ｖco
nt2 （Ｓ１４）によってそのゲインが設定され、このゲ
インをもってハイパスフィルタ１３の出力を増幅してワ
イヤードオア接続されてなる加算器１７に出力する。
トロール信号Ｖcontを２乗回路１４で２乗した信号Ｖco
nt2 （Ｓ１４）によってそのゲインが設定され、このゲ
インをもってハイパスフィルタ１３の出力を増幅してワ
イヤードオア接続されてなる加算器１７に出力する。
【００６６】次に、上記構成における動作を説明する。
伝送ケーブルを伝搬された入力信号Ｖｉｎは、ユニティ
パス１１を伝搬されて加算器１７の入力されるととも
に、平方根フィルタ１２およびハイパスフィルタ１３に
入力される。
伝送ケーブルを伝搬された入力信号Ｖｉｎは、ユニティ
パス１１を伝搬されて加算器１７の入力されるととも
に、平方根フィルタ１２およびハイパスフィルタ１３に
入力される。
【００６７】また、コントロール信号Ｖcontがゲインコ
ントロール回路１５に供給されるとともに、２乗回路１
４に供給される。そして、２乗回路１４でコントロール
信号Ｖcontが２乗されゲインコントロール信号Ｓ１４
（Ｖcont2 ）がゲインコントロール回路１６に供給され
る。
ントロール回路１５に供給されるとともに、２乗回路１
４に供給される。そして、２乗回路１４でコントロール
信号Ｖcontが２乗されゲインコントロール信号Ｓ１４
（Ｖcont2 ）がゲインコントロール回路１６に供給され
る。
【００６８】平方根フィルタ１２では、入力信号Ｖｉｎ
の周波数ｆの平方根（g(f)=f1/2)が求められてゲインコ
ントロール回路１５に出力される。ゲインコントロール
回路１５では、コントロール信号Ｖcontでゲインが設定
され、設定ゲインに基づいて平方根フィルタ１２の出力
信号が増幅され、加算器１７に出力される。
の周波数ｆの平方根（g(f)=f1/2)が求められてゲインコ
ントロール回路１５に出力される。ゲインコントロール
回路１５では、コントロール信号Ｖcontでゲインが設定
され、設定ゲインに基づいて平方根フィルタ１２の出力
信号が増幅され、加算器１７に出力される。
【００６９】また、ハイパスフィルタ１３では、入力信
号Ｖｉｎの高周波数成分が抽出されてゲインコントロー
ル回路１６に出力される。ゲインコントロール回路１６
においては、２乗回路１４によるゲインコントロール信
号Ｓ１４（Ｖcont2 ）でゲインが設定され、設定ゲイン
に基づいてハイパスフィルタ１３の出力信号が増幅さ
れ、加算器１７に出力される。
号Ｖｉｎの高周波数成分が抽出されてゲインコントロー
ル回路１６に出力される。ゲインコントロール回路１６
においては、２乗回路１４によるゲインコントロール信
号Ｓ１４（Ｖcont2 ）でゲインが設定され、設定ゲイン
に基づいてハイパスフィルタ１３の出力信号が増幅さ
れ、加算器１７に出力される。
【００７０】そして、加算器１７において、ユニティパ
ス１１を伝搬された入力信号Ｖｉｎ、ゲインコントロー
ル回路１５の出力信号Ｓ１５、およびゲインコントロー
ル回路１６の出力信号Ｓ１６が加算され、信号Ｖout と
して出力される。
ス１１を伝搬された入力信号Ｖｉｎ、ゲインコントロー
ル回路１５の出力信号Ｓ１５、およびゲインコントロー
ル回路１６の出力信号Ｓ１６が加算され、信号Ｖout と
して出力される。
【００７１】以上説明したように、本第１の実施形態に
よれば、マクローリン級数(Maclaurin series)の第１、
第２および第３の項の内容に対応付け、入力信号Ｖｉｎ
を伝搬するユニティパス１１と、入力信号Ｖｉｎの周波
数ｆの平方根（g(f)=f1/2)を求める平方根フィルタ１２
と、入力信号Ｖｉｎの高周波数成分を抽出するハイパス
フィルタ１３と、長さのコントロールパラメータρに基
づくコントロール信号Ｖcontを２乗する２乗回路１４
と、コントロールパラメータρに基づくコントロール信
号Ｖcontでゲインが設定され、この設定ゲインをもって
平方根フィルタ１２の出力信号Ｓ１２を増幅するゲイン
コントロール回路１５と、コントロールパラメータρに
基づくコントロール信号Ｖcontが２乗回路１４で２乗さ
れて生成されたゲインコントロール信号Ｓ１４でゲイン
が設定され、この設定ゲインをもってハイパスフィルタ
１３の出力信号Ｓ１３を増幅するゲインコントロール回
路１６と、ユニティパス１１を伝搬された入力信号Ｖｉ
ｎ、ゲインコントロール回路１５の出力信号Ｓ１５、お
よびゲインコントロール回路１６の出力信号Ｓ１６を加
算して出力信号Ｖout として出力する加算器１７とを設
けて等価回路１０を構成したので、フィードバック系が
なく、簡単な回路構成で、高周波数伝送に時における伝
送路の損失を位相ずれを起こさせることなく良好に補償
することができる。
よれば、マクローリン級数(Maclaurin series)の第１、
第２および第３の項の内容に対応付け、入力信号Ｖｉｎ
を伝搬するユニティパス１１と、入力信号Ｖｉｎの周波
数ｆの平方根（g(f)=f1/2)を求める平方根フィルタ１２
と、入力信号Ｖｉｎの高周波数成分を抽出するハイパス
フィルタ１３と、長さのコントロールパラメータρに基
づくコントロール信号Ｖcontを２乗する２乗回路１４
と、コントロールパラメータρに基づくコントロール信
号Ｖcontでゲインが設定され、この設定ゲインをもって
平方根フィルタ１２の出力信号Ｓ１２を増幅するゲイン
コントロール回路１５と、コントロールパラメータρに
基づくコントロール信号Ｖcontが２乗回路１４で２乗さ
れて生成されたゲインコントロール信号Ｓ１４でゲイン
が設定され、この設定ゲインをもってハイパスフィルタ
１３の出力信号Ｓ１３を増幅するゲインコントロール回
路１６と、ユニティパス１１を伝搬された入力信号Ｖｉ
ｎ、ゲインコントロール回路１５の出力信号Ｓ１５、お
よびゲインコントロール回路１６の出力信号Ｓ１６を加
算して出力信号Ｖout として出力する加算器１７とを設
けて等価回路１０を構成したので、フィードバック系が
なく、簡単な回路構成で、高周波数伝送に時における伝
送路の損失を位相ずれを起こさせることなく良好に補償
することができる。
【００７２】また、最大コントロールエラーがボード型
等化回路より小さい。図６および図７に、９ｄＢおよび
２０ｄＢの等化回路に本発明に係る等化回路とボード型
等化回路とのエラー特性を示す。図６が９ｄＢの等化回
路、図７が２０ｄＢの等化回路の特性をそれぞれ示して
いる。図においては、横軸がコントロールパラメータ
を、縦軸がエラーを示している。
等化回路より小さい。図６および図７に、９ｄＢおよび
２０ｄＢの等化回路に本発明に係る等化回路とボード型
等化回路とのエラー特性を示す。図６が９ｄＢの等化回
路、図７が２０ｄＢの等化回路の特性をそれぞれ示して
いる。図においては、横軸がコントロールパラメータ
を、縦軸がエラーを示している。
【００７３】図からわかるように、本発明に係る等化回
路は、正側のコントロール範囲において正しく動作し、
エラー訂正が行われる。しかしながら、多くのケーブル
等化回路はコントロール範囲が正（ρ＞０）の範囲で用
いられることから、不利益な特性とはならない。
路は、正側のコントロール範囲において正しく動作し、
エラー訂正が行われる。しかしながら、多くのケーブル
等化回路はコントロール範囲が正（ρ＞０）の範囲で用
いられることから、不利益な特性とはならない。
【００７４】第２実施形態 図８は、本発明に係る等化回路における第２の実施形態
を示すブロック図である。
を示すブロック図である。
【００７５】本第２の実施形態が上述した第１の実施形
態と異なる点は、ユニティパス１１にオールパスフィル
タ(all path filter) １８を設けて、他の入力信号の伝
搬ラインである平方根フィルタ１２が設けられた信号ラ
インおよびハイパスフィル１３が設けられた信号ライン
における遅延(delay) を調整するようにしたことにあ
る。
態と異なる点は、ユニティパス１１にオールパスフィル
タ(all path filter) １８を設けて、他の入力信号の伝
搬ラインである平方根フィルタ１２が設けられた信号ラ
インおよびハイパスフィル１３が設けられた信号ライン
における遅延(delay) を調整するようにしたことにあ
る。
【００７６】本第２の実施形態によれば、上述した第１
の実施形態の効果に加えて、より正確に損失補償を行う
ことができるという効果を得ることができる。
の実施形態の効果に加えて、より正確に損失補償を行う
ことができるという効果を得ることができる。
【００７７】第３実施形態 図９は、本発明に係る等化回路の第３の実施形態を示す
ブロック図である。
ブロック図である。
【００７８】本第３の実施形態が上述した第１の実施形
態と異なる点は、たとえば図１０に示すような特性を有
する共通の定数係数αをユニティパス１１のみならず、
他の入力信号の伝搬ラインである平方根フィルタ１２が
設けられた信号ラインおよびハイパスフィル１３が設け
られた信号ラインにおける減衰あるいは増幅に応用した
ものである。
態と異なる点は、たとえば図１０に示すような特性を有
する共通の定数係数αをユニティパス１１のみならず、
他の入力信号の伝搬ラインである平方根フィルタ１２が
設けられた信号ラインおよびハイパスフィル１３が設け
られた信号ラインにおける減衰あるいは増幅に応用した
ものである。
【００７９】このような構成においては、共通定数係数
αは、図１０に示すように大きな相対的ピークを有する
ことが要求される。
αは、図１０に示すように大きな相対的ピークを有する
ことが要求される。
【００８０】本第３の実施形態によれば、上述した第１
の実施形態の効果に加えて、より正確に損失補償を行う
ことができるという効果を得ることができる。
の実施形態の効果に加えて、より正確に損失補償を行う
ことができるという効果を得ることができる。
【００８１】第４実施形態 図１１は、本発明に係る等化回路の第４の実施形態を示
すブロック図である。
すブロック図である。
【００８２】本第３の実施形態が上述した第１の実施形
態と異なる点は、ゲインコントロール回路１５および１
６を、それぞれ平方根フィルタ１２の出力側およびハイ
パスフィルタ１３の出力側に設ける代わりに、それぞれ
平方根フィルタ１２の入力側およびハイパスフィルタ１
３の入力側に設けたことにある。
態と異なる点は、ゲインコントロール回路１５および１
６を、それぞれ平方根フィルタ１２の出力側およびハイ
パスフィルタ１３の出力側に設ける代わりに、それぞれ
平方根フィルタ１２の入力側およびハイパスフィルタ１
３の入力側に設けたことにある。
【００８３】本第４の実施形態によれば、上述した第１
の実施形態の効果と同様の効果を得ることができる。
の実施形態の効果と同様の効果を得ることができる。
【００８４】なお、本実施形態では、本発明に係る等化
回路をＭＯＳ系回路により実現した具体的な回路構成例
について説明したが、ＭＯＳ系回路に限らず、バイポー
ラ系回路で構成できることはいうまでもない。
回路をＭＯＳ系回路により実現した具体的な回路構成例
について説明したが、ＭＯＳ系回路に限らず、バイポー
ラ系回路で構成できることはいうまでもない。
【００８５】
【発明の効果】以上説明したように、本発明によれば、
高速伝送時における伝送路の損失を位相ずれを起こさせ
ることなく良好に補償することができる。
高速伝送時における伝送路の損失を位相ずれを起こさせ
ることなく良好に補償することができる。
【図１】本発明に係る等化回路の第１の実施形態示すブ
ロック図である。
ロック図である。
【図２】本発明に係る等化回路をＭＯＳ系回路により実
現した具体的な回路構成例を示すもので、図１のユニテ
ィパス１１、平方根フィルタ１２、ハイパスフィルタ１
３、ゲインコントロール回路１５，１６、および加算器
１７の具体的な回路を示す図である。
現した具体的な回路構成例を示すもので、図１のユニテ
ィパス１１、平方根フィルタ１２、ハイパスフィルタ１
３、ゲインコントロール回路１５，１６、および加算器
１７の具体的な回路を示す図である。
【図３】本発明に係る等化回路をＭＯＳ系回路により実
現した具体的な回路構成例を示すもので、図１の２乗回
路１４の具体的な回路を示す図である。
現した具体的な回路構成例を示すもので、図１の２乗回
路１４の具体的な回路を示す図である。
【図４】本発明に係る平方根フィルタのＲＣエレメント
の構成例を示す図である。
の構成例を示す図である。
【図５】本発明に係る平方根フィルタ１２の特性を説明
するための図である。
するための図である。
【図６】従来および本発明に係る９ｄＢ等化回路のエラ
ー特性を示す図である。
ー特性を示す図である。
【図７】従来および本発明に係る２０ｄＢ等化回路のエ
ラー特性を示す図である。
ラー特性を示す図である。
【図８】本発明に係る等化回路の第２の実施形態を示す
ブロック図である。
ブロック図である。
【図９】本発明に係る等化回路の第３の実施形態を示す
ブロック図である。
ブロック図である。
【図１０】図９の回路のコントロール特性を説明するた
めの図である。
めの図である。
【図１１】本発明に係る等化回路の第４の実施形態を示
すブロック図である。
すブロック図である。
【図１２】ボード型等化回路の構成例を示すブロック図
である。
である。
１０，１０ａ〜１０ｃ…等化回路、１１…ユニティパス
(unity path)、１２…平方根フィルタ(square root fil
ter)、１３…ハイパスフィルタ（high path filter) 、
１４…２乗回路(square circuit)、１５，，１５ａ，１
６，１６ａ…ゲインコントロール回路、１７…加算器、
１８…オールパスフィルタ。
(unity path)、１２…平方根フィルタ(square root fil
ter)、１３…ハイパスフィルタ（high path filter) 、
１４…２乗回路(square circuit)、１５，，１５ａ，１
６，１６ａ…ゲインコントロール回路、１７…加算器、
１８…オールパスフィルタ。
Claims (10)
- 【請求項１】 入力信号を伝搬するユニティパスと、 入力信号の周波数の平方根を求める平方根フィルタと、 入力信号の高周波数成分を抽出するハイパスフィルタ
と、 コントロールパラメータρに基づくコントロール信号を
２乗する２乗回路と、 コントロールパラメータρに基づくコントロール信号で
ゲインが設定され、この設定ゲインをもって平方根フィ
ルタの出力信号を増幅する第１のゲインコントロール回
路と、 ２乗回路で２乗されて生成されたゲインコントロール信
号でゲインが設定され、この設定ゲインをもってハイパ
スフィルタの出力信号を増幅する第２のゲインコントロ
ール回路と、 ユニティパスを伝搬された入力信号、第１のゲインコン
トロール回路の出力信号、および第２のゲインコントロ
ール回路の出力信号を加算して出力する加算器とを有す
る等化回路。 - 【請求項２】 上記回路構成は、周波数ｆ、コントロー
ルパラメータρで規定される伝達関数Ｇ（ｆ，ρ）＝
〔ｅｘｐ（ｃｌmax ｆ1/2 〕のマクローリン級数(Macla
urin series)の第１、第２および第３の項の内容に対応
付けて構成されている（ｃは信号が伝搬されたケーブル
定数であり、ｌはケーブル長であって、ｌmax のその最
大長である）請求項１記載の等化回路。 - 【請求項３】 コントロールパラメータρは、信号が伝
搬されたケーブル長をｌ、ケーブル長ｌの最大値をｌma
x とすると、ρ＝ｌ／ｌmax で与えられるパラメータで
ある請求項１記載の等化回路。 - 【請求項４】 上記ユニティパスと、上記平方根フィル
タが設けられた信号ラインおよびハイパスフィルタが設
けられた信号ラインにおける遅延を調整する回路を有す
る請求項１記載の等化回路。 - 【請求項５】 上記ユニティパスと、上記平方根フィル
タが設けられた信号ラインおよびハイパスフィルタが設
けられた信号ラインにおける信号の減衰量または増幅量
を調整する回路を有する請求項１記載の等化回路。 - 【請求項６】 入力信号を伝搬するユニティパスと、 入力信号の周波数の平方根を求める平方根フィルタと、 入力信号の高周波数成分を抽出するハイパスフィルタ
と、 コントロールパラメータρに基づくコントロール信号を
２乗する２乗回路と、 コントロールパラメータρに基づくコントロール信号で
ゲインが設定され、この設定ゲインをもって入力信号を
増幅して上記平行根フィルタに入力させる第１のゲイン
コントロール回路と、 ２乗回路で２乗されて生成されたゲインコントロール信
号でゲインが設定され、この設定ゲインをもって入力信
号を増幅して上記ハイパスフィルタに入力させる第２の
ゲインコントロール回路と、 ユニティパスを伝搬された入力信号、上記平方根フィル
タの出力信号、および上記ハイパスフィルタの出力信号
を加算して出力する加算器とを有する等化回路。 - 【請求項７】 上記回路構成は、周波数ｆ、コントロー
ルパラメータρで規定される伝達関数Ｇ（ｆ，ρ）＝
〔ｅｘｐ（ｃｌmax ｆ1/2 〕のマクローリン級数(Macla
urin series)の第１、第２および第３の項の内容に対応
付けて構成されている（ｃは信号が伝搬されたケーブル
定数であり、ｌはケーブル長であって、ｌmax のその最
大長である）請求項６記載の等化回路。 - 【請求項８】 コントロールパラメータρは、信号が伝
搬されたケーブル長をｌ、ケーブル長ｌの最大値をｌma
x とすると、ρ＝ｌ／ｌmax で与えられるパラメータで
ある請求項６記載の等化回路。 - 【請求項９】 上記ユニティパスと、上記平方根フィル
タが設けられた信号ラインおよびハイパスフィルタが設
けられた信号ラインにおける遅延を調整する回路を有す
る請求項６記載の等化回路。 - 【請求項１０】 上記ユニティパスと、上記平方根フィ
ルタが設けられた信号ラインおよびハイパスフィルタが
設けられた信号ラインにおける信号の減衰量または増幅
量を調整する回路を有する請求項６記載の等化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21531497A JPH1168624A (ja) | 1997-08-08 | 1997-08-08 | 等化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21531497A JPH1168624A (ja) | 1997-08-08 | 1997-08-08 | 等化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1168624A true JPH1168624A (ja) | 1999-03-09 |
Family
ID=16670271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21531497A Pending JPH1168624A (ja) | 1997-08-08 | 1997-08-08 | 等化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1168624A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100309028B1 (ko) * | 1998-10-22 | 2001-11-01 | 클라크 3세 존 엠. | 제조 방법 및 동작 상태의 변화로 인한 동작 변화를 ｄｃ바이어싱의 변화를 트래킹해서 트랙하는 게인 제어 신호 발생기 |
| CN100353997C (zh) * | 2003-02-28 | 2007-12-12 | 中外制药株式会社 | 稳定的含蛋白质的制剂 |
| JP2008306448A (ja) * | 2007-06-07 | 2008-12-18 | Yokogawa Electric Corp | 損失補償回路 |
| WO2009008458A1 (ja) * | 2007-07-09 | 2009-01-15 | Advantest Corporation | 補正回路及び試験装置 |
-
1997
- 1997-08-08 JP JP21531497A patent/JPH1168624A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100309028B1 (ko) * | 1998-10-22 | 2001-11-01 | 클라크 3세 존 엠. | 제조 방법 및 동작 상태의 변화로 인한 동작 변화를 ｄｃ바이어싱의 변화를 트래킹해서 트랙하는 게인 제어 신호 발생기 |
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| WO2009008458A1 (ja) * | 2007-07-09 | 2009-01-15 | Advantest Corporation | 補正回路及び試験装置 |
| JP4776724B2 (ja) * | 2007-07-09 | 2011-09-21 | 株式会社アドバンテスト | 補正回路及び試験装置 |
| KR101123825B1 (ko) | 2007-07-09 | 2012-03-16 | 가부시키가이샤 어드밴티스트 | 보정 회로 및 시험 장치 |
| US8531187B2 (en) | 2007-07-09 | 2013-09-10 | Advantest Corporation | Compensation circuit and test apparatus |
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