JPH077345A

JPH077345A - 可変等化増幅器

Info

Publication number: JPH077345A
Application number: JP6004946A
Authority: JP
Inventors: Gary D Polhemus; ゲーリー・ディー・ポルヘマス
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1993-01-21
Filing date: 1994-01-21
Publication date: 1995-01-10
Anticipated expiration: 2018-12-15
Also published as: DE69331686T2; EP0607702A3; US5337025A; KR100323656B1; EP0607702A2; JP2004015822A; JP3478583B2; DE69331686D1; JP4259947B2; EP0607702B1

Abstract

(57)【要約】【目的】伝送ラインの変動する長さについての周波数応
答を等化する適応型等化回路を提供すること【構成】フ゛ーストステーシ゛及び第１可変利得ステーシ゛を備えた
第１経路と第２可変利得ステーシ゛を備えた第２経路とを有
する適応型等化回路である。第１経路が入力信号に応じ
て完全等化信号を生成する一方、第２経路が入力信号に
応じて非等化信号を生成する。また加算ステーシ゛が完全等
化信号と非等化信号とを組み合わせて等化出力信号を生
成する。また第１制御ラインが第１可変利得ステーシ゛の利得を
制限する一方、第２制御ラインが第２可変利得ステーシ゛の利得
を制限し、これにより、伝送ラインの最大長の使用時に等
化出力信号が実質的に完全等化信号により形成され、伝
送ラインの最小長の使用時に等化出力信号が実質的に非等
化信号により形成され、伝送ラインの中間長の使用時に等
化出力信号が完全等化信号及び非等化信号の双方の一部
から形成されるようにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般に、伝送ラインに接
続された装置の受信回路に関し、特に、伝送ラインの変
動長を等化させるための回路に関する。

【０００２】

【従来の技術】最小限の長さを越える長さの伝送ライン
は、その伝送ラインを経て伝送されるデータ信号の高周
波成分を減衰させるものである。その高周波成分の減衰
の程度は、その伝送ラインの長さによって決まり、伝達
関数として数学的に表現することができる。

【０００３】等化増幅器は、周波数減衰に関してデータ
の補償を行う装置である。等化増幅器の周波数効果もま
た、伝達関数として数学的に表現することができる。従
って、伝送ラインの伝達関数のほぼ逆の伝達関数を有す
る等化増幅器を形成することにより、その伝送ラインに
よって減衰される高周波成分を実質的に全て回復させる
ことができる。

【０００４】図１は、差動対構成に基づく等化増幅器2
の一例の概要を示すものである。同図に示すように、そ
の差動対は、一対の相補入力信号Ｖei+/-に応じて一対
の相補出力信号Ｖeo+/-を生成する。

【０００５】その差動対は、第１入力トランジスタＴ１
と、第２入力トランジスタＴ２と、逆伝達関数生成器4
とを備えている。トランジスタＴ１のベースは、正入力
信号Ｖei+を受信するよう接続され、コレクタは第１出
力抵抗Ｒec1を介して電源へ接続され、エミッタは第１
電流源Ｉec1を介して接地されている。

【０００６】また、トランジスタＴ２のベースは、負入
力信号Ｖei-を受信するよう接続され、コレクタは第２
出力抵抗Ｒec2を介して電源へ接続され、エミッタは第
２電流源Ｉec2を介して接地されている。トランジスタ
Ｔ１,Ｔ２は、電流源Ｉec1,Ｉec2及びコレクタ負荷抵抗
Ｒec1,Ｒec2によりバイアスされ、差動増幅器として線
形動作するようになっている。

【０００７】逆伝達関数生成器4は、エミッタ抵抗Ｒe1
と、第１コンデンサＣe1と、第２コンデンサＣe2と、そ
の第２コンデンサＣe2と直列に接続された伝達抵抗Ｒe2
とを備えており、その各々は、入力トランジスタＴ１の
エミッタと入力トランジスタＴ２のエミッタとの間に接
続されている。

【０００８】等化増幅器2の電圧伝達関数は、図１の回
路を簡素化した形態の回路を最初に考察することにより
決定することができる。図２は、図１に示した差動対の
１／２に等価な、簡素化された中間周波数の小信号の回
路を示す回路図である。差動増幅器の平衡駆動に伴う対
称の概念を用いて、また、適用する周波数範囲について
インピーダンスＺ(s)>>１／ｇ_mであり、27℃でｇ_m＝Ｉ
ec1ｑ／Ｋ_T＝Ｉec1／0.0259であり、ｒπ＝β／ｇ_mであ
るという実際的な仮定を用いて、電圧伝達関数Ｖout／
Ｖinは、次式の通り計算される。

【０００９】

【数１】

【００１０】インピーダンスＺ(s)は、図１の回路の逆
伝達関数生成器4と等価な対称回路を最初に考察するこ
とにより決定することができる。図３は、図１の逆伝達
関数生成器4と等価な対称回路を示す回路図である。同
図に示すように、Ｒe1,Ｒe2の値がそれぞれ１／２に分
割されて対称線6の周辺に等しく分けられ、またＣe1,Ｃ
e2の値がそれぞれ２倍にされて対称線6の周辺に等しく
分けられている。

【００１１】次に、図３の回路の一方の側を考察するこ
とにより、インピーダンスＺ(s)が決定される。図４
は、図３の回路の一方の側を示す回路図である。同図に
示すように、Ｚ(s)は、抵抗Ｒ1,Ｒ2及びコンデンサＣ1,
Ｃ2から構成される複素インピーダンスである。ここ
で、Ｒ1＝Ｒe1／２、Ｒ2＝Ｒe2／２、Ｃ1＝２*Ｃe1、Ｃ
2＝２*Ｃe2である。従って、Ｚ(s)についての実際の駆
動点インピーダンスは、次式で表すことができる。

【００１２】

【数２】

【００１３】この場合も、この適用にとって実際的な仮
定を与えれば、インピーダンスＺ(s)を簡素化して次式
で表すことができる。

【００１４】

【数３】

【００１５】ここで、（Ｒ1＋Ｒ2）≧２Ｒ2、Ｃ2＞Ｃ1
である。

【００１６】図５は、インピーダンスの大きさと周波数
との関係を示すグラフである。同図に示すように、イン
ピーダンスＺ(s)は、最初に低周波数でＲe1に等しい値
を呈し、次いで中間周波数に関してＲe2と並列のＲe1に
等しい値まで減少し、周波数が無限に増大すると最終的
にゼロに近づく。

【００１７】図５の周波数に対するインピーダンスの曲
線におけるブレークポイントは、図１に示した等化増幅
器に関する設計された極及びゼロを表すものである。そ
の等化増幅器に関する伝達関数は、数３を数１に代入す
ることにより与えられる。図１の各部品の値を用いる
と、その伝達関数は次式で表すことができる。

【００１８】

【数４】

【００１９】ここで、τ_z1＝Ｃe2（Ｒe1＋Ｒe2）、τ_z2
＝Ｃe1・Ｒe1・Ｒe2／Ｒe1＋Ｒe2、τ_p1＝Ｒe2Ｃe2 で
ある。

【００２０】従って、極及び２つのゼロを正しく配置す
ることにより、伝送ラインの或る長さに関して良好な補
償を生成することができる。

【００２１】伝送ラインの或る長さについての逆伝達関
数の良好な近似は、抵抗Ｒe1、抵抗Ｒe2、コンデンサＣ
e1、コンデンサＣe2についての部品の値を正しく選択す
ることにより生成することができるが、それと同じ部品
の値では、伝送ラインの別の長さについて適当な補正を
行うことはできない。従って、伝送ラインの異なる長さ
に適応的に順応可能な等化増幅器が必要となる。

【００２２】図６は、図１の等化増幅器に可変抵抗Ｒv
を配設した等化増幅器8を示す回路図である。同図に示
すように、可変抵抗Ｒvは、入力トランジスタＴ１のエ
ミッタと、コンデンサＣe1と伝達抵抗Ｒe2及びコンデン
サＣe2の直列接続との両者との間に配置されている。動
作に当たっては、制御信号Ｖecを介して可変抵抗Ｒvの
抵抗値を変動させることにより、その適応型等化増幅器
により生成される伝達関数が変更される。

【００２３】しかし、適応型等化増幅器8は、帯域幅の
制限、及びモノリシック集積回路に関する実施上の問題
といった欠点を有するものである。低損失の伝送ライン
又は短い伝送ラインに適応させるために可変抵抗Ｒvを
増大させるので、周波数が低下する第２の極が生成さ
れ、これにより高周波帯域幅が制限されてしまう。従っ
て帯域幅は、単一の極及び２つのゼロの正しい配置に無
関係のものではない。加えて、可変抵抗の作成に使用さ
れる適当にサイズ設定されたＪＦＥＴ又はＭＯＳＦＥＴ
に伴う寄生容量は、そのような部品の温度及び製造上の
変動性と相まって、実際的なモノリシック集積回路の形
態でこの回路を実施する上で重大な問題を発生させるも
のである。

【００２４】Fiber Distributed Data Interface（ＦＤ
ＤＩ）ネットワークは、光ファイバ及び銅を伝送媒体と
して用いてコンピュータ及び周辺装置間の高帯域の相互
接続を提供するローカルエリアネットワークである。記
号は、125M(記号/秒)の速度で同期させて伝送される。
また非同期転送モード（ＡＴＭ）ネットワークも、コン
ピュータ間での広帯域の相互接続を提供するローカルエ
リアネットワークである。ＡＴＭの記号は、156M(記号/
秒)の速度で送られる。

【００２５】従って、銅式ＦＤＤＩ又はＡＴＭネットワ
ークで用いられる適応型等化増幅器に関する好適な帯域
幅は156MHzを越えるものとなる。約100(m)より短い最悪
の場合の伝送ラインと共に図６の例をＦＤＤＩネットワ
ークで用いた場合には、第２の極が、最大データ伝送速
度に必要な帯域幅を下回ることとなる。

【００２６】

【発明が解決しようとする課題】従って、データ信号の
帯域幅に制限を加えることなく様々な長さの伝送ライン
に適応可能であって、モノリシック集積回路プロセスを
用いて高信頼性をもって生成可能な、適応型等化増幅器
が必要とされている。

【００２７】

【課題を解決するための手段】本発明は、伝送ラインの
変動する長さについての周波数応答を等化する適応型等
化回路を提供するものである。

【００２８】この適応型等化回路は、等化された出力信
号（以下、等化出力信号と称す）を形成するよう組み合
わされる完全に等化された信号（以下、等化信号と称
す）及び等化されていない信号（以下、非等化信号と称
す）の比率を変動させることにより、周波数減衰の異な
る程度を適応的に補償するものである。この回路は、２
次抵抗-コンデンサネットワークを用いることにより、
暗号化(scrambled)され156MHzでクロックされたデータ
ストリームを伝送する５類シールドなしツイストペア伝
送ラインに関して最長100(m)まで補償を提供する。更な
る長さについては一層高次の抵抗-コンデンサネットワ
ークを用いることにより補償可能である。

【００２９】この回路はまた、（125MHzの伝送クロック
信号及び156MHz又はそれ以上における固定極に基づい
て）62.5MHzというピークデータ周波数において0dB〜17
dBの間で比較的線形の遷移を提供するものである。更
に、この回路は、全てのパルス幅及び多数のライン長さ
に関して等しいピーク振幅を提供する。

【００３０】本発明による適応型等化回路は、伝送ライ
ンの最大長さに関する周波数減衰を補償して等化された
入力信号（以下、等化入力信号と称す）を生成するブー
ストステージを備えている。第１可変利得ステージは、
その等化入力信号を増幅し、第１利得制御信号に応じて
増幅された等化信号（以下、増幅等化信号と称す）を生
成する。第２可変利得ステージは、入力信号を増幅し、
第２利得制御信号に応じて増幅された非等化信号（以
下、増幅非等化信号と称す）を生成する。加算ステージ
は、増幅等化信号及び増幅非等化信号を組み合わせて、
等化出力信号を生成する。

【００３１】動作に当たり、伝送ラインの最大長が用い
られる場合には、第１利得制御信号が第１可変利得ステ
ージの利得を増大させる一方、第２利得制御信号が第２
可変利得ステージの利得を低下させて、等化出力信号が
実質的に増幅等化信号のみにより形成されるようにす
る。

【００３２】また、伝送ラインの最小長が用いられる場
合には、第１利得制御信号が第１可変利得ステージの利
得を低下させる一方、第２利得制御信号が第２可変利得
ステージの利得を増大させて、等化出力信号が実質的に
増幅非等化信号のみにより形成されるようにする。

【００３３】更に、伝送ラインの中間長が用いられる場
合には、第１利得制御信号が第１可変利得ステージの利
得を変動させ、また第２利得制御信号が第２可変利得ス
テージの利得を逆に変動させて、等化出力信号が、増幅
等化信号及び増幅非等化信号の双方の一部を組み合わせ
ることにより形成されるようにする。

【００３４】代替的には、本発明による適応型等化回路
は、伝送ラインの最大長さに関する周波数減衰を補償し
て等化された電流信号（以下、等化電流信号と称す）を
生成するブースト相互コンダクタンスステージを備える
ことができる。標準相互コンダクタンスステージは、入
力電圧信号に応じて等化されていない電流信号（以下、
非等化電流信号と称す）を生成する。第１可変利得電流
ステージは、等化電流信号を増幅し、第１電流制御信号
に応じて増幅された等化電流信号（以下、増幅等化電流
信号と称す）を生成する。第２可変利得電流ステージ
は、非等化電流信号を増幅し、第２電流制御信号に応じ
て増幅された非等化電流信号（以下、増幅非等化電流信
号と称す）を生成する。出力ステージは、増幅等化電流
信号及び増幅非等化電流信号を組み合わせて出力電流を
生成し、その出力電流に対応する等化出力信号を生成す
る。

【００３５】この代替的な回路の動作に当たり、伝送ラ
インの最大長が用いられる場合には、第１電流制御信号
が第１可変利得電流ステージの利得を増大させる一方、
第２電流制御信号が第２可変利得電流ステージの利得を
低下させて、出力電流が実質的に増幅等化電流のみによ
り形成されるようにする。

【００３６】また、伝送ラインの最小長が用いられる場
合には、第１電流制御信号が第１可変利得電流ステージ
の利得を低下させる一方、第２電流制御信号が第２可変
利得電流ステージの利得を増大させて、出力電流が実質
的に増幅非等化電流のみにより形成されるようにする。

【００３７】更に、伝送ラインの中間長が用いられる場
合には、第１電流制御信号が第１可変利得電流ステージ
の利得を変動させ、また第２電流制御信号が第２可変利
得電流ステージの利得を逆に変動させて、出力電流が、
増幅等化電流及び増幅非等化電流の双方の一部を組み合
わせることにより形成されるようにする。

【００３８】本発明の原理を用いた模範的な実施例を示
す図面及びそれに関する以下の詳細な説明を参照するこ
とにより、本発明の特徴及び利点が一層良好に理解され
よう。

【００３９】

【実施例】図７は、本発明による適応型等化回路10を示
すものである。既述のように、伝送ラインの異なる長さ
により、入力信号の高周波成分が異なる程度に減衰され
る。適応型等化回路10は、完全な等化信号及び非等化信
号の異なる比率を組み合わせて等化出力信号を形成する
ことにより、異なる程度の周波数減衰を適応的に補償す
る。本発明の好適実施例では、適応型等化回路10は、数
メートル〜数百メートルの範囲の長さを有する伝送ライ
ンにより他のネットワーク装置に接続可能なローカルエ
リアネットワーク装置の受信回路に用いられている。

【００４０】図７に示すように、適応型等化回路10は、
伝送ラインの最大長についての周波数減衰に関して入力
電圧信号Ｖiの補償を行って完全等化電圧信号Ｖfeを生
成するブーストステージ12を備えている。第１可変利得
ステージ14は、完全等化電圧信号Ｖfeを増幅し、第１利
得制御信号Ｖfgに応じて増幅等化電圧信号Ｖaeを生成す
る。第２可変利得ステージ16は、入力信号Ｖiを増幅
し、第２利得制御信号Ｖsgに応じて増幅非等化電圧信号
Ｖaneを生成する。加算ステージ18は、増幅等化電圧信
号Ｖae及び増幅非等化電圧信号Ｖaneを組み合わせて、
等化出力電圧信号Ｖoを生成する。

【００４１】また、既述のように、伝送ラインの各長さ
は、その伝送ラインの長さについての周波数応答を数学
的に表す伝達関数により特徴づけることができるもので
ある。ブーストステージ12は、伝送ラインの最大長につ
いての周波数応答の逆伝達関数を数学的に表す回路（ず
っと以降で説明する）により、伝送ラインの最大長に関
する入力電圧信号Ｖiの補償を行う。伝送ラインの最大
長についての逆伝達関数を用いることにより、ブースト
ステージ12は、その伝送ラインの最大長により減衰され
る周波数成分を実質的に全て回復させる。

【００４２】本発明では、第１可変利得ステージ14の利
得Ｇ１及び第２可変利得ステージ16の利得Ｇ２は逆の関
係にあり、これにより適応型等化回路10の総利得Ｇtが
次式のように数学的に規定可能となるようになってい
る。

【００４３】Ｇt＝Ｇ１＋Ｇ２＝１従って、２つのローカルエリアネットワーク装置が伝送
ラインの最大長により接続されている際には、適応型等
化回路10は、第１利得制御信号Ｖfgを介して第１可変利
得ステージ14の利得Ｇ１を増大させ、また第２利得制御
信号Ｖsgを介して第２可変利得ステージ16の利得Ｇ２を
低下させて、等化出力信号Ｖoが実質的に増幅等化信号
Ｖaeのみにより形成されるようにすることにより、入力
信号Ｖiの周波数減衰を補償する。

【００４４】これに対して、伝送ラインの最小長に関し
ては周波数減衰は殆ど存在しないと仮定することができ
る。このため、伝送ラインの最小長が用いられる際に
は、入力信号Ｖiに補償を行う必要はない。従って、２
つのローカルエリアネットワーク装置が伝送ラインの最
小長により接続されている際には、第１可変利得ステー
ジ14の利得Ｇ１が第１利得制御信号Ｖfgを介して低下さ
れる一方、第２可変利得ステージ16の利得Ｇ２が第２利
得制御信号Ｖsgを介して増大されて、等化出力信号Ｖo
が実質的に増幅非等化信号Ｖaneのみにより形成される
ようになる。

【００４５】また、２つのローカルエリアネットワーク
装置が伝送ラインの中間長により接続されている際に
は、適応型等化回路10は、増幅等化信号Ｖaeの一部と増
幅非等化信号Ｖaneの一部とを組み合わせることによ
り、伝送ラインの中間長に関する周波数減衰を補償す
る。

【００４６】動作に当たっては、増幅等化信号Ｖaeの一
部及び増幅非等化信号Ｖaneの一部は、第１利得制御信
号Ｖfgを介して第１可変利得ステージ14の利得Ｇ１を変
動させる一方、第２利得制御信号Ｖsgを介して第２可変
利得ステージ16の利得Ｇ２を逆に変動させることによ
り、それぞれ選択される。従って、出力電圧信号Ｖoの
波形は、等化出力信号Ｖoを形成するよう組み合わされ
る増幅等化信号Ｖae及び増幅非等化信号Ｖaneの比率を
変動させることにより、伝送ラインのどのような中間長
に関しても補償を行うように修正することが可能なもの
である。

【００４７】ブースト回路12は、入力電圧信号Ｖiを電
流信号に変換する抵抗-コンデンサネットワーク、また
は精密遅延ネットワークのいずれを用いても実施可能で
ある。図８は、本発明による抵抗-コンデンサネットワ
ークを用いた適応型等化回路10の一実施例を示すブロッ
ク図である。

【００４８】同図に示すように、適応型等化回路10はブ
ースト相互コンダクタンスステージ20を備えている。こ
のブースト相互コンダクタンスステージ20は、伝送ライ
ンの最大長についての周波数減衰に関して入力電圧信号
Ｖiを補償することにより、入力電圧信号Ｖiに応じて完
全等化電流信号Ｉfeを生成するものである。標準相互コ
ンダクタンスステージ22は、入力電圧信号Ｖiに応じて
非等化電流信号Ｉneを生成する。第１可変利得電流ステ
ージ24は、完全等化電流信号Ｉfeを増幅し、第１電流制
御信号Ｖfccに応じて増幅等化電流信号Ｉaeを生成す
る。第２可変利得電流ステージ26は、非等化電流信号Ｉ
neを増幅し、第２電流制御信号Ｖsccに応じて増幅非等
化電流信号Ｉaneを生成する。出力ステージ28は、増幅
等化電流信号Ｉae及び増幅非等化電流信号Ｉaneを組み
合わせて出力電流（図８には図示せず）を生成し、その
出力電流に応じて等化出力電圧信号Ｖoを生成する。

【００４９】図８の実施例では、図７の実施例の場合の
ように、第１可変利得電流ステージ24の利得と第２可変
利得電流ステージ26の利得とは逆の関係にあり、総利得
が１になるようになっている。従って、２つのローカル
エリアネットワーク装置が伝送ラインの最大長により接
続されている際には、適応型等化回路10は、第１電流制
御信号Ｖfccを介して第１可変利得電流ステージ24の利
得を増大させ、また第２電流制御信号Ｖsccを介して第
２可変利得電流ステージ26の利得を低下させて、出力電
流が実質的に増幅等化電流信号Ｉaeのみにより形成され
るようにすることにより、入力信号Ｖiの周波数減衰に
関する補償を行う。

【００５０】同様に、２つのローカルエリアネットワー
ク装置が伝送ラインの最小長により接続されている際に
は、第１電流制御信号Ｖfccを介して第１可変利得電流
ステージ24の利得が低下される一方、第２電流制御信号
Ｖsccを介して第２可変利得電流ステージ26の利得利が
増大されて、出力電流が実質的に増幅非等化電流信号Ｉ
aneのみにより形成されるようになる。

【００５１】更に、２つのローカルエリアネットワーク
装置が伝送ラインの中間長により接続されている際に
は、適応型等化回路10は、増幅等化電流信号Ｉaeの一部
と増幅非等化電流信号Ｉaneの一部とを組み合わせるこ
とにより、伝送ラインの中間長についての周波数減衰に
関する補償を行う。

【００５２】図９は、図８の適応型等化回路10の実施態
様の概要を示す回路図である。同図の実施例では、適応
型等化回路10は、ツイストペア伝送ラインの信号等の一
対の相補入力電圧信号Ｖin+/-を受信して、一対の相補
制御信号Ｖc+/-に応じて一対の相補等化出力信号Ｖout+
/-を生成する。

【００５３】同図に示すように、適応型等化回路10は、
ブースト縮退(degenerated)共通エミッタ差動対入力ス
テージ32を備えており、このステージ32は、ブースト相
互コンダクタンスステージ20に対応するものである。標
準縮退共通エミッタ差動対入力ステージ34は、標準相互
コンダクタンスステージ22に対応するものである。第１
電流操作差動対36及び第２電流操作差動対38は、第１可
変利得電流ステージ24に対応するものである。第３電流
操作差動対40及び第４電流操作差動対42は、第２可変利
得電流ステージ26に対応するものである。受動出力ステ
ージ44は、出力ステージ28に対応するものである。

【００５４】図９に示すように、ブースト差動対32は、
第１ブーストトランジスタＱ１と、第２ブーストトラン
ジスタＱ２と、波形整形ステージ46とを備えている。第
１ブーストトランジスタＱ１は、そのベースが一対の相
補入力信号Ｖin+/-の負入力信号Ｖin-に接続され、その
コレクタが第１ノードＮ１に接続され、そのエミッタが
第１ブースト電流源ＩＳb1を介して電位Ｖeeに接続され
ている。また、第２ブーストトランジスタＱ２は、その
ベースが一対の相補入力信号Ｖin+/-の正入力信号Ｖin+
に接続され、そのコレクタが第２ノードＮ２に接続さ
れ、そのエミッタが第２ブースト電流源ＩＳb2を介して
電位Ｖeeに接続されている。波形整形ステージ46は、ブ
ーストエミッタ抵抗Ｒbeと、第１ブーストコンデンサＣ
b1と、第１ブースト抵抗Ｒb1及び第２ブーストコンデン
サＣb2を直列接続したものとを備えており、その各々
は、第１ブーストトランジスタＱ１のエミッタと第２ブ
ーストトランジスタＱ２のエミッタとの間に接続されて
いる。

【００５５】標準差動対34は、第１標準トランジスタＱ
３と、第２標準トランジスタＱ４と、標準エミッタ抵抗
Ｒseとを備えている。第１標準トランジスタＱ３は、そ
のベースが一対の相補入力信号Ｖin+/-の負入力信号Ｖi
n-に接続され、そのコレクタが第３ノードＮ３に接続さ
れ、そのエミッタが第１標準電流源ＩＳs1を介して電位
Ｖeeに接続されている。また、第２標準トランジスタＱ
４は、そのベースが一対の相補入力信号Ｖin+/-の正入
力信号Ｖin+に接続され、そのコレクタが第４ノードＮ
４に接続され、そのエミッタが第２標準電流源ＩＳs2を
介して電位Ｖeeに接続されている。標準エミッタ抵抗Ｒ
seは、第１標準トランジスタＱ３のエミッタと第２標準
トランジスタＱ４のエミッタとの間に接続されている。

【００５６】第１電流操作差動対36は、第１操作トラン
ジスタＱ５と第２操作トランジスタＱ６とを備えてい
る。第１操作トランジスタＱ５は、そのベースが一対の
相補制御信号Ｖc+/-の負制御信号Ｖc-に接続され、その
コレクタが第５ノードＮ５に接続され、そのエミッタが
第１ノードＮ１に接続されている。また、第２操作トラ
ンジスタＱ６は、そのベースが一対の相補制御信号Ｖc+
/-の正制御信号Ｖc+に接続され、そのコレクタが電源Ｖ
ccに接続され、そのエミッタが第１ノードＮ１に接続さ
れている。

【００５７】第２電流操作差動対38は、第３操作トラン
ジスタＱ７と第４操作トランジスタＱ８とを備えてい
る。第３操作トランジスタＱ７は、そのベースが一対の
相補制御信号Ｖc+/-の正制御信号Ｖc+に接続され、その
コレクタが電源Ｖccに接続され、そのエミッタが第２ノ
ードＮ２に接続されている。また、第４操作トランジス
タＱ８は、そのベースが一対の相補制御信号Ｖc+/-の負
制御信号Ｖc-に接続され、そのコレクタが第６ノードＮ
６に接続され、そのエミッタが第２ノードＮ２に接続さ
れている。

【００５８】第３電流操作差動対40は、第５操作トラン
ジスタＱ９と第６操作トランジスタＱ10とを備えてい
る。第５操作トランジスタＱ９は、そのベースが一対の
相補制御信号Ｖc+/-の正制御信号Ｖc+に接続され、その
コレクタが第５ノードＮ５に接続され、そのエミッタが
第３ノードＮ３に接続されている。また、第６操作トラ
ンジスタＱ10は、そのベースが一対の相補制御信号Ｖc+
/-の負制御信号Ｖc-に接続され、そのコレクタが電源Ｖ
ccに接続され、そのエミッタが第３ノードＮ３に接続さ
れている。

【００５９】第４電流操作差動対42は、第７操作トラン
ジスタＱ11と第８操作トランジスタＱ12とを備えてい
る。第７操作トランジスタＱ11は、そのベースが一対の
相補制御信号Ｖc+/-の負制御信号Ｖc-に接続され、その
コレクタが電源Ｖccに接続され、そのエミッタが第４ノ
ードＮ４に接続されている。また、第８操作トランジス
タＱ12は、そのベースが一対の相補制御信号Ｖc+/-の正
制御信号Ｖc+に接続され、そのコレクタが第６ノードＮ
６に接続され、そのエミッタが第４ノードＮ４に接続さ
れている。一対の相補出力信号Ｖout+/-のうち、正出力
信号Ｖout+は第５ノードＮ５から取り出され、負出力信
号Ｖout-は第６ノードＮ６から取り出されている。

【００６０】受動出力ステージ44は、第１出力抵抗Ｒ1o
ut及び第１出力コンデンサＣ1outを備えており、それら
は両方とも、電源Ｖccと第５ノードＮ５との間に接続さ
れている。第２出力抵抗Ｒ2out及び第２出力コンデンサ
Ｃ2outは両方とも、電源Ｖccと第６ノードＮ６との間に
接続されている。第１出力抵抗Ｒ1outと第１出力コンデ
ンサＣ1outとの組合わせ、及び、第２出力抵抗Ｒ2outと
第２出力コンデンサＣ2outとの組合わせにより、回路10
の帯域幅を所定の周波数に制限する出力極が形成され
る。その帯域幅を制限することにより、過度の帯域幅に
起因するノイズその他の公知の影響を最小限にすること
ができる。更に、その出力極は、コンデンサＣb1を実際
的な集積回路で実施した結果として生じる接地に対する
寄生容量に起因する寄生ゼロの補償を助けるものとな
る。

【００６１】動作に当たっては、２つのローカルエリア
ネットワーク装置が伝送ラインの最大長により接続され
ている際には、外部制御回路（図９には図示せず）は、
負制御電圧Ｖc-を高レベルに駆動すると同時に正制御電
圧Ｖc+を低レベルに駆動し、これにより、第１操作トラ
ンジスタＱ５と第４操作トランジスタＱ８と第６操作ト
ランジスタＱ10と第７操作トランジスタＱ11との相互コ
ンダクタンスを最小限にし、また第２操作トランジスタ
Ｑ６と第３操作トランジスタＱ７と第５操作トランジス
タＱ９と第８操作トランジスタＱ12との相互コンダクタ
ンスを最小限にする。

【００６２】従って、負入力信号Ｖin-が高レベルに駆
動された際には、第１ブーストトランジスタＱ１及び第
１標準トランジスタＱ３のコンダクタンスが増大する。
これに応じて、第１ブーストトランジスタＱ１は、第１
出力抵抗Ｒ1out及び第１操作トランジスタＱ５を介して
第１電流Ｉ１を取り込み、これにより、正相補出力電圧
Ｖout+の電圧を低下させる。しかし、第１標準トランジ
スタＱ３は、第６操作トランジスタＱ10を介して第２電
流Ｉ２を取り込む。第６操作トランジスタＱ10のコレク
タが電源Ｖccに接続されているので、第１標準トランジ
スタＱ３により取り込まれる第２電流Ｉ２が正相補出力
電圧Ｖout+の電圧に影響を与えるということはない。従
って、伝送ラインの最大長が用いられる際には、正相補
出力電圧Ｖout+は、第１ブーストトランジスタＱ１に取
り込まれる第１電流Ｉ１のみに起因して生じるものとな
る。

【００６３】負入力信号Ｖin-が高レベルに駆動され、
それと同時に正入力信号Ｖin+が低レベルに駆動された
際には、それにより、第２ブーストトランジスタＱ２及
び第２標準トランジスタＱ４のコンダクタンスが低下す
る。これに応じて、第２ブーストトランジスタＱ２は、
第２出力抵抗Ｒ2out及び第４操作トランジスタＱ８を介
した第３電流Ｉ３の取り込みを減少させ、これにより、
負相補出力電圧Ｖout-の電圧が増大される。更に、第２
標準トランジスタＱ４は、第７操作トランジスタＱ11を
介した第４電流Ｉ４の取り込みを減少させる。第７操作
トランジスタＱ11のコレクタが電源Ｖccに接続されてい
るので、第４電流Ｉ４が負相補出力電圧Ｖout-の電圧に
影響を与えるということはない。

【００６４】同様に、正入力信号Ｖin+が高レベルに駆
動された際には、第２ブーストトランジスタＱ２及び第
２標準トランジスタＱ４のコンダクタンスが増大する。
これに応じて、第２ブーストトランジスタＱ２は、第２
出力抵抗Ｒ2out及び第４操作トランジスタＱ８を介して
第３電流Ｉ３を取り込み、これにより、負相補出力電圧
Ｖout-の電圧が低下する。しかし、第２標準トランジス
タＱ４は、第７操作トランジスタＱ11を介して第４電流
Ｉ４を取り込む。第７操作トランジスタＱ11のコレクタ
が電源Ｖccに接続されているので、第２標準トランジス
タＱ４により取り込まれる第４電流Ｉ４が負相補出力電
圧Ｖout-の電圧に影響を与えるということはない。従っ
て、伝送ラインの最大長が用いられる際には、負相補出
力電圧Ｖout-は、第２ブーストトランジスタＱ２に取り
込まれる第３電流Ｉ３のみに起因して生じるものとな
る。

【００６５】正入力信号Ｖin+が高レベルに駆動され、
それと同時に負入力信号Ｖin-が低レベルに駆動された
際には、これにより第１ブーストトランジスタＱ１及び
第１標準トランジスタＱ３のコンダクタンスが低下す
る。これに応じて、第１ブーストトランジスタＱ１は、
第１出力抵抗Ｒ1out及び第１操作トランジスタＱ５を介
した第１電流Ｉ１の取り込みを減少させ、これにより、
正相補出力電圧Ｖout+の電圧を増大させる。

【００６６】従って、伝送ラインの最大長が用いられる
際には、一対の相補出力信号Ｖout+/-は、第１ブースト
トランジスタＱ１に取り込まれる第１電流Ｉ１と、第２
ブーストトランジスタＱ２に取り込まれる第３電流Ｉ３
とにのみ起因して生じるものとなる。

【００６７】第１ブーストトランジスタＱ１及び第２ブ
ーストトランジスタＱ２は、差動増幅器としての線形動
作のため、電流源ＩＳb1,ＩＳb2、及び、コレクタ負荷
抵抗Ｒ1out,Ｒ2outによりそれぞれバイアスされる。波
形整形ステージ46は、図１の逆伝達関数生成器4と同一
のものであることが理解されよう。従って、既述のよう
に、伝達関数は前記数３を前記数１に代入することによ
り示すことができる。図９の部品変数を用いると、伝達
関数は次式の通りとなる。

【００６８】

【数５】

【００６９】ここで、τ_z1＝Ｃb2（Ｒbe＋Ｒb1）、τ_z2
＝Ｃb1・Ｒbe・Ｒb1／Ｒbe＋Ｒb1、τ_p1＝（Ｒb1）（Ｃ
b2）である。

【００７０】これは、極のゼロ対及び第２ゼロを有する
相互コンダクタンスを生成する。単一の極及び２つのゼ
ロを正しく配置することにより、伝送ラインの最大長に
ついての逆伝達関数の良好な近似を生成することができ
る。

【００７１】上述のように、ブーストエミッタ抵抗Ｒbe
と、第１ブースト抵抗Ｒb1と、第１ブーストコンデンサ
Ｃb1と、第２ブーストコンデンサＣb2とが、２次抵抗-
コンデンサネットワークを形成する。実験の結果、２次
抵抗-コンデンサネットワークは、暗号化され125MHzで
クロックされたデータストリームを伝送する最長100(m)
の５類シールドなしツイストペア伝送ラインに関して十
分な補償を提供する、ということが示された。代替的
に、本発明によれば、ブーストエミッタ抵抗Ｒbeと直列
に別のコンデンサを追加することにより、100(m)を越え
る伝送ラインに関して更に高次の抵抗-コンデンサネッ
トワークを形成することができる。

【００７２】図１０は、図９におけるブーストエミッタ
抵抗Ｒbeと、第１ブースト抵抗Ｒb1と、第１ブーストコ
ンデンサＣb1と、第２ブーストコンデンサＣb2とから結
果的に生じる大きさ応答を示すボーデ線図である。同図
に示すように、ブーストエミッタ抵抗Ｒbe、第１ブース
ト抵抗Ｒbe、第１ブーストコンデンサＣb1、及び第２ブ
ーストコンデンサＣb2は、第１ゼロに対応する第１ブレ
ークポイントfZ1、第１極に対応する第２ブレークポイ
ントfP1、及び第２ゼロに対応する第３ブレークポイン
トfZ2を生成する。

【００７３】第１ブレークポイントfZ1は、数学的に次
式で表すことができる。

【００７４】

【数６】

【００７５】第２ブレークポイントfP1は、数学的に次
式で表すことができる。

【００７６】

【数７】

【００７７】第３ブレークポイントfZ2は、数学的に次
式で表すことができる。

【００７８】

【数８】

【００７９】上述のように、第１ブーストトランジスタ
Ｑ１が第１電流Ｉ１を取り込む際に、第２ブースト電流
源ＩＳb2は、ブーストエミッタ抵抗Ｒbeの両端に電圧降
下を生成する。同様に、第２ブーストトランジスタＱ２
が第３電流Ｉ３を取り込む際に、第１ブースト電流源Ｉ
Ｓb1は、ブーストエミッタ抵抗Ｒbeの両端に電圧降下を
生成する。

【００８０】ブーストエミッタ抵抗Ｒbeを介して第１電
流Ｉ１及び第３電流Ｉ３を取り出すことは、負帰還電流
を提供するための周知の方法であり、その負帰還電流
は、直流又は低周波数利得を低下させるが伝達特性の線
形性を増大させるものである。

【００８１】第１電流操作差動対36及び第２電流操作差
動対38の直流又は低周波数利得Ｇdcは、数学的に次式で
表すことができる。

【００８２】

【数９】

【００８３】ここで再び図９を参照する。２つのローカ
ルエリアネットワーク装置が伝送ラインの最小長により
接続されている際には、外部制御回路は、負制御電圧Ｖ
c-を低レベルに駆動すると同時に正制御電圧Ｖc+を高レ
ベルに駆動し、これにより、第１操作トランジスタＱ５
と第４操作トランジスタＱ８と第６操作トランジスタＱ
10と第７操作トランジスタＱ11との相互コンダクタンス
を最小限にし、また第２操作トランジスタＱ６と第３操
作トランジスタＱ７と第５操作トランジスタＱ９と第８
操作トランジスタＱ12との相互コンダクタンスを最大限
にする。

【００８４】従って、負入力信号Ｖin-が高レベルに駆
動された際には、第１ブーストトランジスタＱ１及び第
１標準トランジスタＱ３のコンダクタンスが増大する。
これに応じて、第１ブーストトランジスタＱ１は、第２
操作トランジスタＱ６を介して第１電流Ｉ１を取り込
む。第２操作トランジスタＱ６のコレクタが電源Ｖccに
接続されているので、第１ブーストトランジスタＱ１に
より取り込まれる第１電流Ｉ１が正出力信号Ｖout+の電
圧に影響を与えるということはない。しかし、第１標準
トランジスタＱ３は、第１出力抵抗Ｒ1out及び第５操作
トランジスタＱ９を介して第２電流Ｉ２を取り込み、こ
れにより、正出力電圧Ｖout+の電圧が低下する。従っ
て、伝送ラインの最小長が用いられる際には、正出力信
号Ｖout+は、第１標準トランジスタＱ３に取り込まれる
第２電流Ｉ２のみに起因して生じるものとなる。

【００８５】負入力信号Ｖin-が高レベルに駆動され、
それと同時に正入力信号Ｖin+が低レベルに駆動された
際には、それにより、第２ブーストトランジスタＱ２及
び第２標準トランジスタＱ４のコンダクタンスが低下す
る。これに応じて、第２ブーストトランジスタＱ２は、
第３操作トランジスタＱ７を介した第３電流Ｉ３の取り
込みを減少させる。第３操作トランジスタＱ７のコレク
タが電源Ｖccに接続されているので、第３電流Ｉ３が負
出力信号Ｖout-の電圧に影響を与えるということはな
い。加えて、第２標準トランジスタＱ４は、第２出力抵
抗Ｒ2out及び第８操作トランジスタＱ12を介した第４電
流Ｉ４の取り込みを減少させ、これにより、負出力信号
Ｖout-の電圧が増大する。

【００８６】同様に、正入力信号Ｖin+が高レベルに駆
動された際には、第２ブーストトランジスタＱ２及び第
２標準トランジスタＱ４のコンダクタンスが増大する。
これに応じて、第２ブーストトランジスタＱ２は、第３
操作トランジスタＱ７を介して第３電流Ｉ３を取り込
む。第３操作トランジスタＱ７のコレクタが電源Ｖccに
接続されているので、第２ブーストトランジスタＱ２に
より取り込まれる第３電流Ｉ３が負出力信号Ｖout-の電
圧に影響を与えるということはない。しかし、第２標準
トランジスタＱ４は、第２出力抵抗Ｒ2out及び第８操作
トランジスタＱ12を介して第４電流Ｉ４を取り込み、こ
れにより負出力信号Ｖout-の電圧が低下する。従って、
伝送ラインの最小長が用いられる際には、負出力信号Ｖ
out-は、第２標準トランジスタＱ４に取り込まれる第４
電流Ｉ４のみに起因して生じるものとなる。

【００８７】正入力信号Ｖin+が高レベルに駆動され、
それと同時に負入力信号Ｖin-が低レベルに駆動された
際には、これにより第１ブーストトランジスタＱ１及び
第１標準トランジスタＱ３のコンダクタンスが低下す
る。これに応じて、第１ブーストトランジスタＱ１は、
第２操作トランジスタＱ６を介した第１電流Ｉ１の取り
込みを減少させ、また第１標準トランジスタＱ３は、第
６操作トランジスタＱ10を介した第２電流Ｉ２の取り込
みを減少させる。

【００８８】従って、伝送ラインの最小長が用いられる
際には、一対の相補出力信号Ｖout+/-は、第１標準トラ
ンジスタＱ３に取り込まれる第２電流Ｉ２と、第２標準
トランジスタＱ４に取り込まれる第４電流Ｉ４とにのみ
起因して生じるものとなる。

【００８９】第１標準トランジスタＱ３が第２電流Ｉ２
を取り込む際には、第１標準電流源ＩＳs1及び第２標準
電流源ＩＳs2は両方とも第２電流Ｉ２の等価部分を取り
込む。従って、第２電流Ｉ２の等価部分を取り込むこと
により、第２標準電流源ＩＳs2は、標準エミッタ抵抗Ｒ
seの両端に電圧降下を生成する。同様に、第２標準トラ
ンジスタＱ４が第４電流Ｉ４を取り込む際には、第１標
準電流源ＩＳs1及び第２標準電流源ＩＳs2は両方とも第
４電流Ｉ４の等価部分を取り込む。従って、第４電流Ｉ
４の等価部分を取り込むことにより、第１標準電流源Ｉ
Ｓs1は、標準エミッタ抵抗Ｒseの両端に電圧降下を生成
する。

【００９０】第１電流Ｉ１及び第３電流Ｉ３の場合のよ
うに、標準エミッタ抵抗Ｒseを介して第２電流Ｉ２及び
第４電流Ｉ４を取り出すことは、負帰還電流を提供する
ための周知の方法であり、その負帰還電流は、直流又は
低周波数利得を低下させるが、伝達特性の線形性を増大
させるものである。

【００９１】第３電流操作差動対40及び第４電流操作差
動対42の直流又は低周波数利得Ｇdcは、数学的に次式で
表すことができる。

【００９２】

【数１０】

【００９３】２つのローカルエリアネットワーク装置が
伝送ラインの中間長により接続されている際には、第１
電流Ｉ１及び第２電流Ｉ２の一部が第１出力抵抗Ｒ1out
を介して取り込まれる一方、第３電流Ｉ３及び第４電流
Ｉ４の等価部分が第２出力抵抗Ｒ2outを介して取り込ま
れる。

【００９４】例えば、第１電流Ｉ１の70％と第２電流Ｉ
２の30％とを第１出力抵抗Ｒ1outを介して取り込み、ま
た第３電流Ｉ３の70％と第４電流Ｉ４の30％とを第２出
力抵抗Ｒ2outを介して取り込むことにより、伝送ライン
の中間長に関して補償を行うことができると仮定する。

【００９５】外部制御回路は、各操作トランジスタＱ
５,Ｑ６,Ｑ７,Ｑ８,Ｑ９,Ｑ10が線形動作領域に入るよ
うに、一対の相補制御信号Ｖc+/-を設定し、これにより
部分的にオン状態になる。この例では、外部制御回路
は、総利用可能バイアス電流のほぼ70％の電流に対応す
る電圧に負制御電圧Ｖc-を設定することにより、第１操
作トランジスタＱ５と第４操作トランジスタＱ８と第６
操作トランジスタＱ10と第７操作トランジスタＱ11とを
部分的にオン状態にする。

【００９６】同様に、外部制御回路は、総利用可能バイ
アス電流のほぼ30％の電流に対応する電圧に正制御電圧
Ｖc+を設定することにより、第２操作トランジスタＱ６
と第３操作トランジスタＱ７と第５操作トランジスタＱ
９と第８操作トランジスタＱ12とを部分的にオン状態に
する。

【００９７】従って、負入力信号Ｖin-が高レベルに駆
動された際には、第１ブーストトランジスタＱ１は、第
１出力抵抗Ｒ1out及び第１操作トランジスタＱ５を介し
て第１電流Ｉ１の70％を取り込み、及び第２操作トラン
ジスタＱ６を介して第１電流Ｉ１の30％を取り込み、そ
の一方、第１標準トランジスタＱ３は、第１出力抵抗Ｒ
1out及び第５操作トランジスタＱ９を介して第２電流Ｉ
２の30％を取り込み、及び第６操作トランジスタＱ10を
介して第２電流Ｉ２の70％を取り込む。

【００９８】第１電流Ｉ１の30％が第２操作トランジス
タＱ６を介して取り込まれ、第２電流Ｉ２の70％が第６
操作トランジスタＱ10を介して取り込まれる一方、第３
電流Ｉ３の30％が第３操作トランジスタＱ７を介して取
り込まれ、第４電流Ｉ４の70％が第７操作トランジスタ
Ｑ11を介して取り込まれるので、これらの電流の各部分
が一対の相補出力信号Ｖout+/-に影響を与えるというこ
とはない。従って、伝送ラインの中間長が用いられる際
には、第１電流Ｉ１及び第２電流Ｉ２の双方の一部によ
り正出力信号Ｖout+が生成される一方、第３電流Ｉ３及
び第４電流Ｉ４の双方の一部により負出力信号Ｖout-が
生成される。

【００９９】同様に、正入力信号Ｖin+が高レベルに駆
動された際には、第２ブーストトランジスタＱ２が、第
２出力抵抗Ｒ2out及び第４操作トランジスタＱ８を介し
て第３電流Ｉ３の70％を取り込み、第３操作トランジス
タＱ７を介して第３電流Ｉ３の30％を取り込む一方、第
２標準トランジスタＱ４が、第２出力抵抗Ｒ2out及び第
８操作トランジスタＱ12を介して第４電流Ｉ４の30％を
取り込み、第７操作トランジスタＱ11を介して第４電流
Ｉ４の70％を取り込む。従って、伝送ラインの中間長が
用いられる際には、負出力信号Ｖout-は、第３電流Ｉ３
及び第４電流Ｉ４の双方の一部により生成される。

【０１００】第１及び第３電流Ｉ１,Ｉ３の量をそれぞ
れ制御することにより、また第２及び第４電流Ｉ２,Ｉ
４の量をそれぞれ逆に制御することにより、電流操作対
Ｑ５/Ｑ６,Ｑ７/Ｑ８,Ｑ９/Ｑ10,Ｑ11/Ｑ12は、ゼロか
ら最大限まで有効等化を変動させることができる。実験
の結果、外部制御回路が、実際の変数を対数差動制御電
圧に圧縮する周知のＤＣバイアス回路である場合には、
極値間の遷移を比較的線形とすることが可能であること
が示された。

【０１０１】実験結果はまた、本発明が、（125MHzの伝
送クロック信号及び156MHz又はそれ以上における固定極
に基づき）62.5MHzのピークデータ周波数で0dB及び17dB
の間の比較的線形の遷移を提供可能である、ということ
を示している。更に、本発明は、全てのパルス幅及び多
数のライン長に関して等しいピーク振幅を提供可能なも
のである。

【０１０２】本発明の好適実施例では、電圧の上方(hea
droom)制限（Ｖcc＝5.0±10％）と、過度の電力を伴う
ことなく帯域幅を維持することとにより、適応型等化回
路10は、-6dBの利得を提供する。適応型等化回路10の次
に6dBの固定利得ステージを設けることにより、後続の
受信回路によるデータレベルの量子化に先立ち、0dBの
総利得を提供することができる。

【０１０３】図１１は、波形整形ステージ46を示すもの
であり、コンデンサＣb1を第１ＰＭＯＳトランジスタ48
及び第２ＰＭＯＳトランジスタ50として実施し、またコ
ンデンサＣb2を第３ＰＭＯＳトランジスタ52及び第４Ｐ
ＭＯＳトランジスタ54として実施したものを示してい
る。同図に示すように、第１ＰＭＯＳトランジスタ48の
ソース、ボディ、ドレーンと第２ＰＭＯＳトランジスタ
50のゲートとが第７ノードＮ７（第２ブーストトランジ
スタＱ２のエミッタに対応するもの）に接続されてお
り、また、第２ＰＭＯＳトランジスタ50のソース、ボデ
ィ、ドレーンと第１ＰＭＯＳトランジスタ48のゲートと
が第８ノードＮ８（第１ブーストトランジスタＱ１のエ
ミッタに対応するもの）に接続されている。

【０１０４】コンデンサを単一のＭＯＳトランジスタか
ら形成して、第１コンデンサプレートをソース、ボデ
ィ、ドレーンの接続により表すことができるということ
は周知であるが、そのようにして形成されたコンデンサ
はまた、ソース、ボディ、ドレーンの接続と接地との間
に寄生容量を含むものであり、その寄生容量は、総静電
容量の20％まで占め得るものである。従って、第１トラ
ンジスタ48、第２トランジスタ50、第３トランジスタ5
2、及び第４トランジスタ54は、それぞれ、寄生容量Ｃ
Ｐ１,ＣＰ２,ＣＰ３,ＣＰ４を有している。

【０１０５】寄生容量は、第１コンデンサプレートには
存在しない接地への高周波経路に、ソース、ボディ、ド
レーンの接続から形成される第２コンデンサプレートを
提供する。一方のプレートに最大20％までの寄生容量を
与え、他方には一切与えないことにより、第７ノードＮ
７での周波数応答が第８ノードＮ８の周波数応答とは異
なることとなる。更に、第１及び第２プレートの何れに
おいても電圧が変動するので、ＭＯＳで実施されたコン
デンサの静電容量もまた変動する。

【０１０６】図１１に示すように、第１ＰＭＯＳトラン
ジスタ48及び第２ＰＭＯＳトランジスタ50を逆極性で並
列に接続することにより、第７ノードＮ７及び第８ノー
ドＮ８の双方に寄生容量を導入することができ、これ
は、一次的にその寄生容量による影響を平衡させるもの
である。

【０１０７】更に、変動する電圧によって一方のＰＭＯ
Ｓトランジスタの静電容量が変動する際、他方のＰＭＯ
Ｓトランジスタの静電容量は逆に変動する。従って、例
えば、第１ＰＭＯＳトランジスタ48のゲート電圧が増大
すると、そのトランジスタ48の静電容量は低下する。し
かし、それに対応する第２ＰＭＯＳトランジスタ50のゲ
ートからみた電圧の減少により、そのトランジスタ50の
静電容量が増大する。この場合も、一次的に、電圧の変
動に起因する寄生容量の変動による影響が平衡される。

【０１０８】同様に、図１１に示すように、第３ＰＭＯ
Ｓトランジスタ52のソース、ボディ、ドレーンと第４Ｐ
ＭＯＳトランジスタ54のゲートとが、第１ハーフ抵抗Ｒ
b₁1/2を介して第７ノードＮ７に接続され、また、第４
ＰＭＯＳトランジスタ54のソース、ボディ、ドレーンと
第３ＰＭＯＳトランジスタ52のゲートとが、第２ハーフ
抵抗Ｒb₂1/2を介して第８ノードＮ８に接続されてい
る。抵抗Ｒb1は、対称性を維持するように、第１ハーフ
抵抗Ｒb₁1/2と第２ハーフ抵抗Ｒb₂1/2とに等しく分割さ
れている。

【０１０９】更に、本発明は、一対のＰＭＯＳトランジ
スタを用いて周波数応答平衡コンデンサを実施している
が、同様の概念をＮＭＯＳトランジスタに適用すること
も可能である。

【０１１０】上記説明の構造についての様々な代替策を
本発明の実施に採用することが可能であることが理解さ
れよう。本発明は特許請求の範囲の記載によって規定さ
れるものであり、その請求項の範囲内の構造及びそれと
等価なものは本発明に含まれるものである、ということ
が意図されている。

【０１１１】

【発明の効果】本発明は上述のように構成したので、デ
ータ信号の帯域幅に制限を加えることなく様々な長さの
伝送ラインに適応可能であって、モノリシック集積回路
プロセスを用いて高信頼性をもって生成可能な、適応型
等化増幅器を提供することができる。

【図面の簡単な説明】

【図１】従来の等化増幅器の概要を示す回路図である。

【図２】図１に示す差動対の半分と等価な、簡素化され
た中間周波数の小信号の回路を示す回路図である。

【図３】図１の逆伝達関数生成器4と等価な対称回路を
示す回路図である。

【図４】図３の回路の一方の側を示す回路図である。

【図５】周波数に対するインピーダンスの大きさを示す
グラフである。

【図６】図１の等化増幅器に可変抵抗Ｒvを配設してな
る等化増幅器8を示す回路図である。

【図７】本発明による適応型等化回路を示すブロック図
である。

【図８】本発明による抵抗-コンデンサネットワークを
用いた適応型等化回路の実施例を示すブロック図であ
る。

【図９】図８の適応型等化回路の実施例の実施態様の概
要を示す回路図である。

【図１０】ブーストエミッタ抵抗Ｒbeと、第１ブースト
抵抗Ｒbeと、第１ブーストコンデンサＣb1と、第２ブー
ストコンデンサＣb2とに起因して生じる大きさ応答を示
すボーデ線図である。

【図１１】第１ＰＭＯＳトランジスタ48及び第２ＰＭＯ
Ｓトランジスタ50としてのコンデンサＣb1の実施態様、
及び、第３ＰＭＯＳトランジスタ52及び第４ＰＭＯＳト
ランジスタ54としてのコンデンサＣb2の実施態様を示す
と共に波形整形ステージ46の概要を示す回路図である。

【符号の説明】

10 適応型等化回路 12 ブーストステージ 14 第１可変利得ステージ 16 第２可変利得ステージ 18 加算ステージＶi 入力電圧信号Ｖfe 完全等化電圧信号Ｖfg 第１利得制御信号Ｖae 増幅等化電圧信号Ｖsg 第２利得制御信号Ｖane 増幅非等化電圧信号Ｖo 等化出力電圧信号

Claims

【特許請求の範囲】

【請求項１】伝送ラインの変動する長さについての周波
数応答を等化させる適応型等化回路であって、この適応
型等化回路が、伝送ライン上に与えられた入力信号に応じて伝送ライン
の最大長に関する周波数減衰を補償して等化入力信号を
生成するブーストステージと、前記等化入力信号を増幅し第１利得制御信号に応じて増
幅等化信号を生成する第１可変利得ステージと、前記入力信号を増幅し第２利得制御信号に応じて増幅非
等化信号を生成する第２可変利得ステージと、前記増幅等化信号及び前記増幅非等化信号を組み合わせ
て等化出力信号を生成する加算ステージとを備え、伝送ラインの最大長が用いられる際に、前記等化出力信
号が実質的に前記増幅等化信号のみにより形成されるよ
うに、前記第１利得制御信号が前記第１可変利得ステー
ジの利得を増大させる一方、前記第２利得制御信号が前
記第２可変利得ステージの利得を低下させ、伝送ラインの最小長が用いられる際に、前記等化出力信
号が実質的に前記増幅非等化信号のみにより形成される
ように、前記第１利得制御信号が前記第１可変利得ステ
ージの利得を低下させる一方、前記第２利得制御信号が
前記第２可変利得ステージの利得を増大させ、伝送ラインの中間長が用いられる際に、前記増幅等化信
号及び前記増幅非等化信号の双方の一部を組み合わせる
ことにより前記等化出力信号が形成されるように、前記
第１利得制御信号が前記第１可変利得ステージの利得を
変動させる一方、前記第２利得制御信号が前記第２可変
利得ステージの利得を逆に変動させる、ということを特
徴とする、適応型等化回路。
【請求項２】前記ブーストステージが、伝送ラインの最
大長についての逆伝達関数を数学的に表す回路からなる
ことを特徴とする、請求項１記載の適応型等化回路。
【請求項３】前記第１可変利得ステージ及び前記第２可
変利得ステージの総利得がほぼ１と等価になるように前
記第１可変利得ステージの利得及び前記第２可変利得ス
テージの利得が逆関係にあることを特徴とする、請求項
２記載の適応型等化回路。
【請求項４】伝送ラインの変動する長さについての周波
数応答を等化させる適応型等化回路であって、この適応
型等化回路が、伝送ライン上に与えられた入力電圧信号に応じて伝送ラ
インの最大長に関する周波数減衰を補償して等化電流信
号を生成するブースト相互コンダクタンスステージと、前記入力電圧信号に応じて非等化電流信号を生成する標
準相互コンダクタンスステージと、前記等化電流信号を増幅し第１電流制御信号に応じて増
幅等化電流信号を生成する第１可変利得電流ステージ
と、前記非等化電流信号を増幅し第２電流制御信号に応じて
増幅非等化電流信号を生成する第２可変利得電流ステー
ジと、前記増幅等化電流信号及び前記増幅非等化電流信号を組
み合わせて出力電流を生成し、その出力電流に応じて等
化出力信号を生成する出力ステージとを備え、伝送ラインの最大長が用いられる際に、前記出力電流が
実質的に前記増幅等化電流信号のみにより形成されるよ
うに、前記第１電流制御信号が前記第１可変利得電流ス
テージの利得を増大させる一方、前記第２電流制御信号
が前記第２可変利得電流ステージの利得を低下させ、伝送ラインの最小長が用いられる際に、前記出力電流が
実質的に前記増幅非等化電流信号のみにより形成される
ように、前記第１電流制御信号が前記第１可変利得電流
ステージの利得を低下させる一方、前記第２電流制御信
号が前記第２可変利得電流ステージの利得を増大させ、伝送ラインの中間長が用いられる際に、前記増幅等化電
流及び前記増幅非等化電流の双方の一部を組み合わせる
ことにより前記出力電流が形成されるように、前記第１
電流制御信号が前記第１可変利得電流ステージの利得を
変動させる一方、前記第２電流制御信号が前記第２可変
利得電流ステージの利得を逆に変動させる、ということを特徴とする、適応型等化回路。
【請求項５】前記ブースト相互コンダクタンスステージ
が、伝送ラインの最大長についての逆伝達関数を数学的
に表す回路からなることを特徴とする、請求項４記載の
適応型等化回路。
【請求項６】前記第１可変利得電流ステージ及び前記第
２可変利得電流ステージの総利得がほぼ１と等価になる
ように前記第１可変利得電流ステージの利得及び前記第
２可変利得電流ステージの利得が逆関係にあることを特
徴とする、請求項５記載の適応型等化回路。
【請求項７】前記ブースト相互コンダクタンスステージ
が、ブースト縮退共通エミッタ差動対を備え、そのブー
スト縮退共通エミッタ差動対が、第１ブーストトランジ
スタと第２ブーストトランジスタと複数の波形整形要素
とを備え、前記第１ブーストトランジスタは、そのベー
スが一対の相補入力信号のうちの第１入力信号に接続さ
れ、そのコレクタが第１ノードに接続され、そのエミッ
タが第１電流源により共通ノードに接続されており、前
記第２ブーストトランジスタは、そのベースが前記一対
の相補入力信号のうちの第２入力信号に接続され、その
コレクタが第２ノードに接続され、そのエミッタが第２
電流源により前記共通ノードに接続されており、前記複
数の波形整形要素は、前記第１ブーストトランジスタの
エミッタと前記第２ブーストトランジスタのエミッタと
の間に接続されていることを特徴とする、請求項４記載
の適応型等化回路。
【請求項８】前記標準相互コンダクタンスステージが標
準縮退共通エミッタ差動対を備え、その標準縮退共通エ
ミッタ差動対が第１標準トランジスタと第２標準トラン
ジスタと標準エミッタ抵抗とを備え、前記第１標準トラ
ンジスタは、そのベースが前記第１入力信号に接続さ
れ、そのコレクタが第３ノードに接続され、そのエミッ
タが第３電流源により共通ノードに接続されており、前
記第２標準トランジスタは、そのベースが前記第２入力
信号に接続され、そのコレクタが第４ノードに接続さ
れ、そのエミッタが第４電流源により前記共通ノードに
接続されており、前記標準エミッタ抵抗は、前記第１標
準トランジスタのエミッタと前記第２標準トランジスタ
のエミッタとの間に接続されていることを特徴とする、
請求項７記載の適応型等化回路。
【請求項９】前記第１可変利得電流ステージが第１電流
操作差動対及び第２電流操作差動対を備え、前記第１電
流操作差動対が第１操作トランジスタ及び第２操作トラ
ンジスタを有し、前記第２電流操作差動対が第３操作ト
ランジスタ及び第４操作トランジスタを有することを特
徴とする、請求項８記載の適応型等化回路。
【請求項１０】前記第１操作トランジスタは、そのベー
スが一対の相補制御信号のうちの第１制御信号に接続さ
れ、そのコレクタが第５ノードに接続され、そのエミッ
タが前記第１ノードに接続されており、また前記第２操
作トランジスタは、そのベースが前記一対の相補制御信
号のうちの第２制御信号に接続され、そのコレクタが電
源ノードに接続され、そのエミッタが前記第１ノードに
接続されていることを特徴とする、請求項９記載の適応
型等化回路。
【請求項１１】前記第３操作トランジスタは、そのベー
スが前記第２制御信号に接続され、そのコレクタが前記
電源ノードに接続され、そのエミッタが前記第２ノード
に接続されており、また前記第４操作トランジスタは、
そのベースが前記第１制御信号に接続され、そのコレク
タが第６ノードに接続され、そのエミッタが前記第２ノ
ードに接続されていることを特徴とする、請求項９記載
の適応型等化回路。
【請求項１２】前記第２可変利得電流ステージが第３電
流操作差動対及び第４電流操作差動対を備え、前記第３
電流操作差動対が第５操作トランジスタ及び第６操作ト
ランジスタを有し、前記第４電流操作差動対が第７操作
トランジスタ及び第８操作トランジスタを有することを
特徴とする、請求項１１記載の適応型等化回路。
【請求項１３】前記第５操作トランジスタは、そのベー
スが前記第２制御信号に接続され、そのコレクタが前記
第５ノードに接続され、そのエミッタが前記第３ノード
に接続されており、また前記第６操作トランジスタは、
そのベースが前記第１制御信号に接続され、そのコレク
タが前記電源ノードに接続され、そのエミッタが前記第
３ノードに接続されていることを特徴とする、請求項１
２記載の適応型等化回路。
【請求項１４】前記第７操作トランジスタは、そのベー
スが前記第１制御信号に接続され、そのコレクタが前記
電源ノードに接続され、そのエミッタが前記第４ノード
に接続されており、また第８操作トランジスタは、その
ベースが前記第２制御信号に接続され、そのコレクタが
前記第６ノードに接続され、そのエミッタが前記第４ノ
ードに接続されていることを特徴とする、請求項１３記
載の適応型等化回路。
【請求項１５】前記出力ステージが、前記電源ノード及
び前記第５ノードの間に接続された第１出力抵抗及び第
１出力コンデンサと、前記電源ノード及び前記第６ノー
ドの間に接続された第２出力抵抗及び第２出力コンデン
サとを備え、一対の相補出力信号のうちの第１出力信号が前記第５ノ
ードから取り出され、前記一対の相補出力信号のうちの
第２出力信号が前記第６ノードから取り出されることを
特徴とする、請求項１４記載の適応型等化回路。
【請求項１６】前記複数の波形整形要素が、ブーストエ
ミッタ抵抗と、第１ブーストコンデンサと、互いに直列
に接続された第１ブースト抵抗及び第２ブーストコンデ
ンサとを備えていることを特徴とする、請求項１５記載
の適応型等化回路。
【請求項１７】伝送ラインの変動する長さについての周
波数応答を等化させる適応型等化回路であって、この適
応型等化回路が、一対の相補入力信号に応じて一対の第１相補電流を取り
込む第１相互コンダクタンス手段と、前記一対の相補入力信号に応じて一対の第２相補電流を
取り込む第２相互コンダクタンス手段とを備え、前記一対の第２相補電流が、伝送ラインの最大長につい
ての逆伝達関数を数学的にほぼ表す波形を有し、前記一
対の第１相補電流の各電流が、前記一対の第２相補電流
の一方の電流に対応するものであり、更に、前記適応型等化回路が、一対の相補制御信号に応じて、前記一対の第１相補電流
の大きさを変動させ、前記一対の第２相補電流の大きさ
を逆に変動させ、及び前記一対の第１相補電流の各電流
と前記一対の第２相補電流からの対応する電流とを組み
合わせて、対応する一対の相補出力電流を取り込む、電
流加算手段と、前記一対の相補出力電流に応じて一対の相補出力信号を
生成する出力手段とを備え、伝送ラインの最小長が用いられる際に、前記一対の相補
出力信号が実質的に前記一対の第１相補電流のみにより
形成されるように、前記一対の相補制御信号が、前記一
対の第１相補電流の大きさを変動させ、及び前記一対の
第２相補電流の大きさを逆に変動させ、伝送ラインの最大長が用いられる際に、前記一対の相補
出力信号が実質的に前記一対の第２相補電流のみにより
形成されるように、前記一対の相補制御信号が、前記一
対の第１相補電流の大きさを変動させ、及び前記一対の
第２相補電流の大きさを逆に変動させ、伝送ラインの中間長が用いられる際に、前記一対の相補
出力信号が実質的に前記一対の第１相補電流及び前記一
対の第２相補電流の双方により形成されるように、前記
一対の相補制御信号が、前記一対の第１相補電流の大き
さを変動させ、及び前記一対の第２相補電流の大きさを
逆に変動させる、ということを特徴とする、適応型等化回路。
【請求項１８】前記一対の第１相補電流が第１電流及び
第１逆電流を含み、前記第１電流が第１出力電流成分及
び第１出力ブースト電流成分を有し、前記第１逆電流が
第１逆出力電流成分及び第１逆出力ブースト電流成分を
有することを特徴とする、請求項１７記載の適応型等化
回路。
【請求項１９】前記一対の第２相補電流が第２電流及び
第２逆電流を含み、前記第２電流が第２出力電流成分及
び第２出力ブースト電流成分を有し、前記第２逆電流が
第２逆出力電流成分及び第２逆出力ブースト電流成分を
有することを特徴とする、請求項１８記載の適応型等化
回路。
【請求項２０】前記一対の相補出力電流が出力電流及び
逆出力電流を含み、前記出力電流成分が、前記第１電流
の前記第１出力電流成分と前記第２電流の前記第２出力
電流成分とに対応し、前記逆出力電流成分が、前記第１
逆電流の前記第１逆出力電流成分と前記第２逆電流の前
記第２逆出力電流成分とに対応することを特徴とする、
請求項１９記載の適応型等化回路。
【請求項２１】前記電流加算手段が、前記第１出力電流
成分の大きさ及び前記第２出力電流成分の大きさを逆に
変動させることを特徴とする、請求項２０記載の適応型
等化回路。
【請求項２２】前記電流加算手段が、前記第１逆出力電
流成分の大きさ及び前記第２逆出力電流成分の大きさを
逆に変動させることを特徴とする、請求項２１記載の適
応型等化回路。
【請求項２３】前記第１出力ブースト電流成分の大きさ
が前記第２出力電流成分の大きさとほぼ等価になるよう
に、前記電流加算手段が、前記第１出力ブースト電流成
分と前記第１出力電流成分とを組み合わせて前記第１電
流を生成して前記第１出力ブースト電流成分を生成する
ことを特徴とする、請求項２２記載の適応型等化回路。
【請求項２４】前記第２出力ブースト電流成分の大きさ
が前記第１出力電流成分の大きさとほぼ等価になるよう
に、前記電流加算手段が、前記第２出力ブースト電流成
分と前記第２出力電流成分とを組み合わせて前記第２電
流を生成して前記第２出力ブースト電流成分を生成する
ことを特徴とする、請求項２３記載の適応型等化回路。
【請求項２５】前記第１逆出力ブースト電流成分の大き
さが前記第２逆出力電流成分の大きさとほぼ等価になる
ように、前記電流加算手段が、前記第１逆出力ブースト
電流成分と前記第１逆出力電流成分とを組み合わせて前
記第１逆電流を生成して前記第１逆出力ブースト電流成
分を生成することを特徴とする、請求項２４記載の適応
型等化回路。
【請求項２６】前記第２逆出力ブースト電流成分の大き
さが前記第１逆出力電流成分の大きさとほぼ等価になる
ように、前記電流加算手段が、前記第２逆出力ブースト
電流成分と前記第２逆出力電流成分とを組み合わせて前
記第２逆電流を生成して前記第２逆出力ブースト電流成
分を生成することを特徴とする、請求項２５記載の適応
型等化回路。
【請求項２７】伝送ラインの変動する長さについての周
波数応答を等化させる方法であって、この方法が、入力信号を与え、伝送ラインの最大長に関する周波数減衰について前記入
力信号を補償して等化入力信号を生成し、その等化入力信号を可変的に増幅し、第１利得制御信号
に応じて増幅等化信号を生成し、前記入力信号を可変的に増幅し、第２利得制御信号に応
じて増幅非等化信号を生成し、前記増幅等化信号及び前記増幅非等化信号を加算して等
化出力信号を生成する、というステップを含み、伝送ラインの最大長が用いられる際に、前記等化出力信
号が実質的に前記増幅等化信号のみにより形成されるよ
うに、前記第１利得制御信号が前記増幅等化信号の増幅
を増大させる一方、前記第２利得制御信号が前記増幅非
等化信号の増幅を低下させ、伝送ラインの最小長が用いられる際に、前記等化出力信
号が実質的に前記増幅非等化信号のみにより形成される
ように、前記第１利得制御信号が前記増幅等化信号の増
幅を低下させる一方、前記第２利得制御信号が前記増幅
非等化信号の増幅を増大させ、伝送ラインの中間長が用いられる際に、前記増幅等化信
号及び前記増幅非等化信号の双方の一部を組み合わせる
ことにより前記等化出力信号が形成されるように、前記
第１利得制御信号が前記増幅等化信号の増幅を変動させ
る一方、前記第２利得制御信号が前記増幅非等化信号の
増幅を逆に変動させる、ということを特徴とする、伝送ラインの変動する長さに
ついての周波数応答を等化させる方法。
【請求項２８】伝送ラインの変動する長さについての周
波数応答を等化させる方法であって、この方法が、入力電圧信号を与え、その入力電圧信号に応じて電流信号を生成し、伝送ラインの最大長に関する周波数減衰について前記電
流信号を補償して等化電流信号を生成し、その等化電流信号を可変的に増幅し、第１利得制御信号
に応じて増幅等化電流信号を生成し、前記入力電圧信号に応じて非等化電流信号を生成し、その非等化電流信号を可変的に増幅し、第２利得制御信
号に応じて増幅非等化電流信号を生成し、前記増幅等化電流信号及び前記増幅非等化電流信号を加
算して出力電流信号を生成し、その出力電流信号に応じて等化出力電圧信号を形成す
る、というステップを含み、伝送ラインの最大長が用いられる際に、前記等化出力電
圧信号が実質的に前記増幅等化電流信号のみにより形成
されるように、前記第１利得制御信号が前記増幅等化電
流信号の増幅を増大させる一方、前記第２利得制御信号
が前記増幅非等化電流信号の増幅を低下させ、伝送ラインの最小長が用いられる際に、前記等化出力電
圧信号が実質的に前記増幅非等化電流信号のみにより形
成されるように、前記第１利得制御信号が前記増幅等化
電流信号の増幅を低下させる一方、前記第２利得制御信
号が前記増幅非等化電流信号の増幅を増大させ、伝送ラインの中間長が用いられる際に、前記増幅等化電
流信号及び前記増幅非等化電流信号の双方の一部を組み
合わせることにより前記等化出力電圧信号が形成される
ように、前記第１利得制御信号が前記増幅等化電流信号
の増幅を変動させる一方、前記第２利得制御信号が前記
増幅非等化電流信号の増幅を逆に変動させる、ということを特徴とする、伝送ラインの変動する長さに
ついての周波数応答を等化させる方法。
【請求項２９】前記複数の波形整形要素が、前記第１ブーストトランジスタのエミッタと前記第２ブ
ーストトランジスタのエミッタとの間に接続されたブー
ストエミッタ抵抗と、第１ゲートと第１ソースと第１ドレーンと第１ボディと
を有する第１ＭＯＳトランジスタであって、前記第１ゲ
ートが前記第１ブーストトランジスタのエミッタに接続
され、前記第１ソースと前記第１ドレーンと前記第１ボ
ディとが前記第２ブーストトランジスタのエミッタに接
続されている、前記第１ＭＯＳトランジスタと、第２ゲートと第２ソースと第２ドレーンと第２ボディと
を有する第２ＭＯＳトランジスタであって、前記第２ゲ
ートが前記第２ブーストトランジスタのエミッタに接続
され、前記第２ソースと前記第２ドレーンと前記第２ボ
ディとが前記第１ブーストトランジスタのエミッタに接
続されている、前記第２ＭＯＳトランジスタと、第１ハーフ第１ブースト抵抗と、第２ハーフ第１ブースト抵抗と、第３ゲートと第３ソースと第３ドレーンと第３ボディと
を有する第３ＭＯＳトランジスタであって、前記第３ゲ
ートが前記第１ハーフ第１ブースト抵抗を介して前記第
１ブーストトランジスタのエミッタに接続され、前記第
３ソースと前記第３ドレーンと前記第３ボディとが前記
第２ハーフ第１ブースト抵抗を介して前記第２ブースト
トランジスタのエミッタに接続されている、前記第３Ｍ
ＯＳトランジスタと、第４ゲートと第４ソースと第４ドレーンと第４ボディと
を有する第４ＭＯＳトランジスタであって、前記第４ゲ
ートが前記第３ソースと前記第３ドレーンと前記第３ボ
ディとに接続され、前記第４ソースと前記第４ドレーン
と前記第４ボディとが前記第３ゲートに接続されてい
る、前記第４ＭＯＳトランジスタとを備えていることを
特徴とする、請求項１５記載の適応型等化回路。
【請求項３０】第１ノード及び第２ノード間に接続され
た周波数応答平衡コンデンサであって、この周波数応答
平衡コンデンサが、第１ゲートと第１ソースと第１ドレーンと第１ボディと
を有する第１ＭＯＳトランジスタであって、前記第１ゲ
ートが前記第１ノードに接続され、前記第１ソースと前
記第１ドレーンと前記第１ボディとが前記第２ノードに
接続されている、前記第１ＭＯＳトランジスタと、第２ゲートと第２ソースと第２ドレーンと第２ボディと
を有する第２ＭＯＳトランジスタであって、前記第２ゲ
ートが前記第２ノードに接続され、前記第２ソースと前
記第２ドレーンと前記第２ボディとが前記第１ノードに
接続されている、前記第２ＭＯＳトランジスタとを備え
ていることを特徴とする、周波数応答平衡コンデンサ。