JP2004015822A - 可変等化増幅器 - Google Patents
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Abstract
【解決手段】ブーストステージ(12)及び第1可変利得ステージ(14)を備えた第1経路と第2可変利得ステージ(16)を備えた第2経路とを有する適応型等化回路(10)である。第1経路が入力信号に応じて完全等化信号を生成する一方、第2経路が入力信号に応じて非等化信号を生成する。また加算ステージ(18)が完全等化信号と非等化信号とを組み合わせて等化出力信号を生成する。また第1制御ラインが第1可変利得ステージの利得を制限する一方、第2制御ラインが第2可変利得ステージの利得を制限する。
【選択図】図7
Description
τp1=Re2Ce2 である。
Gt=G1+G2=1
τp1=(Rb1)(Cb2)である。
1.伝送ラインの変動する長さについての周波数応答を等化させる適応型等化回路であって、この適応型等化回路が、
伝送ライン上に与えられた入力信号に応じて伝送ラインの最大長に関する周波数減衰を補償して等化入力信号を生成するブーストステージと、
前記等化入力信号を増幅し第1利得制御信号に応じて増幅等化信号を生成する第1可変利得ステージと、
前記入力信号を増幅し第2利得制御信号に応じて増幅非等化信号を生成する第2可変利得ステージと、
前記増幅等化信号及び前記増幅非等化信号を組み合わせて等化出力信号を生成する加算ステージとを備え、
伝送ラインの最大長が用いられる際に、前記等化出力信号が実質的に前記増幅等化信号のみにより形成されるように、前記第1利得制御信号が前記第1可変利得ステージの利得を増大させる一方、前記第2利得制御信号が前記第2可変利得ステージの利得を低下させ、
伝送ラインの最小長が用いられる際に、前記等化出力信号が実質的に前記増幅非等化信号のみにより形成されるように、前記第1利得制御信号が前記第1可変利得ステージの利得を低下させる一方、前記第2利得制御信号が前記第2可変利得ステージの利得を増大させ、
伝送ラインの中間長が用いられる際に、前記増幅等化信号及び前記増幅非等化信号の双方の一部を組み合わせることにより前記等化出力信号が形成されるように、前記第1利得制御信号が前記第1可変利得ステージの利得を変動させる一方、前記第2利得制御信号が前記第2可変利得ステージの利得を逆に変動させる、ということを特徴とする、適応型等化回路。
2.前記ブーストステージが、伝送ラインの最大長についての逆伝達関数を数学的に表す回路からなることを特徴とする、上記1記載の適応型等化回路。
3.前記第1可変利得ステージ及び前記第2可変利得ステージの総利得がほぼ1と等価になるように前記第1可変利得ステージの利得及び前記第2可変利得ステージの利得が逆関係にあることを特徴とする、上記2記載の適応型等化回路。
4.伝送ラインの変動する長さについての周波数応答を等化させる適応型等化回路であって、この適応型等化回路が、
伝送ライン上に与えられた入力電圧信号に応じて伝送ラインの最大長に関する周波数減衰を補償して等化電流信号を生成するブースト相互コンダクタンスステージと、
前記入力電圧信号に応じて非等化電流信号を生成する標準相互コンダクタンスステージと、
前記等化電流信号を増幅し第1電流制御信号に応じて増幅等化電流信号を生成する第1可変利得電流ステージと、
前記非等化電流信号を増幅し第2電流制御信号に応じて増幅非等化電流信号を生成する第2可変利得電流ステージと、
前記増幅等化電流信号及び前記増幅非等化電流信号を組み合わせて出力電流を生成し、その出力電流に応じて等化出力信号を生成する出力ステージとを備え、
伝送ラインの最大長が用いられる際に、前記出力電流が実質的に前記増幅等化電流信号のみにより形成されるように、前記第1電流制御信号が前記第1可変利得電流ステージの利得を増大させる一方、前記第2電流制御信号が前記第2可変利得電流ステージの利得を低下させ、
伝送ラインの最小長が用いられる際に、前記出力電流が実質的に前記増幅非等化電流信号のみにより形成されるように、前記第1電流制御信号が前記第1可変利得電流ステージの利得を低下させる一方、前記第2電流制御信号が前記第2可変利得電流ステージの利得を増大させ、
伝送ラインの中間長が用いられる際に、前記増幅等化電流及び前記増幅非等化電流の双方の一部を組み合わせることにより前記出力電流が形成されるように、前記第1電流制御信号が前記第1可変利得電流ステージの利得を変動させる一方、前記第2電流制御信号が前記第2可変利得電流ステージの利得を逆に変動させる、ということを特徴とする、適応型等化回路。
5.前記ブースト相互コンダクタンスステージが、伝送ラインの最大長についての逆伝達関数を数学的に表す回路からなることを特徴とする、上記4記載の適応型等化回路。
6.前記第1可変利得電流ステージ及び前記第2可変利得電流ステージの総利得がほぼ1と等価になるように前記第1可変利得電流ステージの利得及び前記第2可変利得電流ステージの利得が逆関係にあることを特徴とする、上記5記載の適応型等化回路。
7.前記ブースト相互コンダクタンスステージが、ブースト縮退共通エミッタ差動対を備え、そのブースト縮退共通エミッタ差動対が、第1ブーストトランジスタと第2ブーストトランジスタと複数の波形整形要素とを備え、前記第1ブーストトランジスタは、そのベースが一対の相補入力信号のうちの第1入力信号に接続され、そのコレクタが第1ノードに接続され、そのエミッタが第1電流源により共通ノードに接続されており、前記第2ブーストトランジスタは、そのベースが前記一対の相補入力信号のうちの第2入力信号に接続され、そのコレクタが第2ノードに接続され、そのエミッタが第2電流源により前記共通ノードに接続されており、前記複数の波形整形要素は、前記第1ブーストトランジスタのエミッタと前記第2ブーストトランジスタのエミッタとの間に接続されていることを特徴とする、上記4記載の適応型等化回路。
8.前記標準相互コンダクタンスステージが標準縮退共通エミッタ差動対を備え、その標準縮退共通エミッタ差動対が第1標準トランジスタと第2標準トランジスタと標準エミッタ抵抗とを備え、前記第1標準トランジスタは、そのベースが前記第1入力信号に接続され、そのコレクタが第3ノードに接続され、そのエミッタが第3電流源により共通ノードに接続されており、前記第2標準トランジスタは、そのベースが前記第2入力信号に接続され、そのコレクタが第4ノードに接続され、そのエミッタが第4電流源により前記共通ノードに接続されており、前記標準エミッタ抵抗は、前記第1標準トランジスタのエミッタと前記第2標準トランジスタのエミッタとの間に接続されていることを特徴とする、上記7記載の適応型等化回路。
9.前記第1可変利得電流ステージが第1電流操作差動対及び第2電流操作差動対を備え、前記第1電流操作差動対が第1操作トランジスタ及び第2操作トランジスタを有し、前記第2電流操作差動対が第3操作トランジスタ及び第4操作トランジスタを有することを特徴とする、上記8記載の適応型等化回路。
10.前記第1操作トランジスタは、そのベースが一対の相補制御信号のうちの第1制御信号に接続され、そのコレクタが第5ノードに接続され、そのエミッタが前記第1ノードに接続されており、また前記第2操作トランジスタは、そのベースが前記一対の相補制御信号のうちの第2制御信号に接続され、そのコレクタが電源ノードに接続され、そのエミッタが前記第1ノードに接続されていることを特徴とする、上記9記載の適応型等化回路。
11.前記第3操作トランジスタは、そのベースが前記第2制御信号に接続され、そのコレクタが前記電源ノードに接続され、そのエミッタが前記第2ノードに接続されており、また前記第4操作トランジスタは、そのベースが前記第1制御信号に接続され、そのコレクタが第6ノードに接続され、そのエミッタが前記第2ノードに接続されていることを特徴とする、上記10記載の適応型等化回路。
12.前記第2可変利得電流ステージが第3電流操作差動対及び第4電流操作差動対を備え、前記第3電流操作差動対が第5操作トランジスタ及び第6操作トランジスタを有し、前記第4電流操作差動対が第7操作トランジスタ及び第8操作トランジスタを有することを特徴とする、上記11記載の適応型等化回路。
13.前記第5操作トランジスタは、そのベースが前記第2制御信号に接続され、そのコレクタが前記第5ノードに接続され、そのエミッタが前記第3ノードに接続されており、また前記第6操作トランジスタは、そのベースが前記第1制御信号に接続され、そのコレクタが前記電源ノードに接続され、そのエミッタが前記第3ノードに接続されていることを特徴とする、上記12記載の適応型等化回路。
14.前記第7操作トランジスタは、そのベースが前記第1制御信号に接続され、そのコレクタが前記電源ノードに接続され、そのエミッタが前記第4ノードに接続されており、また第8操作トランジスタは、そのベースが前記第2制御信号に接続され、そのコレクタが前記第6ノードに接続され、そのエミッタが前記第4ノードに接続されていることを特徴とする、上記13記載の適応型等化回路。
15.前記出力ステージが、前記電源ノード及び前記第5ノードの間に接続された第1出力抵抗及び第1出力コンデンサと、前記電源ノード及び前記第6ノードの間に接続された第2出力抵抗及び第2出力コンデンサとを備え、
一対の相補出力信号のうちの第1出力信号が前記第5ノードから取り出され、前記一対の相補出力信号のうちの第2出力信号が前記第6ノードから取り出されることを特徴とする、上記14記載の適応型等化回路。
16.前記複数の波形整形要素が、ブーストエミッタ抵抗と、第1ブーストコンデンサと、互いに直列に接続された第1ブースト抵抗及び第2ブーストコンデンサとを備えていることを特徴とする、上記15記載の適応型等化回路。
17.伝送ラインの変動する長さについての周波数応答を等化させる適応型等化回路であって、この適応型等化回路が、
一対の相補入力信号に応じて一対の第1相補電流を取り込む第1相互コンダクタンス手段と、
前記一対の相補入力信号に応じて一対の第2相補電流を取り込む第2相互コンダクタンス手段とを備え、
前記一対の第2相補電流が、伝送ラインの最大長についての逆伝達関数を数学的にほぼ表す波形を有し、前記一対の第1相補電流の各電流が、前記一対の第2相補電流の一方の電流に対応するものであり、
更に、前記適応型等化回路が、
一対の相補制御信号に応じて、前記一対の第1相補電流の大きさを変動させ、前記一対の第2相補電流の大きさを逆に変動させ、及び前記一対の第1相補電流の各電流と前記一対の第2相補電流からの対応する電流とを組み合わせて、対応する一対の相補出力電流を取り込む、電流加算手段と、
前記一対の相補出力電流に応じて一対の相補出力信号を生成する出力手段とを備え、
伝送ラインの最小長が用いられる際に、前記一対の相補出力信号が実質的に前記一対の第1相補電流のみにより形成されるように、前記一対の相補制御信号が、前記一対の第1相補電流の大きさを変動させ、及び前記一対の第2相補電流の大きさを逆に変動させ、
伝送ラインの最大長が用いられる際に、前記一対の相補出力信号が実質的に前記一対の第2相補電流のみにより形成されるように、前記一対の相補制御信号が、前記一対の第1相補電流の大きさを変動させ、及び前記一対の第2相補電流の大きさを逆に変動させ、
伝送ラインの中間長が用いられる際に、前記一対の相補出力信号が実質的に前記一対の第1相補電流及び前記一対の第2相補電流の双方により形成されるように、前記一対の相補制御信号が、前記一対の第1相補電流の大きさを変動させ、及び前記一対の第2相補電流の大きさを逆に変動させる、
ということを特徴とする、適応型等化回路。
18.前記一対の第1相補電流が第1電流及び第1逆電流を含み、前記第1電流が第1出力電流成分及び第1出力ブースト電流成分を有し、前記第1逆電流が第1逆出力電流成分及び第1逆出力ブースト電流成分を有することを特徴とする、上記17記載の適応型等化回路。
19.前記一対の第2相補電流が第2電流及び第2逆電流を含み、前記第2電流が第2出力電流成分及び第2出力ブースト電流成分を有し、前記第2逆電流が第2逆出力電流成分及び第2逆出力ブースト電流成分を有することを特徴とする、上記18記載の適応型等化回路。
20.前記一対の相補出力電流が出力電流及び逆出力電流を含み、前記出力電流成分が、前記第1電流の前記第1出力電流成分と前記第2電流の前記第2出力電流成分とに対応し、前記逆出力電流成分が、前記第1逆電流の前記第1逆出力電流成分と前記第2逆電流の前記第2逆出力電流成分とに対応することを特徴とする、上記19記載の適応型等化回路。
21.前記電流加算手段が、前記第1出力電流成分の大きさ及び前記第2出力電流成分の大きさを逆に変動させることを特徴とする、上記20記載の適応型等化回路。
22.前記電流加算手段が、前記第1逆出力電流成分の大きさ及び前記第2逆出力電流成分の大きさを逆に変動させることを特徴とする、上記21記載の適応型等化回路。
23.前記第1出力ブースト電流成分の大きさが前記第2出力電流成分の大きさとほぼ等価になるように、前記電流加算手段が、前記第1出力ブースト電流成分と前記第1出力電流成分とを組み合わせて前記第1電流を生成して前記第1出力ブースト電流成分を生成することを特徴とする、上記22記載の適応型等化回路。
24.前記第2出力ブースト電流成分の大きさが前記第1出力電流成分の大きさとほぼ等価になるように、前記電流加算手段が、前記第2出力ブースト電流成分と前記第2出力電流成分とを組み合わせて前記第2電流を生成して前記第2出力ブースト電流成分を生成することを特徴とする、上記23記載の適応型等化回路。
25.前記第1逆出力ブースト電流成分の大きさが前記第2逆出力電流成分の大きさとほぼ等価になるように、前記電流加算手段が、前記第1逆出力ブースト電流成分と前記第1逆出力電流成分とを組み合わせて前記第1逆電流を生成して前記第1逆出力ブースト電流成分を生成することを特徴とする、上記24記載の適応型等化回路。
26.前記第2逆出力ブースト電流成分の大きさが前記第1逆出力電流成分の大きさとほぼ等価になるように、前記電流加算手段が、前記第2逆出力ブースト電流成分と前記第2逆出力電流成分とを組み合わせて前記第2逆電流を生成して前記第2逆出力ブースト電流成分を生成することを特徴とする、上記25記載の適応型等化回路。
27.伝送ラインの変動する長さについての周波数応答を等化させる方法であって、この方法が、
入力信号を与え、
伝送ラインの最大長に関する周波数減衰について前記入力信号を補償して等化入力信号を生成し、
その等化入力信号を可変的に増幅し、第1利得制御信号に応じて増幅等化信号を生成し、
前記入力信号を可変的に増幅し、第2利得制御信号に応じて増幅非等化信号を生成し、
前記増幅等化信号及び前記増幅非等化信号を加算して等化出力信号を生成する、というステップを含み、
伝送ラインの最大長が用いられる際に、前記等化出力信号が実質的に前記増幅等化信号のみにより形成されるように、前記第1利得制御信号が前記増幅等化信号の増幅を増大させる一方、前記第2利得制御信号が前記増幅非等化信号の増幅を低下させ、
伝送ラインの最小長が用いられる際に、前記等化出力信号が実質的に前記増幅非等化信号のみにより形成されるように、前記第1利得制御信号が前記増幅等化信号の増幅を低下させる一方、前記第2利得制御信号が前記増幅非等化信号の増幅を増大させ、
伝送ラインの中間長が用いられる際に、前記増幅等化信号及び前記増幅非等化信号の双方の一部を組み合わせることにより前記等化出力信号が形成されるように、前記第1利得制御信号が前記増幅等化信号の増幅を変動させる一方、前記第2利得制御信号が前記増幅非等化信号の増幅を逆に変動させる、
ということを特徴とする、伝送ラインの変動する長さについての周波数応答を等化させる方法。
28.伝送ラインの変動する長さについての周波数応答を等化させる方法であって、この方法が、
入力電圧信号を与え、
その入力電圧信号に応じて電流信号を生成し、
伝送ラインの最大長に関する周波数減衰について前記電流信号を補償して等化電流信号を生成し、
その等化電流信号を可変的に増幅し、第1利得制御信号に応じて増幅等化電流信号を生成し、
前記入力電圧信号に応じて非等化電流信号を生成し、
その非等化電流信号を可変的に増幅し、第2利得制御信号に応じて増幅非等化電流信号を生成し、
前記増幅等化電流信号及び前記増幅非等化電流信号を加算して出力電流信号を生成し、
その出力電流信号に応じて等化出力電圧信号を形成する、というステップを含み、
伝送ラインの最大長が用いられる際に、前記等化出力電圧信号が実質的に前記増幅等化電流信号のみにより形成されるように、前記第1利得制御信号が前記増幅等化電流信号の増幅を増大させる一方、前記第2利得制御信号が前記増幅非等化電流信号の増幅を低下させ、
伝送ラインの最小長が用いられる際に、前記等化出力電圧信号が実質的に前記増幅非等化電流信号のみにより形成されるように、前記第1利得制御信号が前記増幅等化電流信号の増幅を低下させる一方、前記第2利得制御信号が前記増幅非等化電流信号の増幅を増大させ、
伝送ラインの中間長が用いられる際に、前記増幅等化電流信号及び前記増幅非等化電流信号の双方の一部を組み合わせることにより前記等化出力電圧信号が形成されるように、前記第1利得制御信号が前記増幅等化電流信号の増幅を変動させる一方、前記第2利得制御信号が前記増幅非等化電流信号の増幅を逆に変動させる、
ということを特徴とする、伝送ラインの変動する長さについての周波数応答を等化させる方法。
29.前記複数の波形整形要素が、
前記第1ブーストトランジスタのエミッタと前記第2ブーストトランジスタのエミッタとの間に接続されたブーストエミッタ抵抗と、
第1ゲートと第1ソースと第1ドレーンと第1ボディとを有する第1MOSトランジスタであって、前記第1ゲートが前記第1ブーストトランジスタのエミッタに接続され、前記第1ソースと前記第1ドレーンと前記第1ボディとが前記第2ブーストトランジスタのエミッタに接続されている、前記第1MOSトランジスタと、
第2ゲートと第2ソースと第2ドレーンと第2ボディとを有する第2MOSトランジスタであって、前記第2ゲートが前記第2ブーストトランジスタのエミッタに接続され、前記第2ソースと前記第2ドレーンと前記第2ボディとが前記第1ブーストトランジスタのエミッタに接続されている、前記第2MOSトランジスタと、
第1ハーフ第1ブースト抵抗と、
第2ハーフ第1ブースト抵抗と、
第3ゲートと第3ソースと第3ドレーンと第3ボディとを有する第3MOSトランジスタであって、前記第3ゲートが前記第1ハーフ第1ブースト抵抗を介して前記第1ブーストトランジスタのエミッタに接続され、前記第3ソースと前記第3ドレーンと前記第3ボディとが前記第2ハーフ第1ブースト抵抗を介して前記第2ブーストトランジスタのエミッタに接続されている、前記第3MOSトランジスタと、
第4ゲートと第4ソースと第4ドレーンと第4ボディとを有する第4MOSトランジスタであって、前記第4ゲートが前記第3ソースと前記第3ドレーンと前記第3ボディとに接続され、前記第4ソースと前記第4ドレーンと前記第4ボディとが前記第3ゲートに接続されている、前記第4MOSトランジスタと
を備えていることを特徴とする、上記15記載の適応型等化回路。
30.第1ノード及び第2ノード間に接続された周波数応答平衡コンデンサであって、この周波数応答平衡コンデンサが、
第1ゲートと第1ソースと第1ドレーンと第1ボディとを有する第1MOSトランジスタであって、前記第1ゲートが前記第1ノードに接続され、前記第1ソースと前記第1ドレーンと前記第1ボディとが前記第2ノードに接続されている、前記第1MOSトランジスタと、
第2ゲートと第2ソースと第2ドレーンと第2ボディとを有する第2MOSトランジスタであって、前記第2ゲートが前記第2ノードに接続され、前記第2ソースと前記第2ドレーンと前記第2ボディとが前記第1ノードに接続されている、前記第2MOSトランジスタと
を備えていることを特徴とする、周波数応答平衡コンデンサ。
12 ブーストステージ
14 第1可変利得ステージ
16 第2可変利得ステージ
18 加算ステージ
Vi 入力電圧信号
Vfe 完全等化電圧信号
Vfg 第1利得制御信号
Vae 増幅等化電圧信号
Vsg 第2利得制御信号
Vane 増幅非等化電圧信号
Vo 等化出力電圧信号
Claims (1)
- 第1ノード及び第2ノード間に接続された周波数応答平衡コンデンサであって、この周波数応答平衡コンデンサが、
第1ゲートと第1ソースと第1ドレーンと第1ボディとを有する第1MOSトランジスタであって、前記第1ゲートが前記第1ノードに接続され、前記第1ソースと前記第1ドレーンと前記第1ボディとが前記第2ノードに接続されている、前記第1MOSトランジスタと、
第2ゲートと第2ソースと第2ドレーンと第2ボディとを有する第2MOSトランジスタであって、前記第2ゲートが前記第2ノードに接続され、前記第2ソースと前記第2ドレーンと前記第2ボディとが前記第1ノードに接続されている、前記第2MOSトランジスタと
を備えていることを特徴とする、周波数応答平衡コンデンサ。
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