CN108886346B - 用于经由副本电路和反馈控制来控制共模电压的系统和方法 - Google Patents

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Abstract

本公开涉及用于控制差分信号处理电路的输出差分信号的共模电压的系统和方法。差分信号处理电路包括分别串联耦合在电压轨之间的两个负载器件(RL1，RL2)、两个输入晶体管(M11，M12)和两个电流源晶体管(M21，M22)。副本电路包括串联耦合在电压轨之间的副本负载器件(RLR)、副本输入晶体管(M1R)和副本电流源晶体管(M2R)。输入差分信号的共模电压(VICM)被施加到副本输入晶体管(M1R)以生成副本输出共模电压。反馈电路生成用于副本电流源晶体管(M2R)和差分电路的电流源晶体管(M21，M22)的偏置电压，以控制副本电路和差分信号处理电路的输出共模电压。

Description

用于经由副本电路和反馈控制来控制共模电压的系统和方法
相关申请的交叉引用
本申请要求于2016年3月30日在美国专利商标局提交的非临时申请No.15/084,910的优先权和权益，其全部内容通过引用并入本文。
技术领域
本公开的方面总体上涉及共模电压控制，并且具体地涉及用于使用副本电路和反馈控制来控制差分信号处理电路的输出差分信号的共模电压的系统和方法。
背景技术
诸如可变增益放大器(VGA)和连续时间线性均衡器(CTLE)的差分信号处理电路接收特定的频率相关增益并且将其应用于输入差分信号以生成输出差分信号。输入差分信号通常在输入晶体管(例如，场效应晶体管(FET))的控制端子(例如，栅极)处接收，并且输出差分信号在输入晶体管的其他端子(例如，漏极)处生成。
差分信号的有效直流(DC)电压水平通常被称为共模电压。共模电压通常是差分信号的正分量与负分量的电压水平之间的平均电压。共模电压影响差分信号所被施加到的器件的操作点。如果共模电压变化，则器件的操作点变化，这可能具有不良后果。
在差分信号处理电路的上下文中，施加到输入晶体管的输入差分信号可以具有由于多种原因而变化的共模电压。由差分信号处理电路施加到输入差分信号的增益导致具有随输入差分信号的共模电压而变化的共模电压的输出差分信号。此外，差分信号处理电路本身的工艺变化产生显著的共模电压变化。结果，输入晶体管经受变化的共模电压水平，这具有降低差分信号处理电路的增益和峰值控制的不利后果。另外，输出差分信号的变化的共模电压可能不利地影响差分信号处理电路下游的一个或多个器件的操作。
发明内容
以下呈现一个或多个实施例的简化概述，以便提供对这样的实施例的基本理解。这个概述不是所有预期实施例的广泛概述，并且既不旨在标识所有实施例的关键或重要元素，也不旨在界定任何或所有实施例的范围。其唯一目的是以简化的形式呈现一个或多个实施例的一些概念，作为稍后呈现的更具体实施例的序言。
本公开的一个方面涉及一种用于生成具有受控共模电压的第一输出差分信号的装置。该装置包括被配置为基于输入差分信号来生成第一输出差分信号的第一差分信号处理电路。第一差分信号处理电路包括：第一和第二负载器件；第一和第二输入晶体管，包括被配置为分别接收输入差分信号的第一和第二分量的第一和第二控制端子；第一和第二电流源晶体管，分别与第一和第二负载器件以及第一和第二输入晶体管串联耦合在第一电压轨与第二电压轨之间；其中第一输出差分信号的第一和第二分量被配置为分别在第一和第二负载器件与第一和第二输入晶体管之间的第一和第二节点处被生成。该装置还包括第一控制电路，第一控制电路被配置为通过从输入差分信号的输入共模电压生成用于第一和第二电流源晶体管的控制端子的第一偏置电压来控制第一输出差分信号的第一输出共模电压。
本公开的另一方面涉及一种用于生成具有受控共模电压的第一输出差分信号的方法。该方法包括：分别向第一差分信号处理电路的第一和第二输入晶体管的第一和第二控制端子施加输入差分信号的第一和第二分量；分别在第一和第二负载器件与第一和第二输入晶体管之间的第一和第二节点处生成第一输出差分信号的第一和第二分量；以及控制第一输出差分信号的第一共模电压，控制第一共模电压包括生成用于第一和第二电流源晶体管的控制端子的第一偏置电压，第一和第二电流源晶体管分别与第一和第二负载器件以及第一和第二输入晶体管串联耦合在第一电压轨与第二电压轨之间，其中第一偏置电压是从输入差分信号的输入共模电压生成的。
本公开的另一方面涉及一种用于生成具有受控共模电压的第一输出差分信号的装置。该装置包括：用于分别向第一差分信号处理电路的第一和第二输入晶体管的第一和第二控制端子施加输入差分信号的第一和第二分量的部件；用于分别在第一和第二负载器件与第一和第二输入晶体管之间的第一和第二节点处生成第一输出差分信号的第一和第二分量的部件；以及用于控制第一输出差分信号的第一共模电压的部件，控制第一共模电压包括生成用于第一和第二电流源晶体管的控制端子的第一偏置电压，第一和第二电流源晶体管分别与第一和第二负载器件以及第一和第二输入晶体管串联耦合在第一电压轨与第二电压轨之间，其中第一偏置电压是从输入差分信号的输入共模电压生成的。
为了实现前述和相关目的，一个或多个实施例包括在下文中充分描述并且在权利要求中特别指出的特征。以下描述和附图详细阐述了一个或多个实施例的某些说明性方面。然而，这些方面仅指示其中可以采用各种实施例的原理的各种方式中的一些，并且描述实施例旨在包括所有这样的方面及其等同物。
附图说明
图1示出了根据本公开的一个方面的包括与共模电压控制电路一起的可变增益放大器(VGA)的示例性接收器的示意图。
图2示出了根据本公开的另一方面的包括与共模电压控制电路一起的连续时间线性均衡器(CTLE)的示例性接收器的示意图。
图3示出了根据本公开的另一方面的包括与CTLE级联的VGA的示例性接收器的示意图。
图4示出了根据本公开的另一方面的包括与CTLE级联的VGA的另一示例性接收器的示意图。
图5示出了根据本公开的另一方面的包括与CTLE级联的VGA的另一示例性接收器的示意图。
图6示出了根据本公开的另一方面的包括与共模电压控制电路一起的VGA的另一示例性接收器的示意图。
图7示出了根据本公开的另一方面的包括与共模电压控制电路一起的CTLE的另一示例性接收器的示意图。
图8示出了根据本公开的另一方面的包括与CTLE级联的VGA的另一示例性接收器的示意图。
图9示出了根据本公开的另一方面的包括与CTLE级联的VGA的另一示例性接收器的示意图。
图10示出了根据本公开的另一方面的包括与CTLE级联的VGA的另一示例性接收器的示意图。
图11示出了根据本公开的另一方面的控制差分信号处理电路的输出信号的共模电压的示例性方法的流程图。
具体实施方式
以下结合附图阐述的详细描述旨在作为对各种配置的描述，而非旨在表示可以实践本文中描述的概念的仅有配置。详细描述包括用于提供对各种概念的透彻理解的具体细节。然而，对于本领域技术人员将清楚的是，可以在没有这些具体细节的情况下实践这些概念。在一些实例中，以框图形式示出了公知的结构和组件，以避免模糊这样的概念。
对于诸如电压增益放大器(VGA)和连续时间线性均衡器(CTLE)的差分信号处理电路，期望控制这些电路输出处的共模电压(有效的直流(DC)电压水平)，以实现电路的严格(tight)的增益和峰值控制并且为其他下游电路提供适当的共模电压水平。然而，到这些电路的输入差分信号的共模电压可能经受变化。此外，VGA和CTLE中的器件的工艺变化产生显著的共模电压变化。如果不进行补偿，则变化的共模电压和工艺变化会影响输出差分信号的共模电压，这可能导致差分信号处理电路的增益和峰值控制的减小。
图1示出了根据本公开的一个方面的包括可变增益放大器(VGA)105的示例性接收器100的示意图。VGA 105是差分信号处理电路的一个示例。具体地，VGA 105被配置为放大具有特定增益频率响应的输入差分信号(VIP和VIN)以生成输出差分信号(VOP和VON)。
如所指示的，VGA 105的增益可以被配置为是频率相关的，由此，在该示例中，增益可以在特定的较低频率范围上基本上是平坦的并且在特定的较高频率范围上达到峰值。包括VGA 105的接收器100可以用在集成电路(IC)的前端来接收和放大输入差分信号，以补偿由于经由传输介质的传播而导致的高频衰减。
如本文中更详细地讨论的，接收器100包括被配置为控制输出差分信号(VOP和VON)的共模电压的控制电路110。总之，控制电路110生成被施加到电流源晶体管的控制端子的偏置电压NBIAS，以用于控制通过这些晶体管的电流I。输出差分信号(VOP和VON)的共模电压是通过这些晶体管的电流I的函数。例如，输出共模电压VOCM可以近似为：
VOCM＝VDD-I*RL
其中VDD是第一电压轨的电源电压，I是通过电流源晶体管中的每一个的电流，并且RL是负载器件中的每一个的电阻，如下面更详细地讨论的。控制电路110使用类似于VGA105的一侧而被配置的副本电路，以用于基于输入差分信号(VIP和VIN)的共模电压生成偏置电压NBIAS。
具体地，VGA 105包括串联耦合在第一电压轨(VDD)与第二电压轨(VSS)(例如，接地)之间的第一负载器件RL1(例如，电阻器)、第一输入晶体管M11(例如，n沟道金属氧化物半导体(NMOS)场效应晶体管(FET)(本文中称为“NMOS”))和第一电流源晶体管M21(例如，NMOS)。VGA 105还包括串联耦合在第一电压轨(VDD)与第二电压轨(VSS)之间的第二负载器件RL2(例如，电阻器)、第二输入晶体管M12(例如，NMOS)和第二电流源晶体管M22(例如，NMOS)。
对于增益和频率响应调节，VGA 105包括串联耦合在输入晶体管M11与M12的相应下端子(例如，源极)之间的一个或多个可变电容器CS、以及串联耦合在输入晶体管M11与M12的相应下端子(例如，源极)之间的一个或多个可变电阻器RS。通常，一个或多个电阻器RS为VGA 105设置低频增益，并且一个或多个电容器CS提供在较高频率的增益峰值，以便补偿输入差分信号(VIP和VIN)由于经由传输介质传播而导致的高频衰减。
如所指示的，输入差分信号包括分别经由交流(AC)耦合电容器C12和C11而施加到输入晶体管M12和M11的控制端子(例如，栅极)的正分量VIP和负分量VIN。VGA 105在第一负载器件RL1和第二负载器件RL2与输入晶体管M11和M12之间的节点处分别生成包括正分量VOP和负分量VON的输出差分信号。
电流源晶体管M21和M22的控制端子(例如，栅极)耦合在一起，并且被配置为接收用于设置通过晶体管M21和M22中的每一个的电流I的偏置电压NBIAS。控制电路110被配置为生成偏置电压NBIAS以设置和控制(例如，调节)输出差分信号VOP和VON的共模电压VOCM，如本文中进一步讨论的。
控制电路110包括副本电路120，副本电路120具有串联耦合在第一电压轨(VDD)与第二电压轨(VSS)之间的副本负载器件RLR(例如，电阻器)、副本输入晶体管M1R(例如，NMOS)和副本电流源晶体管M2R(例如，NMOS)。副本负载电阻器RLR、副本输入晶体管M1R和副本电流源晶体管M2R可以分别被复制与负载器件RL1或RL2、输入晶体管M11或M12以及电流源晶体管M21或M22基本上相同或分别为负载器件RL1或RL2、输入晶体管M11或M12以及电流源晶体管M21或M22的缩放版本。因此，副本电路120被配置为类似于VGA 105的一侧。
更具体地，副本电路120可以被配置为生成与通过电流源晶体管M11或M12的电流I基本上相同或为通过电流源晶体管M11或M12的电流I的缩放版本的副本电流IR。为了降低功耗目的，副本电流IR可以以小于一(1)的限定的比率R与电流I成比例(例如，R＝1/10，其中IR＝R*I)。为了实现该比率R，副本负载器件RLR可以被配置为具有与第一负载器件RL1或第二负载器件RL2中的每一个的电阻RL成比例的电阻RR(例如，RR＝1/R*RL)。此外，输入副本晶体管M1R可以被配置为具有沟道宽度WR1，沟道宽度WR1以限定的比率R与输入晶体管M11或M12中的每一个的沟道宽度W1成比例(例如，WR1＝R*W1)。类似地，副本电流源晶体管M2R可以被配置为具有沟道宽度WR2，沟道宽度WR2以限定的比率R与电流源晶体管M21或M22中的每一个的沟道宽度W2成比例(例如，WR2＝R*W2)。
输入差分信号VIP和VIN的共模电压VICM取自分别串联耦合在输入晶体管M12与M11的控制端子(例如，栅极)之间的电阻器R1与R2之间的节点。电阻器R1和R2可以用作针对VGA 105的输入的终端阻抗(例如，50Ω)。为了将输入差分信号的输入共模电压VICM调整为更接近所期望的值，另一对电阻器R3和R4可以串联耦合在第一电压轨(VDD)与第二电压轨(VSS)之间，其中电阻器R3与R4之间的节点耦合到电阻器R1与R2之间的节点。
输入差分信号VIP和VIN的共模电压VICM被施加到副本输入晶体管M1R的控制端子(例如，栅极)。这复制了向VGA 105的输入晶体管M12和M11的控制端子(例如，栅极)施加的输入差分信号VIP和VIN。当输出差分信号VOP和VON在输入晶体管M11和M12的上端子(例如，漏极)处被生成时，副本输出共模电压VOCMR在副本输入晶体管M1R的对应上端子(例如，漏极)处被生成。作为VGA 105的一侧的副本或缩放版本(并且具有施加到对应电流源晶体管的相同偏置电压NBIAS，如下所述)的副本电路120产生与输出差分信号VOP和VON的共模电压VOCM基本上相同的副本输出共模电压VOCMR。
控制电路110还包括具有串联耦合在第一电压轨(VDD)与第二电压轨(VSS)之间的电阻器R5和R6的分压器。电阻器R5和R6的相应电阻被配置为针对VGA 105的输出差分信号VOP和VON设置目标输出共模电压VOCMT。
另外，控制电路110包括具有被配置为接收目标输出共模电压VOCMT的第一输入(例如，负)的差分(运算)放大器A1。差分放大器A1包括第二输入(例如，正)，第二输入被配置为接收在副本输入晶体管M1R的上端子(例如，漏极)处生成的副本输出共模电压VOCMR。差分放大器A1包括耦合到电流源晶体管M21和M22的控制端子(例如，栅极)并且耦合到副本电流源晶体管M2R的控制端子(例如，栅极)的输出。
因此，通过反馈控制，差分放大器A1生成偏置电压NBIAS，以使得副本输出共模电压VOCMR与目标共模电压VOCMT基本上相同。由于副本输出共模电压VOCMR与VGA 105的输出差分信号VOP和VON的共模电压VOCM基本上相同，所以偏置电压NBIAS使得(例如，控制或调节)输出差分信号的共模电压VOCM与目标共模电压VOCMT基本上相同。
因此，由于VGA 105的输出差分信号VOP和VON的共模电压VOCM被控制或调节(例如，基本上恒定)，所以输入晶体管M11和M12的上端子(例如，漏极)在基本上恒定且期望的有效DC电压水平附近操作。这导致VGA 105展现出严格的增益和峰值控制。输出差分信号VOP和VON的受控输出共模电压VOCM还可以提供用于一个或多个下游级的适当的输入信号水平。
使用共模电压控制电路110的技术可以应用于其他类型的差分信号处理电路，诸如连续时间线性均衡器(CTLE)，如下所述。
图2示出了根据本公开的另一方面的包括与共模电压控制电路210一起的连续时间线性均衡器(CTLE)205的示例性接收器200的示意图。CTLE 205是差分信号处理电路的另一示例。因此，应当理解，除了VGA 105和CTLE 205之外，本文中描述的共模控制电路可以应用于其他类型的差分信号处理电路。
类似于VGA 105，CTLE 205被配置为接收输入差分信号(VIP和VIN)并且执行输入差分信号的更大量的可编程均衡以生成输出差分信号(VOP和VON)。控制电路210类似于控制电路110，除了它包括不同的副本电路220，因为CTLE 205不同于VGA 105。换言之，副本电路220复制CTLE 205的元件，而副本电路110复制VGA 105的元件。
具体地，CTLE 205包括正极侧的多组可选择的并联有源负载器件M31a、M31b、M41a和M41b(晶体管)。为简单起见，仅示出了一组(M31a、M31b、M41a和M41b)。如图所示，器件被配置为p沟道金属氧化物半导体(PMOS)FET(本文中称为“PMOS”)。上晶体管M31a和M32b作为开关操作，以有效地将下晶体管M41a和M41b中的所选择的一个置为CTLE 205的负载器件。晶体管M31a和M41a串联耦合在第一电压轨(VDD)与输入晶体管M51的漏极之间。类似地，晶体管M31b和M41b串联耦合在第一电压轨(VDD)与输入晶体管M51的漏极之间。晶体管M41a与耦合在其栅极和漏极之间的电阻器R11二极管连接。晶体管M41b在没有电阻器的情况下二极管连接。
选择信号PK<0:7>的一位(bit)被施加到晶体管M31a的栅极，并且互补选择信号PKN<0:7>的对应位被施加到晶体管M31b的栅极。如果施加到晶体管M31a的栅极的位被断言(例如，在VSS处)并且施加到晶体管M31b的栅极的位未被断言(例如，在VDD处)，则晶体管M31a接通并且晶体管M31b关断。因此，VDD经由接通的晶体管M31a而施加到晶体管M41a，从而将二极管连接的晶体管M41a配置为对CTLE 205的正极侧的负载；并且由于关断的晶体管M31b，VDD没有被施加到晶体管M41b，从而没有将二极管连接的晶体管M41b配置为对CTLE205的正极侧的负载。类似地，如果施加到晶体管M31a的栅极的位未被断言(例如，在VDD处)并且施加到晶体管M31b的栅极的位被断言(例如，在VSS处)，则如上所述，二极管连接的晶体管M41b被配置为负载器件并且二极管连接的晶体管M41a未被配置为用于CTLE 205的正极侧的负载器件。
在较低频率，二极管连接的晶体管M41a和M41b(具有电阻器R11)的阻抗大致相同。因此，对于较低频率，通过接通开关晶体管M31a和M31b中的对应的一个来将二极管连接的晶体管M41a和M41b中的任一个配置为负载不会显著影响CTLE 205的增益。然而，在较高频率，由于电阻器R11，二极管连接的晶体管M41a的阻抗高于二极管连接的晶体管M41b的阻抗。因此，与通过接通晶体管M31b来将晶体管M41b配置为负载器件(并且通过关断晶体管M31a来不将晶体管M41a配置为负载器件)相比，通过接通晶体管M31a来将晶体管M41a配置为负载器件(并且通过关断晶体管M31b来不将晶体管M41b配置为负载器件)产生CTLE 205的更高的增益或峰值。由于在该示例中存在八(8)组并联有源负载器件，因此可以经由控制信号PK<0:7>和PKN<0:7>来针对期望的高频峰值调谐CTLE 205。
类似地，CTLE 205包括负极侧的多组可选择的并联有源负载器件M32a、M32b、M42a和M42b(例如，PMOS晶体管)。为简单起见，仅示出了一组(M32a、M32b、M42a和M42b)。每组可选择的有源负载器件M32a、M32b、M42a(具有电阻器R21)和M42b耦合在第一电压轨(VDD)与输入晶体管M52的漏极之间，并且可以被配置为与正极侧的一组负载器件M31a、M31b、M41a(具有电阻器R11)和M41b基本上相同并且以基本上相同的方式操作(经由信号PK<0:7>和PKN<0:7>)，使得CTLE 205的正极侧和负极侧被配置有基本上相同的负载阻抗。
CTLE 205包括串联耦合在正极侧的多组可选择的有源负载器件(统称为M41a和M41b)与第二电压轨(VSS)(例如，接地)之间的输入晶体管M51(例如，NMOS)和电流源晶体管M61(例如，NMOS)。类似地，CTLE 205包括串联耦合在负极侧的多组有源负载器件(统称为M42a和M42b)与第二电压轨(VSS)之间的另一输入晶体管M52(例如，NMOS)和另一电流源晶体管M62(例如，NMOS)。
CTLE 205包括用于设置CTLE的增益频率响应(例如，具有高频谐振)的附加电路，其包括经由对应的选择信号FB<0:2>的可选择的开关MS1-MS3(例如，PMOS晶体管)以及用于CTLE的正极侧和负极侧的对应的电容器CF。另外，CTLE 205可以包括分别交叉耦合在输入晶体管M51和M52的上端子(例如，漏极)和控制端子(例如，栅极)之间的中和电容器CZ。中和电容器CZ用于改善CTLE 205的输入阻抗匹配，以减少输入差分信号从输入晶体管M51和M52的控制端子(例如，栅极)的反射，并且还减少噪声。
包括正分量VIP和负分量VIN的输入差分信号分别经由AC耦合电容器C12和C11而施加到输入晶体管M52和M51的控制端子(例如，栅极)。CTLE 205被配置为分别在输入晶体管M51和M52的上端子(例如，漏极)处生成包括正分量VOP和负分量VON的输出差分信号。输出(例如，在输入晶体管M51和M52的漏极处)可以耦合到下游器件，诸如采样器/限幅器。相应虚线框中所示的电容器CL表示耦合到CTLE 205的输出的负载电容，其可以包括下游器件的输入电容。电流源晶体管M61和M62的控制端子(例如，栅极)耦合在一起，并且被配置为接收由共模电压控制电路210生成的偏置电压NBIAS。
控制电路210包括副本电路220、差分(运算)放大器A1、以及分压器，分压器包括串联耦合在第一电压轨(VDD)与第二电压轨(VSS)之间的电阻器R5和R6。电阻器R5和R6的相应电阻被配置为在电阻器R5与R6之间的节点处生成针对CTLE 205的输出差分信号VOP和VON的目标输出共模电压VOCMT。
副本电路220复制CTLE 205的一侧的相同或缩放版本。例如，副本电路220包括串联耦合在第一电压轨(VDD)与第二电压轨(VSS)之间的副本开关器件M3R(例如，PMOS)、副本负载(二极管连接的)晶体管M4R(例如，PMOS)、副本输入晶体管M5R(例如，NMOS)和副本电流源晶体管M6R(例如，NMOS)。副本器件M3R、M4R、M5R和M6R可以分别是一个开关器件M31a、M31b、M32a或M32b、一个负载(二极管连接的)晶体管M41b或M42b、一个输入晶体管M51或M52和一个电流源晶体管M61或M62的基本上相同的版本或缩放版本。
更具体地，副本电路220可以被配置为生成与通过电流源晶体管M61或M62的电流I基本上相同或为其缩放版本的副本电流IR。为了降低功耗目的，副本电流IR可以以小于一(1)的限定的比率R与电流I成比例(例如，R＝1/10，其中IR＝R*I)。为了实现该比率R，副本负载器件M3R可以被配置为具有沟道宽度WR3，沟道宽度WR3以限定的比率R与一个开关器件M31a、M31b、M32a或M32b的沟道宽度W3成比例(例如，WR3＝R*W3)。类似地，副本负载(二极管连接的)晶体管M4R可以被配置为具有沟道宽度WR4，沟道宽度WR4以限定的比率R与一个二极管连接的晶体管M41b或M42b的沟道宽度W4成比例(例如，WR4＝R*W4)。此外，输入副本晶体管M5R可以被配置为具有沟道宽度WR5，沟道宽度WR5以限定的比率R与一个输入晶体管M51或M52的沟道宽度W5成比例(例如，WR5＝R*W5)。类似地，副本电流源晶体管M6R可以被配置为具有沟道宽度WR6，沟道宽度WR6以限定的比率R与一个电流源晶体管M61或M62的沟道宽度W6成比例(例如，WR6＝R*W6)。
类似地，到CTLE 205的输入包括被配置为生成输入差分信号VIP和VIN的共模电压VICM的一组电阻器R1-R4。输入共模电压VICM被施加到副本输入晶体管M5R。与第一电压轨(VSS)处的电压基本上相同的电压VSS被施加到副本开关器件M3R的控制端子(例如，栅极)，以复制开关器件M31a、M31b、M32a或M32b中的至少一个的接通。作为CTLE 205的一侧的副本或缩放版本(并且具有施加到对应的电流源晶体管的相同偏置电压NBIAS，如下所述)的副本电路220在副本输入晶体管M5R的上端子(例如，漏极)处产生与输出差分信号VOP和VON的共模电压VOCM基本上相同的副本输出共模电压VOCMR。
差分放大器A1包括：被配置为接收针对CTLE 205的目标共模电压VOCMT的第一(例如，负)输入，被配置为接收副本输出共模电压VOCMR的第二(例如，正)输入，以及耦合到CTLE 205的电流源晶体管M61和M62的控制端子(例如，栅极)、并且耦合到副本电流源晶体管M6R的控制端子(例如，栅极)的输出。
通过反馈控制，差分放大器A1生成偏置电压NBIAS，以使得副本输出共模电压VOCMR与目标共模电压VOCMT基本上相同。由于副本输出共模电压VOCMR与CTLE 205的输出差分信号VOP和VON的共模电压VOCM基本上相同，因此输出差分信号的共模电压VOCM被控制为与目标共模电压VOCMT基本上相同。同样，这确保了针对CTLE 205的严格的增益和峰值控制，并且为一个或多个下游级提供适当的共模电压水平。
图3示出了根据本公开的另一方面的包括与CTLE 205级联的VGA 105的示例性接收器300的示意图。接收器300包括稍微修改以实现VGA 105与CTLE 205的级联的VGA共模电压控制电路110。类似地，接收器300包括稍微修改也以实现VGA 105与CTLE 205的级联的CTLE共模电压控制电路210。
具体地，VGA 105被配置为通过向输入差分信号VIP和VIN施加频率相关增益来生成第一输出差分信号VOP1和VON1。第一输出差分信号的正分量VOP1和负分量VON1分别被施加到CTLE 205的输入晶体管M52和M51的控制端子(例如，栅极)。
如在接收器100中那样，输入差分信号VIP和VIN的共模电压VICM被施加到VGA共模电压控制电路110的副本电路120的副本输入晶体管M1R的控制端子(例如，栅极)。差分放大器A1生成被施加到副本电路120的副本电流源晶体管M2R的控制端子(例如，栅极)和VGA105的电流源晶体管M21和M22的控制端子(例如，栅极)的偏置电压NBIAS1。差分放大器A1包括被配置为从副本输入晶体管M1R的上端子(例如，漏极)接收第一副本输出共模电压VOCM1R的第一输入(例如，正)。差分放大器A1包括被配置为从分压器R5/R6接收第一目标输出共模电压VOCM1T的第二输入(例如，负)。
差分放大器A1经由偏置电压NBIAS1来控制流过副本负载器件RLR、副本输入晶体管M1R和副本电流源晶体管M2R的副本电流IR1，以使得第一副本共模电压VOCM1R与第一目标输出共模电压VOCM1T基本上相同。由于副本电路120与VGA 105的一侧的相同或为VGA 105的一侧的缩放版本的事实，通过电流源晶体管M21和M22的电流I1与副本电流IR1基本上相同或者以倍增因子大于副本电流IR1。如此，第一副本输出共模电压VOCM1R与第一输出差分信号VOP1和VON1的第一共模电压VOCM1基本上相同。由于VOCM1R与VOCM1T基本上相同，因此控制电路110将第一差分输出信号VOP1和VON1的第一共模电压VOCM1控制为与第一目标输出共模电压VOCM1T基本上相同。
CTLE 205被配置为通过向来自VGA 105的第一输出差分信号VOP1和VON1施加频率相关增益来生成第二输出差分信号VOP2和VON2。虽然未示出，但是第二输出差分信号VOP2和VON2可以应用于采样器/限幅器，以用于将第二输出差分信号转换为数字信号，以用于在下游进行进一步处理。
在VGA 105的第一输出差分信号VOP1和VON1被施加到CTLE 205的输入时，第一副本共模电压VOCM1R被施加到CTLE共模控制电路210的副本电路220的副本输入晶体管M5R的控制端子(例如，栅极)。类似地，控制电路210包括差分放大器A2，差分放大器A2生成被施加到副本电路220的副本电流源晶体管M6R的控制端子(例如，栅极)和CTLE 205的电流源晶体管M61和M62的控制端子(例如，栅极)的偏置电压NBIAS2。差分放大器A2包括被配置为从副本输入晶体管M5R的上端子(例如，漏极)接收第二副本输出共模电压VOCM2R的第一输入(例如，正)。差分放大器A2包括被配置为从分压器R7/R8接收第二目标输出共模电压VOCM2T的第二输入(例如，负)。
通过反馈控制，差分放大器A2经由偏置电压NBIAS2来控制流过副本开关器件M3R、副本负载(二极管连接的)晶体管M4R、副本输入晶体管M5R和副本电流源晶体管M6R的副本电流IR2，以使得第二副本共模电压VOCM2R与第二目标输出共模电压VOCM2T基本上相同。由于副本电路220与CTLE 205的一侧相同或为CTLE 205的一侧的缩放版本的事实，通过电流源晶体管M61和M62的电流I2与副本电流IR2基本上相同或者以倍增因子大于副本电流IR2。如此，第二副本输出共模电压VOCM2R与第二输出差分信号VOP2和VON2的共模电压VOCM2基本上相同。由于VOCM2R与VOCM2T基本上相同，因此控制电路210将第二差分输出信号VOP2和VON2的共模电压VOCM2控制为与第二目标输出共模电压VOCM2T基本上相同。
图4示出了根据本公开的另一方面的包括与CTLE 205级联的VGA 105的另一示例性接收器400的框图。接收器400是接收器300的变型。接收器400与接收器300之间的不同在于，第一目标共模电压VOCM1T(而不是第一副本共模电压VOCM1R)被施加到用于CTLE 205的共模电压控制电路210的副本电路220的副本输入晶体管M5R的控制输入(例如，栅极)。
其原因在于，第一副本共模电压VOCM1R的控制变化可能影响共模电压控制电路210的控制操作。由于第一目标共模电压VOCM1T基本上恒定(并且与第一副本共模电压VOCM1R基本上相同)，因此它将不会对共模电压控制电路210的控制操作产生不利影响。
图5示出了根据本公开的另一方面的包括与CTLE 205级联的VGA 105的又一示例性接收器500的框图。接收器500也是接收器300的变型。接收器500与接收器300之间的不同在于，用于VGA副本电路120、VGA分压器R5/R6、CTLE副本电路220和CTLE分压器R7/R8的电源电压是“更干净”(噪声更小)的带隙参考电压。这可以改善针对VGA 105和CTLE 205的电源噪声抑制。
具体地，用于VGA副本电路120和CTLE副本电路220的带隙参考电压VBG1应当与VDD处于基本上相同的电位，使得副本电路接收分别与VGA 105和CTLE 205相同的电源电压水平。用于分压器R5/R6和R7/R8的带隙参考电压VBG2和VBG3可以与VDD相同的电位基本上相同或不同。
图6示出了接收器600，接收器600包括“p版本”的VGA 605和用于设置(例如，控制或调节)VGA 605的输出差分信号VOP和VON的共模电压VOCM的共模电压控制电路610。VGA605是p版本，因为它包括PMOS作为输入晶体管和电流源晶体管，并且与先前讨论的“n版本”VGA 105相比，它被上下翻转。
具体地，VGA 605包括分别依次串联耦合在第一电压轨(VDD)与第二电压轨(VSS)(例如，接地)之间的电流源晶体管(例如，PMOS)M21和M22、输入晶体管(例如，PMOS)M11和M12、以及负载器件(例如，电阻器)RL1和RL2。类似地，VGA 605包括并联耦合在输入晶体管M11与M12的上端子(例如，源极)之间的一个或多个可变电容器CS和一个或多个可变电阻器RS。输入差分信号的正分量VIP和负分量VIN分别经由AC耦合电容器C11和C12而施加到晶体管M11和M12的控制端子(例如，栅极)。输出差分信号的正分量VOP和负分量VON分别在输入晶体管M12和M11的下端子(例如，漏极)处被生成。
共模电压控制电路610包括复制VGA 605的一侧的副本电路620。也就是说，副本电路620包括串联耦合在第一电压轨(VDD)与第二电压轨(VSS)之间的副本电流源晶体管M2R(例如，PMOS)、副本输入晶体管M1R(例如，PMOS)和副本负载器件RLR(例如，电阻器)。输入差分信号的、在电阻器网络R1/R2和R3/R4的中间节点处生成的共模电压VICM被施加到副本输入晶体管M1R的控制端子(例如，栅极)。
共模电压电路610还包括差分(运算)放大器A1，差分(运算)放大器A1被配置为生成被施加到副本电流源晶体管M2R的控制端子(例如，栅极)并且被施加到VGA 605的电流源晶体管M21和M22的控制端子(例如，栅极)的偏置电压PBIAS。通过反馈控制，差分放大器A1生成偏置电压PBIAS，以使得在副本输入晶体管M1R的下端子(例如，漏极)处的副本共模电压VOCMR与由分压器R5/R6生成的目标共模电压VOCMT基本上相同。因此，共模电压控制电路610与控制电路110类似地操作，以生成用于电流源晶体管M21和M22(例如，PMOS)的控制端子(例如，栅极)的偏置电压PBIAS，来将输出差分信号VOP和VON的共模电压VOCM设置(例如，控制或调节)为目标共模电压VOCMT。
图7示出了接收器700，接收器700包括“p版本”的CTLE 605和用于设置(例如，控制或调节)CTLE 705的输出差分信号VOP和VON的共模电压VOCM的共模电压控制电路710。CTLE705是p版本，因为它包括PMOS作为输入晶体管和电流源晶体管，并且与先前讨论的“n版本”CTLE 205相比，它被上下翻转。
具体地，CTLE 705包括分别依次串联耦合在第一电压轨(VDD)与第二电压轨(VSS)(例如，接地)之间的电流源晶体管(例如，PMOS)M61和M62、输入晶体管(例如，PMOS)M51和M52、以及正极侧和负极侧的多组并联负载(二极管连接的)晶体管(例如，NMOS)(统称为M41a-M41b和M42a-M42b)和经由选择信号PKN<0:7>的两组负载选择开关器件(例如，NMOS)(统称为M31a-b和M32a-b)。类似地，CTLE 705包括分别并联耦合在输入晶体管M51和M52的下端子(例如，漏极)与电阻器R21和R11之间的正极侧和负极侧的多组可选择的电容器路径(MS1+CF||MS2+CF||MS3+CF)。为了阻抗匹配和噪声降低，CTLE 705包括分别耦合在输入晶体管M51和M52的控制端子(例如，栅极)和下端子(例如，漏极)之间的交叉耦合的电容器CZ。
输入差分信号的正分量VIP和负分量VIN分别经由AC耦合电容器C11和C12而施加到晶体管M51和M52的控制端子(例如，栅极)。输出差分信号的正分量VOP和负分量VON分别在输入晶体管M52和M51的下端子(例如，漏极)处被生成。
共模电压控制电路710包括复制CTLE 705的一侧的副本电路720。也就是说，副本电路720包括串联耦合在第一电压轨(VDD)与第二电压轨(VSS)(例如，接地)之间的副本电流源晶体管M6R(例如，PMOS)、副本输入晶体管M5R(例如，PMOS)、副本负载(二极管连接的)晶体管M4R(例如，NMOS)和副本开关器件M3R(例如，NMOS)。输入差分信号的、在电阻器网络R1/R2和R3/R4的中间节点处生成的共模电压VICM被施加到副本输入晶体管M5R的控制端子(例如，栅极)。电压VDD被施加到副本开关器件M3R的控制端子(例如，栅极)。
共模电压电路710还包括差分(运算)放大器A1，差分(运算)放大器A1被配置为生成被施加到副本电流源晶体管M6R的控制端子(例如，栅极)并且被施加到CTLE 705的电流源晶体管M61和M62的控制端子(例如，栅极)的偏置电压PBIAS。通过反馈控制，差分放大器A1生成偏置电压PBIAS，以使得在副本输入晶体管M5R的下端子(例如，漏极)处的副本共模电压VOCMR与由分压器R5/R6生成的目标共模电压VOCMT基本上相同。因此，共模电压控制电路710与控制电路210类似地操作，以生成用于电流源晶体管M61和M62(例如，PMOS)的控制端子(例如，栅极)的偏置电压PBIAS，来将输出差分信号VOP和VON的共模电压VOCM设置(例如，控制或调节)为目标共模电压VOCMT。
图8示出了根据本公开的另一方面的包括与CTLE 705级联的VGA 605的另一示例性接收器800的示意图。接收器800类似于接收器300，除了它采用p版本VGA 605和对应的共模控制电路610、以及p版本CTLE 705和对应的共模控制电路710。
总之，如先前描述的，VGA控制电路610基于输入差分信号VIP和VIN的共模电压VICM、第一副本输出共模电压VOCM1R和第一目标共模电压VOCM1T来生成第一偏置电压PBIAS1，以设置和控制由VGA 605生成的第一输出差分信号VOP1和VON1的共模电压VOCM1。类似地，如先前描述的，控制电路710基于由控制电路610生成的第一副本共模电压VOCM1R、第二副本输出共模电压VOCM2R和第二目标共模电压VOCM2T来生成第二偏置电压PBIAS2，以设置和控制由CTLE 705生成的第二输出差分信号VOP2和VON2的共模电压VOCM2。
图9示出了根据本公开的另一方面的包括与CTLE 705级联的VGA 605的另一示例性接收器900的示意图。接收器900是接收器800的变型。接收器900与接收器800之间的不同在于，第一目标共模电压VOCM1T(而不是第一副本共模电压VOCM1R)被施加到用于CTLE 705的共模电压控制电路710的副本电路720的副本输入晶体管M5R的控制输入(例如，栅极)。
同样，其原因在于，第一副本共模电压VOCM1R的控制变化可能影响共模电压控制电路710的控制操作。由于第一目标共模电压VOCM1T基本上恒定(并且与第一副本共模电压VOCM1R基本上相同)，因此它应当不对共模电压控制电路710的控制操作产生不利影响。
图10示出了根据本公开的另一方面的包括与CTLE 705级联的VGA 605的另一示例性接收器1000的示意图。接收器1000是接收器800的变型。接收器1000与接收器800之间的不同在于，用于VGA副本电路620、VGA分压器R5/R6、CTLE副本电路720和CTLE分压器R7/R8的电源电压是“更干净”(噪声更小)的带隙参考电压。这可以改善针对VGA 605和CTLE 705的电源噪声抑制。
具体地，用于VGA副本电路620和CTLE副本电路720的带隙参考电压VBG1应当处于与VDD基本上相同的电位，使得副本电路接收分别与VGA 605和CTLE 705相同的电源电压水平。用于分压器R5/R6和R7/R8的带隙参考电压VBG2和VBG3可以与VDD基本上相同或不同。
图11示出了根据本公开的另一方面的控制差分信号处理电路的输出差分信号的共模电压的示例性方法1100的流程图。
方法1100包括分别向差分信号处理电路的第一和第二输入晶体管的第一和第二控制端子施加输入差分信号的第一和第二分量(框1110)。如本文中描述的各种接收器中所示，本文中描述的包括被配置为向各种差分信号处理电路的输入晶体管施加差分输入信号VIP和VIN的AC耦合电容器C11和C12的电路是用于在差分信号处理电路的第一和第二输入晶体管的第一和第二控制端子处分别施加输入差分信号的第一和第二分量的部件的一个示例。
方法1100还包括分别在第一和第二负载器件与第一和第二输入晶体管之间的第一和第二节点处生成输出差分信号的第一和第二分量(框1120)。如本文中描述的各种接收器中所示，包括可变增益放大器(VGA)105和605以及连续时间线性均衡器(CTLE)205和705的各种差分信号处理电路是用于在第一和第二负载器件与第一和第二输入晶体管之间的第一和第二节点处分别生成输出差分信号的第一和第二分量的部件的一个示例。
方法1100还包括控制输出差分信号的共模电压，包括生成用于第一和第二电流源晶体管的控制端子的偏置电压，第一和第二电流源晶体管分别与第一和第二负载器件以及第一和第二输入晶体管串联耦合在第一与第二电压轨之间，其中偏置电压是从输入差分信号的输入共模电压生成的(框1130)。如本文中描述的各种接收器中所示，各种共模控制电路110、210、610和710是用于控制输出差分信号的共模电压的部件的示例，控制输出差分信号的共模电压包括生成用于第一和第二电流源晶体管的控制端子的偏置电压，第一和第二电流源晶体管分别与第一和第二负载器件以及第一和第二输入晶体管串联耦合在第一与第二电压轨之间，其中偏置电压是从输入差分信号的输入共模电压生成的。
提供对本公开的先前描述是为了使得本领域技术人员能够制作或使用本公开。对于本领域技术人员来说，对本公开的各种修改是很清楚的，并且在不脱离本公开的精神或范围的情况下，本文中限定的一般原理可以应用于其他变型。因此，本公开不旨在限于本文中描述的示例，而是符合与本文中公开的原理和新颖特征相一致的最宽范围。

Claims (27)

1.一种装置，包括：
第一差分信号处理电路，被配置为基于输入差分信号生成第一输出差分信号，所述第一差分信号处理电路包括：
第一和第二负载器件；
第一和第二输入晶体管，所述第一和第二输入晶体管包括被配置为分别接收所述输入差分信号的第一和第二分量的第一和第二控制端子；以及
第一和第二电流源晶体管，分别与所述第一和第二负载器件以及所述第一和第二输入晶体管串联耦合在第一电压轨与第二电压轨之间；
其中所述第一输出差分信号的第一和第二分量被配置为分别在所述第一和第二负载器件与所述第一和第二输入晶体管之间的第一和第二节点处被生成；以及
第一控制电路，被配置为：通过从所述输入差分信号的输入共模电压生成用于所述第一和第二电流源晶体管的控制端子的第一偏置电压，来控制所述第一输出差分信号的第一输出共模电压，其中所述第一控制电路包括：
第一副本负载器件；
第一副本输入晶体管，包括被配置为接收所述输入差分信号的所述输入共模电压的第一副本控制端子，其中第一副本输出共模电压被配置为在所述第一副本负载器件与所述第一副本输入晶体管之间的第一副本节点处被生成；以及
第一副本电流源晶体管，与所述第一副本负载器件和所述第一副本输入晶体管串联耦合在所述第一电压轨与所述第二电压轨之间，其中所述第一偏置电压是基于所述第一副本输出共模电压，并且其中所述第一偏置电压被配置为被施加到所述第一副本电流源晶体管的控制端子。
2.根据权利要求1所述的装置，其中所述第一控制电路还包括第一差分放大器，所述第一差分放大器被配置为基于施加到所述第一差分放大器的相应输入的所述第一副本输出共模电压和第一目标输出共模电压来生成所述第一偏置电压。
3.根据权利要求2所述的装置，其中所述第一控制电路还包括耦合在所述第一电压轨与所述第二电压轨之间的分压器，其中所述分压器被配置为生成所述第一目标输出共模电压。
4.根据权利要求2所述的装置，其中所述第一控制电路还包括耦合在第三电压轨与所述第二电压轨之间的分压器，其中所述第三电压轨被配置为接收带隙参考电压，并且其中所述分压器被配置为生成所述第一目标输出共模电压。
5.根据权利要求2所述的装置，还包括：
第二差分信号处理电路，被配置为基于所述第一输出差分信号生成第二输出差分信号，所述第二差分信号处理电路包括：
第三和第四负载器件；
第三和第四输入晶体管，所述第三和第四输入晶体管包括被配置为分别接收所述第一输出差分信号的所述第一和第二分量的第三和第四控制端子；以及
第三和第四电流源晶体管，分别与所述第三和第四负载器件以及所述第三和第四输入晶体管串联耦合在所述第一电压轨与所述第二电压轨之间；
其中所述第二输出差分信号的第一和第二分量被配置为分别在所述第三和第四负载器件与所述第三和第四输入晶体管之间的第三和第四节点处被生成；
第二控制电路，被配置为：通过从所述第一副本输出共模电压或所述第一目标输出共模电压生成用于所述第三和第四电流源晶体管的控制端子的第二偏置电压，来控制所述第二输出差分信号的第二输出共模电压。
6.根据权利要求5所述的装置，其中所述第二控制电路包括：
第二副本负载器件；
第二副本输入晶体管，包括被配置为接收所述第一副本输出共模电压或所述第一目标输出共模电压的第二副本控制端子，其中第二副本输出共模电压被配置为在所述第二副本负载器件与所述第二副本输入晶体管之间的第二副本节点处被生成；以及
第二副本电流源晶体管，与所述第二副本负载器件和所述第二副本输入晶体管串联耦合在所述第一电压轨与所述第二电压轨之间，其中所述第二偏置电压是基于所述第二副本输出共模电压，并且其中所述第二偏置电压被配置为被施加到所述第二副本电流源晶体管的控制端子。
7.根据权利要求6所述的装置，其中所述第二控制电路还包括第二差分放大器，所述第二差分放大器被配置为基于施加到所述第二差分放大器的相应输入的所述第二副本输出共模电压和第二目标输出共模电压来生成所述第二偏置电压。
8.根据权利要求7所述的装置，其中所述第二控制电路还包括耦合在所述第一电压轨与所述第二电压轨之间的分压器，其中所述分压器被配置为生成所述第二目标输出共模电压。
9.根据权利要求7所述的装置，其中所述第二控制电路还包括耦合在第三电压轨与所述第二电压轨之间的分压器，其中所述第三电压轨被配置为接收带隙参考电压，并且其中所述分压器被配置为生成所述第二目标输出共模电压。
10.根据权利要求5所述的装置，其中所述第二控制电路包括：
第二副本负载器件；
第二副本输入晶体管，包括被配置为接收所述第一副本输出共模电压或所述第一目标输出共模电压的第二副本控制端子，其中第二副本输出共模电压被配置为在所述第二副本负载器件与所述第二副本输入晶体管之间的第三副本节点处被生成；以及
第二副本电流源晶体管，与所述第二副本负载器件和所述第二副本输入晶体管串联耦合在第三电压轨与所述第二电压轨之间，其中所述第三电压轨被配置为接收带隙参考电压，其中所述第二偏置电压是基于所述第二副本输出共模电压，并且其中所述第二偏置电压被配置为被施加到所述第二副本电流源晶体管的控制端子。
11.根据权利要求5所述的装置，其中所述第二差分信号处理电路包括连续时间线性均衡器（CTLE）。
12.根据权利要求11所述的装置，其中所述第一差分信号处理电路包括可变增益放大器（VGA）。
13.根据权利要求1所述的装置，其中所述第一差分处理电路包括可变增益放大器（VGA）。
14.根据权利要求1所述的装置，其中所述第一控制电路包括：
第一副本负载器件；
第一副本输入晶体管，包括被配置为接收所述输入差分信号的所述输入共模电压的第一副本控制端子，其中第一副本输出共模电压被配置为在所述第一副本负载器件与所述第一副本输入晶体管之间的副本节点处被生成；以及
第一副本电流源晶体管，与所述第一副本负载器件和所述第一副本输入晶体管串联耦合在第三电压轨与所述第二电压轨之间，其中所述第三电压轨被配置为接收带隙参考电压，其中所述第一偏置电压是基于所述第一副本输出共模电压，并且其中所述第一偏置电压被配置为被施加到所述第一副本电流源晶体管的控制端子。
15.一种方法，包括：
分别向第一差分信号处理电路的第一和第二输入晶体管的第一和第二控制端子施加输入差分信号的第一和第二分量；
分别在第一和第二负载器件与所述第一和第二输入晶体管之间的第一和第二节点处生成第一输出差分信号的第一和第二分量；
控制所述第一输出差分信号的第一共模电压，包括生成用于第一和第二电流源晶体管的控制端子的第一偏置电压，所述第一和第二电流源晶体管分别与所述第一和第二负载器件以及所述第一和第二输入晶体管串联耦合在第一电压轨与第二电压轨之间，其中所述第一偏置电压是从所述输入差分信号的输入共模电压生成的；
向第一副本输入晶体管的控制端子施加所述输入共模电压；
在第一副本负载器件与所述第一副本输入晶体管之间的第一副本节点处，生成第一副本输出共模电压；以及
向第一副本电流源晶体管施加所述第一偏置电压，所述第一副本电流源晶体管与所述第一副本负载器件和所述第一副本输入晶体管串联耦合在所述第一电压轨或第三电压轨与所述第二电压轨之间，其中所述第三电压轨被配置为接收带隙参考电压。
16.根据权利要求15所述的方法，其中生成所述第一偏置电压包括：基于所述第一副本输出共模电压和第一目标输出共模电压，来生成所述第一偏置电压。
17.根据权利要求16所述的方法，还包括：基于所述第一电压轨处的电压或带隙参考电压，来生成所述第一目标输出共模电压。
18.根据权利要求16所述的方法，还包括：
分别向第二差分信号处理电路的第三和第四输入晶体管的第三和第四控制端子施加所述第一输出差分信号的所述第一和第二分量；
分别在第三和第四负载器件与所述第三和第四输入晶体管之间的第三和第四节点处生成第二输出差分信号的第一和第二分量；以及
控制所述第二输出差分信号的第二共模电压，包括生成用于第三和第四电流源晶体管的控制端子的第二偏置电压，所述第三和第四电流源晶体管分别与所述第三和第四负载器件以及所述第三和第四输入晶体管串联耦合在所述第一电压轨与所述第二电压轨之间，其中所述第二偏置电压是从所述第一副本输出共模电压或所述第一目标输出共模电压生成的。
19.根据权利要求18所述的方法，还包括：
向第二副本输入晶体管的控制端子施加所述第一副本输出共模电压或所述第一目标输出共模电压；
在第二副本负载器件与所述第二副本输入晶体管之间的第二副本节点处，生成第二副本输出共模电压；以及
向第二副本电流源晶体管施加所述第二偏置电压，所述第二副本电流源晶体管与所述第一副本负载器件和所述第一副本输入晶体管串联耦合在所述第一电压轨或所述第三电压轨与所述第二电压轨之间。
20.根据权利要求19所述的方法，其中生成所述第二偏置电压包括：基于所述第二副本输出共模电压和第二目标输出共模电压，来生成所述第二偏置电压。
21.根据权利要求20所述的方法，还包括：基于所述第一电压轨处的电压或带隙参考电压，来生成所述第二目标输出共模电压。
22.一种装置，包括：
用于分别向第一差分信号处理电路的第一和第二输入晶体管的第一和第二控制端子施加输入差分信号的第一和第二分量的部件；
用于分别在第一和第二负载器件与所述第一和第二输入晶体管之间的第一和第二节点处生成第一输出差分信号的第一和第二分量的部件；
用于控制所述第一输出差分信号的第一共模电压的部件，控制所述第一共模电压包括生成用于第一和第二电流源晶体管的控制端子的第一偏置电压，所述第一和第二电流源晶体管分别与所述第一和第二负载器件以及所述第一和第二输入晶体管串联耦合在第一电压轨与第二电压轨之间，其中所述第一偏置电压是从所述输入差分信号的输入共模电压生成的；
用于向第一副本输入晶体管的控制端子施加所述输入共模电压的部件；
用于在第一副本负载器件与所述第一副本输入晶体管之间的第一副本节点处生成第一副本输出共模电压的部件；以及
用于向第一副本电流源晶体管施加所述第一偏置电压的部件，所述第一副本电流源晶体管与所述第一副本负载器件和所述第一副本输入晶体管串联耦合在所述第一电压轨或第三电压轨与所述第二电压轨之间，其中所述第三电压轨被配置为接收带隙参考电压。
23.根据权利要求22所述的装置，其中用于生成所述第一偏置电压的部件包括：用于基于所述第一副本输出共模电压和第一目标输出共模电压来生成所述第一偏置电压的部件。
24.根据权利要求23所述的装置，还包括：用于基于所述第一电压轨处的电压或带隙参考电压来生成所述第一目标输出共模电压的部件。
25.根据权利要求23所述的装置，还包括：
用于分别向第二差分信号处理电路的第三和第四输入晶体管的第三和第四控制端子施加所述第一输出差分信号的所述第一和第二分量的部件；
用于分别在第三和第四负载器件与所述第三和第四输入晶体管之间的第三和第四节点处生成第二输出差分信号的第一和第二分量的部件；以及
用于控制所述第二输出差分信号的第二共模电压的部件，控制所述第二共模电压包括生成用于第三和第四电流源晶体管的控制端子的第二偏置电压，所述第三和第四电流源晶体管分别与所述第三和第四负载器件以及所述第三和第四输入晶体管串联耦合在所述第一电压轨与所述第二电压轨之间，其中所述第二偏置电压是从所述第一副本输出共模电压或所述第一目标输出共模电压生成的。
26.根据权利要求25所述的装置，还包括：
用于向第二副本输入晶体管的控制端子施加所述第一副本输出共模电压或所述第一目标输出共模电压的部件；
用于在第二副本负载器件与所述第二副本输入晶体管之间的第二副本节点处生成第二副本输出共模电压的部件；以及
用于向第二副本电流源晶体管施加所述第二偏置电压的部件，所述第二副本电流源晶体管与所述第二副本负载器件和所述第二副本输入晶体管串联耦合在所述第一电压轨或所述第三电压轨与所述第二电压轨之间。
27.根据权利要求26所述的装置，其中用于生成所述第二偏置电压的部件包括：用于基于所述第二副本输出共模电压和第二目标输出共模电压来生成所述第二偏置电压的部件。
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