CN108352836B - 具有改进的电源噪声抑制的可变增益放大器 - Google Patents

具有改进的电源噪声抑制的可变增益放大器 Download PDF

Info

Publication number
CN108352836B
CN108352836B CN201680065848.XA CN201680065848A CN108352836B CN 108352836 B CN108352836 B CN 108352836B CN 201680065848 A CN201680065848 A CN 201680065848A CN 108352836 B CN108352836 B CN 108352836B
Authority
CN
China
Prior art keywords
fet
voltage rail
voltage
source
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201680065848.XA
Other languages
English (en)
Other versions
CN108352836A (zh
Inventor
X·袁
J·纳托尼奥
K·R·巴塞洛缪
M·普拉萨德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN108352836A publication Critical patent/CN108352836A/zh
Application granted granted Critical
Publication of CN108352836B publication Critical patent/CN108352836B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G3/00—Gain control in amplifiers or frequency changers
    • H03G3/20—Automatic control
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
    • H03F1/301—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in MOSFET amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45197—Pl types
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G1/00—Details of arrangements for controlling amplification
    • H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
    • H03G1/0017—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier
    • H03G1/0023—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier in emitter-coupled or cascode amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G1/00—Details of arrangements for controlling amplification
    • H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
    • H03G1/0017—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier
    • H03G1/0029—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier using FETs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G5/00—Tone control or bandwidth control in amplifiers
    • H03G5/16—Automatic control
    • H03G5/24—Automatic control in frequency-selective amplifiers
    • H03G5/28—Automatic control in frequency-selective amplifiers having semiconductor devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018514—Interface arrangements with at least one differential stage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45154—Indexing scheme relating to differential amplifiers the bias at the input of the amplifying transistors being controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45458—Indexing scheme relating to differential amplifiers the CSC comprising one or more capacitors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45488—Indexing scheme relating to differential amplifiers the CSC being a pi circuit and a capacitor being used at the place of the resistor
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45494—Indexing scheme relating to differential amplifiers the CSC comprising one or more potentiometers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Amplifiers (AREA)
  • Control Of Amplification And Gain Control (AREA)

Abstract

电压增益放大器(VGA)被配置成具有减小的电源噪声。该VGA包括第一电阻器、第一FET、以及耦合在第一电压轨和第二电压轨之间的第一电流源。该VGA包括第二电阻器、第二FET、以及耦合在电压轨之间的第二电流源。可变电阻器耦合在该第一FET和该第二FET的相应源极之间。各可变电容器分别耦合在该第一电压轨或第三电压轨与该第一输入FET和该第二输入FET的源极之间。如果电容器耦合到该第一电压轨，则若施加到各FET的栅极的输入差分信号是从该第一电压轨处的电源电压衍生的，则发生跨各FET的栅源电压的噪声消去。如果各电容器耦合至该第三轨，则若第三轨处的电源电压由更干净的调节器生成，则电源噪声被减小。

Description

具有改进的电源噪声抑制的可变增益放大器
相关申请的交叉引用
本申请要求于2015年11月13日向美国专利商标局提交的非临时申请No.14/941,366的优先权和权益，其全部内容通过援引纳入于此。
技术领域
本公开的各方面一般涉及可变增益放大器，并且尤其涉及具有改进的电源噪声抑制的可变增益放大器。
背景技术
可变增益放大器(VGA)可被配置成将增益-频率响应施加到输入差分信号以生成输出差分信号。增益-频率响应通常经由并联耦合在VGA的输入差分场效应晶体管(FET)的源极之间的可变电容器和可变电阻器来设置或调节。各输入差分信号分别被施加到各输入差分FET的栅极。各输出差分信号分别在各输入差分FET的漏极处生成。
在这种VGA配置中，减少发源自电源电压轨的噪声向VGA的信号路径中的传播是合宜的。附加地，减小集成电路(IC)上用于实现VGA的可变电容器的面积是合宜的。此外，减少与将可变电容器连接到输入差分FET的源极相关联的布线寄生，以达成对VGA的更好的控制和期望的增益-频率响应是合宜的。
发明内容
以下给出对一个或多个实施例的简化概述以提供对此类实施例的基本理解。此概述不是所有构想到的实施例的详尽综览，并且既非旨在标识所有实施例的关键性或决定性要素亦非试图界定任何或所有实施例的范围。其唯一的目的是要以简化形式给出一个或多个实施例的一些概念以作为稍后给出的更加具体的说明之序。
本公开的一方面涉及一种装置，该装置包括具有第一栅极、第一源极、以及第一漏极的第一场效应晶体管(FET)，其中该第一栅极被配置成接收第一差分信号的正分量，并且其中该第一源极和该第一漏极耦合在第一电压轨与第二电压轨之间；包括第二栅极、第二源极、以及第二漏极的第二FET，其中该第二栅极被配置成接收该第一差分信号的负分量，并且其中该第二源极和该第二漏极耦合在该第一电压轨与该第二电压轨之间；耦合在该第一电压轨或第三电压轨与该第一FET的该第一源极之间的第一电容器；以及耦合在该第一电压轨或该第三电压轨与该第二FET的该第二源极之间的第二电容器。
本公开的另一方面涉及一种方法，该方法包括将第一差分信号的正分量施加到第一场效应晶体管(FET)的第一栅极，其中该第一FET包括耦合在第一电压轨与第二电压轨之间的第一源极和第一漏极；将该第一差分信号的负分量施加到第二FET的第二栅极，其中该第二FET包括耦合在该第一电压轨与该第二电压轨之间的第二源极和第二漏极；经由第一电容器将来自该第一电压轨或第三电压轨的噪声施加到该第一FET的该第一源极；以及经由第二电容器来将来自该第一电压轨或该第三电压轨的噪声施加到该第二FET的该第二源极。
本公开的另一方面涉及一种装备，该装备包括用于将第一差分信号的正分量施加到第一场效应晶体管(FET)的第一栅极的装置，其中该第一FET包括耦合在第一电压轨与第二电压轨之间的第一源极和第一漏极；用于将该第一差分信号的负分量施加到第二FET的第二栅极的装置，其中该第二FET包括耦合在该第一电压轨与该第二电压轨之间的第二源极和第二漏极；用于经由第一电容器来将来自该第一电压轨或第三电压轨的噪声施加到该第一FET的该第一源极的装置；以及用于经由第二电容器来将来自该第一电压轨或该第三电压轨的噪声施加到该第二FET的该第二源极的装置。
为了实现前述以及相关目的，一个或多个实施例包括随后完整描述的以及在权利要求书中具体指出的特征。以下说明和所附插图详细阐述了这一个或多个实施例的某些解说性方面。但是，这些方面仅仅是指示了可采用各个实施例的原理的各种方式中的若干种，并且所描述的实施例旨在涵盖所有此类方面及其等效方案。
附图说明
图1解说了根据本公开的一方面的示例性可变增益放大器(VGA)的示意图。
图2解说了根据本公开的另一方面的另一示例性可变增益放大器(VGA)的示意图。
图3解说了包括根据本公开的另一方面的可变增益放大器(VGA)的示例性装置的示意图。
图4解说了根据本公开的另一方面的另一示例性可变增益放大器(VGA)的示意图。
图5解说了根据本公开的另一方面的另一示例性可变增益放大器(VGA)的示意图。
图6解说了根据本公开的另一方面的另一示例性可变增益放大器(VGA)的示意图。
图7解说了包括根据本公开的另一方面的可变增益放大器(VGA)的另一示例性装置的示意图。
图8解说了根据本公开的另一方面的另一示例性可变增益放大器(VGA)的示意图。
图9解说了根据本公开的另一方面的另一示例性可变增益放大器(VGA)的示意图。
图10解说了根据本公开的另一方面的放大信号的示例性方法的流程图。
具体实施方式
以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文中所描述的概念的仅有的配置。本详细描述包括具体细节以便提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出了众所周知的结构和组件以避免湮没此类概念。
图1解说了根据本公开的一方面的示例性可变增益放大器(VGA)100的示意图。VGA100可在接收机处或邻近于集成电路(IC)的输入端被采用。VGA 100可被用于为收到信号的相对低频率提供指定增益，并且为收到信号的相对高频率提供较高增益分布(例如，峰值)以补偿收到信号通过信道的高频损耗。
具体而言，VGA 100包括串联耦合在第一电压轨(例如，Vdd)与第二电压轨(例如，接地)之间的第一负载电阻器RL1、第一输入晶体管M11、以及第一电流源晶体管M13。VGA100进一步包括串联耦合在Vdd与接地之间的第二负载电阻器RL2、第二输入晶体管M12、以及第二电流源晶体管M14。晶体管M11、M12、M13、和M14可被配置成n沟道金属氧化物半导体(NMOS)场效应晶体管(FET)，并且在下文中被称为“NMOS”。附加地，VGA 100包括并联耦合在NMOS M11与M12的源极之间的可变电容器CS以及可变电阻器RS。
第一输入NMOS M11和第二输入NMOS M12的栅极分别被配置成接收输入差分信号的正分量Vin_p和负分量Vin_n。VGA 100被配置成分别在输入NMOS M12和M11的漏极处生成包括正分量Vout_p和负分量Vout_n的输出差分信号。电流源NMOS M13和M14的栅极被配置成接收用于设置通过各器件的电流I的偏置电压NBIAS。
在操作中，输入差分信号(Vin_p和Vin_n)产生通过并联电容器CS和电阻器RS的电流。例如，如果输入差分信号使得Vin_p和Vin_n处于逻辑高和逻辑低电压(例如，Vdd和接地)，则输入NMOS M11和M12分别被导通和截止。这使得电流I(示出为虚线)从M11的源流向M12的源。类似地，如果输入差分信号使得Vin_p和Vin_n处于逻辑低和逻辑高电压，则输入NMOS M11和M12分别被截止和导通。这使得电流I(示出为实线)从M12的源流向M11的源。
基于输入差分信号生成的电流I包括宽范围的频率分量。通常，电流I的较低频率分量Ilf主要流过电阻器RS并且电流I的较高频率分量Ihf主要流过电容器CS。因为电流I的较低频率分量Ilf流过(其中发生IR损耗的)电阻器RS并且电流I的高频分量Ihf流过电容器CS(其对于高频分量Ihf具有比电阻器RS低的阻抗)，所以VGA 100的特征在于对于输入差分信号的较高频率分量具有较高增益分布(例如，峰值)，而对于输入差分信号的较低频率分量具有较低增益。使电容器CS和电阻器RS为可变的以用于按需配置VGA 100的增益-频率响应(例如，设置增益-频率响应的零点和极点)。
图2解说了根据本公开的另一方面的另一示例性VGA 200的示意图。VGA 200可以是VGA 100的更详细的实现，并且包括如由相同组件标识符指示的许多相同元件。更具体地，VGA 200与VGA 100的不同之处在于该VGA 200包括可变电容器CS的示例性的更详细的实现。
即，可变电容器CS可以用耦合在输入NMOS M11与M12的源极之间的离散数量“n”个可选电容路径来实现。可选电容路径1-n中的每一者包括：与第一开关(M1a-Mna中的对应一者)串联耦合的第一电容器(C1a-Cna中的对应一者)、以及与第二开关(M1b-Mnb中的对应一者)串联耦合的第二电容器(C1b-Cnb中的对应一者)。串联连接的第一电容器和第一电阻器与串联连接的第二电容器和第二电阻器被并联耦合在输入NMOS M11与M12的源极之间。开关M1a-b至Mna-b可被配置成具有被配置成接收供分别控制开关的通/断状态的控制信号S1至Sn的栅极的FET。
为了减小输出差分信号Vout_p和Vout_n中的不对称失真，可选电容路径1-n中的每一者被配置成基本上对称。即，电容器C1a-Cna和开关M1a-Mna分别耦合到M11和M12的源极。而电容器C1b-Cnb和开关M1b-Mnb分别耦合到M12和M11的源极。另外，鉴于此，因为每个电容器可被配置成二极管式连接的FET(例如，漏极和源极被短接在一起)，所以电容器C1a-Cna的栅极被耦合到NMOS M11的源极并且电容器C1b-Cnb的栅极被耦合到NMOS M12的源极。相应地，如此，分别地，电容器C1a-Cna的短接的漏极源极被耦合到对应的开关M1a-Mna，并且电容器C1b-Cnb的短接的漏极源极被耦合到对应的开关M1b-Mnb。
VGAs 100和200存在一些缺点。首先，VGA 100和200两者都易遭受传播进入VGA的信号路径中的电源噪声Vn的影响。即，VGA 100和200不实现减少存在于电源电压轨Vdd上的噪声Vn传播进入VGA的信号路径(例如，电流I、输出差分电压等)中的有效技术。
其次，因为电容器C1a/b-Cna/b耦合在M11与M12的源极之间，所以电容器C1a/b-Cna/b不易遭受跨它们的相对较高的电压的影响，因为绝大部分电压降是跨负载电阻器RL1和RL2发生的。相应地，电容器C1a/b-Cna/b被偏置成具有低电容密度。相应地，需要相对较大的IC面积来实现所需要的电容的电容器C1-Cn。
第三，因为用于实现电容器C1a/b-Cna/b的IC面积相对较大，所以要求大量布线来将电容器C1-Cn耦合到输入NMOS M11和M12的源极。这种布线增加了寄生电抗，这导致VGA100和200的增益-频率响应在高频处呈现不想要的峰值。
图3解说了根据本公开的另一方面的包括VGA 320的示例性装置300的示意图。VGA320包括与VGA 100和200中相同的一些元件，如由相同的组件标识符指示的那样。出于如本文中进一步讨论的电源噪声消去或抑制目的，装置300进一步包括前级电路310，该前级电路310用于生成VGA 320的输入差分信号Vint_p和Vint_n。附加地，为了减小本文中更详细讨论的IC面积和布线寄生效应，VGA320包括可变电容器C1和C2，该可变电容器C1和C2分别耦合在电源轨Vdd与输入NMOS M11和M12的源极之间。
具体而言，前级电路310可被配置成用生成VGA 320的输入差分信号Vint_p和Vint_n的任何类型的电路。这种类型的电路可包括：固定增益放大器、另一VGA、均衡器、锁存器、电平转换器等。通常，前级电路310包括配置成接收输入差分信号Vin_p和Vin_n的输入电路312。前级电路310进一步包括用于基于输入差分信号Vint_p和Vin_n来执行指定处理的处理电路314。附加地，前级电路310进一步包括输出电路316，该输出电路316用于基于由处理电路314执行的处理来生成差分信号Vint_p和Vint_n。差分信号Vint_p和Vint_n充当对VGA 320的输入差分信号。
作为示例，如果前级电路310被配置成固定增益放大器、VGA、或均衡器，则输入电路312可包括输入晶体管，处理电路314可包括跨输入晶体管的端子耦合的固定或可变电阻器和/或固定或可变电容器，并且输出电路316可包括负载电阻器对，类似于VGA 100、200、和320的配置。如果前级电路被配置成锁存器或电平移位器，则输入电路312可包括输入晶体管，输出电路316可包括输出晶体管，并且处理电路314可包括输入晶体管到输出晶体管的交叉耦合。
尽管如所解说的，输出电路316、处理电路314、和输入电路312被示出为按该次序来串联耦合在第一电压轨(例如，Vdd)与第二电压轨(例如，接地)之间，但是应当理解，它们不需要按该次序来串联耦合。例如，在固定放大器、VGA、或均衡器的情形中，处理电路314可被放置在Vdd与接地之间的输入电路312之后。
前级电路310被配置成生成包括正分量Vint_p和负分量Vint_n的差分信号，该正分量Vint_p和负分量Vint_n分别被施加到输入NMOS M11和M12的栅极。由前级电路310生成的正分量Vint_p和负分量Vint_n也基于Vdd(用于VGA 320的相同的轨电压Vdd)。相应地，来自电源轨Vdd的噪声Vn与正分量Vint_p和负分量Vint_n一起分别传播到输入NMOS M11和M12的栅极。
由于电容器C1和C2耦合在电源电压Vdd与输入NMOS M11和M12的源极之间，所以电容器C1和C2将电源噪声Vn耦合到输入NMOS M11和M12的源极。因此，电源噪声Vn分别在输入NMOS M11和M12的栅极和源极两者处。因为VGA 320的有效输入信号是M11和M12的栅极到源极电压Vgs，所以电源噪声Vn的噪声消除跨Vgs发生，因为噪声Vn在NMOS M11和M12的栅极和源极两者上。
而且，在该配置中，可变电容器C1和C2耦合到电源轨道Vdd，并且由此跨电容器C1和C2的电压远高于跨VGA 100和200的电容器CS的电压。相应地，电容器C1和C2被偏置以呈现出显著更高的电容密度(例如，基本上高八(8)倍)。因此，用于实现C1和C2的IC面积可能显著小于用于实现CS的IC面积。
此外，因为用于实现C1和C2的IC面积相对较小，所以将C1和C2耦合到电源轨Vdd和NMOS M11和M12的源极所要求的布线可能显著小于将CS耦合到NMOS M11和M12的源极所要求的布线。作为结果，所存在的由于布线导致的寄生电抗显著较小，这可减少增益-频率响应的在高频处的不想要的峰值。
VGA 320的增益-频率响应类似于VGA 100和200的增益频率响应，区别在于VGA300的增益-频率响应可被配置成在高频处具有较少不想要的峰值。类似于VGA 100和200，由于电流I的低频分量Ilf流过电阻器RS，所以VGA 320具有较低的低频增益，并且由于高频分量Ihf流过电容器C1和C2，所以VGA 320具有较高的高频增益。
图4解说了根据本公开的另一方面的示例性VGA 400的示意图。VGA 400可以是VGA320的示例性详细实现。具体而言，可变电容器C1可以被实现为耦合在电源轨Vdd与输入NMOS M11的源极之间的第一组“n”个可选电容路径，以及耦合在电源轨Vdd与输入NMOS M12的源极之间的第二组“n”个可选电容路径。耦合在Vdd与NMOS M11的源极之间的n个可选电容路径中的每一者包括与开关(N11-N1n中的对应一者)串联耦合的电容器(C11-C1n中的对应一者)。类似地，耦合在Vdd与NMOS M12的源极之间的n个可选电容路径中的每一者包括与开关(N21-N2n)串联耦合的电容器(C21-C2n)。
电容器C11-C1n和C21-C2n可各自被配置成具有短接在一起的漏极和源极的FET(例如，NMOS)，其中栅极被耦合到电源轨Vdd并且短接的漏极源极被耦合到对应的开关。开关N11-N1n和N21-N2n可各自被配置成包括耦合在对应电容器与M11或M12的对应源极之间的漏极和源极的FET(例如，NMOS)。控制信号S11-S1n和S21-S2n被施加到开关N11-N1n和N21-N2n的栅极，以供分别设置开关的通/断状态。
图5解说了根据本公开的另一方面的另一示例性VGA 500的示意图。VGA 500类似于VGA 320并且包括如由相同组件标识符指示的许多相同元件。VGA与VGA320的不同之处在于，可变电容器C1和C2分别耦合在不同的电压轨Vreg与输入NMOS M11和M12的源极之间。电压轨Vdd处的电源电压可以由电压调节器502基于另一电源电压Vcc生成。电压轨Vreg处的电源电压可以由不同的调节器504也基于电压轨Vcc生成。
电压调节器504可被配置成生成经更好地调节且更干净的电源电压Vreg，其中噪声Vn2(例如，均方根(RMS)噪声)小于电源电压Vdd上存在的噪声Vn1(例如，RMS噪声)。如果前级的输出不是基于Vdd的，则该实现可以是有用的；在这种情形中，噪声消去不会如在VGA320中那样跨输入NMOS M11和M12的Vgs发生。可变电容器C1和C2可以使用(如在VGA 400中的)可选电容性路径来实现。
图6解说了根据本公开的另一方面的另一示例性VGA 600的示意图。VGA 600类似于VGA 320并且包括如由相同组件标识符指示的许多相同元件。VGA 600与VGA 320的不同之处在于，VGA 600包括耦合在电源轨Vdd与接地之间的可选分压器610。基于选择信号(SEL)，分压器610将所选偏置电压Vr施加到电容器C1和C2。偏置电压Vr可被选择用于对电容器C1和C2进行偏置，以使得它们各自呈现出特定的电容密度。或即，换言之，偏置电压Vr可被选择用于改变或设置C1和C2的电容。在这种情形中，C1和C2可以被实现为固定电容路径(在没有可选开关的情况下)，或者可以被实现为如VGA 400中的可选电容路径。
尽管在VGA 600中，分压器610耦合在第一电压轨(例如，Vdd)与第二电压轨(例如，接地)之间，但是应当理解，分压器可以耦合在如VGA 500中的不同电压轨(例如，Vreg)与接地之间耦合。在这种配置中，所选的偏置电压Vr是基于经更好地调节(较低噪声的)电源电压Vr而不是Vdd的。
图7解说了根据本公开的另一方面的包括VGA 720的示例性装置700的示意图。装置700是类似于装置300的装置，但包括VGA 320的p型版本。即，VGA720用p沟道金属氧化物半导体(PMOS)FET(下文中被称为“PMOS”)实现，而不是用VGA 320中的NMOS器件实现。
具体而言，VGA 720包括串联耦合在第一电压轨(例如，Vdd)与第二电压轨(例如，接地)之间的第一电流源PMOS P13、第一输入PMOS P11、以及第一负载电阻器RL1。附加地，VGA 720包括串联耦合在Vdd与接地之间的第二电流源PMOSP14、第二输入PMOS P12、以及第二负载电阻器RL1。第一和第二电流源PMOS P13和P14的栅极被耦合在一起，并且被配置成接收用于设置通过各器件的电流I的偏置电压PBIAS。输入PMOS P11和P12的栅极被配置成接收由前级电路710生成的差分信号的正分量Vint_p和负分量Vint_n。
VGA 720进一步包括耦合在输入PMOS P11和P12的源极之间的可变电阻器RS。应当理解，电阻器RS可被配置成固定电阻器。附加地，VGA 720包括分别耦合在输入PMOS P11和P12的源极与接地之间的可变电容器C1和C2。应当理解，电容器C1和C2中的一者或两者可被配置成固定电容器。电阻器RS的电阻和电容器C1和C2的电容可被改变或选择，以达成VGA720的期望增益-频率响应。
类似于前级电路310，装置700的前级电路710可被配置成用于生成VGA 720的输入差分信号Vint_p和Vint_n的任何类型的电路。这种类型的电路可包括：固定增益放大器、VGA、均衡器、锁存器、电平转换器等。通常，前级电路710包括配置成接收输入差分信号Vin_p和Vin_n的输入电路712。前级电路710进一步包括用于基于输入差分信号Vin_p和Vin_n来执行指定处理的处理电路714。附加地，前级电路710进一步包括输出电路716，该输出电路716用于基于由处理电路714执行的处理来生成差分信号Vint_p和Vint_n。如所讨论的，差分信号Vint_p和Vint_n充当VGA 720的输入差分信号。
作为示例，如果前级电路710被配置成固定增益放大器、VGA、或均衡器，则输入电路712可以包括输入晶体管，处理电路714可包括耦合至输入晶体管的端子的固定或可变电阻器和/或固定或可变电容器，并且输出电路716可包括负载电阻器对。如果前级电路710被配置成锁存器或电平移位器，则输入电路712可包括输入晶体管，输出电路716可包括输出晶体管，并且处理电路714可包括输入晶体管到输出晶体管的交叉耦合。
尽管如所解说的，输入电路712、处理电路714、和输出电路716被示出为按该次序串联耦合在第一电压轨(例如，Vdd)与第二电压轨(例如，接地)之间，但是应当理解，它们不需要按照该次序来串联耦合。例如，在固定放大器、VGA、或均衡器的情形中，处理电路714可被放置在输入电路712之上居于Vdd与接地之间。
前级电路710被配置成生成包括正分量Vint_p和负分量Vint_n的差分信号，该正分量Vint_p和负分量Vint_n分别被施加到输入PMOS P11和P12的栅极。由前级电路710生成的正分量Vint_p和负分量Vint_n也基于第二电压轨(例如，接地)(VGA 720的相同的第二电压轨(例如，接地))的电势。相应地，来自第二电源轨(例如，接地)的噪声Vn(例如，地弹(ground bounce))与正分量Vint_p和负分量Vint_n一起分别传播到输入PMOS P11和P12的栅极。
由于电容器C1和C2耦合在输入PMOS P11和P12的源极与接地之间，所以电容器C1和C2将接地噪声Vn耦合到输入PMOS P11和P12的源极。因此，接地噪声Vn分别在输入PMOSP11和P12的栅极和源极两者处。因为VGA 720的有效输入信号是PMOS P11和P12的栅源电压Vgs，所以接地噪声消去跨Vgs发生，因为噪声Vn在PMOS P11和P12的栅极和源极两者上。
而且，在该配置中，跨可变电容器C1和C2的电压远高于跨VGA 100和200的电容器CS的电压。这是因为由于电流I而跨负载电阻器RL1和RL2存在显着的电压降。这使得输入PMOS P11和P12的源极处的电压相对较高。因为可变电容器C1和C2的另一端接地，所以电容器C1和C2是用相对较高的电压来偏置的。相应地，电容器C1和C2被偏置以呈现出显著更高的电容密度(例如，基本上高八(8)倍)。因此，用于实现C1和C2的IC面积可能显著小于用于实现CS的IC面积。
此外，因为用于实现C1和C2的IC面积相对较小，所以将C1和C2耦合到接地和PMOSP11和P12的源极所要求的布线可能显著小于将CS耦合到NMOS M11和M12的源极所要求的布线。作为结果，可能存在的由于布线导致的寄生电抗显著较小，这可减小增益-频率响应在高频处的不想要的峰值。
VGA 720的增益-频率响应类似于VGA 320的增益-频率响应。即，类似于VGA320，由于电流I的低频分量Ilf流过电阻器RS，所以VGA 720具有较低的低频增益，并且由于高频分量Ihf流过电容器C1和C2，所以VGA 720具有较高的高频增益。通过调节电阻器RS的电阻和电容器C1和C2的电容，可以达成VGA 720的期望增益-频率响应。
图8解说了根据本公开的另一方面的另一示例性VGA 800的示意图。VGA 800类似于VGA 720并且包括如由相同组件标识符指示的许多相同元件。VGA 800与VGA 720的不同之处在于，可变电容器C1和C2分别耦合在不同的电压轨Vreg与输入PMOS P11和P12的源极之间。类似于VGA 500，电压轨Vreg可能比第二轨电势(例如，接地)被更好地调节并具有更干净的电源电压。相应地，Vreg可包括比存在于第二电压轨(例如，接地)上的噪声Vn(例如，RMS噪声)显著更小的噪声(例如，RMS噪声)。如果前级的输出不是基于接地的，则该实现可以是有用的；在这种情形中，噪声消去不会跨输入PMOS P11和P12的Vgs发生。可变电容器C1和C2可以使用(如在关于先前实施例更详细地讨论的)可选电容性路径来实现。
图9解说了根据本公开的另一方面的另一示例性VGA 900的示意图。VGA 900类似于VGA 720并且包括如由相同组件标识符指示的许多相同元件。VGA 900与VGA 720的不同之处在于，VGA 900包括耦合在第一电压轨Vdd与接地之间的可选分压器910。基于选择信号(SEL)，分压器910将所选偏置电压Vr施加到电容器C1和C2。偏置电压Vr可被选择成用于对电容器C1和C2进行偏置，以使得它们呈现出特定的电容密度。或即，换言之，所选偏置电压Vr可被选择成用于改变或设置C1和C2的电容。在这种情形中，C1和C2可以被实现为固定电容路径(在没有可选开关的情况下)，或者可以被实现为类似于VGA 400的可选电容路径。
尽管在VGA 900中，分压器910耦合在第一电压轨(例如，Vdd)与第二电压轨(例如，接地)之间，但是应当理解，分压器910可以耦合在如VGA 800中的不同电压轨(例如，Vreg)与接地之间。在这种配置中，所选的偏置电压Vr可以是基于经更好地调节(较低噪声的)电源电压Vr而不是Vdd的。
图10解说了根据本公开的另一方面的放大信号的示例性方法1000的流程图。方法1000包括将第一差分信号的正分量施加到第一场效应晶体管(FET)的第一栅极，其中该第一FET包括耦合在第一电压轨与第二电压轨之间的第一源极和第一漏极(框1002)。作为示例，前级电路310和710是用于将第一差分信号的正分量施加到第一FET的第一栅极的装置的示例。
方法1000进一步包括将第一差分信号的负分量施加到第二FET的第二栅极，其中该第二FET包括耦合在该第一电压轨与该第二电压轨之间的第二源极和第二漏极(框1004)。类似地，前级电路310和710是用于将第一差分信号的负分量施加到第二FET的第二栅极的装置的示例。
方法1000进一步包括经由第一电容器来将来自该第一电压轨或第三电压轨的噪声施加到该第一FET的该第一源极(框1006)。例如，电容器C1是用于将来自第一电压轨或第三电压轨的噪声施加到第一FET的第一源极的装置的示例。
附加地，方法1000包括将来自该第一电压轨或该第三电压轨的噪声施加到该第二FET的该第二源极(框1008)。例如，电容器C2是用于将来自第一电压轨或第三电压轨的噪声施加到第二FET的第二源极的装置的示例。
提供对本公开的先前描述是为使得本领域任何技术人员皆能够制作或使用本公开。对本公开的各种修改对本领域技术人员而言将容易是显而易见的，并且本文中所定义的普适原理可被应用到其他变型而不会脱离本公开的精神或范围。由此，本公开并非旨在被限定于本文中所描述的示例，而是应被授予与本文中所公开的原理和新颖特征相一致的最广范围。

Claims (30)

1.一种可变增益放大器，包括：
包括第一栅极、第一源极、以及第一漏极的第一场效应晶体管FET，其中所述第一栅极被配置成接收第一差分信号的正分量，并且其中所述第一源极和所述第一漏极耦合在第一电压轨与第二电压轨之间；
包括第二栅极、第二源极、以及第二漏极的第二FET，其中所述第二栅极被配置成接收所述第一差分信号的负分量，并且其中所述第二源极和所述第二漏极耦合在所述第一电压轨与所述第二电压轨之间；
直接耦合在第三电压轨与所述第一FET的所述第一源极之间的第一电容器；以及
直接耦合在所述第三电压轨与所述第二FET的所述第二源极之间的第二电容器，其中所述第一电压轨处的第一电源电压和所述第三电压轨处的第二电源电压两者都是基于第四电压轨来生成的。
2.如权利要求1所述的可变增益放大器，其特征在于，所述第一差分信号的所述正分量和所述负分量是基于所述第一电压轨处的所述第一电源电压的。
3.如权利要求2所述的可变增益放大器，其特征在于，进一步包括前级电路，所述前级电路配置成基于输入信号来生成所述第一差分信号的所述正分量和所述负分量。
4.如权利要求1所述的可变增益放大器，其特征在于，所述第一电压轨处的所述第一电源电压包括比所述第三电压轨处的所述第二电源电压大的电源噪声。
5.如权利要求1所述的可变增益放大器，其特征在于，进一步包括：
耦合在所述第三电压轨与所述第二电压轨之间的分压器，其中所述分压器被配置成生成偏置电压，其中所述第一电容器和所述第二电容器分别包括基于所述偏置电压的第一电容和第二电容。
6.如权利要求1所述的可变增益放大器，其特征在于，所述第一电容器和第二电容器分别包括第一可变电容器和第二可变电容器。
7.如权利要求1所述的可变增益放大器，其特征在于，所述第一电容器包括配置成选择性地耦合在所述第三电压轨与所述第一FET的所述第一源极之间的第一组电容路径，所述第二电容器包括配置成选择性地耦合在所述第三电压轨与所述第二FET的所述第二源极之间的第二组电容路径。
8.如权利要求1所述的可变增益放大器，其特征在于，进一步包括耦合在所述第一FET的所述第一源极与所述第二FET的所述第二源极之间的电阻器。
9.如权利要求1所述的可变增益放大器，其特征在于，进一步包括：
耦合在所述第一电压轨与所述第一FET的所述第一漏极之间的第一电阻器；
耦合在所述第一电压轨与所述第二FET的所述第二漏极之间的第二电阻器；
其中第二差分信号的负分量是在所述第一电阻器与所述第一FET的所述第一漏极之间的第一节点处生成的；以及
其中所述第二差分信号的正分量是在所述第二电阻器与所述第二FET的所述第二漏极之间的第二节点处生成的。
10.如权利要求1所述的可变增益放大器，其特征在于，进一步包括：
包括第三栅极、第三源极、以及第三漏极的第三FET，其中所述第三栅极被配置成接收配置成设置经过所述第三FET的第一电流的偏置电压，并且其中，所述第三源极和所述第三漏极与所述第一FET的所述第一源极和所述第一漏极串联耦合在所述第一电压轨与所述第二电压轨之间；以及
包括第四栅极、第四源极、以及第四漏极的第四FET，其中所述第四栅极被配置成接收配置成设置经过所述第四FET的第二电流的所述偏置电压，并且其中，所述第四源极和所述第四漏极与所述第二FET的所述第二源极和所述第二漏极串联耦合在所述第一电压轨与所述第二电压轨之间。
11.一种用于放大信号的方法，包括：
将第一差分信号的正分量施加到第一场效应晶体管FET的第一栅极，其中所述第一FET包括耦合在第一电压轨与第二电压轨之间的第一源极和第一漏极；
将所述第一差分信号的负分量施加到第二FET的第二栅极，其中所述第二FET包括耦合在所述第一电压轨与所述第二电压轨之间的第二源极和第二漏极；
基于第四电压轨来在所述第一电压轨处生成第一电源电压；
基于所述第四电压轨来在第三电压轨处生成第二电源电压；
经由第一电容器来将来自所述第三电压轨的噪声直接施加到所述第一FET的所述第一源极；以及
经由第二电容器来将来自所述第三电压轨的噪声直接施加到所述第二FET的所述第二源极。
12.如权利要求11所述的方法，其特征在于，进一步包括：
将来自所述第一电压轨的噪声施加到所述第一FET的所述第一栅极；以及
将来自所述第一电压轨的噪声施加到所述第二FET的所述第二栅极。
13.如权利要求12所述的方法，其特征在于，将来自所述第一电压轨的噪声施加到所述第一FET的所述第一栅极包括经由前级电路的配置成生成所述第一差分信号的所述正分量的第一部分来施加所述噪声，并且其中将来自所述第一电压轨的噪声施加到所述第二FET的所述第二栅极包括经由所述前级电路的配置成生成所述第一差分信号的所述负分量的第二部分来施加所述噪声。
14.如权利要求11所述的方法，其特征在于，与生成所述第一电源电压相关联的噪声大于与生成所述第二电源电压相关联的噪声。
15.如权利要求11所述的方法，其特征在于，进一步包括：
基于所述第三电压轨处的所述第二电源电压来生成偏置电压；以及
将所述偏置电压施加到所述第一电容器和所述第二电容器，其中所述第一电容器和所述第二电容器的第一电容和第二电容是分别基于所述偏置电压的。
16.如权利要求11所述的方法，其特征在于，进一步包括改变所述第一电容器或所述第二电容器中的一者或多者的电容。
17.如权利要求11所述的方法，其特征在于，进一步包括：
通过将所述第三电压轨与所述第一FET的所述第一源极之间的第一组电容路径中的一个或多个电容路径进行选择性地耦合来改变所述第一电容器的第一电容；以及
通过将所述第三电压轨与所述第二FET的所述第二源极之间的第二组电容路径中的一个或多个电容路径进行选择性地耦合来改变所述第二电容器的第二电容。
18.如权利要求11所述的方法，其特征在于，进一步包括：
将电流导向为经过耦合在所述第一FET的所述第一源极与所述第二FET的所述第二源极之间的电阻器，其中所述电流基于所述第一差分信号的所述正分量和所述负分量。
19.如权利要求11所述的方法，其特征在于，进一步包括：
基于所述第一差分信号的所述正分量来将第一电流导向经过第一电阻器，所述第一电阻器在所述第一电压轨与所述第一FET的所述第一漏极之间耦合；
基于所述第一差分信号的所述负分量来将第二电流导向为经过耦合在所述第一电压轨与所述第二FET的所述第二漏极之间的第二电阻器；
基于所述第一电流来在所述第一电阻器与所述第一FET的所述第一漏极之间的第一节点处生成第二差分信号的负分量；以及
基于所述第二电流来在所述第二电阻器与所述第二FET的所述第二漏极之间的第二节点处生成所述第二差分信号的正分量。
20.如权利要求11所述的方法，其特征在于，进一步包括：
设置经过第三FET的第一电流，包括将偏置电压施加到所述第三FET的第三栅极，
其中所述第三FET包括第三源极和第三漏极，所述第三源极和所述第三漏极与所述第一FET的所述第一源极和所述第一漏极串联耦合在所述第一电压轨与所述第二电压轨之间；以及
设置经过第四FET的第二电流，包括将所述偏置电压施加到所述第四FET的第四栅极，
其中所述第四FET包括第四源极和第四漏极，所述第四源极和所述第四漏极与所述第二FET的所述第二源极和所述第二漏极串联耦合在所述第一电压轨与所述第二电压轨之间。
21.一种可变增益放大器，包括：
用于将第一差分信号的正分量施加到第一场效应晶体管FET的第一栅极的装置，其中所述第一FET包括耦合在第一电压轨与第二电压轨之间的第一源极和第一漏极；
用于将所述第一差分信号的负分量施加到第二FET的第二栅极的装置，其中所述第二FET包括耦合在所述第一电压轨与所述第二电压轨之间的第二源极和第二漏极；
用于基于第四电压轨来在所述第一电压轨处生成第一电源电压的装置；
用于基于所述第四电压轨来在第三电压轨处生成第二电源电压的装置；
用于经由第一电容器将来自所述第三电压轨的噪声直接施加到所述第一FET的所述第一源极的装置；以及
用于经由第二电容器将来自所述第三电压轨的噪声直接施加到所述第二FET的所述第二源极的装置。
22.如权利要求21所述的可变增益放大器，其特征在于，进一步包括：
用于将来自所述第一电压轨的噪声施加到所述第一FET的所述第一栅极的装置；以及
用于将来自所述第一电压轨的噪声施加到所述第二FET的所述第二栅极的装置。
23.如权利要求22所述的可变增益放大器，其特征在于，所述用于将来自所述第一电压轨的噪声施加到所述第一FET的所述第一栅极的装置包括用于经由前级电路的配置成生成所述第一差分信号的所述正分量的第一部分来施加所述噪声的装置，并且其中所述用于将来自所述第一电压轨的噪声施加到所述第二FET的所述第二栅极的装置包括用于经由所述前级电路的配置成生成所述第一差分信号的所述负分量的第二部分来施加所述噪声的装置。
24.如权利要求21所述的可变增益放大器，其特征在于，与生成所述第一电源电压相关联的噪声大于与生成所述第二电源电压相关联的噪声。
25.如权利要求21所述的可变增益放大器，其特征在于，进一步包括：
用于基于所述第三电压轨处的所述第二电源电压来生成偏置电压的装置；以及
用于将所述偏置电压施加到所述第一电容器和所述第二电容器的装置，其中所述第一电容器和所述第二电容器的第一电容和第二电容是分别基于所述偏置电压的。
26.如权利要求21所述的可变增益放大器，其特征在于，进一步包括用于改变所述第一电容器或所述第二电容器中的一者或多者的电容的装置。
27.如权利要求21所述的可变增益放大器，其特征在于，进一步包括：
用于改变所述第一电容器的第一电容的装置包括用于将第一组电容路径中的一个或多个电容路径选择性地耦合在所述第三电压轨与所述第一FET的所述第一源极之间的装置；以及
用于改变所述第二电容器的第二电容的装置包括用于将第二组电容路径中的一个或多个电容路径选择性地耦合在所述第三电压轨与所述第二FET的所述第二源极之间的装置。
28.如权利要求21所述的可变增益放大器，其特征在于，进一步包括：
用于将电流导向为经过耦合在所述第一FET的所述第一源极与所述第二FET的所述第二源极之间的电阻器的装置，其中所述电流基于所述第一差分信号的所述正分量和所述负分量。
29.如权利要求21所述的可变增益放大器，其特征在于，进一步包括：
用于基于所述第一差分信号的所述正分量来将第一电流导向为经过耦合在所述第一电压轨与所述第一FET的所述第一漏极之间的第一电阻器的装置；
用于基于所述第一差分信号的所述负分量来将第二电流导向为经过耦合在所述第一电压轨与所述第二FET的所述第二漏极之间的第二电阻器的装置；
用于基于所述第一电流来在所述第一电阻器与所述第一FET的所述第一漏极之间的第一节点处生成第二差分信号的负分量的装置；以及
用于基于所述第二电流来在所述第二电阻器与所述第二FET的所述第二漏极之间的第二节点处生成所述第二差分信号的正分量的装置。
30.如权利要求21所述的可变增益放大器，其特征在于，进一步包括：
用于设置经过第三FET的第一电流的装置包括用于将偏置电压施加到所述第三FET的第三栅极的装置，其中所述第三FET包括第三源极和第三漏极，所述第三源极和所述第三漏极与所述第一FET的所述第一源极和所述第一漏极串联耦合在所述第一电压轨与所述第二电压轨之间；以及
用于设置经过第四FET的第二电流的装置包括用于将所述偏置电压施加到所述第四FET的第四栅极的装置，其中所述第四FET包括第四源极和第四漏极，所述第四源极和所述第四漏极与所述第二FET的所述第二源极和所述第二漏极串联耦合在所述第一电压轨与所述第二电压轨之间。
CN201680065848.XA 2015-11-13 2016-10-13 具有改进的电源噪声抑制的可变增益放大器 Active CN108352836B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/941,366 US9680418B2 (en) 2015-11-13 2015-11-13 Variable gain amplifier with improved power supply noise rejection
US14/941,366 2015-11-13
PCT/US2016/056905 WO2017083052A2 (en) 2015-11-13 2016-10-13 Variable gain amplifier with improved power supply noise rejection

Publications (2)

Publication Number Publication Date
CN108352836A CN108352836A (zh) 2018-07-31
CN108352836B true CN108352836B (zh) 2020-08-07

Family

ID=57219005

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680065848.XA Active CN108352836B (zh) 2015-11-13 2016-10-13 具有改进的电源噪声抑制的可变增益放大器

Country Status (7)

Country Link
US (1) US9680418B2 (zh)
EP (1) EP3375095B1 (zh)
JP (1) JP2018533890A (zh)
KR (1) KR20180054903A (zh)
CN (1) CN108352836B (zh)
BR (1) BR112018009638A8 (zh)
WO (1) WO2017083052A2 (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10484089B1 (en) * 2018-04-27 2019-11-19 Hewlett Packard Enterprise Development Lp Driver assisted by charge sharing
US10491428B2 (en) 2018-04-27 2019-11-26 Hewlett Packard Enterprise Development Lp Current supply for an opto-electronic device
JP7283063B2 (ja) * 2018-12-03 2023-05-30 住友電気工業株式会社 増幅回路
KR20200100347A (ko) * 2019-02-18 2020-08-26 에스케이하이닉스 주식회사 증폭기, 이를 포함하는 수신 회로, 반도체 장치 및 반도체 시스템
FR3102581B1 (fr) * 2019-10-23 2021-10-22 St Microelectronics Rousset Régulateur de tension
JPWO2022018824A1 (zh) * 2020-07-21 2022-01-27
US11381208B1 (en) * 2020-10-08 2022-07-05 Cadence Design Systems, Inc. Continuous time linear equalization system and method
CN112737532B (zh) * 2020-12-18 2022-12-23 电子科技大学 一种高增益精度低附加相移的可变增益放大器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101056093A (zh) * 2006-04-12 2007-10-17 松下电器产业株式会社 可变增益放大器
CN101420208A (zh) * 2007-10-24 2009-04-29 财团法人工业技术研究院 具有串联耦接的串联放大器的可变增益放大器

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5856891A (en) 1997-01-22 1999-01-05 Vtc Inc. MR resistive-biasing scheme providing low noise high common-mode rejection and high supply rejection
US6771124B1 (en) 2000-08-04 2004-08-03 Microtune (Texas), L.P. System and method for low-noise amplifier with a high frequency response
US6545534B1 (en) 2001-02-13 2003-04-08 Analog Devices, Inc. Low voltage variable gain amplifier with constant input impedance and adjustable one-pole filtering characteristic
JP4054716B2 (ja) 2003-05-16 2008-03-05 沖電気工業株式会社 可変ゲインアンプ及びａｍ変調信号受信回路及び検波回路
US7091783B2 (en) 2004-01-14 2006-08-15 Agere Systems Inc. Rejection circuitry for variable-gain amplifiers and continuous-time filters
US7397307B2 (en) 2004-09-30 2008-07-08 Infineon Technologies Ag Amplifier arrangement having an adjustable gain, and use thereof
US7317356B2 (en) * 2005-03-02 2008-01-08 Alfred E. Mann Foundation For Scientific Research Ultra low-frequency response, DC-blocked low-noise amplifier
US20060244519A1 (en) 2005-04-27 2006-11-02 Broadcom Corporation Digitally controlled uniform step size CTF
JP4628881B2 (ja) * 2005-06-15 2011-02-09 ルネサスエレクトロニクス株式会社 可変利得増幅回路及びそのｄｃオフセット補正方法並びに無線受信装置
EP1798854A1 (en) * 2005-12-14 2007-06-20 Dibcom Enhanced low noise amplifier
US8237509B2 (en) 2007-02-23 2012-08-07 Qualcomm, Incorporated Amplifier with integrated filter
US7541870B2 (en) * 2007-10-18 2009-06-02 Broadcom Corporation Cross-coupled low noise amplifier for cellular applications
US8081031B2 (en) 2010-01-14 2011-12-20 Integrated Device Technology, Inc. Equalization system with stabilized peaking gain for a communication system
US8330537B1 (en) 2010-07-23 2012-12-11 National Semiconductor Corporation Low noise, high CMRR and PSRR input buffer
JP5809554B2 (ja) 2011-12-20 2015-11-11 パナソニック株式会社 可変利得増幅器
US9306509B2 (en) * 2012-07-27 2016-04-05 Xilinx, Inc. Receiver having a wide common mode input range
JP5868885B2 (ja) 2013-03-07 2016-02-24 株式会社東芝 可変利得増幅回路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101056093A (zh) * 2006-04-12 2007-10-17 松下电器产业株式会社 可变增益放大器
CN101420208A (zh) * 2007-10-24 2009-04-29 财团法人工业技术研究院 具有串联耦接的串联放大器的可变增益放大器

Also Published As

Publication number Publication date
WO2017083052A3 (en) 2017-06-15
WO2017083052A2 (en) 2017-05-18
JP2018533890A (ja) 2018-11-15
KR20180054903A (ko) 2018-05-24
EP3375095A2 (en) 2018-09-19
BR112018009638A8 (pt) 2019-02-26
EP3375095B1 (en) 2021-04-14
US9680418B2 (en) 2017-06-13
US20170141735A1 (en) 2017-05-18
CN108352836A (zh) 2018-07-31
BR112018009638A2 (pt) 2018-11-06

Similar Documents

Publication Publication Date Title
CN108352836B (zh) 具有改进的电源噪声抑制的可变增益放大器
US9647618B1 (en) System and method for controlling common mode voltage via replica circuit and feedback control
US7656255B2 (en) Methods and apparatus for programmable active inductance
US20130207722A1 (en) Peaking amplifier with capacitively-coupled parallel input stages
US9397622B2 (en) Programmable hysteresis comparator
US20120194273A1 (en) Differential receiver
US8988148B2 (en) Transconductance amplifier
KR100576716B1 (ko) 출력 전류의 왜곡이 보상된 트랜스컨덕터 회로
US5541555A (en) High performance transconductance operational amplifier of the CMOS integrated type
US20020079968A1 (en) Common mode output current control circuit and method
US9729126B2 (en) Method and implementation for accurate gain-bandwidth product tuning
US20080169794A1 (en) Systems for providing a constant resistance
US20060044099A1 (en) Three-terminal, tunable active inductor
US9847758B2 (en) Low noise amplifier
US8229382B2 (en) Switched current resistor programmable gain array for low-voltage wireless LAN and method using the same
US8427237B2 (en) Common-mode feedback circuit
KR100668455B1 (ko) 가변 이득 증폭기
US20220302889A1 (en) Differential amplifier circuit, reception circuit, and semiconductor integrated circuit
US6538511B2 (en) Operational amplifier including a right-half plane zero reduction circuit and related method
Uzunov et al. Frequency compensation in a two-integrator loop Gm-C biquad when realized with single stage OTAs
US20220278662A1 (en) Operational Amplifier
CN116032218A (zh) 放大电路
Veldandi et al. A 0.5 V, 80-nW pseudo-differential two-stage OTA in 0.18 µm CMOS technology
TW202318792A (zh) 放大電路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant