KR20200100347A - 증폭기, 이를 포함하는 수신 회로, 반도체 장치 및 반도체 시스템 - Google Patents

증폭기, 이를 포함하는 수신 회로, 반도체 장치 및 반도체 시스템 Download PDF

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Abstract

증폭기는 제 1 입력 회로, 제 2 입력 회로, 제 1 보상 회로 및 제 2 보상 회로를 포함할 수 있다. 상기 제 1 입력 회로는 제 1 입력 신호에 기초하여 부 출력 노드의 전압 레벨을 변화시킬 수 있다. 상기 제 2 입력 회로는 제 2 입력 신호에 기초하여 정 출력 노드의 전압 레벨을 변화시킬 수 있다. 상기 제 1 보상 회로는 상기 제 1 입력 신호에 기초하여 상기 정 출력 노드의 전압 레벨을 변화시킬 수 있다. 상기 제 2 보상 회로는 상기 제 2 입력 신호에 기초하여 상기 부 출력 노드의 전압 레벨을 변화시킬 수 있다.

Description

증폭기, 이를 포함하는 수신 회로, 반도체 장치 및 반도체 시스템 {AMPLIFIER, SIGNAL RECEIVING CIRCUIT, SEMICONDUCTOR APPARATUS, AND SEMICONDUCTOR SYSTEM INCLUDING THE SAME}
본 발명은 집적 회로 기술에 관한 것으로, 더 상세하게는 반도체 장치 및 반도체 시스템에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템은 반도체로 구성된 많은 반도체 장치들을 포함할 수 있다. 컴퓨터 시스템을 구성하는 반도체 장치들은 클럭과 데이터를 전송 및 수신하여 서로 통신할 수 있다. 반도체 장치들은 수신 회로를 구비하여 외부 장치로부터 전송된 신호를 수신하거나 반도체 장치 내부 회로 사이에서 전송된 신호를 수신할 수 있다. 상기 수신 회로는 증폭기를 포함할 수 있고, 상기 증폭기는 차동 증폭 동작을 수행하여 전송된 신호를 수신할 수 있다. 상기 증폭기는 차동 신호 또는 싱글 엔디드 (single ended) 신호를 수신할 수 있다. 상기 증폭기는 싱글 엔디드 신호를 수신하기 위해서 기준전압을 사용한다. 상기 수신 회로가 차동 신호를 수신할 때, 상기 증폭기는 차동 신호로 입력되는 입력 신호 쌍을 차동 증폭하여 출력 신호를 생성할 수 있다. 상기 수신 회로가 싱글 엔디드 신호를 수신할 때, 상기 증폭기는 하나의 입력 신호인 싱글 엔디드 신호와 기준전압을 차동 증폭하여 출력 신호를 생성할 수 있다. 하지만, 상기 차동 신호 사이의 직류 오프셋 (DC offset)이 존재하거나, 상기 싱글 엔디드 신호와 기준 전압 사이의 오프셋이 존재하는 경우, 상기 증폭기로부터 출력되는 출력 신호의 품질이 저하될 수 있다. 특히, 입력 신호의 오프셋으로 인해 출력 신호의 듀티 특성이 열화되어, 출력 신호의 듀티 비가 악화될 수 있다.
본 발명의 실시예는 상보 신호에 의해 출력 신호의 전압 레벨을 보상하여 증폭기의 이득을 조절하고, 출력 신호의 레벨이 천이할 때 출력 신호의 전압 레벨을 부스팅시킬 수 있는 증폭기, 이를 포함하는 수신 회로, 반도체 장치 및 반도체 시스템을 제공할 수 있다.
본 발명의 실시예에 따른 증폭기는 제 1 전원전압 단자와 연결되는 부 출력 노드와 제 2 전원전압 단자와 연결되는 제 1 공통 노드 사이에 연결되고, 제 1 입력 신호에 기초하여 상기 부 출력 노드의 전압 레벨을 변화시키는 제 1 입력 회로; 상기 제 1 전원전압 단자와 연결되는 정 출력 노드와 상기 제 2 전원전압 단자와 연결되는 제 2 공통 노드 사이에 연결되고, 제 2 입력 신호에 기초하여 상기 정 출력 노드의 전압 레벨을 변화시키는 제 2 입력 회로; 상기 정 출력 노드 및 상기 제 1 공통 노드 사이에 연결되고, 상기 제 1 입력 신호에 기초하여 상기 정 출력 노드의 전압 레벨을 변화시키는 제 1 보상 회로; 상기 부 출력 노드 및 상기 제 2 공통 노드 사이에 연결되고, 상기 제 2 입력 신호에 기초하여 상기 부 출력 노드의 전압 레벨을 변화시키는 제 2 보상 회로; 및 상기 제 1 및 제 2 공통 노드 사이에 연결되는 소스 저항을 포함할 수 있다.
본 발명의 실시예에 따른 증폭기는 제 1 전원전압 단자와 연결되는 부 출력 노드와 제 2 전원전압 단자와 연결되는 제 1 공통 노드 사이에 연결되고, 제 1 입력 신호에 기초하여 상기 부 출력 노드의 전압 레벨을 변화시키는 제 1 입력 회로; 상기 제 1 전원전압 단자와 연결되는 정 출력 노드와 상기 제 2 전원전압 단자와 연결되는 제 2 공통 노드 사이에 연결되고, 제 2 입력 신호에 기초하여 상기 정 출력 노드의 전압 레벨을 변화시키는 제 2 입력 회로; 상기 제 1 입력 신호를 지연시켜 제 1 지연 입력 신호를 생성하는 제 1 지연 회로; 상기 제 2 입력 신호를 지연시켜 제 2 지연 입력 신호를 생성하는 제 2 지연 회로; 상기 정 출력 노드 및 상기 제 1 공통 노드 사이에 연결되고, 상기 제 1 지연 입력 신호에 기초하여 상기 정 출력 노드의 전압 레벨을 변화시키는 제 3 입력 회로; 상기 부 출력 노드 및 상기 제 2 공통 노드 사이에 연결되고, 상기 제 2 지연 입력 신호에 기초하여 상기 부 출력 노드의 전압 레벨을 변화시키는 제 4 입력 회로; 및 상기 제 1 및 제 2 공통 노드 사이에 연결되는 등화 회로를 포함할 수 있다.
본 발명의 실시예는 증폭기의 이득을 조절하고, 입력 신호의 오프셋을 보상하여 출력 신호의 유효 듀레이션을 개선할 수 있다. 따라서, 수신 회로, 반도체 장치 및 반도체 시스템의 성능 및 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 증폭기의 구성을 보여주는 도면,
도 2는 도 1에 도시된 제 1 및 제 2 보상 회로를 구비하지 않는 증폭기의 동작을 보여주는 도면,
도 3은 본 발명의 실시예에 따른 증폭기의 동작을 보여주는 도면,
도 4는 본 발명의 실시예에 따른 증폭기의 구성을 보여주는 도면,
도 5a 및 도 5b는 상기 등화 회로의 임피던스 변화에 따른 증폭기의 이득 변화를 보여주는 그래프,
도 6a 및 도 6b는 상기 제 1 및 제 2 보상 회로의 임피던스 변화에 따른 증폭기의 이득 변화를 보여주는 그래프,
도 7은 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면,
도 8은 본 발명의 실시예에 따른 수신 회로의 구성을 보여주는 도면이다.
도 1은 본 발명의 실시예에 따른 증폭기(100)의 구성을 보여주는 도면이다. 상기 증폭기(100)는 제 1 입력 신호(IN) 및 제 2 입력 신호(INB)를 수신하여 정 출력 신호(OUT) 및 부 출력 신호(OUTB)를 생성할 수 있다. 상기 증폭기(100)는 상기 제 1 및 제 2 입력 신호(IN, INB)를 차동 증폭하여 상기 정 출력 신호(OUT) 및 상기 부 출력 신호(OUTB)를 생성할 수 있다. 상기 증폭기(100)는 차동 신호 (differential signals) 를 수신할 수도 있고, 싱글 엔디드 신호 (single ended signal)를 수신할 수도 있다. 상기 증폭기(100)가 차동 신호를 수신할 때, 상기 제 2 입력 신호(INB)는 상기 제 1 입력 신호(IN)와 상보적인 전압 레벨을 갖는 상보 신호일 수 있다. 상기 증폭기(100)가 싱글 엔디드 신호를 수신할 때, 상기 제 2 입력 신호(INB)는 기준 전압일 수 있다. 상기 기준 전압은 상기 제 1 입력 신호(IN)가 스윙하는 범위의 중간에 대응하는 전압 레벨을 가질 수 있다.
상기 증폭기(100)는 제 1 입력 회로(111), 제 2 입력 회로(112), 제 1 보상 회로(120), 제 2 보상 회로(130) 및 등화 회로(140)를 포함할 수 있다. 상기 제 1 입력 회로(111)는 부 출력 노드(ON2) 및 제 1 공통 노드(CN1) 사이에 연결될 수 있다. 상기 부 출력 노드(ON2)는 제 1 전원전압 단자(101)와 연결될 수 있고, 상기 부 출력 신호(OUTB)는 상기 부 출력 노드(ON2)를 통해 출력될 수 있다. 상기 제 1 공통 노드(CN1)는 제 2 전원전압 단자(102)와 연결될 수 있다. 상기 제 1 전원전압 단자(101)는 제 1 전원전압(VH)을 수신하고, 상기 제 2 전원전압 단자(102)는 제 2 전원전압(VL)을 수신할 수 있다. 상기 제 1 전원전압(VH)은 상기 제 2 전원전압(VL)보다 높은 전압 레벨을 가질 수 있다. 예를 들어, 상기 제 1 전원전압(VH)은 상기 증폭기(100)를 포함하는 반도체 장치의 동작 전원전압일 수 있고, 상기 제 2 전원전압(VL)은 접지전압일 수 있다. 상기 제 1 입력 회로(111)는 상기 제 1 입력 신호(IN)를 수신하고, 상기 제 1 입력 신호(IN)에 기초하여 상기 부 출력 노드(ON2)의 전압 레벨을 변화시킬 수 있다.
상기 제 2 입력 회로(112)는 정 출력 노드(ON1) 및 제 2 공통 노드(CN2) 사이에 연결될 수 있다. 상기 정 출력 노드(ON1)는 상기 제 1 전원전압 단자(101)와 연결될 수 있고, 상기 정 출력 신호(OUT)는 상기 정 출력 노드(ON1)를 통해 출력될 수 있다. 상기 제 2 입력 회로(112)는 상기 제 2 입력 신호(INB)를 수신하고, 상기 제 2 입력 신호(INB)에 기초하여 상기 정 출력 노드(ON1)의 전압 레벨을 변화시킬 수 있다.
상기 제 1 보상 회로(120)는 상기 정 출력 노드(ON1) 및 상기 제 1 공통 노드(CN1) 사이에 연결될 수 있다. 상기 제 1 보상 회로(120)는 상기 제 1 입력 신호(IN)를 수신하고, 상기 제 1 입력 신호(IN)에 기초하여 상기 정 출력 노드(ON1)의 전압 레벨을 변화시킬 수 있다. 상기 제 1 보상 회로(120)는 상기 제 1 입력 신호(IN)를 지연시키고, 지연된 신호에 기초하여 상기 정 출력 노드(ON1)의 전압 레벨을 변화시킬 수 있다.
상기 제 2 보상 회로(130)는 상기 부 출력 노드(ON2) 및 상기 제 2 공통 노드(CN2) 사이에 연결될 수 있다. 상기 제 2 보상 회로(130)는 상기 제 2 입력 신호(INB)를 수신하고, 상기 제 2 입력 신호(INB)에 기초하여 상기 부 출력 노드(ON2)의 전압 레벨을 변화시킬 수 있다. 상기 제 2 보상 회로(130)는 상기 제 2 입력 신호(INB)를 지연시키고, 지연된 신호에 기초하여 상기 부 출력 노드(ON2)의 전압 레벨을 변화시킬 수 있다.
상기 등화 회로(140)는 상기 제 1 및 제 2 공통 노드(CN1, CN2) 사이에 연결될 수 있다. 상기 등화 회로(140)는 상기 제 1 및 제 2 공통 노드(CN1, CN2)를 연결하여 상기 제 1 및 제 2 공통 노드(CN1, CN2)의 전압 레벨을 등화시킬 수 있다. 상기 등화 회로(140)는 상기 증폭기(100)의 이득을 조절할 수 있다. 예를 들어, 상기 등화 회로(140)는 상기 증폭기(100)의 직류 이득 (DC Gain) 및 교류 이득 (AC Gain)을 조절할 수 있다. 상기 직류 이득은 상대적으로 낮은 주파수의 입력 신호를 수신할 때 증폭기의 이득으로서, 상기 제 1 입력 신호(IN)가 정상 상태(steady state) 전압 레벨을 유지할 때의 상기 증폭기(100)의 이득을 의미할 수 있다. 상기 교류 이득은 상대적으로 높은 주파수의 입력 신호를 수신할 때 상기 증폭기의 이득으로서, 상기 제 1 입력 신호(IN)의 전압 레벨이 천이할 때 상기 증폭기(100)의 이득을 의미할 수 있다.
도 1에서, 상기 증폭기(100)는 제 1 로드 저항(RL1) 및 제 2 로드 저항(RL2)을 더 포함할 수 있다. 상기 제 1 로드 저항(RL1)은 상기 제 1 전원전압 단자(101)와 상기 정 출력 노드(ON1) 사이에 연결될 수 있다. 상기 제 2 로드 저항(RL2)은 상기 제 1 전원전압 단자(101)와 상기 부 출력 노드(ON2) 사이에 연결될 수 있다. 상기 증폭기(100)는 제 1 전류원(CS1) 및 제 2 전류원(CS2)을 더 포함할 수 있다. 상기 제 1 전류원(CS1)은 상기 제 1 공통 노드(CN1)와 상기 제 2 전원전압 단자(102) 사이에 연결될 수 있다. 상기 제 2 전류원(CS2)은 상기 제 2 공통 노드(CN2)와 상기 제 2 전원전압 단자(102) 사이에 연결될 수 있다.
상기 제 1 입력 회로(111)는 제 1 트랜지스터(T1)를 포함할 수 있다. 상기 제 1 트랜지스터(T1)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(T1)의 게이트는 상기 제 1 입력 신호(IN)를 수신하고, 드레인이 상기 부 출력 노드(ON2)와 연결되며, 소스가 상기 제 1 공통 노드(CN1)와 연결될 수 있다. 상기 제 2 입력 회로(112)는 제 2 트랜지스터(T2)를 포함할 수 있다. 상기 제 2 트랜지스터(T2)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 2 트랜지스터(T2)의 게이트는 상기 제 2 입력 신호(INB)를 수신하고, 드레인이 상기 정 출력 노드(ON1)와 연결되며, 소스가 상기 제 2 공통 노드(CN2)와 연결될 수 있다.
상기 제 1 보상 회로(120)는 제 1 지연 회로(121) 및 제 3 입력 회로(122)를 포함할 수 있다. 상기 제 1 지연 회로(121)는 상기 제 1 입력 신호(IN)를 수신하고, 상기 제 1 입력 신호(IN)를 지연시켜 제 1 지연 입력 신호(IND)를 생성할 수 있다. 상기 제 3 입력 회로(122)는 상기 정 출력 노드(ON1) 및 상기 제 1 공통 노드(CN1) 사이에 연결될 수 있다. 상기 제 3 입력 회로(122)는 상기 제 1 지연 회로(121)로부터 상기 제 1 지연 입력 신호(IND)를 수신할 수 있다. 상기 제 3 입력 회로(122)는 상기 제 1 지연 입력 신호(IND)에 기초하여 상기 정 출력 노드(ON1)의 전압 레벨을 변화시킬 수 있다.
상기 제 1 지연 회로(121)는 제 1 저항(R1) 및 제 1 캐패시터(C1)를 포함할 수 있다. 상기 제 1 입력 신호(IN)는 상기 제 1 저항(R1)의 일 단으로 입력될 수 있고, 상기 제 1 지연 입력 신호(IND)는 상기 제 1 저항(R1)의 타 단으로부터 출력될 수 있다. 상기 제 1 캐패시터(C1)는 상기 제 1 저항(R1)의 타 단과 상기 제 2 전원전압 단자(102) 사이에 연결될 수 있다. 상기 제 1 지연 회로(121)는 상기 제 1 저항(R1)과 제 1 캐패시터(C1)에 의한 RC 지연 (Resistive-Capacitive delay)을 이용하여 상기 제 1 입력 신호(IN)에 비해 위상이 지연되고 진폭이 감소된 상기 제 1 지연 입력 신호(IND)를 생성할 수 있다.
상기 제 3 입력 회로(122)는 제 3 트랜지스터(T3)를 포함할 수 있다. 상기 제 3 트랜지스터(T3)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 3 트랜지스터(T3)의 게이트는 상기 제 1 지연 입력 신호(IND)를 수신하고, 드레인이 상기 정 출력 노드(ON1)와 연결되며, 소스가 상기 제 1 공통 노드(CN1)와 연결될 수 있다. 상기 증폭기(100)는 상기 제 1 보상 회로(120)를 구비하여 상기 제 2 입력 신호(INB)와, 상기 제 2 입력 신호(INB)의 상보 신호인 제 1 입력 신호(IN)로부터 생성된 상기 제 1 지연 입력 신호(IND)에 기초하여 상기 정 출력 노드(ON1)의 전압 레벨을 변화시킬 수 있다.
상기 제 2 보상 회로(130)는 제 2 지연 회로(131) 및 제 4 입력 회로(132)를 포함할 수 있다. 상기 제 2 지연 회로(131)는 상기 제 2 입력 신호(INB)를 수신하고, 상기 제 2 입력 신호(INB)를 지연시켜 제 2 지연 입력 신호(INDB)를 생성할 수 있다. 상기 제 4 입력 회로(132)는 상기 부 출력 노드(ON2) 및 상기 제 2 공통 노드(CN2) 사이에 연결될 수 있다. 상기 제 4 입력 회로(132)는 상기 제 2 지연 회로(131)로부터 상기 제 2 지연 입력 신호(INDB)를 수신할 수 있다. 상기 제 4 입력 회로(132)는 상기 제 2 지연 입력 신호(INDB)에 기초하여 상기 부 출력 노드(ON2)의 전압 레벨을 변화시킬 수 있다.
상기 제 2 지연 회로(131)는 제 2 저항(R2) 및 제 2 캐패시터(C2)를 포함할 수 있다. 상기 제 2 입력 신호(INB)는 상기 제 2 저항(R2)의 일 단으로 입력될 수 있고, 상기 제 2 지연 입력 신호(INDB)는 상기 제 2 저항(R2)의 타 단으로부터 출력될 수 있다. 상기 제 2 캐패시터(C2)는 상기 제 2 저항(R2)의 타 단과 상기 제 2 전원전압 단자(102) 사이에 연결될 수 있다. 상기 제 2 지연 회로(131)는 상기 제 2 저항(R2)과 제 2 캐패시터(C2)에 의한 RC 지연 (Resistive-Capacitive delay)을 이용하여 상기 제 2 입력 신호(INB)에 비해 위상이 지연되고 진폭이 감소된 상기 제 2 지연 입력 신호(INDB)를 생성할 수 있다.
상기 제 4 입력 회로(132)는 제 4 트랜지스터(T4)를 포함할 수 있다. 상기 제 4 트랜지스터(T4)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 4 트랜지스터(T4)의 게이트는 상기 제 2 지연 입력 신호(INDB)를 수신하고, 드레인이 상기 부 출력 노드(ON2)와 연결되며, 소스가 상기 제 2 공통 노드(CN2)와 연결될 수 있다. 상기 증폭기(100)는 상기 제 2 보상 회로(130)를 구비하여, 상기 제 1 입력 신호(IN)와, 상기 제 1 입력 신호(IN)의 상보 신호인 상기 제 2 입력 신호(INB)로부터 생성된 상기 제 2 지연 입력 신호(INDB)에 기초하여 상기 부 출력 노드(ON2)의 전압 레벨을 변화시킬 수 있다. 상기 제 2 저항(R2)은 상기 제 1 저항(R1)과 실질적으로 동일한 저항 값을 가질 수 있다. 상기 제 2 캐패시터(C2)는 상기 제 1 캐패시터(C1)와 실질적으로 동일한 캐패시턴스를 가질 수 있다.
상기 등화 회로(140)는 소스 저항(REQ)을 포함할 수 있다. 상기 소스 저항(REQ)의 일 단은 상기 제 1 공통 노드(CN1)와 연결되고, 상기 소스 저항(REQ)의 타 단은 상기 제 2 공통 노드(CN2)와 연결될 수 있다. 상기 증폭기(100)의 이득은 상기 소스 저항(REQ)의 저항 값에 따라 변화될 수 있다. 상기 소스 저항(REQ)은 상기 제 1 및 제 2 저항(R1, R2)과 다른 저항 값을 가질 수 있다.
도 2는 도 1에 도시된 제 1 및 제 2 보상 회로(120, 130)를 구비하지 않는 증폭기의 동작을 보여주는 도면이고, 도 3은 본 발명의 실시예에 따른 증폭기(100)의 동작을 보여주는 도면이다. 도 2에 도시된 것과 같이, 차동 신호로서 전송된 상기 제 1 입력 신호(IN)와 상기 제 2 입력 신호(INB) 사이에서 직류 오프셋 (DC Offset)이 존재할 때, 상기 제 1 입력 신호(IN)의 하이 레벨 정상 상태의 전압 레벨은 상기 제 2 입력 신호(INB)의 하이 레벨 정상 상태의 전압 레벨보다 낮을 수 있고, 상기 제 2 입력 신호(INB)의 로우 레벨 정상 상태의 전압 레벨은 상기 제 1 입력 신호(IN)의 로우 레벨 정상 상태의 전압 레벨보다 높을 수 있다. 싱글 엔디드 신호로서 전송된 제 1 입력 신호(IN)와 제 2 입력 신호(INB)로서 입력된 기준 전압(VREF) 사이에서 오프셋이 존재할 때, 상기 기준 전압(VREF)은 타겟 레벨(TARGET)보다 높은 전압 레벨을 가질 수 있다. 반대로, 상기 기준 전압(VREF)은 타겟 레벨(TARGET)보다 낮은 레벨의 전압 레벨을 가질 수도 있다. 이 때, 상기 제 1 및 제 2 보상 회로(120, 130)를 구비하지 않는 증폭기로부터 생성된 정 출력 신호(OUT)의 하이 레벨 정상 상태의 전압 레벨과 부 출력 신호(OUTB)의 로우 레벨 정상 상태의 전압 레벨의 차이가 매우 작아질 수 있다. 따라서, 상기 정 출력 신호(OUT)의 하이 레벨 구간의 유효 듀레이션 (valid duration), 유효 윈도우 (valid window) 또는 유효 아이 (valid eye)가 감소되고, 하이 레벨 구간 및 로우 레벨 구간의 듀티 비가 악화될 수 있다.
도 3에 도시된 것과 같이, 본 발명의 실시예에 따른 증폭기(100)는 상기 제 1 입력 신호(IN)와 상기 제 2 지연 입력 신호(INDB)에 기초하여 상기 부 출력 노드(ON2)의 전압 레벨을 변화시키고, 상기 제 2 입력 신호(INB)와 상기 제 1 지연 입력 신호(IND)에 기초하여 상기 정 출력 노드(ON1)의 전압 레벨을 변화시킬 수 있다. 상기 제 1 입력 신호(IN)가 하이 레벨에서 로우 레벨로 천이할 때, 상기 제 2 입력 신호(INB)는 로우 레벨에서 하이 레벨로 천이할 수 있다. 상기 제 1 지연 회로(121)는 상기 제 1 입력 신호(IN)를 지연시켜 상기 제 1 입력 신호(IN)보다 위상이 늦고 진폭이 감소된 제 1 지연 입력 신호(IND)를 출력할 수 있다. 상기 제 2 지연 회로(131)는 상기 제 2 입력 신호(INB)를 지연시켜 상기 제 2 입력 신호(INB)보다 위상이 늦고 진폭이 감소된 제 2 지연 입력 신호(INDB)를 출력할 수 있다.
T1 에서, 상기 제 2 입력 신호(INB)가 로우 레벨에서 하이 레벨로 천이할 때, 상기 제 1 입력 신호(IN)는 하이 레벨에서 로우 레벨로 천이할 수 있다. 상기 제 2 입력 회로(112)는 상기 제 2 입력 신호(INB)에 기초하여 상기 정 출력 노드(ON1)를 상기 제 2 전원전압(VL)의 전압 레벨로 변화시킬 수 있다. 이 때, 상기 제 1 입력 신호(IN)를 지연시켜 생성된 상기 제 1 지연 입력 신호(IND)의 하이 레벨 정상 상태는 상기 제 2 입력 신호(INB)가 하이 레벨로 천이할 때까지 유지될 수 있다. 상기 제 3 입력 회로(122)는 상기 제 1 지연 입력 신호(IND)에 기초하여 상기 정 출력 노드(ON1)의 전압 레벨이 상기 제 2 전원전압(VL)의 전압 레벨로 변화되는 것을 가속화시킬 수 있다. 따라서, 상기 정 출력 노드(ON1)는 보다 빠르게 제 2 전원전압(VL)의 전압 레벨로 변화될 수 있고, 상기 정 출력 신호(OUT)의 전압 레벨을 로우 레벨로 부스팅시킬 수 있다. 상기 제 1 입력 회로(111)는 상기 제 1 입력 신호(IN)에 기초하여 상기 부 출력 노드(ON2)를 상기 제 1 전원전압(VH)의 전압 레벨로 변화시킬 수 있다. 이 때, 상기 제 2 입력 신호(INB)를 지연시켜 생성된 제 2 지연 입력 신호(INDB)의 로우 레벨 정상 상태는 상기 제 1 입력 신호(IN)가 로우 레벨로 천이할 때까지 유지될 수 있다. 상기 제 4 입력 회로(132)는 상기 제 2 지연 입력 신호(INDB)에 기초하여 상기 부 출력 노드(ON2)의 전압 레벨이 상기 제 1 전원전압(VH)의 전압 레벨로 변화되는 것을 가속화시킬 수 있다. 따라서, 상기 부 출력 노드(ON2)는 보다 빠르게 제 1 전원전압(VH)의 레벨로 변화될 수 있고, 상기 부 출력 신호(OUTB)의 전압 레벨을 하이 레벨로 빠르게 부스팅시킬 수 있다. 상기 정 출력 신호(OUT)가 로우 레벨로 부스팅되고 상기 부 출력 신호(OUTB)가 하이 레벨로 부스팅되면서, 상기 정 출력 신호(OUT)의 하이 레벨 정상 상태의 전압 레벨과 부 출력 신호(OUTB)의 로우 레벨 정상 상태의 전압 레벨의 차이는 도 2에 도시된 것보다 커질 수 있고, 상기 정 출력 신호(OUT)의 하이 레벨 구간의 유효 듀레이션이 증가 또는 확장될 수 있다. 또한, 상기 정 출력 신호(OUT)의 하이 레벨 구간과 로우 레벨 구간의 듀티 비를 개선시킬 수 있다.
T2 에서, 상기 제 1 입력 신호(IN)가 로우 레벨에서 하이 레벨로 천이할 때, 상기 제 2 입력 신호(INB)는 하이 레벨에서 로우 레벨로 천이할 수 있다. 상기 제 1 입력 회로(111)는 상기 제 1 입력 신호(IN)에 기초하여 상기 부 출력 노드(ON2)를 상기 제 2 전원전압(VL)의 전압 레벨로 변화시킬 수 있다. 이 때, 상기 제 2 지연 입력 신호(INDB)의 하이 레벨 정상 상태는 상기 제 1 입력 신호(IN)가 하이 레벨로 천이할 때까지 유지될 수 있다. 따라서, 상기 제 4 입력 회로(132)는 상기 제 2 지연 입력 신호(INDB)에 기초하여 상기 부 출력 노드(ON2)가 제 2 전원전압(VL)의 전압 레벨로 변화되는 것을 가속화시킬 수 있다. 상기 부 출력 노드(ON2)는 보다 빠르게 제 2 전원전압(VL)의 레벨로 변화될 수 있고, 상기 부 출력 신호(OUTB)의 전압 레벨은 로우 레벨로 빠르게 부스팅될 수 있다. 상기 제 2 입력 회로(112)는 상기 제 2 입력 신호(INB)에 기초하여 상기 정 출력 노드(ON1)의 전압 레벨을 상기 제 1 전원전압(VH)의 전압 레벨로 변화시킬 수 있다. 이 때, 상기 제 1 지연 입력 신호(IND)의 로우 레벨 정상 상태는 상기 제 2 입력 신호(INB)가 로우 레벨로 천이할 때까지 유지될 수 있다. 따라서, 상기 제 3 입력 회로(122)는 상기 제 1 지연 입력 신호(IND)에 기초하여 상기 정 출력 노드(ON1)가 상기 제 1 전원전압(VH) 레벨로 변화되는 것을 가속화시킬 수 있다. 상기 정 출력 노드(ON1)는 보다 빠르게 상기 제 1 전원전압(VH)의 전압 레벨로 변화될 수 있고, 상기 정 출력 신호(OUT)의 전압 레벨은 하이 레벨로 빠르게 부스팅될 수 있다. 상기 부 출력 신호(OUTB)가 로우 레벨로 부스팅되고 상기 정 출력 신호(OUT)가 하이 레벨로 부스팅되면서, 상기 정 출력 신호(OUT)의 하이 레벨 정상 상태의 전압 레벨과 부 출력 신호(OUTB)의 로우 레벨 정상 상태의 전압 레벨 차이는 도 2에 도시된 것보다 커질 수 있고, 상기 정 출력 신호(OUT)의 로우 레벨 구간의 유효 듀레이션이 증가 또는 확장될 수 있다.
도 4는 본 발명의 실시예에 따른 증폭기(400)의 구성을 보여주는 도면이다. 상기 증폭기(400)는 제 1 입력 신호(IN) 및 제 2 입력 신호(INB)를 수신하여 정 출력 신호(OUT) 및 부 출력 신호(OUTB)를 생성할 수 있다. 상기 증폭기(400)는 제 1 입력 회로(411), 제 2 입력 회로(412), 제 1 보상 회로(420), 제 2 보상 회로(430) 및 등화 회로(440)를 포함할 수 있다. 상기 제 1 입력 회로(411)는 부 출력 노드(ON2) 및 제 1 공통 노드(CN1) 사이에 연결될 수 있다. 상기 부 출력 노드(ON2)는 제 1 전원전압 단자(401)와 연결될 수 있고, 상기 부 출력 신호(OUTB)는 상기 부 출력 노드(ON2)를 통해 출력될 수 있다. 상기 제 1 공통 노드(CN1)는 제 2 전원전압 단자(402)와 연결될 수 있다. 상기 제 1 전원전압 단자(401)는 제 1 전원전압(VH)을 수신하고, 상기 제 2 전원전압 단자(402)는 제 2 전원전압(VL)을 수신할 수 있다.
상기 제 2 입력 회로(412)는 정 출력 노드(ON1) 및 제 2 공통 노드(CN2) 사이에 연결될 수 있다. 상기 정 출력 노드(ON1)는 상기 제 1 전원전압 단자(401)와 연결될 수 있고, 상기 정 출력 신호(OUT)는 상기 정 출력 노드(ON1)를 통해 출력될 수 있다. 상기 제 2 입력 회로(412)는 상기 제 2 입력 신호(INB)를 수신하고, 상기 제 2 입력 신호(INB)에 기초하여 상기 정 출력 노드(ON1)의 전압 레벨을 변화시킬 수 있다.
상기 제 1 보상 회로(420)는 상기 정 출력 노드(ON1) 및 상기 제 1 공통 노드(CN1) 사이에 연결될 수 있다. 상기 제 1 보상 회로(420)는 상기 제 1 입력 신호(IN)를 수신하고, 상기 제 1 입력 신호(IN)에 기초하여 상기 정 출력 노드(ON1)의 전압 레벨을 변화시킬 수 있다. 상기 제 1 보상 회로(420)는 상기 제 1 입력 신호(IN)를 지연시키고, 지연된 신호에 기초하여 상기 정 출력 노드(ON1)의 전압 레벨을 변화시킬 수 있다. 상기 제 1 보상 회로(420)는 가변 임피던스를 가질 수 있고, 임피던스 변화에 따라 상기 증폭기(400)의 교류 이득을 변화시키거나 영점을 변화시킬 수 있다. 상기 증폭기(400)의 교류 이득은 유도성 피킹 (inductive peaking)이 발생되는 특정 주파수 영역에서의 상기 증폭기(400)의 이득으로서, 상기 제 1 및 제 2 입력 신호(IN, INB)의 전압 레벨이 천이할 때 얻어지는 상기 증폭기(400)의 이득을 의미할 수 있다. 상기 영점 (zero)은 상기 유도성 피킹이 발생되는 시점에서의 주파수를 의미할 수 있다.
상기 제 2 보상 회로(430)는 상기 부 출력 노드(ON2) 및 상기 제 2 공통 노드(CN2) 사이에 연결될 수 있다. 상기 제 2 보상 회로(430)는 상기 제 2 입력 신호(INB)를 수신하고, 상기 제 2 입력 신호(INB)에 기초하여 상기 부 출력 노드(ON2)의 전압 레벨을 변화시킬 수 있다. 상기 제 2 보상 회로(430)는 상기 제 2 입력 신호(INB)를 지연시키고, 지연된 신호에 기초하여 상기 부 출력 노드(ON2)의 전압 레벨을 변화시킬 수 있다. 상기 제 1 보상 회로(420)는 가변 임피던스를 가질 수 있고, 임피던스 변화에 따라 상기 증폭기(400)의 교류 이득을 변화시키거나 영점을 변화시킬 수 있다.
상기 등화 회로(440)는 상기 제 1 및 제 2 공통 노드(CN1, CN2) 사이에 연결될 수 있다. 상기 등화 회로(440)는 상기 제 1 및 제 2 공통 노드(CN1, CN2)를 연결하여 상기 제 1 및 제 2 공통 노드(CN1, CN2)의 전압 레벨을 등화시킬 수 있다. 상기 등화 회로(440)는 상기 증폭기(400)의 이득을 조절할 수 있다. 예를 들어, 상기 등화 회로(440)는 가변 임피던스를 가질 수 있고, 임피던스 변화에 따라 상기 증폭기(400)의 직류 이득 및 교류 이득을 조절할 수 있다. 상기 직류 이득은 상대적으로 낮은 주파수의 입력 신호를 수신할 때 증폭기(400)의 이득으로서, 상기 제 1 입력 신호(IN1) 및 제 2 입력 신호(INB)가 정상 상태(steady state) 전압 레벨을 유지할 때 얻어지는 상기 증폭기(400)의 이득을 의미할 수 있다.
도 4에서, 상기 증폭기(400)는 제 1 로드 저항(RL41) 및 제 2 로드 저항(RL42)을 더 포함할 수 있다. 상기 제 1 로드 저항(RL41)은 상기 제 1 전원전압 단자(401)와 상기 정 출력 노드(ON1) 사이에 연결될 수 있다. 상기 제 2 로드 저항(RL42)은 상기 제 1 전원전압 단자(401)와 상기 부 출력 노드(ON2) 사이에 연결될 수 있다. 상기 증폭기(400)는 제 1 전류원(CS41) 및 제 2 전류원(CS42)을 더 포함할 수 있다. 상기 제 1 전류원(CS41)은 상기 제 1 공통 노드(CN1)와 상기 제 2 전원전압 단자(402) 사이에 연결될 수 있다. 상기 제 2 전류원(CS42)은 상기 제 2 공통 노드(CN2)와 상기 제 2 전원전압 단자(402) 사이에 연결될 수 있다.
상기 제 1 입력 회로(411)는 제 1 트랜지스터(T41)를 포함할 수 있다. 상기 제 1 트랜지스터(T41)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(T41)의 게이트는 상기 제 1 입력 신호(IN)를 수신하고, 드레인이 상기 부 출력 노드(ON2)와 연결되며, 소스가 상기 제 1 공통 노드(CN1)와 연결될 수 있다. 상기 제 2 입력 회로(412)는 제 2 트랜지스터(T42)를 포함할 수 있다. 상기 제 2 트랜지스터(T42)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 2 트랜지스터(T42)의 게이트는 상기 제 2 입력 신호(INB)를 수신하고, 드레인이 상기 정 출력 노드(ON1)와 연결되며, 소스가 상기 제 2 공통 노드(CN2)와 연결될 수 있다.
상기 제 1 보상 회로(420)는 제 1 지연 회로(421) 및 제 3 입력 회로(422)를 포함할 수 있다. 상기 제 1 지연 회로(421)는 상기 제 1 입력 신호(IN)를 수신하고, 상기 제 1 입력 신호(IN)를 가변 지연시켜 제 1 지연 입력 신호(IND)를 생성할 수 있다. 상기 제 3 입력 회로(422)는 상기 정 출력 노드(ON1) 및 상기 제 1 공통 노드(CN1) 사이에 연결될 수 있다. 상기 제 3 입력 회로(422)는 상기 제 1 지연 회로(421)로부터 상기 제 1 지연 입력 신호(IND)를 수신할 수 있다. 상기 제 3 입력 회로(422)는 상기 제 1 지연 입력 신호(IND)에 기초하여 상기 정 출력 노드(ON1)의 전압 레벨을 변화시킬 수 있다.
상기 제 1 지연 회로(421)는 제 1 가변 저항(R41) 및 제 1 가변 캐패시터(C41)를 포함할 수 있다. 상기 제 1 입력 신호(IN)는 상기 제 1 가변 저항(R41)의 일 단으로 입력될 수 있고, 상기 제 1 지연 입력 신호(IND)는 상기 제 1 가변 저항(R41)의 타 단으로부터 출력될 수 있다. 상기 제 1 가변 캐패시터(C41)는 상기 제 1 가변 저항(R41)의 타 단과 상기 제 2 전원전압 단자(402) 사이에 연결될 수 있다. 상기 제 1 지연 회로(421)는 상기 제 1 가변 저항(R41)과 제 1 가변 캐패시터(C41)에 의한 가변 RC 지연 (Resistive-Capacitive delay)을 이용하여 상기 제 1 입력 신호(IN)에 비해 위상이 지연되고 진폭이 감소된 상기 제 1 지연 입력 신호(IND)를 생성할 수 있다. 상기 제 3 입력 회로(422)는 제 3 트랜지스터(T43)를 포함할 수 있다. 상기 제 3 트랜지스터(T43)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 3 트랜지스터(T43)의 게이트는 상기 제 1 지연 입력 신호(IND)를 수신하고, 드레인이 상기 정 출력 노드(ON1)와 연결되며, 소스가 상기 제 1 공통 노드(CN1)와 연결될 수 있다. 상기 증폭기(400)는 상기 제 1 보상 회로(420)를 구비하여 상기 제 2 입력 신호(INB)와, 상기 제 2 입력 신호(INB)의 상보 신호인 상기 제 1 입력 신호(IN)로부터 생성된 상기 제 1 지연 입력 신호(IND)에 기초하여 상기 정 출력 노드(ON1)의 전압 레벨을 변화시킬 수 있다.
상기 제 2 보상 회로(430)는 제 2 지연 회로(431) 및 제 4 입력 회로(432)를 포함할 수 있다. 상기 제 2 지연 회로(431)는 상기 제 2 입력 신호(INB)를 수신하고, 상기 제 2 입력 신호(INB)를 가변 지연시켜 제 2 지연 입력 신호(INDB)를 생성할 수 있다. 상기 제 4 입력 회로(432)는 상기 부 출력 노드(ON2) 및 상기 제 2 공통 노드(CN2) 사이에 연결될 수 있다. 상기 제 4 입력 회로(432)는 상기 제 2 지연 회로(431)로부터 상기 제 2 지연 입력 신호(INDB)를 수신할 수 있다. 상기 제 4 입력 회로(432)는 상기 제 2 지연 입력 신호(INDB)에 기초하여 상기 부 출력 노드(ON2)의 전압 레벨을 변화시킬 수 있다.
상기 제 2 지연 회로(431)는 제 2 가변 저항(R42) 및 제 2 가변 캐패시터(C42)를 포함할 수 있다. 상기 제 2 입력 신호(INB)는 상기 제 2 가변 저항(R42)의 일 단으로 입력될 수 있고, 상기 제 2 지연 입력 신호(INDB)는 상기 제 2 가변 저항(R42)의 타 단으로부터 출력될 수 있다. 상기 제 2 캐패시터(C42)는 상기 제 2 가변 저항(R42)의 타 단과 상기 제 2 전원전압 단자(402) 사이에 연결될 수 있다. 상기 제 2 지연 회로(431)는 상기 제 2 가변 저항(R42)과 제 2 가변 캐패시터(C42)에 의한 가변 RC 지연 (Resistive-Capacitive delay)을 이용하여 상기 제 2 입력 신호(INB)에 비해 위상이 지연되고 진폭이 감소된 상기 제 2 지연 입력 신호(INDB)를 생성할 수 있다. 상기 제 4 입력 회로(432)는 제 4 트랜지스터(T44)를 포함할 수 있다. 상기 제 4 트랜지스터(T44)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 4 트랜지스터(T44)의 게이트는 상기 제 2 지연 입력 신호(INDB)를 수신하고, 드레인이 상기 부 출력 노드(ON2)와 연결되며, 소스가 상기 제 2 공통 노드(CN2)와 연결될 수 있다. 상기 증폭기(400)는 상기 제 2 보상 회로(430)를 구비하여, 상기 제 1 입력 신호(IN)와, 상기 제 1 입력 신호(IN)의 상보 신호인 제 2 입력 신호(INB)로부터 생성된 상기 제 2 지연 입력 신호(INDB)에 기초하여 상기 부 출력 노드(ON2)의 전압 레벨을 변화시킬 수 있다. 상기 제 2 가변 저항(R42)은 상기 제 1 가변 저항(R41)과 실질적으로 동일한 저항 값을 가질 수 있다. 상기 제 2 가변 캐패시터(C42)는 상기 제 1 가변 캐패시터(C41)와 실질적으로 동일한 캐패시턴스를 가질 수 있다.
상기 등화 회로(440)는 가변 소스 저항(REQ) 및 가변 소스 캐패시터(CEQ)를 포함할 수 있다. 상기 가변 소스 저항(REQ) 및 상기 가변 소스 캐패시터(CEQ)는 상기 제 1 및 제 2 공통 노드(CN1, CN2) 사이에서 병렬로 연결될 수 있다. 상기 가변 소스 저항(REQ)의 일 단은 상기 제 1 공통 노드(CN1)와 연결되고, 상기 가변 소스 저항(REQ)의 타 단은 상기 제 2 공통 노드(CN2)와 연결될 수 있다. 상기 가변 소스 캐패시터(CEQ)의 일 단은 상기 제 1 공통 노드(CN1)와 연결되고, 상기 가변 소스 캐패시터(CEQ)의 타 단은 상기 제 2 공통 노드(CN2)와 연결될 수 있다. 상기 증폭기(400)의 이득은 상기 가변 소스 저항(REQ)의 저항 값과 상기 가변 소스 캐패시터(CEQ)의 캐패시턴스에 따라 변화될 수 있다. 상기 가변 소스 저항(REQ)은 상기 제 1 및 제 2 가변 저항(R41, R42)과 다른 저항 값을 가질 수 있다.
도 5a 및 도 5b는 상기 등화 회로(440)의 임피던스 변화에 따른 증폭기(400)의 이득 변화를 보여주는 그래프이다. 상기 가변 소스 저항(REQ)의 저항 값을 고정시킨 상태에서, 상기 가변 소스 캐패시터(CEQ)의 캐패시턴스를 변화시키면, 도 5에 도시된 것과 같이 상기 증폭기(400)의 유도성 피킹 (inductive peaking)이 변화될 수 있고, 상기 증폭기(400)의 교류 이득(AC Gain)이 변화될 수 있다. 상기 가변 소스 캐패시터(CEQ)의 캐패시턴스를 고정시킨 상태에서, 상기 가변 소스 저항(REQ)의 저항 값을 변화시키면, 도 6에 도시된 것과 같이 상기 증폭기(400)의 직류 이득(DC Gain)이 변화될 수 있다. 특히, 상기 가변 소스 저항(REQ)의 저항 값을 증가시키면 상기 증폭기(400)의 직류 이득(DC Gain)은 감소될 수 있다. 상기 직류 이득(DC Gain)이 감소되면서, 상기 증폭기(400)의 유도성 피킹이 상대적으로 증가될 수 있고, 상기 증폭기(400)의 교류 이득(AC Gain)이 증가될 수 있다.
도 6a 및 도 6b는 상기 제 1 및 제 2 보상 회로(420, 430)의 임피던스 변화에 따른 증폭기(400)의 이득 변화를 보여주는 그래프이다. 상기 가변 소스 저항(REQ)의 저항 값, 상기 가변 소스 캐패시터(CEQ)의 캐패시턴스, 상기 제 1 및 제 2 가변 캐패시터(C41, C42)의 캐패시턴스를 고정시킨 상태에서, 상기 제 1 및 제 2 가변 저항(R41, R42)의 저항 값을 변화시키면, 도 6a에 도시된 것과 같이 유도성 피킹의 크기가 변화될 수 있고, 상기 증폭기(400)의 교류 이득(AC Gain)이 변화될 수 있다. 예를 들어, 상기 제 1 및 제 2 가변 저항(R41, R42)의 저항 값이 증가되면, 상기 증폭기(400)의 교류 이득(AC Gain)이 증가될 수 있다. 도 5b에서 설명된 바와 같이, 상기 가변 소스 저항(REQ)의 저항 값을 조절하는 경우, 상기 증폭기(400)의 교류 이득을 증가시킬 수 있지만, 직류 이득이 감소될 수 있다. 하지만, 상기 제 1 및 제 2 가변 저항(R41, R42)의 저항 값을 변화시키는 경우, 상기 직류 이득 감소 없이 상기 교류 이득만 조절될 수 있다. 상기 가변 소스 저항(REQ)의 저항 값, 상기 가변 소스 캐패시턴스(CEQ)의 캐패시턴스, 상기 제 1 및 제 2 가변 저항(R41, R42)의 저항 값을 고정시킨 상태에서 상기 제 1 및 제 2 가변 캐패시터(C41, C42)의 캐패시턴스를 변화시키는 경우, 도 6b에 도시된 것과 같이, 상기 교류 이득이 발생되기 시작하는 주파수를 변화시킬 수 있다. 즉, 영점(Zero)을 다양한 주파수 범위에서 변화시킬 수 있다. 예를 들어, 상기 제 1 및 제 2 가변 캐패시터(C41, C42)의 캐패시턴스가 증가되면, 상기 영점(Zero)은 낮은 주파수 쪽으로 이동할 수 있다. 상기 영점(Zero)을 조절하는 경우, 상기 제 1 입력 신호(IN) 및/또는 제 2 입력 신호(INB)가 전송되는 채널의 특성과 상기 증폭기(400)의 특성을 매칭시킬 수 있기 때문에, 상기 채널에서 발생되는 손실을 효율적으로 보상할 수 있도록 상기 증폭기(400)의 이득을 최적화시킬 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 시스템(700)의 구성을 보여주는 도면이다. 도 7에서, 상기 반도체 시스템(700)은 제 1 반도체 장치(710) 및 제 2 반도체 장치(720)를 포함할 수 있다. 상기 제 1 반도체 장치(710)는 상기 제 2 반도체 장치(720)가 동작하는데 필요한 다양한 제어신호를 제공할 수 있다. 상기 제 1 반도체 장치(710)는 다양한 종류의 호스트 장치를 포함할 수 있다. 예를 들어, 상기 제 1 반도체 장치(710)는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor), 어플리케이션 프로세서(AP) 및 메모리 컨트롤러와 같은 호스트 장치일 수 있다. 상기 제 2 반도체 장치(720)는 예를 들어, 메모리 장치일 수 있고, 상기 메모리 장치는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다.
상기 제 2 반도체 장치(720)는 제 1 버스(701) 및 제 2 버스(702)를 통해 상기 제 1 반도체 장치(710)와 연결될 수 있다. 상기 제 1 및 제 2 버스(701, 702)는 신호를 전송하기 위한 신호 전송 경로, 링크 또는 채널일 수 있다. 상기 제 1 버스(701)는 단방향 버스일 수 있다. 상기 제 1 반도체 장치(710)는 상기 제 1 버스(701)를 통해 제 1 신호(TS1)를 상기 제 2 반도체 장치(720)로 전송할 수 있고, 상기 제 2 반도체 장치(720)는 상기 제 1 버스(701)와 연결되어 상기 제 1 반도체 장치(710)로부터 전송된 상기 제 1 신호(TS1)를 수신할 수 있다. 상기 제 1 신호(TS1)는 예를 들어, 커맨드 신호, 클럭 신호, 어드레스 신호와 같은 제어 신호들을 포함할 수 있다. 상기 제 2 버스(702)는 양방향 버스일 수 있다. 상기 제 1 반도체 장치(710)는 상기 제 2 버스(702)를 통해 제 2 신호(TS2)를 상기 제 2 반도체 장치(720)로 전송하거나 상기 제 2 버스(702)를 통해 상기 제 2 반도체 장치(720)로부터 전송된 상기 제 2 신호(TS2)를 수신할 수 있다. 상기 제 2 반도체 장치(720)는 상기 제 2 버스(702)를 통해 상기 제 2 신호(TS2)를 상기 제 1 반도체 장치(710)로 전송하거나 상기 제 2 버스(702)를 통해 상기 제 1 반도체 장치(710)로부터 전송된 상기 제 2 신호(TS2)를 수신할 수 있다. 상기 제 2 신호(TS2)는 예를 들어, 데이터일 수 있다. 일 실시예에서, 상기 제 1 및 제 2 신호(TS1, TS2)는 상보 신호(TS1B, TS2B)와 함께 차동 신호 쌍으로서 상기 제 1 및 제 2 버스(701, 702)를 통해 각각 전송될 수 있다. 일 실시예에서, 상기 제 1 및 제 2 신호(TS1, TS2)는 싱글 엔디드(single-ended) 신호로서 상기 제 1 및 제 2 버스(701, 702)를 통해 각각 전송될 수 있다.
상기 제 1 반도체 장치(710)는 제 1 전송 회로(711, TX), 제 2 전송 회로(713, TX) 및 수신 회로(714, RX)를 포함할 수 있다. 상기 제 1 전송 회로(711)는 상기 제 1 버스(701)와 연결되고, 상기 제 1 반도체 장치(710)의 내부 신호에 기초하여 상기 제 1 버스(701)를 구동하여 상기 제 2 반도체 장치(720)로 제 1 신호(TS1)를 전송할 수 있다. 상기 제 2 전송 회로(713)는 상기 제 2 버스(702)와 연결되고, 상기 제 1 반도체 장치(710)의 내부 신호에 기초하여 상기 제 2 버스(702)를 구동하여 상기 제 2 반도체 장치(720)로 상기 제 2 신호(TS2)를 전송할 수 있다. 상기 수신 회로(714)는 상기 제 2 버스(702)와 연결되고, 상기 제 2 버스(702)를 통해 상기 제 2 반도체 장치(720)로부터 전송된 상기 제 2 신호(TS2)를 수신할 수 있다. 상기 수신 회로(714)는 상기 제 2 버스(702)를 통해 전송된 상기 제 2 신호(TS2)를 차동 증폭하여 상기 제 1 반도체 장치(710)의 내부에서 사용되는 내부 신호를 생성할 수 있다. 상기 제 2 버스(702)를 통해 차동 신호 쌍이 전송될 때, 상기 수신 회로(714)는 상기 제 2 신호(TS2)와 상기 제 2 신호의 상보 신호(TS2B)를 차동 증폭하여 상기 내부 신호를 생성할 수 있다. 상기 제 2 버스(702)를 통해 싱글 엔디드 신호가 전송될 때, 상기 수신 회로(714)는 상기 제 2 신호(TS2)와 제 1 기준전압(VREF1)을 차동 증폭하여 상기 내부 신호를 생성할 수 있다. 상기 제 1 기준전압(VREF1)은 상기 제 2 신호(TS2)가 스윙하는 범위의 중간에 대응하는 전압 레벨을 가질 수 있다. 상기 수신 회로(714)는 도 1 및 도 4에 도시된 증폭 회로(100, 400) 중 어느 하나를 포함할 수 있다.
상기 제 2 반도체 장치(720)는 제 1 수신 회로(722, RX), 전송 회로(723, TX) 및 제 2 수신 회로(724, RX)를 포함할 수 있다. 상기 제 1 수신 회로(722)는 상기 제 1 버스(701)와 연결되고, 상기 제 1 버스(701)를 통해 상기 제 1 반도체 장치(710)로부터 전송된 상기 제 1 신호(TS1)를 수신할 수 있다. 상기 제 1 수신 회로(722)는 상기 제 1 버스(701)를 통해 전송된 상기 제 1 신호(TS1)를 차동 증폭하여 상기 제 2 반도체 장치(720)의 내부에서 사용되는 내부 신호를 생성할 수 있다. 상기 제 1 버스(701)를 통해 차동 신호 쌍이 전송될 때, 상기 제 1 수신 회로(722)는 상기 제 1 신호(TS1)와 상기 제 1 신호의 상보 신호(TS1B)를 차동 증폭하여 상기 내부 신호를 생성할 수 있다. 상기 제 1 버스(701)를 통해 싱글 엔디드 신호가 전송될 때, 상기 수신 회로(722)는 상기 제 1 신호(TS1)와 제 2 기준전압(VREF2)을 차동 증폭하여 상기 내부 신호를 생성할 수 있다. 상기 제 2 기준전압(VREF2)은 상기 제 1 신호(TS1)가 스윙하는 범위의 중간에 대응하는 전압 레벨을 가질 수 있다. 상기 전송 회로(723)는 상기 제 2 버스(702)와 연결되고, 상기 제 2 반도체 장치(720)의 내부 신호에 기초하여 상기 제 2 버스(702)를 구동하여 상기 제 1 반도체 장치(710)로 상기 제 2 신호(TS2)를 전송할 수 있다. 상기 제 2 수신 회로(724)는 상기 제 2 버스(702)와 연결되고, 상기 제 2 버스(702)를 통해 상기 제 1 반도체 장치(720)로부터 전송된 제 2 신호(TS2)를 수신할 수 있다. 상기 제 2 수신 회로(724)는 상기 제 2 버스(702)를 통해 전송된 상기 제 2 신호(TS2)를 차동 증폭하여 상기 제 2 반도체 장치(720)의 내부에서 사용되는 내부 신호를 생성할 수 있다. 상기 제 2 버스(702)를 통해 차동 신호 쌍이 전송될 때, 상기 제 2 수신 회로(724)는 상기 제 2 신호(TS2)와 상기 제 2 신호의 상보 신호(TS2B)를 차동 증폭하여 상기 내부 신호를 생성할 수 있다. 상기 제 2 버스(702)를 통해 싱글 엔디드 신호가 전송될 때, 상기 제 2 수신 회로(724)는 상기 제 2 신호(TS2)와 상기 제 1 기준전압(VREF1)을 차동 증폭하여 상기 내부 신호를 생성할 수 있다. 상기 제 1 및 제 2 수신 회로(722, 724)는 도 1 및 도 4에 도시된 증폭 회로(100, 400) 중 어느 하나를 포함할 수 있다.
도 8은 본 발명의 실시예에 따른 수신 회로(800)의 구성을 보여주는 도면이다. 상기 수신 회로(800)는 외부 버스(801) 또는 채널과 연결되고, 상기 외부 버스(801)를 통해 전송된 전송 신호(TS)를 수신할 수 있다. 상기 수신 회로(800)는 상기 전송 신호(TS)로부터 내부 신호(IS)를 생성할 수 있다. 상기 외부 버스(801) 또는 채널의 고주파수 손실(high frequency loss), 리플렉션(reflection) 또는 크로스 토크(crosstalk)로 인한 심볼간 간섭 (Inter Symbol Interference, ISI)이 상기 전송 신호(TS)에 발생될 수 있다. 따라서, 이전에 전송된 신호로 인해 다음에 전송될 신호에 프리커서(precursor) 간섭을 발생시킬 수 있다. 상기 수신 회로(800)는 상기 프리커서 간섭을 최소화시키기 위해 증폭기(810) 및 등화 회로(820)를 포함할 수 있다.
상기 증폭기(810)는 상기 외부 버스(801)와 연결되어 상기 외부 버스(801)를 통해 전송된 전송 신호(TS)를 수신할 수 있다. 상기 증폭기(810)는 상기 전송 신호(TS)를 차동 증폭 하여 수신 신호 쌍(RS, RSB)을 생성할 수 있다. 상기 수신 신호 쌍은 수신 신호(RS)와 상보 신호(RSB)를 포함할 수 있다. 상기 증폭기(810)는 직류 이득을 감소시키는 대신 교류 이득을 증가시켜 상기 전송 신호(TS)의 레벨이 천이되는 것을 정확하게 증폭하여 상기 수신 신호(RS)를 생성할 수 있다. 상기 전송 신호(TS)는 상보 신호(TSB)와 함께 차동 신호 쌍으로 전송될 수도 있고, 싱글 엔디드 신호로 전송될 수 있다. 상기 증폭기(810)는 상기 전송 신호(TS)와 상보 신호(TSB)를 차동 증폭하여 상기 수신 신호(RS)를 생성할 수도 있고, 싱글 엔디드 신호로서 전송된 상기 전송 신호(TS)와 기준전압(VREF)을 차동 증폭하여 상기 수신 신호(RS)를 생성할 수도 있다. 상기 증폭기(810)는 연속 시간 선형 등화기 (Continuous Time Linear Equalizer, CTLE)일 수 있고, 도 1 및 도 4에 도시된 증폭기(100, 400)는 상기 증폭기(810)로 적용될 수 있다.
상기 등화 회로(820)는 상기 수신 신호 쌍(RS, RSB)을 수신하여 상기 내부 신호(IS)를 생성할 수 있다. 상기 등화 회로(820)는 상기 수신 신호 쌍(RS, RSB)에서 발생할 수 있는 프리커서 (pre-cursor) 성분을 제거시켜 상기 내부 신호(IS)를 생성할 수 있다. 상기 등화 회로(820)는 상기 수신 회로(800)가 적용되는 반도체 장치의 특성에 따라 다양한 형태로 구현될 수 있다. 상기 등화 회로(820)는 결정 피드백 등화 회로 (decision feedback equalization circuit) 및 피드 포워드 등화 회로 (feed forward equalization circuit) 중 하나 이상을 포함할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 제 1 전원전압 단자와 연결되는 부 출력 노드와 제 2 전원전압 단자와 연결되는 제 1 공통 노드 사이에 연결되고, 제 1 입력 신호에 기초하여 상기 부 출력 노드의 전압 레벨을 변화시키는 제 1 입력 회로;
    상기 제 1 전원전압 단자와 연결되는 정 출력 노드와 상기 제 2 전원전압 단자와 연결되는 제 2 공통 노드 사이에 연결되고, 제 2 입력 신호에 기초하여 상기 정 출력 노드의 전압 레벨을 변화시키는 제 2 입력 회로;
    상기 정 출력 노드 및 상기 제 1 공통 노드 사이에 연결되고, 상기 제 1 입력 신호에 기초하여 상기 정 출력 노드의 전압 레벨을 변화시키는 제 1 보상 회로;
    상기 부 출력 노드 및 상기 제 2 공통 노드 사이에 연결되고, 상기 제 2 입력 신호에 기초하여 상기 부 출력 노드의 전압 레벨을 변화시키는 제 2 보상 회로; 및
    상기 제 1 및 제 2 공통 노드 사이에 연결되는 소스 저항을 포함하는 증폭기.
  2. 제 1 항에 있어서,
    상기 제 1 입력 회로는 게이트로 상기 제 1 입력 신호를 수신하고, 드레인이 상기 부 출력 노드와 연결되며, 소스가 상기 제 1 공통 노드와 연결되는 제 1 트랜지스터를 포함하는 증폭기.
  3. 제 2 항에 있어서,
    상기 제 2 입력 회로는 게이트로 상기 제 2 입력 신호를 수신하고, 드레인이 상기 정 출력 노드와 연결되며, 소스가 상기 제 2 공통 노드와 연결되는 제 2 트랜지스터를 포함하는 증폭기.
  4. 제 1 항에 있어서,
    상기 제 1 보상 회로는 상기 제 1 입력 신호를 지연시켜 제 1 지연 입력 신호를 생성하는 제 1 지연 회로; 및
    상기 제 1 지연 입력 신호에 기초하여 상기 정 출력 노드의 전압 레벨을 변화시키는 제 3 입력 회로를 포함하는 증폭기.
  5. 제 1 항에 있어서,
    상기 제 1 보상 회로는 일 단으로 상기 제 1 입력 신호를 수신하는 제 1 저항;
    일 단이 상기 제 1 저항 소자의 타 단과 연결되고, 타 단이 상기 제 2 전원전압 단자와 연결되는 제 1 캐패시터; 및
    게이트가 상기 제 1 저항 소자의 타 단과 연결되고, 드레인이 상기 정 출력 노드와 연결되며, 소스가 상기 제 1 공통 노드와 연결되는 제 3 트랜지스터를 포함하는 증폭기.
  6. 제 1 항에 있어서,
    상기 제 2 보상 회로는 상기 제 2 입력 신호를 지연시켜 제 2 지연 입력 신호를 생성하는 제 2 지연 회로; 및
    상기 제 1 지연 입력 신호에 기초하여 상기 부 출력 노드의 전압 레벨을 변화시키는 제 4 입력 회로를 포함하는 증폭기.
  7. 제 1 항에 있어서,
    상기 제 2 보상 회로는 일 단으로 상기 제 2 입력 신호를 수신하는 제 2 저항;
    일 단이 상기 제 2 저항 소자의 타 단과 연결되고, 타 단이 상기 제 2 전원전압 단자와 연결되는 제 2 캐패시터; 및
    게이트가 상기 제 2 저항 소자의 타 단과 연결되고, 드레인이 상기 부 출력 노드와 연결되며, 소스가 상기 제 2 공통 노드와 연결되는 제 4 트랜지스터를 포함하는 증폭기.
  8. 제 1 항에 있어서,
    상기 제 1 전원전압 단자 및 상기 정 출력 노드 사이에 연결되는 제 1 로드 저항; 및
    상기 제 1 전원전압 단자 및 상기 부 출력 노드 사이에 연결되는 제 2 로드 저항을 더 포함하는 증폭기.
  9. 제 1 항에 있어서,
    상기 제 1 공통 노드 및 상기 제 2 전원전압 단자 사이에 연결되는 제 1 전류원; 및
    상기 제 2 공통 노드 및 상기 제 2 전원전압 단자 사이에 연결되는 제 2 전류원을 더 포함하는 증폭기.
  10. 제 1 항에 있어서,
    상기 제 1 및 제 2 공통 노드 사이에 연결되는 소스 캐패시터를 더 포함하는 증폭기.
  11. 제 1 전원전압 단자와 연결되는 부 출력 노드와 제 2 전원전압 단자와 연결되는 제 1 공통 노드 사이에 연결되고, 제 1 입력 신호에 기초하여 상기 부 출력 노드의 전압 레벨을 변화시키는 제 1 입력 회로;
    상기 제 1 전원전압 단자와 연결되는 정 출력 노드와 상기 제 2 전원전압 단자와 연결되는 제 2 공통 노드 사이에 연결되고, 제 2 입력 신호에 기초하여 상기 정 출력 노드의 전압 레벨을 변화시키는 제 2 입력 회로;
    상기 제 1 입력 신호를 지연시켜 제 1 지연 입력 신호를 생성하는 제 1 지연 회로;
    상기 제 2 입력 신호를 지연시켜 제 2 지연 입력 신호를 생성하는 제 2 지연 회로;
    상기 정 출력 노드 및 상기 제 1 공통 노드 사이에 연결되고, 상기 제 1 지연 입력 신호에 기초하여 상기 정 출력 노드의 전압 레벨을 변화시키는 제 3 입력 회로;
    상기 부 출력 노드 및 상기 제 2 공통 노드 사이에 연결되고, 상기 제 2 지연 입력 신호에 기초하여 상기 부 출력 노드의 전압 레벨을 변화시키는 제 4 입력 회로; 및
    상기 제 1 및 제 2 공통 노드 사이에 연결되는 등화 회로를 포함하는 증폭기.
  12. 제 11 항에 있어서,
    상기 제 1 입력 회로는 게이트로 상기 제 1 입력 신호를 수신하고, 드레인이 상기 부 출력 노드와 연결되며, 소스가 상기 제 1 공통 노드와 연결되는 제 1 트랜지스터를 포함하는 증폭기.
  13. 제 12 항에 있어서,
    상기 제 2 입력 회로는 게이트로 상기 제 2 입력 신호를 수신하고, 드레인이 상기 정 출력 노드와 연결되며, 소스가 상기 제 2 공통 노드와 연결되는 제 2 트랜지스터를 포함하는 증폭기.
  14. 제 11 항에 있어서,
    상기 제 1 지연 회로는 일 단으로 상기 제 1 입력 신호가 수신되고, 타 단으로 상기 제 1 지연 입력 신호가 출력되는 제 1 가변 저항; 및
    상기 제 1 가변 저항의 타 단과 상기 제 2 전원전압 단자 사이에 연결되는 제 1 가변 캐패시터를 포함하는 증폭기.
  15. 제 11 항에 있어서,
    상기 제 2 지연 회로는 일 단으로 상기 제 2 입력 신호가 수신되고, 타 단으로 상기 제 2 지연 입력 신호가 출력되는 제 2 가변 저항; 및
    상기 제 2 가변 저항의 타 단과 상기 제 2 전원전압 단자 사이에 연결되는 제 2 가변 캐패시터를 포함하는 증폭기.
  16. 제 11 항에 있어서,
    상기 3 입력 회로는 게이트로 상기 제 1 지연 입력 신호를 수신하고, 드레인이 상기 정 출력 노드와 연결되며, 소스가 상기 제 1 공통 노드와 연결되는 제 3 트랜지스터를 포함하는 증폭기.
  17. 제 11 항에 있어서,
    상기 제 4 입력 회로는 게이트로 상기 제 2 지연 입력 신호를 수신하고, 드레인이 상기 부 출력 노드와 연결되며, 소스가 상기 제 2 공통 노드와 연결되는 제 4 트랜지스터를 포함하는 증폭기.
  18. 제 11 항에 있어서,
    상기 등화 회로는 상기 제 1 및 제 2 공통 노드 사이에 연결되는 가변 소스 저항; 및
    상기 제 1 및 제 2 공통 노드 사이에서 상기 가변 소스 저항과 병렬로 연결되는 가변 소스 캐패시터를 포함하는 증폭기.
  19. 제 11 항에 있어서,
    상기 제 1 전원전압 단자 및 상기 정 출력 노드 사이에 연결되는 제 1 로드 저항; 및
    상기 제 2 전원전압 단자 및 상기 부 출력 노드 사이에 연결되는 제 2 로드 저항을 더 포함하는 증폭기.
  20. 제 11 항에 있어서,
    상기 제 1 공통 노드와 상기 제 2 전원전압 단자 사이에 연결되는 제 1 전류원; 및
    상기 제 2 공통 노드와 상기 제 2 전원전압 단자 사이에 연결되는 제 2 전류원을 더 포함하는 증폭기.
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