CN116032218A - 放大电路 - Google Patents

Abstract

一种放大电路，包含：多个第一晶体管；第二晶体管，串联于该第一晶体管；以及补偿电容组，包含多个补偿电容以及多个开关。当放大电路运行于第一增益模式，第一数量的第一晶体管被导通且第二数量的补偿电容耦接于第一晶体管的第一端以及第二端之间。当放大电路运行于第二增益模式，第三数量的第一晶体管被导通且第四数量的补偿电容耦接于第一晶体管的该第一端以及第二端之间。第一数量大于第三数量，且第二数量大于该第四数量。

Description

放大电路

技术领域

本发明是关于放大电路，特别是关于可降低寄生电容效应的放大电路。

背景技术

已知技术中的共源共栅LNA放大器(Cascode Low Noise Amplifier，共源共栅低噪声放大器)可提供所需的增益。然而，其晶体管间可能产生寄生电容效应，进而增加了共源共栅LNA放大器的噪声指数(Noise Figure)。寄生电容也可能产生其他的问题。举例来说，寄生电容具有不稳定的电容值，因此也可能使共源共栅LNA放大器变得不稳定。

已知的共源共栅LNA放大器通常未包含降低寄生电容效应的机制。有些共源共栅LNA放大器会以电感之类的元件来抵消寄生电容。然而，这些元件可能会造成漏电流的问题。

因此，需要一种新的机制来降低寄生电容效应。

发明内容

因此，本发明的一个目的是提供一种放大电路，其架构可降低寄生电容效应。

本发明的一个实施例公开了一种放大电路，包含：第一晶体管；第二晶体管，串联于该第一晶体管；多个开关；以及多个补偿电容，选择性的耦接于该第一晶体管的第一端以及第二端，该第一端以及该第二端为非控制端。其中每一个该补偿电容与对应的该开关串联，且这些补偿电容并联。

本发明另一实施例公开了一种放大电路，包含：多个第一晶体管；第二晶体管，串联于该第一晶体管；以及补偿电容组，包含多个补偿电容以及多个开关，其中每一个该补偿电容与对应的该开关串联，且这些补偿电容并联；其中当该放大电路运行于第一增益模式，第一数量的第一晶体管被导通且第二数量的该补偿电容耦接于这些第一晶体管的第一端以及第二端之间；其中当该放大电路运行于第二增益模式，第三数量的第一晶体管被导通且第四数量的该补偿电容耦接于这些第一晶体管的该第一端以及该第二端之间；该第一数量大于该第三数量，且该第二数量大于该第四数量。

根据前述实施例，可以利用负电容来抵消掉放大电路中的寄生电容，进而改善已知技术中寄生电容的问题。

附图说明

图1示出了根据本发明一个实施例的放大电路。

图2示出了图1所示的实施例的等效电路图。

图3以及图4示出了根据本发明不同实施例的，使用了前述放大电路的信号接收电路。

图5示出了根据本发明一个实施例的，图3和图4中所示的控制电路。

图6示出了根据本发明一个实施例的可调式电流源的详细电流图。

具体实施方式

以下将以多个实施例来描述本发明的内容，需要注意的是，以下描述中的“第一”、“第二”以及类似描述仅用来定义不同的元件、参数、数据、信号或步骤。并非用以限定其次序。

图1示出了根据本发明一个实施例的放大电路，其可以是共源共栅LNA放大器。如图1所示，放大电路100包含NMOS(N type Metal-Oxide-Semiconductor Field-EffectTransistor，N型金属氧化物半导体场效应晶体管)N1，NMOS N2以及多个补偿电容C_M1,C_M2,C_M3与多个开关SW_1、SW_2、SW_3。补偿电容C_M1,C_M2,C_M3与对应的开关串联且彼此并联。NMOS N2串联于NMOS N1。具体言之，NMOS N2的漏极耦接于NMOS N1的源极。补偿电容C_M1,C_M2,C_M3与开关SW_1、SW_2、SW_3则对应开关SW_1、SW_2、SW_3导通与否选择性的耦接于NMOS N1的漏极和源极之间。在一个实施例中，NMOS N1为共栅极(common gate)放大器，而NMOS N2为共源极(common source)放大器，且补偿电容C_M1,C_M2,C_M3与开关SW_1、SW_2、SW_3位于NMOS N1的漏极以及源极之间。补偿电容C_M1,C_M2,C_M3与开关SW_1、SW_2、SW_3可称为补偿电容组。补偿电容组可以如图1所示包含多个电容与多个开关，也可只包含单一电容和单一开关。通过让开关SW_1、SW_2、SW_3其中至少一个导通，可让补偿电容C_M1,C_M2,C_M3其中之一形成所需的补偿电容，或是让补偿电容C_M1,C_M2,C_M3其中至少两个并联而形成所需的补偿电容。补偿电容组包含多个电容与多个开关的好处在于，由于现代制程的复杂化，制程变异所造成的寄生电容效应较难精确估计，因此通过可使用单一补偿电容也可并联多个补偿电容的补偿电容组，可对应制程变异而做出最好的补偿。

共栅极放大器是放大器电路的组成方式之一，可被用在但不限定于电流缓冲器或电压放大器中。详细言之，此架构下，晶体管的源极充当信号输入端，漏极充当信号输出端，栅极则为公共端。在图1实施例中，NMOS N1即为共栅极放大器。共源极放大器是放大器电路的另一种组成方式，可被用在但不限定于电压或跨导放大器中。在图1实施例中，NMOS N2所接收信号从其栅极进入，从其漏极离开，因此NMOS N2是共源极放大器。应当注意，在图1实施例中，未标示NMOS N1和NMOS N2各端所接收的信号或电压，而在后续的实施例，将说明放大电路100所应用的实际例子以及NMOS N1和NMOS N2各端所接收的信号或电压。

图2示出了图1所示的实施例的等效电路图。如图2所示，在NMOS N1以及N2间因寄生电容效应而可能存在着寄生电容(parasitic capacitance)C_P。图1中的补偿电容组可产生图2中所示的等效电容C_A、C_B。若NMOS N1的电压增益为A，且补偿电容C的电容值为CV。

V2、V1分别为NMOS N1的漏极电压和源极电压。则等效电容C_A的电容值为(1-A)CV，等效电容C_B的电容值为(1-A^-1)CV。若A大于1，则等效电容C_A会形成负电容效应。因此，等效电容C_A可和寄生电容C_P抵消，以减少已知技术中因寄生电容所产生的电路问题。

图1中的NMOS N1以及N2可以用其他的晶体管取代。举例来说，可以用PMOS(P typeMetal-Oxide-Semiconductor Field-Effect Transistor，P型金属氧化物半导体场效应晶体管)来取代。因此，图1中所示的放大电路100可简述为：一种放大电路，包含：第一晶体管(例如NMOS N1)；第二晶体管(例如NMOS N2)，串联该第一晶体管；以及多个补偿电容与多个开关(例如补偿电容C_M1,C_M2,C_M3与开关SW_1、SW_2、SW_3)，补偿电容选择性的耦接于第一晶体管的第一端以及第二端，该第一端以及该第二端为非控制端。例如第一端和第二端分别为漏极和源极。每一个补偿电容和其对应的开关串联，而多个补偿电容间彼此并联。

图1所示的放大电路可应用在不同的电路上。在一个实施例中，应用在信号接收电路上。图3以及图4示出了根据本发明不同实施例的，使用了前述放大电路的信号接收电路。需要注意，为了便于描述，在图3和图4的实施例中仅示出了和本发明较相关的元件。然而，如本领域技术人员所知悉的，信号接收电路可对应其运行而具有其他附加元件，例如电阻、电容、电感、匹配电路以及偏压电路等。此类变化均应包含在本发明所涵盖的范围内。而且，本发明所提供的放大电路也不限于使用在图3中所示的信号接收电路。

如图3所示，信号接收电路300包含天线301、混合器303、控制电路VC1、VC2、放大电路以及补偿电容组。放大电路包含了图1所示的NMOS N1、N2，且还包含了NMOS N3，而补偿电容组与图1的实施例一样包含多个并联的补偿电容C_M1、C_M2、C_M3。NMOS N1、N3均为共栅极放大器，而NMOS N2为共源极放大器。NMOS N1、N3的漏极耦接电感L，电感L耦接第一预定电压VD，且NMOS N1、N3的栅极接收控制电路VC1、VC2的输出。也就是说，控制电路VC1、VC2用以控制NMOS N1、N3导通与否。NMOS N2的栅极接收输入电压Vin，输入电压Vin根据天线301所接收的输入信号而产生，且NMOS N2的源极端耦接地电位。此外，图3实施例中，补偿电容组包含了3个并联的补偿电容C_M1、C_M2、C_M3，但不限定于只能包含3个补偿电容。第一预定电压VD可由不同的电压供应源提供。举例来说，在一个实施例中，第一预定电压VD由低压降稳压器(Low Dropout Regulator,LDO)提供。

图3中的放大电路可运行于不同的增益模式，而耦接于NMOS N1、N3的补偿电容的数量正比于放大电路所能提供的增益。也就是说，放大电路中导通的共栅极放大器越多，增益越高，耦接于NMOS N1、N3的补偿电容的数量越多。相反的，放大电路中导通的共栅极放大器越少，增益越低，并联于NMOS N1、N3的补偿电容的数量越少。这样做的好处在于，放大电路中导通的共栅极放大器越多，其产生的寄生电容效应越明显，因此并联较多的补偿电容来产生较大的补偿电容值来抵消寄生电容。

在图3的实施例中，信号接收电路300中的放大电路运行于低增益模式，也就是NMOS N1、N3其中一个导通而另一个不导通，因此有较低的增益。在这个示例中，仅有一个补偿电容C_M3耦接于NMOS N3的漏极和源极之间，其他补偿电容C_M1、C_M2则未耦接于NMOSN3的漏极和源极之间。简而言之，对应于补偿电容C_M1、C_M2的开关SW_1、SW_2不导通而对应于补偿电容C_M3的开关SW_3导通。

请再参考图3，在一个实施例中，信号接收电路300中还包含可调式电流源AD。如前所述，信号接收电路300中的放大电路运行于低增益模式时，NMOS N1、N3其中一个导通而另一个不导通。此时可调式电流源AD会导通，而形成电流汲取(current sink)路径，使得电流会通过此电流汲取路径从端点8流到端点9，而减少流经电感L的电流，由此可进一步降低导通的NMOS N1或NMOS N3的增益，也就是进一步降低放大器300的增益。在一个实施例中，可调式电流源AD可以阶段式的汲取电流，亦即可以汲取较小的电流而较小幅度的降低导通的NMOS N1或NMOS N3的增益，也可以汲取较大的电流而较大幅度的降低导通的NMOS N1或NMOS N3的增益。关于可调式电流源AD的详细结构，将于后续描述中说明。

在图4的实施例中，信号接收电路300中的放大电路运行于高增益模式，也就是NMOS N1、N3均导通，因此有较高的增益。在此例中，补偿电容C_M2和C_M3均耦接于NMOS N3的漏极和源极之间，而补偿电容C_M1未耦接于NMOS N3的漏极和源极之间。简而言之，对应于补偿电容C_M1的开关SW_1不导通而对应于补偿电容C_M2、C_M3的开关SW_2、SW_3导通。如前所述，信号接收电路300中还可以包含可调式电流源AD。此可调式电流源AD在高增益模式下可以是不导通状态，也就是不形成电流汲取路径。

图3和图4实施例中的NMOS可以用其他晶体管取代，且共栅极放大器的数量不限于两个，补偿电容的数量也不限于三个。因此，图3和图4所示的放大电路可简述为：一种放大电路，包含：多个第一晶体管(例如NMOS N1、N3)；第二晶体管(例如NMOS N2)，串联于第一晶体管；以及补偿电容组，包含多个补偿电容以及多个开关(例如补偿电容C_M1、C_M2、C_M3和开关SW_1、SW_2、SW_3)。每一个补偿电容和其对应的开关串联，而多个补偿电容间彼此并联。当放大电路运行于第一增益模式(例如前述的高增益模式)，第一数量的第一晶体管被导通(例如NMOS N1、N3)且第二数量的补偿电容(例如补偿电容C_M2、C_M3)耦接于第一晶体管的第一端以及第二端之间。当放大电路运行于第二增益模式(例如前述的低增益模式)，第三数量的第一晶体管(例如NMOS N1)被导通且第四数量的补偿电容(例如补偿电容C_M1)耦接于第一晶体管的第一端以及第二端之间。当第二数量或第三数量大于等于二时，补偿电容彼此并联。第一数量大于第三数量，且第二数量大于第四数量。在一个实施例中，第一数量为二，第三数量为一，而第二数量为二，第四数量为一。

图3和图4中的控制电路VC1和VC2可以多种方式实现。图5示出了根据本发明一个实施例的，图3和图4中所示的控制电路。如图5所示，控制电路VC1包含两个反相器IV1和IV2。反相器IV1用以接收电压V1。反相器IV1、IV2分别耦接图3和图4中的端点1、2，而反相器IV2的输出耦接图3和图4中的端点3。当电压V1为高逻辑电平1时，端点3会与端点8导通，因此NMOS N1会接收到第一预定电压VD因而导通。当电压V1为低逻辑电平0时，端点3会导通至地电位因此让NMOS N1不导通。因此，通过控制电压V1，可以控制NMOS N1导通或不导通。需要注意，本发明所提供的放大电路不限于以图5中所示的控制电路来控制。在图5的实施例中，仅以控制电路VC1来做说明。然而，控制电路VC2也可具有相同的结构。因此，控制电路VC2也可具有如图5所示的反相器IV1、IV2，控制电路VC2的反相器IV1、IV2分别耦接图3和图4中的端点4、5，而控制电路VC2的反相器IV2的输出耦接图3和图4中的端点6。当电压V2为高逻辑电平1时，端点6会与端点8导通因此NMOS N3会接收到第一预定电压VD因而导通。当电压V2为低逻辑电平0时，端点6会导通至地电位因此让NMOSN3不导通。因此，通过控制电压V2，可以控制NMOS N3导通或不导通。

图6示出了根据本发明一个实施例的可调式电流源AD的详细电流图。如图6所示，可调式电流源AD包含控制电路VC3、VC4以及NMOS N4、N5。控制电路VC3、VC4可接收控制电压来控制NMOS N4、N5。NMOS N4、N5耦接于图3和图4所述的端点8和端点9之间，且可被PMOS取代。当运行于图3所述的低增益模式时，NMOS N4、N5其中至少一个会被导通以产生电流汲取路径。当NMOS N4、N5只有其中一个被导通时，可调式电流源AD会汲取较少的电流而较小幅度的降低放大电路的增益，而当NMOS N4、N5两个均被导通时，可调式电流源AD会汲取较多的电流而较大幅度的降低放大电路的增益。

根据前述实施例，可以利用负电容来抵消掉放大电路中的寄生电容，进而改善已知技术中寄生电容的问题。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的等同变化与修改，皆应属于本发明的涵盖范围。

附图标记说明：

AD 可调式电流源

N1、N2、N3、N4、N5 NMOS

C_M1、C_M2、C_M3 补偿电容

C_A、C_B 等效电容

C_P 寄生电容

L 电感

IV1、IV2 反相器

VC1、VC2、VC3、VC4 控制电路

SW_1、SW_2、SW_3 开关

1、2、3、4、5、6、8、9 端点

300 信号接收电路

301 天线

303 混合器

Claims (10)

1.一种放大电路，包含：

第一晶体管；

第二晶体管，串联于所述第一晶体管；

多个开关；以及

多个补偿电容，选择性的耦接于所述第一晶体管的第一端以及第二端，所述第一端以及所述第二端为非控制端；

其中每一个所述补偿电容与对应的所述开关串联，且所述多个补偿电容并联。

2.如权利要求1所述的放大电路，其中所述第一晶体管为共栅极放大器，所述第二晶体管为共源极放大器。

3.如权利要求1所述的放大电路，其中所述第一晶体管以及所述第二晶体管为NMOS，所述第一端为漏极，所述第二端为源极。

4.如权利要求3所述的放大电路，其中所述第一晶体管的所述第一端接收第一预定电压，所述第一晶体管的所述第二端耦接所述第二晶体管的漏极，所述第二晶体管的栅极接收输入电压，所述第二晶体管的源极耦接地电位。

5.一种放大电路，包含：

多个第一晶体管；

第二晶体管，串联于所述多个第一晶体管；以及

补偿电容组，包含多个补偿电容以及多个开关，其中每一个所述补偿电容与对应的所述开关串联，且所述多个补偿电容并联；

其中当所述放大电路运行于第一增益模式，第一数量的第一晶体管被导通且第二数量的所述补偿电容耦接于所述多个第一晶体管的第一端以及第二端之间；

其中当所述放大电路运行于第二增益模式，第三数量的第一晶体管被导通且第四数量的所述补偿电容耦接于所述多个第一晶体管的所述第一端以及所述第二端之间；

所述第一数量大于所述第三数量，且所述第二数量大于所述第四数量。

6.如权利要求5所述的放大电路，其中所述多个第一晶体管为共栅极放大器，所述第二晶体管为共源极放大器。

7.如权利要求5所述的放大电路，其中所述多个第一晶体管以及所述第二晶体管为NMOS，所述第一端为漏极，所述第二端为源极。

8.如权利要求7所述的放大电路，其中所述多个第一晶体管的所述第一端接收第一预定电压，所述多个第一晶体管的所述第二端耦接所述第二晶体管的漏极，所述第二晶体管的栅极接收输入电压，所述第二晶体管的源极耦接地电位。

9.如权利要求5所述的放大电路，位于信号接收电路内，且其中所述第二晶体管的控制端接收输入电压，所述输入电压根据所述信号接收电路所接收的输入信号而产生。

10.如权利要求5所述的放大电路，还包含可调式电流源，当所述放大电路运行于所述第二增益模式时，所述可调式电源提供电流汲取路径，以降低所述放大电路的增益。

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