JP2019514264A - レプリカ回路およびフィードバック制御を介してコモンモード電圧を制御するためのシステムおよび方法 - Google Patents

レプリカ回路およびフィードバック制御を介してコモンモード電圧を制御するためのシステムおよび方法 Download PDF

Info

Publication number
JP2019514264A
JP2019514264A JP2018550809A JP2018550809A JP2019514264A JP 2019514264 A JP2019514264 A JP 2019514264A JP 2018550809 A JP2018550809 A JP 2018550809A JP 2018550809 A JP2018550809 A JP 2018550809A JP 2019514264 A JP2019514264 A JP 2019514264A
Authority
JP
Japan
Prior art keywords
replica
voltage
common mode
input
mode voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018550809A
Other languages
English (en)
Other versions
JP6705013B2 (ja
Inventor
ユアン、シャオビン
ナトニオ、ジョセフ
プラサド、マンガル
ラスマス、トッド・モーガン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of JP2019514264A publication Critical patent/JP2019514264A/ja
Application granted granted Critical
Publication of JP6705013B2 publication Critical patent/JP6705013B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45197—Pl types
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
    • H03F3/45632—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit
    • H03F3/45695—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by using feedforward means
    • H03F3/45699—Measuring at the input circuit of the differential amplifier
    • H03F3/45708—Controlling the common source circuit of the differential amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G1/00—Details of arrangements for controlling amplification
    • H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
    • H03G1/0017—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier
    • H03G1/0023—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier in emitter-coupled or cascode amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G1/00—Details of arrangements for controlling amplification
    • H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
    • H03G1/0017—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier
    • H03G1/0029—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier using FETs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G3/00—Gain control in amplifiers or frequency changers
    • H03G3/004—Control by varying the supply voltage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G5/00—Tone control or bandwidth control in amplifiers
    • H03G5/16—Automatic control
    • H03G5/24—Automatic control in frequency-selective amplifiers
    • H03G5/28—Automatic control in frequency-selective amplifiers having semiconductor devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/411—Indexing scheme relating to amplifiers the output amplifying stage of an amplifier comprising two power stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/453—Controlling being realised by adding a replica circuit or by using one among multiple identical circuits as a replica circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/456—A scaled replica of a transistor being present in an amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/555—A voltage generating circuit being realised for biasing different circuit elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45154—Indexing scheme relating to differential amplifiers the bias at the input of the amplifying transistors being controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45156—At least one capacitor being added at the input of a dif amp
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45418—Indexing scheme relating to differential amplifiers the CMCL comprising a resistor addition circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)

Abstract

本開示は、差動信号処理回路の出力差動信号のコモンモード電圧を制御するためのシステムおよび方法に関する。差動信号処理回路は、それぞれ、電圧レール間に直列に結合された、２つの負荷デバイス（ＲＬ１、ＲＬ２）と、２つの入力トランジスタ（Ｍ１１、Ｍ１２）と、２つの電流源トランジスタ（Ｍ２１、Ｍ２２）とを含む。レプリカ回路は、電圧レール間に直列に結合された、レプリカ負荷デバイス（ＲＬＲ）と、レプリカ入力トランジスタ（Ｍ１Ｒ）と、レプリカ電流源トランジスタ（Ｍ２Ｒ）とを含む。入力差動信号のコモンモード電圧（ＶＩＣＭ）は、レプリカ出力コモンモード電圧を生成するために、レプリカ入力トランジスタ（Ｍ１Ｒ）に印加される。フィードバック回路は、レプリカ回路および差動信号処理回路の出力コモンモード電圧を制御するために、差動回路の電流源トランジスタ（Ｍ２１、Ｍ２２）およびレプリカ電流源トランジスタ（Ｍ２Ｒ）のためのバイアス電圧を生成する。

Description

関連出願への相互参照
[0001]本願は、２０１６年３月３０日に米国特許商標庁に出願された非仮特許出願第１５／０８４，９１０号の優先権および利益を主張し、その内容全体が参照により本明細書に組み込まれる。
[0002]本開示の態様は、一般にコモンモード電圧制御に関し、特に、レプリカ回路およびフィードバック制御を使用して、差動信号処理回路の出力差動信号のコモンモード電圧を制御するためのシステムおよび方法に関する。
[0003]可変利得増幅器（ＶＧＡ）および連続時間線形等化器（ＣＴＬＥ：continuous time linear equalizers）のような、差動信号処理回路は、出力差動信号を生成するために、入力差動信号を受け取り、それに特定の周波数依存利得を適用する。入力差動信号は、典型的に、入力トランジスタ（例えば、電界効果トランジスタ（ＦＥＴ））の制御端子（例えば、ゲート）において受け取られ、出力差動信号は、入力トランジスタの他の端子（例えば、ドレイン）において生成される。
[0004]差動信号の実効直流（ＤＣ）電圧レベルは、一般に、コモンモード電圧と呼ばれる。コモンモード電圧は、一般に、差動信号の正および負の成分の電圧レベル間の平均電圧である。コモンモード電圧は、差動信号が印加されるデバイスの動作点に影響を及ぼす。コモンモード電圧が変化した場合、デバイスの動作点が変化し、これは、望ましくない結果をもたらし得る。
[0005]差動信号処理回路のコンテキストでは、入力トランジスタに印加される入力差動信号は、いくつかの理由で変化するコモンモード電圧を有し得る。差動信号処理回路によって入力差動信号に適用される利得は、入力差動信号のコモンモード電圧と共に変化する（varies with）コモンモード電圧を有する出力差動信号をもたらす。加えて、差動信号処理回路自体のプロセス変動（process variation）が、著しいコモンモード電圧変動（common mode voltage variation）を生じる。結果として、入力トランジスタは、変化するコモンモード電圧レベルにさらされ（subjected to）、これは、差動信号処理回路について、利得およびピーキング制御（gain and peaking control）を低減させるという悪い結果をもたらす。加えて、出力差動信号の変化するコモンモード電圧は、差動信号処理回路のダウンストリームの１つまたは複数のデバイスの動作に悪影響を及ぼし得る。
[0006]以下は、１つまたは複数の実施形態の基本的な理解を提供するために、そのような実施形態の簡略化された概要を提示する。この概要は、企図される全ての実施形態の広範な概観ではなく、また、全ての実施形態の主要または重要な要素を特定することも、任意または全ての実施形態の範囲を定めることも意図していない。その唯一の目的は、後に提示されるより詳細な説明への前置きとして、１つまたは複数の実施形態のいくつかの概念を、簡略化された形で提示することである。
[0007]本開示のある態様が、制御されたコモンモード電圧を有する第１の出力差動信号を生成するための装置に関する。装置は、入力差動信号に基づいて、第１の出力差動信号を生成するように構成された第１の差動信号処理回路を含む。第１の差動信号処理回路は、第１および第２の負荷デバイスと、それぞれ、入力差動信号の第１および第２の成分を受け取るように構成された第１および第２の制御端子を含む第１および第２の入力トランジスタと、それぞれ、第１の電圧レールと第２の電圧レールとの間に、第１および第２の負荷デバイスと第１および第２の入力トランジスタとに直列に結合された第１および第２の電流源トランジスタとを含み、ここにおいて、第１の出力差動信号の第１および第２の成分は、それぞれ、第１および第２の負荷デバイスと第１および第２の入力トランジスタとの間の第１および第２の節点において生成されるように構成される。装置は、入力差動信号の入力コモンモード電圧から、第１および第２の電流源トランジスタの制御端子のための第１のバイアス電圧を生成することによって、第１の出力差動信号の第１の出力コモンモード電圧を制御するように構成された第１の制御回路をさらに含む。
[0008]本開示の別の態様が、制御されたコモンモード電圧を有する第１の出力差動信号を生成するための方法に関する。方法は、それぞれ、第１の差動信号処理回路の第１および第２の入力トランジスタの第１および第２の制御端子に、入力差動信号の第１および第２の成分を印加することと、それぞれ、第１および第２の負荷デバイスと第１および第２の入力トランジスタとの間の第１および第２の節点において、第１の出力差動信号の第１および第２の成分を生成することと、それぞれ、第１および第２の電圧レールの間に、第１および第２の負荷デバイスと第１および第２の入力トランジスタとに直列に結合された第１および第２の電流源トランジスタの制御端子のための第１のバイアス電圧を生成することを含む、第１の出力差動信号の第１のコモンモード電圧を制御することとを含み、ここにおいて、第１のバイアス電圧は、入力差動信号の入力コモンモード電圧から生成される。
[0009]本開示の別の態様が、制御されたコモンモード電圧を有する第１の出力差動信号を生成するための装置に関する。装置は、それぞれ、第１の差動信号処理回路の第１および第２の入力トランジスタの第１および第２の制御端子に、入力差動信号の第１および第２の成分を印加するための手段と、それぞれ、第１および第２の負荷デバイスと第１および第２の入力トランジスタとの間の第１および第２の節点において、第１の出力差動信号の第１および第２の成分を生成するための手段と、それぞれ、第１および第２の電圧レールの間に、第１および第２の負荷デバイスと第１および第２の入力トランジスタとに直列に結合された第１および第２の電流源トランジスタの制御端子のための第１のバイアス電圧を生成することを含む、第１の出力差動信号の第１のコモンモード電圧を制御するための手段とを含み、ここにおいて、第１のバイアス電圧は、入力差動信号の入力コモンモード電圧から生成される。
[0010]前述および関連する目的を達成するために、１つまたは複数の実施形態は、以下で十分に説明されかつ特許請求の範囲において具体的に示される特徴を含む。以下の説明および添付の図面は、１つまたは複数の実施形態のある特定の例示的な態様を詳細に示す。しかしながら、これらの態様は、様々な実施形態の原理が用いられ得る様々な方法のうちのごく一部を示すものであり、説明の実施形態は、全てのそのような態様およびそれらの同等物を含むように意図される。
[0011]図１は、本開示のある態様による、コモンモード電圧制御回路と共に可変利得増幅器（ＶＧＡ）を含む例示的な受信機の概略図を例示する。 [0012]図２は、本開示の別の態様による、コモンモード電圧制御回路と共に連続時間線形等化器（ＣＴＬＥ）を含む例示的な受信機の概略図を例示する。 [0013]図３は、本開示の別の態様による、ＣＴＬＥと共にカスケードにされた（cascaded with a CTLE）ＶＧＡを含む例示的な受信機の概略図を例示する。 [0014]図４は、本開示の別の態様による、ＣＴＬＥと共にカスケードにされたＶＧＡを含む別の例示的な受信機の概略図を例示する。 [0015]図５は、本開示の別の態様による、ＣＴＬＥと共にカスケードにされたＶＧＡを含む別の例示的な受信機の概略図を例示する。 [0016]図６は、本開示の別の態様による、コモンモード電圧制御回路と共にＶＧＡを含む別の例示的な受信機の概略図を例示する。 [0017]図７は、本開示の別の態様による、コモンモード電圧制御回路と共にＣＴＬＥを含む別の例示的な受信機の概略図を例示する。 [0018]図８は、本開示の別の態様による、ＣＴＬＥと共にカスケードにされたＶＧＡを含む別の例示的な受信機の概略図を例示する。 [0019]図９は、本開示の別の態様による、ＣＴＬＥと共にカスケードにされたＶＧＡを含む別の例示的な受信機の概略図を例示する。 [0020]図１０は、本開示の別の態様による、ＣＴＬＥと共にカスケードにされたＶＧＡを含む別の例示的な受信機の概略図を例示する。 [0021]図１１は、本開示の別の態様による、差動信号処理回路の出力信号のコモンモード電圧を制御する例示的な方法の流れ図を例示する。
詳細な説明
[0022]添付された図面に関連して以下に示される詳細な説明は、様々な構成の説明として意図され、ここで説明される概念が実施され得る唯一の構成を表すようには意図されない。詳細な説明は、様々な概念の完全な理解を提供することを目的とした特定の詳細を含む。しかしながら、これらの概念が、これらの特定の詳細なしで実施され得ることは、当業者には明らかであろう。いくつかの事例では、周知の構造およびコンポーネントが、このような概念を曖昧にすることを避けるために、ブロック図形式で示される。
[0023]電圧利得増幅器（ＶＧＡ）および連続時間線形等化器（ＣＴＬＥ）のような、差動信号処理回路については、これら回路の出力でのコモンモード電圧（実効直流（ＤＣ）電圧レベル）の制御が、これらの回路についてのタイトな（tight）利得およびピーキング制御を達成し、他のダウンストリーム回路に適正なコモンモード電圧レベルを提供することが望ましい。しかしながら、これらの回路への入力差動信号のコモンモード電圧は、変動にさらされ得る。加えて、ＶＧＡおよびＣＴＬＥにおけるデバイスのプロセス変動が、著しいコモンモード電圧変動を生じる。補償されない場合、変化するコモンモード電圧およびプロセス変動は、出力差動信号のコモンモード電圧に影響を及ぼし、これは、差動信号処理回路についての低減された利得およびピーキング制御をもたらし得る。
[0024]図１は、本開示のある態様による、可変利得増幅器（ＶＧＡ）１０５を含む例示的な受信機１００の概略図を例示する。ＶＧＡ１０５は、差動信号処理回路の例である。具体的には、ＶＧＡ１０５は、出力差動信号（ＶＯＰおよびＶＯＮ）を生成するために、ある特定の利得−周波数応答（gain-frequency response）で、入力差動信号（ＶＩＰおよびＶＩＮ）を増幅するように構成される。
[0025]示されるように、ＶＧＡ１０５の利得は、周波数依存になるように構成され得、これにより、この例では、利得は、特定のより低い周波数範囲にわたって実質的にフラットであり、特定のより高い周波数範囲にわたってピークに達し得る。ＶＧＡ１０５を含む受信機１００は、送信媒体を介した伝搬による高周波減衰を補償するために、入力差動信号を受け取りおよび増幅するために、集積回路（ＩＣ）のフロントエンドにおいて用いられ得る。
[0026]ここでより詳細に説明されるように、受信機１００は、出力差動信号（ＶＯＰおよびＶＯＮ）のコモンモード電圧を制御するように構成された制御回路１１０を含む。要約すると、制御回路１１０は、電流源トランジスタを通る電流Ｉを制御するために、これらのトランジスタの制御端子に印加されるバイアス電圧ＮＢＩＡＳを生成する。出力差動信号（ＶＯＰおよびＶＯＮ）のコモンモード電圧は、これらのトランジスタを通る電流Ｉの関数（function）である。例えば、出力コモンモード電圧ＶＯＣＭは、次のように近似（approximated）され得る：
ＶＯＣＭ＝ＶＤＤ−Ｉ＊ＲＬ
[0027]以下でより詳細に説明されるように、ここで、ＶＤＤは、第１の電圧レールにおける供給電圧であり、Ｉは、電流源トランジスタの各々を通る電流であり、ＲＬは、負荷デバイスの各々の抵抗である。制御回路１１０は、入力差動信号（ＶＩＰおよびＶＩＮ）のコモンモード電圧に基づいて、バイアス電圧ＮＢＩＡＳを生成するために、ＶＧＡ１０５の一方の側（one side）と同様に構成されたレプリカ回路を使用する。
[0028]具体的には、ＶＧＡ１０５は、第１の電圧レール（ＶＤＤ）と第２の電圧レール（ＶＳＳ）（例えば、接地）との間に直列に結合された、第１の負荷デバイスＲＬ１（例えば、抵抗器）と、第１の入力トランジスタＭ１１（例えば、ｎ型金属酸化膜半導体（ＮＭＯＳ）電界効果トランジスタ（ＦＥＴ）（ここで「ＮＭＯＳ」と呼ばれる））と、第１の電流源トランジスタＭ２１（例えば、ＮＭＯＳ）とを含む。ＶＧＡ１０５は、第１の電圧レール（ＶＤＤ）と第２の電圧レール（ＶＳＳ）との間に直列に結合された、第２の負荷デバイスＲＬ２（例えば、抵抗器）と、第２の入力トランジスタＭ１２（例えば、ＮＭＯＳ）と、第２の電流源トランジスタＭ２２（例えば、ＮＭＯＳ）とをさらに含む。
[0029]利得および周波数応答調整のために、ＶＧＡ１０５は、入力トランジスタＭ１１およびＭ１２のそれぞれの低いほうの端子（例えば、ソース）の間に直列に結合された１つまたは複数の可変キャパシタＣＳと、入力トランジスタＭ１１およびＭ１２のそれぞれの低いほうの端子（例えば、ソース）の間に直列に結合された１つまたは複数の可変抵抗器ＲＳとを含む。一般に、送信媒体を介した伝搬の結果としての入力差動信号（ＶＩＰおよびＶＩＮ）の高周波減衰を補償するために、１つまたは複数のキャパシタＣＳは、より高い周波数での利得ピーキング（gain peaking）を提供し、１つまたは複数の抵抗器ＲＳは、ＶＧＡ１０５に対して低周波利得を設定する。
[0030]示されるように、入力差動信号は、正の成分ＶＩＰおよび負の成分ＶＩＮを含み、これらは、それぞれ、交流（ＡＣ）結合キャパシタＣ１２およびＣ１１を介して、入力トランジスタＭ１２およびＭ１１の制御端子（例えば、ゲート）に印加される。ＶＧＡ１０５は、それぞれ、第１および第２の負荷デバイスＲＬ１およびＲＬ２と入力トランジスタＭ１１およびＭ１２との間の節点において、正および負の成分ＶＯＰおよびＶＯＮを含む出力差動信号を生成する。
[0031]電流源トランジスタＭ２１およびＭ２２の制御端子（例えば、ゲート）は、共に結合されており、トランジスタＭ２１およびＭ２２の各々を通る電流Ｉを設定するためのバイアス電圧ＮＢＩＡＳを受け取るように構成される。制御回路１１０は、ここでさらに説明されるように、出力差動信号ＶＯＰおよびＶＯＮのコモンモード電圧ＶＯＣＭを設定および制御する（例えば、調整する（regulate））ためのバイアス電圧ＮＢＩＡＳを生成するように構成される。
[0032]制御回路１１０は、第１の電圧レール（ＶＤＤ）と第２の電圧レール（ＶＳＳ）との間に直列に結合された、レプリカ負荷デバイスＲＬＲ（例えば、抵抗器）と、レプリカ入力トランジスタＭ１Ｒ（例えば、ＮＭＯＳ）と、レプリカ電流源トランジスタＭ２Ｒ（例えば、ＮＭＯＳ）とを有するレプリカ回路１２０を含む。レプリカ負荷抵抗器ＲＬＲ、レプリカ入力トランジスタＭ１Ｒ、およびレプリカ電流源トランジスタＭ２Ｒは、それぞれ、負荷デバイスＲＬ１またはＲＬ２、入力トランジスタＭ１１またはＭ１２、および電流源トランジスタＭ２１またはＭ２２のスケーリングされたバージョンであるか、またはそれらと実質的に同じに複製され得る。したがって、レプリカ回路１２０は、ＶＧＡ１０５の一方の側と同様に構成される。
[0033]より具体的には、レプリカ回路１２０は、電流源トランジスタＭ１１またはＭ１２を通る電流Ｉと実質的に同じまたはスケーリングされたバージョンであるレプリカ電流ＩＲを生成するように構成され得る。低減された電力消費を目的として、レプリカ電流ＩＲは、１（１）未満である定義された比率Ｒによって、電流Ｉに比例し得る（例えば、Ｒ＝１／１０、ここでＩＲ＝Ｒ＊Ｉ）。この比率Ｒを実現する（effectuate）ために、レプリカ負荷デバイスＲＬＲは、第１または第２の負荷デバイスＲＬ１またはＲＬ２の各々の抵抗ＲＬに比例する抵抗ＲＲを有するように構成され得る（例えば、ＲＲ＝１／Ｒ＊ＲＬ）。さらに、入力レプリカトランジスタＭ１Ｒは、定義された比率Ｒによって、入力トランジスタＭ１１またはＭ１２の各々のチャネル幅Ｗ１に比例するチャネル幅ＷＲ１を有するように構成され得る（例えば、ＷＲ１＝Ｒ＊Ｗ１）。同様に、レプリカ電流源トランジスタＭ２Ｒは、定義された比率Ｒによって、電流源トランジスタＭ２１またはＭ２２の各々のチャネル幅Ｗ２に比例するチャネル幅ＷＲ２を有するように構成され得る（例えば、ＷＲ２＝Ｒ＊Ｗ２）。
[0034]入力差動信号ＶＩＰおよびＶＩＮのコモンモード電圧ＶＩＣＭは、それぞれ、入力トランジスタＭ１２およびＭ１１の制御端子（例えば、ゲート）の間に直列に結合された抵抗器Ｒ１およびＲ２の間の節点からとられる（taken off）。抵抗器Ｒ１およびＲ２は、ＶＧＡ１０５の入力のための終端インピーダンス（例えば、５０Ω）として機能し（serve as）得る。入力差動信号の入力コモンモード電圧ＶＩＣＭが所望の値により近づくように調整するために、別の対の抵抗器Ｒ３およびＲ４が、第１の電圧レール（ＶＤＤ）と第２の電圧レール（ＶＳＳ）との間に直列に結合され得、ここで、抵抗器Ｒ３およびＲ４の間の節点は、抵抗器Ｒ１およびＲ２の間の節点に結合されている。
[0035]入力差動信号ＶＩＰおよびＶＩＮのコモンモード電圧ＶＩＣＭは、レプリカ入力トランジスタＭ１Ｒの制御端子（例えば、ゲート）に印加される。これは、ＶＧＡ１０５の入力トランジスタＭ１２およびＭ１１の制御端子（例えば、ゲート）に印加されている入力差動信号ＶＩＰおよびＶＩＮを複製する。出力差動信号ＶＯＰおよびＶＯＮが、入力トランジスタＭ１１およびＭ１２の高いほうの端子（例えば、ドレイン）において生成されるにつれて、レプリカ出力コモンモード電圧ＶＯＣＭＲが、レプリカ入力トランジスタＭ１Ｒの対応する高いほうの端子（例えば、ドレイン）において生成される。レプリカ回路１２０が、ＶＧＡ１０５の一方の側のレプリカまたはスケーリングされたバージョンであること（および、以下で説明されるように、対応する電流源トランジスタに印加される同じバイアス電圧ＮＢＩＡＳを有すること）は、レプリカ出力コモンモード電圧ＶＯＣＭＲが、出力差動信号ＶＯＰおよびＶＯＮのコモンモード電圧ＶＯＣＭと実質的に同じであることをもたらす。
[0036]制御回路１１０は、第１の電圧レール（ＶＤＤ）と第２の電圧レール（ＶＳＳ）との間に直列に結合された抵抗器Ｒ５およびＲ６を有する分圧器をさらに含む。抵抗器Ｒ５およびＲ６のそれぞれの抵抗は、ＶＧＡ１０５の出力差動信号ＶＯＰおよびＶＯＮのためのターゲット出力コモンモード電圧ＶＯＣＭＴを設定するように構成される。
[0037]加えて、制御回路１１０は、ターゲット出力コモンモード電圧ＶＯＣＭＴを受け取るように構成された第１の入力（例えば、負）を有する差動（演算）増幅器Ａ１を含む。差動増幅器Ａ１は、レプリカ入力トランジスタＭ１Ｒの高いほうの端子（例えば、ドレイン）において生成されるレプリカ出力コモンモード電圧ＶＯＣＭＲを受け取るように構成された第２の入力（例えば、正）を含む。差動増幅器Ａ１は、電流源トランジスタＭ２１およびＭ２２の制御端子（例えば、ゲート）と、レプリカ電流源トランジスタＭ２Ｒの制御端子（例えば、ゲート）とに結合された出力を含む。
[0038]したがって、フィードバック制御によって、差動増幅器Ａ１は、レプリカ出力コモンモード電圧ＶＯＣＭＲがターゲットコモンモード電圧ＶＯＣＭＴと実質的に同じになるようにするためのバイアス電圧ＮＢＩＡＳを生成する。レプリカ出力コモンモード電圧ＶＯＣＭＲが、ＶＧＡ１０５の出力差動信号ＶＯＰおよびＶＯＮのコモンモード電圧ＶＯＣＭと実質的に同じであるので、バイアス電圧ＮＢＩＡＳは、出力差動信号のコモンモード電圧ＶＯＣＭがターゲットコモンモード電圧ＶＯＣＭＴと実質的に同じになるようにする（例えば、制御または調整する）。
[0039]したがって、ＶＧＡ１０５の出力差動信号ＶＯＰおよびＶＯＮのコモンモード電圧ＶＯＣＭが（例えば、実質的に一定に）調整または制御されるので、入力トランジスタＭ１１およびＭ１２の高いほうの端子（例えば、ドレイン）は、およそ（around）実質的に一定かつ所望の実効ＤＣ電圧レベルで動作する。これは、ＶＧＡ１０５が、タイトな利得およびピーキング制御を呈すること（exhibiting）をもたらす。出力差動信号ＶＯＰおよびＶＯＮの制御された出力コモンモード電圧ＶＯＣＭはまた、１つまたは複数のダウンストリームステージ（downstream stages）に適正な入力信号レベルを提供し得る。
[0040]コモンモード電圧制御回路１１０を使用する技法は、以下で説明されるように、連続時間線形等化器（ＣＴＬＥ）のような、他のタイプの差動信号処理回路に適用され得る。
[0041]図２は、本開示の別の態様による、コモンモード電圧制御回路２１０と共に連続時間線形等化器（ＣＴＬＥ）２０５を含む例示的な受信機２００の概略図を例示する。ＣＴＬＥ２０５は、差動信号処理回路の別の例である。したがって、ＶＧＡ１０５およびＣＴＬＥ２０５に加えて、ここで説明されるコモンモード制御回路は、他のタイプの差動信号処理回路に適用され得ることが理解されるべきである。
[0042]ＶＧＡ１０５と同様に、ＣＴＬＥ２０５は、入力差動信号（ＶＩＰおよびＶＩＮ）を受け取り、出力差動信号（ＶＯＰおよびＶＯＮ）を生成するために、入力差動信号のより広範なプログラマブルイコライゼーション（more extensive programmable equalization）を実行するように構成される。制御回路２１０は、ＣＴＬＥ２０５がＶＧＡ１０５とは異なるという理由で、それが異なるレプリカ回路２２０を含むということを除いては、制御回路１１０のそれと同様である。換言すれば、レプリカ回路２２０は、ＣＴＬＥ２０５の要素を複製し、一方、レプリカ回路１１０は、ＶＧＡ１０５の要素を複製する。
[0043]具体的には、ＣＴＬＥ２０５は、選択可能な並列アクティブ負荷デバイスＭ３１ａ、Ｍ３１ｂ、Ｍ４１ａ、およびＭ４１ｂ（トランジスタ）の正極側のセットを含む。簡略化を目的として、１つのセット（Ｍ３１ａ、Ｍ３１ｂ、Ｍ４１ａ、およびＭ４１ｂ）のみが示されている。示されるように、これらデバイスは、ｐ型金属酸化膜半導体（ＰＭＯＳ）ＦＥＴ（ここで「ＰＭＯＳ」と呼ばれる）として構成される。高いほうのトランジスタＭ３１ａおよびＭ３２ｂは、ＣＴＬＥ２０５のための負荷デバイスとして、低いほうのトランジスタＭ４１ａおよびＭ４１ｂのうちの選択された１つを有効に配置する（effectively place）ためのスイッチとして動作する。トランジスタＭ３１ａおよびＭ４１ａは、第１の電圧レール（ＶＤＤ）と入力トランジスタＭ５１のドレインとの間に直列に結合されている。同様に、トランジスタＭ３１ｂおよびＭ４１ｂは、第１の電圧レール（ＶＤＤ）と入力トランジスタＭ５１のドレインとの間に直列に結合されている。トランジスタＭ４１ａは、そのゲートとドレインの間に結合された抵抗器Ｒ１１と共に（with）ダイオード接続されている。トランジスタＭ４１ｂは、抵抗器なしで、ダイオード接続されている。
[0044]セレクト信号ＰＫ＜０：７＞の１ビットが、トランジスタＭ３１ａのゲートに印加され、相補セレクト信号ＰＫＮ＜０：７＞の対応するビットが、トランジスタＭ３１ｂのゲートに印加される。トランジスタＭ３１ａのゲートに印加されるビットが（例えば、ＶＳＳにおいて）アサートされており、トランジスタＭ３１ｂのゲートに印加されるビットが（例えば、ＶＤＤにおいて）アサートされていない場合、トランジスタＭ３１ａはオンにされ、トランジスタＭ３１ｂはオフにされる。したがって、ＶＤＤは、オンにされたトランジスタＭ３１ａを介してトランジスタＭ４１ａに印加され、それによって、ＣＴＬＥ２０５の正極側への負荷としてダイオード接続トランジスタＭ４１ａを構成し、また、ＶＤＤは、オフにされたトランジスタＭ３１ｂにより、トランジスタＭ４１ｂに印加されず、それによって、ＣＴＬＥ２０５の正極側への負荷としてダイオード接続トランジスタＭ４１ｂを構成しない。同様に、トランジスタＭ３１ａのゲートに印加されるビットが（例えば、ＶＤＤにおいて）アサートされておらず、トランジスタＭ３１ｂのゲートに印加されるビットが（例えば、ＶＳＳにおいて）アサートされている場合には、上記のように、ＣＴＬＥ２０５の正極側について、ダイオード接続トランジスタＭ４１ｂは、負荷デバイスとして構成され、ダイオード接続トランジスタＭ４１ａは、負荷デバイスとして構成されない。
[0045]より低い周波数では、ダイオード接続トランジスタＭ４１ａとＭ４１ｂ（抵抗器Ｒ１１を有する）とのインピーダンスは、ほぼ同じである。したがって、より低い周波数については、ダイオード接続トランジスタＭ４１ａおよびＭ４１ｂのうちのいずれか１つを、スイッチトランジスタＭ３１ａおよびＭ３１ｂのうちの対応する１つを変化させることによって負荷として構成することは、ＣＴＬＥ２０５の利得に著しい影響を及ぼさない。しかしながら、より高い周波数では、ダイオード接続トランジスタＭ４１ａのインピーダンスは、抵抗器Ｒ１１により、ダイオード接続トランジスタＭ４１ｂのインピーダンスよりも高くなる。したがって、トランジスタＭ３１ａをオンにすることによって負荷デバイスとしてトランジスタＭ４１ａを構成すること（およびトランジスタＭ３１ｂをオフにすることによって負荷デバイスとしてトランジスタＭ４１ｂを構成しないこと）は、トランジスタＭ３１ｂをオンにすることによって負荷デバイスとしてトランジスタＭ４１ｂを構成すること（および、トランジスタＭ３１ａをオフにすることによって負荷デバイスとしてトランジスタＭ４１ａを構成しないこと）と比較して、ＣＴＬＥ２０５についてのより高い利得またはピーキングを生じる。この例では、８個の（８）セットの並列アクティブ負荷デバイスがあるので、ＣＴＬＥ２０５は、制御信号ＰＫ＜０：７＞およびＰＫＮ＜０：７＞を介して、所望の高周波ピーキングのためにチューニング（tuned）され得る。
[0046]同様に、ＣＴＬＥ２０５は、選択可能な並列アクティブ負荷デバイスＭ３２ａ、Ｍ３２ｂ、Ｍ４２ａ、およびＭ４２ｂ（例えば、ＰＭＯＳトランジスタ）の負極側のセットを含む。簡略化を目的として、１つのセット（Ｍ３２ａ、Ｍ３２ｂ、Ｍ４２ａ、およびＭ４２ｂ）のみが示されている。選択可能なアクティブ負荷デバイスＭ３２ａ、Ｍ３２ｂ、Ｍ４２ａ（抵抗器Ｒ２１を有する）、およびＭ４２ｂの各セットは、第１の電圧レール（ＶＤＤ）と入力トランジスタＭ５２のドレインとの間に結合され、ＣＴＬＥ２０５の正極側と負極側が実質的に同じ負荷インピーダンスで構成されるように、正極側の負荷デバイスＭ３１ａ、Ｍ３１ｂ、Ｍ４１ａ（抵抗器Ｒ１１を有する）、およびＭ４１ｂのセットと、（信号ＰＫ＜０：７＞およびＰＫＮ＜０：７＞を介して）実質的に同じ方法で動作し、実質的に同じに構成され得る。
[0047]ＣＴＬＥ２０５は、選択可能なアクティブ負荷デバイスの正極側のセット（Ｍ４１ａおよびＭ４１ｂと総称される）と第２の電圧レール（ＶＳＳ）（例えば、接地）との間に直列に結合された、入力トランジスタＭ５１（例えば、ＮＭＯＳ）および電流源トランジスタＭ６１（例えば、ＮＭＯＳ）を含む。同様に、ＣＴＬＥ２０５は、アクティブ負荷デバイスの負極側のセット（Ｍ４２ａおよびＭ４２ｂと総称される）と第２の電圧レール（ＶＳＳ）との間に直列に結合された、別の入力トランジスタＭ５２（例えば、ＮＭＯＳ）および別の電流源トランジスタＭ６２（例えば、ＮＭＯＳ）を含む。
[0048]ＣＴＬＥ２０５は、ＣＴＬＥの（例えば、高周波共鳴（with high frequency resonance）で）利得−周波数応答を設定するための追加の回路を含み、それは、対応するセレクト信号ＦＢ＜０：２＞を介して選択可能なスイッチＭＳ１−ＭＳ３（例えば、ＰＭＯＳトランジスタ）と、ＣＴＬＥの正極側および負極側の両方のための対応するキャパシタＣＦとを含む。加えて、ＣＴＬＥ２０５は、それぞれ、入力トランジスタＭ５１およびＭ５２の高いほうの端子（例えば、ドレイン）と制御端子（例えば、ゲート）との間に交差結合された中和キャパシタＣＺを含み得る。中和キャパシタＣＺは、入力トランジスタＭ５１およびＭ５２の制御端子（例えば、ゲート）での入力差動信号の反射を低減させるために、ＣＴＬＥ２０５の入力インピーダンス整合を改善し、そしてまたノイズを低減させるように機能する。
[0049]正および負の成分ＶＩＰおよびＶＩＮを含む入力差動信号は、それぞれ、ＡＣ結合キャパシタＣ１２およびＣ１１を介して、入力トランジスタＭ５２およびＭ５１の制御端子（例えば、ゲート）に印加される。ＣＴＬＥ２０５は、それぞれ、入力トランジスタＭ５１およびＭ５２の高いほうの端子（例えば、ドレイン）において、正および負の成分ＶＯＰおよびＶＯＮを含む出力差動信号を生成するように構成される。（例えば、入力トランジスタＭ５１およびＭ５２のドレインにおける）出力は、サンプラ／スライサのような、ダウンストリームデバイスに結合され得る。それぞれの破線ボックスで示されているキャパシタＣＬは、ＣＴＬＥ２０５の出力に結合された負荷キャパシタンスを表し、それは、ダウンストリームデバイスの入力キャパシタンスを含み得る。電流源トランジスタＭ６１およびＭ６２の制御端子（例えば、ゲート）は、共に結合されており、コモンモード電圧制御回路２１０によって生成されるバイアス電圧ＮＢＩＡＳを受け取るように構成される。
[0050]制御回路２１０は、レプリカ回路２２０と、差動（演算）増幅器Ａ１と、第１の電圧レール（ＶＤＤ）と第２の電圧レール（ＶＳＳ）との間に直列に結合された抵抗器Ｒ５およびＲ６を含む分圧器とを含む。抵抗器Ｒ５およびＲ６のそれぞれの抵抗は、抵抗器Ｒ５およびＲ６の間の節点において、ＣＴＬＥ２０５の出力差動信号ＶＯＰおよびＶＯＮのためのターゲット出力コモンモード電圧ＶＯＣＭＴを生成するように構成される。
[0051]レプリカ回路２２０は、ＣＴＬＥ２０５の一方の側の同一またはスケーリングされたバージョンを複製する。例えば、レプリカ回路２２０は、第１の電圧レール（ＶＤＤ）と第２の電圧レール（ＶＳＳ）との間に直列に結合された、レプリカスイッチデバイスＭ３Ｒ（例えば、ＰＭＯＳ）と、レプリカ負荷（ダイオード接続）トランジスタＭ４Ｒ（例えば、ＰＭＯＳ）と、レプリカ入力トランジスタＭ５Ｒ（例えば、ＮＭＯＳ）と、レプリカ電流源トランジスタＭ６Ｒ（例えば、ＮＭＯＳ）とを含む。レプリカデバイスＭ３Ｒ、Ｍ４Ｒ、Ｍ５Ｒ、およびＭ６Ｒは、それぞれ、１つのスイッチデバイスＭ３１ａ、Ｍ３１ｂ、Ｍ３２ａ、またはＭ３２ｂ、１つの負荷（ダイオード接続）トランジスタＭ４１ｂまたはＭ４２ｂ、１つの入力トランジスタＭ５１またはＭ５２、および１つの電流源トランジスタＭ６１またはＭ６２の実質的に同じまたはスケーリングされたバージョンであり得る。
[0052]より具体的には、レプリカ回路２２０は、電流源トランジスタＭ６１またはＭ６２を通る電流Ｉと実質的に同じまたはスケーリングされたバージョンであるレプリカ電流ＩＲを生成するように構成され得る。低減された電力消費を目的として、レプリカ電流ＩＲは、１（１）未満である定義された比率Ｒによって、電流Ｉに比例し得る（例えば、Ｒ＝１／１０、ここでＩＲ＝Ｒ＊Ｉ）。この比率Ｒを実現するために、レプリカ負荷デバイスＭ３Ｒは、定義された比率Ｒによって、１つのスイッチデバイスＭ３１ａ、Ｍ３１ｂ、Ｍ３２ａ、またはＭ３２ｂのチャネル幅Ｗ３に比例するチャネル幅ＷＲ３を有するように構成され得る（例えば、ＷＲ３＝Ｒ＊Ｗ３）。同様に、レプリカ負荷（ダイオード接続）トランジスタＭ４Ｒは、定義された比率Ｒによって、１つのダイオード接続トランジスタＭ４１ｂまたはＭ４２ｂのチャネル幅Ｗ４に比例するチャネル幅ＷＲ４を有するように構成され得る（例えば、ＷＲ４＝Ｒ＊Ｗ４）。さらに、入力レプリカトランジスタＭ５Ｒは、定義された比率Ｒによって、１つの入力トランジスタＭ５１またはＭ５２のチャネル幅Ｗ５に比例するチャネル幅ＷＲ５を有するように構成され得る（例えば、ＷＲ５＝Ｒ＊Ｗ５）。同様に、レプリカ電流源トランジスタＭ６Ｒは、定義された比率Ｒによって、１つの電流源トランジスタＭ６１またはＭ６２のチャネル幅Ｗ６に比例するチャネル幅ＷＲ６を有するように構成され得る（例えば、ＷＲ６＝Ｒ＊Ｗ６）。
[0053]同様に、ＣＴＬＥ２０５への入力は、入力差動信号ＶＩＰおよびＶＩＮのコモンモード電圧ＶＩＣＭを生成するように構成された抵抗器Ｒ１−Ｒ４のセットを含む。入力コモンモード電圧ＶＩＣＭは、レプリカ入力トランジスタＭ５Ｒに印加される。第１の電圧レール（ＶＳＳ）における電圧と実質的に同じである電圧ＶＳＳが、スイッチデバイスＭ３１ａ、Ｍ３１ｂ、Ｍ３２ａ、またはＭ３２ｂのうちの少なくとも１つをオンにすることを複製するために、レプリカスイッチデバイスＭ３Ｒの制御端子（例えば、ゲート）に印加される。レプリカ回路２２０が、ＣＴＬＥ２０５の一方の側のレプリカまたはスケーリングされたバージョンであること（および、以下で説明されるように、対応する電流源トランジスタに印加される同じバイアス電圧ＮＢＩＡＳを有すること）は、レプリカ入力トランジスタＭ５Ｒの高いほうの端子（例えば、ドレイン）におけるレプリカ出力コモンモード電圧ＶＯＣＭＲが、出力差動信号ＶＯＰおよびＶＯＮのコモンモード電圧ＶＯＣＭと実質的に同じであることをもたらす。
[0054]差動増幅器Ａ１は、ＣＴＬＥ２０５のためのターゲットコモンモード電圧ＶＯＣＭＴを受け取るように構成された第１の（例えば、負の）入力と、レプリカ出力コモンモード電圧ＶＯＣＭＲを受け取るように構成された第２の（例えば、正の）入力と、ＣＴＬＥ２０５の電流源トランジスタＭ６１およびＭ６２の制御端子（例えば、ゲート）とレプリカ電流源トランジスタＭ６Ｒの制御端子（例えば、ゲート）とに結合された出力とを含む。
[0055]フィードバック制御を通じて、差動増幅器Ａ１は、レプリカ出力コモンモード電圧ＶＯＣＭＲがターゲットコモンモード電圧ＶＯＣＭＴと実質的に同じになるようにするためのバイアス電圧ＮＢＩＡＳを生成する。レプリカ出力コモンモード電圧ＶＯＣＭＲが、ＣＴＬＥ２０５の出力差動信号ＶＯＰおよびＶＯＮのコモンモード電圧ＶＯＣＭと実質的に同じであるので、出力差動信号のコモンモード電圧ＶＯＣＭは、ターゲットコモンモード電圧ＶＯＣＭＴと実質的に同じになるように制御される。先と同様に、これは、ＣＴＬＥ２０５についてのタイトな利得およびピーキング制御を確実にし、１つまたは複数のダウンストリームステージに適正なコモンモード電圧レベルを提供する。
[0056]図３は、本開示の別の態様による、ＣＴＬＥ２０５と共にカスケードにされたＶＧＡ１０５を含む例示的な受信機３００の概略図を例示する。受信機３００は、ＣＴＬＥ２０５とのＶＧＡ１０５のカスケーディングを実現するために若干修正されたＶＧＡコモンモード電圧制御回路１１０を含む。同様に、受信機３００は、同様にＣＴＬＥ２０５とのＶＧＡ１０５のカスケーディングを実現するために若干修正されたＣＴＬＥコモンモード電圧制御回路２１０を含む。
[0057]具体的には、ＶＧＡ１０５は、入力差動信号ＶＩＰおよびＶＩＮに周波数依存利得を適用することによって、第１の出力差動信号ＶＯＰ１およびＶＯＮ１を生成するように構成される。第１の出力差動信号の正の成分ＶＯＰ１および負の成分ＶＯＮ１は、それぞれ、ＣＴＬＥ２０５の入力トランジスタＭ５２およびＭ５１の制御端子（例えば、ゲート）に印加される。
[0058]受信機１００と同様に、入力差動信号ＶＩＰおよびＶＩＮのコモンモード電圧ＶＩＣＭは、ＶＧＡコモンモード電圧制御回路１１０のレプリカ回路１２０のレプリカ入力トランジスタＭ１Ｒの制御端子（例えば、ゲート）に印加される。差動増幅器Ａ１は、レプリカ回路１２０のレプリカ電流源トランジスタＭ２Ｒの制御端子（例えば、ゲート）と、ＶＧＡ１０５の電流源トランジスタＭ２１およびＭ２２の制御端子（例えば、ゲート）とに印加されるバイアス電圧ＮＢＩＡＳ１を生成する。差動増幅器Ａ１は、レプリカ入力トランジスタＭ１Ｒの高いほうの端子（例えば、ドレイン）からの第１のレプリカ出力コモンモード電圧ＶＯＣＭ１Ｒを受け取るように構成された第１の入力（例えば、正）を含む。差動増幅器Ａ１は、分圧器Ｒ５／Ｒ６からの第１のターゲット出力コモンモード電圧ＶＯＣＭ１Ｔを受け取るように構成された第２の入力（例えば、負）を含む。
[0059]差動増幅器Ａ１は、第１のレプリカコモンモード電圧ＶＯＣＭ１Ｒが第１のターゲット出力コモンモード電圧ＶＯＣＭ１Ｔと実質的に同じになるようにするためのバイアス電圧ＮＢＩＡＳ１を介して、レプリカ負荷デバイスＲＬＲ、レプリカ入力トランジスタＭ１Ｒ、およびレプリカ電流源トランジスタＭ２Ｒを流れているレプリカ電流ＩＲ１を制御する。レプリカ回路１２０が、ＶＧＡ１０５の一方の側の同一またはスケーリングされたバージョンであるという事実の実質上により（By virtual of the fact）、電流源トランジスタＭ２１およびＭ２２を通る電流Ｉ１は、レプリカ電流ＩＲ１と実質的に同じであるか、またはそれよりも大きい増倍率（multiplication factor）である。したがって、第１のレプリカ出力コモンモード電圧ＶＯＣＭ１Ｒは、第１の出力差動信号ＶＯＰ１およびＶＯＮ１の第１のコモンモード電圧ＶＯＣＭ１と実質的に同じである。ＶＯＣＭ１ＲがＶＯＣＭ１Ｔと実質的に同じであるので、制御回路１１０は、第１のターゲット出力コモンモード電圧ＶＯＣＭ１Ｔと実質的に同じになるように、第１の差動出力信号ＶＯＰ１およびＶＯＮ１の第１のコモンモード電圧ＶＯＣＭ１を制御する。
[0060]ＣＴＬＥ２０５は、ＶＧＡ１０５からの第１の出力差動信号ＶＯＰ１およびＶＯＮ１に周波数依存利得を適用することによって、第２の出力差動信号ＶＯＰ２およびＶＯＮ２を生成するように構成される。示されていないが、第２の出力差動信号ＶＯＰ２およびＶＯＮ２は、ダウンストリームでの更なる処理のために、第２の出力差動信号をデジタル信号に変換するためのサンプラ／スライサに印加され得る。
[0061]ＶＧＡ１０５の第１の出力差動信号ＶＯＰ１およびＶＯＮ１が、ＣＴＬＥ２０５の入力に印加されるにつれて、第１のレプリカコモンモード電圧ＶＯＣＭ１Ｒが、ＣＴＬＥコモンモード制御回路２１０のレプリカ回路２２０のレプリカ入力トランジスタＭ５Ｒの制御端子（例えば、ゲート）に印加される。同様に、制御回路２１０は、レプリカ回路２２０のレプリカ電流源トランジスタＭ６Ｒの制御端子（例えば、ゲート）と、ＣＴＬＥ２０５の電流源トランジスタＭ６１およびＭ６２の制御端子（例えば、ゲート）とに印加されるバイアス電圧ＮＢＩＡＳ２を生成する差動増幅器Ａ２を含む。差動増幅器Ａ２は、レプリカ入力トランジスタＭ５Ｒの高いほうの端子（例えば、ドレイン）からの第２のレプリカ出力コモンモード電圧ＶＯＣＭ２Ｒを受け取るように構成された第１の入力（例えば、正）を含む。差動増幅器Ａ２は、分圧器Ｒ７／Ｒ８からの第２のターゲット出力コモンモード電圧ＶＯＣＭ２Ｔを受け取るように構成された第２の入力（例えば、負）を含む。
[0062]フィードバック制御を通じて、差動増幅器Ａ２は、第２のレプリカコモンモード電圧ＶＯＣＭ２Ｒが第２のターゲット出力コモンモード電圧ＶＯＣＭ２Ｔと実質的に同じになるようにするためのバイアス電圧ＮＢＩＡＳ２を介して、レプリカスイッチデバイスＭ３Ｒ、レプリカ負荷（ダイオード接続）トランジスタＭ４Ｒ、レプリカ入力トランジスタＭ５Ｒ、およびレプリカ電流源トランジスタＭ６Ｒを流れているレプリカ電流ＩＲ２を制御する。レプリカ回路２２０が、ＣＴＬＥ２０５の一方の側の同一またはスケーリングされたバージョンであるという事実の実質上により、電流源トランジスタＭ６１およびＭ６２を通る電流Ｉ２は、レプリカ電流ＩＲ２と実質的に同じであるか、またはそれよりも大きい増倍率である。したがって、第２のレプリカ出力コモンモード電圧ＶＯＣＭ２Ｒは、第２の出力差動信号ＶＯＰ２およびＶＯＮ２のコモンモード電圧ＶＯＣＭ２と実質的に同じである。ＶＯＣＭ２ＲがＶＯＣＭ２Ｔと実質的に同じであるので、制御回路２１０は、第２のターゲット出力コモンモード電圧ＶＯＣＭ２Ｔと実質的に同じになるように、第２の差動出力信号ＶＯＰ２およびＶＯＮ２のコモンモード電圧ＶＯＣＭ２を制御する。
[0063]図４は、本開示の別の態様による、ＣＴＬＥ２０５と共にカスケードにされたＶＧＡ１０５を含む別の例示的な受信機４００のブロック図を例示する。受信機４００は、受信機３００の変形（variation）である。受信機４００と受信機３００の違いは、（第１のレプリカコモンモード電圧ＶＯＣＭ１Ｒではなく）第１のターゲットコモンモード電圧ＶＯＣＭ１Ｔが、ＣＴＬＥ２０５のためのコモンモード電圧制御回路２１０のレプリカ回路２２０のレプリカ入力トランジスタＭ５Ｒの制御入力（例えば、ゲート）に印加されることである。
[0064]この理由は、第１のレプリカコモンモード電圧ＶＯＣＭ１Ｒの制御変動が、コモンモード電圧制御回路２１０の制御動作に影響を及ぼし得るからである。第１のターゲットコモンモード電圧ＶＯＣＭ１Ｔが実質的に一定である（および第１のレプリカコモンモード電圧ＶＯＣＭ１Ｒと実質的に同じである）ので、それは、コモンモード電圧制御回路２１０の制御動作に悪影響を及ぼすことはない。
[0065]図５は、本開示の別の態様による、ＣＴＬＥ２０５と共にカスケードにされたＶＧＡ１０５を含む、なお別の例示的な受信機５００のブロック図を例示する。受信機５００もまた、受信機３００の変形である。受信機５００と受信機３００の違いは、ＶＧＡレプリカ回路１２０、ＶＧＡ分圧器Ｒ５／Ｒ６、ＣＴＬＥレプリカ回路２２０、およびＣＴＬＥ分圧器Ｒ７／Ｒ８のための供給電圧が、「よりクリーンな（cleaner）」（よりノイズの少ない）バンドギャップ基準電圧であることである。これは、ＶＧＡ１０５およびＣＴＬＥ２０５についての電源ノイズ除去（power supply noise rejection）を改善し得る。
[0066]具体的には、ＶＧＡレプリカ回路１２０およびＣＴＬＥレプリカ回路２２０のためのバンドギャップ基準電圧ＶＢＧ１は、これらレプリカ回路が、それぞれ、ＶＧＡ１０５およびＣＴＬＥ２０５と同じ供給電圧レベルを受け取るように、ＶＤＤと実質的に同じ電位（potential）であるべきである。分圧器Ｒ５／Ｒ６およびＲ７／Ｒ８のためのバンドギャップ基準電圧ＶＢＧ２およびＶＢＧ３は、ＶＤＤと同じ電位と実質的に同じであるか、またはそれとは異なり得る。
[0067]図６は、「ｐ型（p-version）」のＶＧＡ６０５と、ＶＧＡ６０５の出力差動信号ＶＯＰおよびＶＯＮのコモンモード電圧ＶＯＣＭを設定する（例えば、制御するまたは調整する）ためのコモンモード電圧制御回路６１０とを含む受信機６００を例示する。ＶＧＡ６０５は、それが入力トランジスタおよび電流源トランジスタとしてＰＭＯＳを含むのでｐ型であり、それは、前述された「ｎ型（n-version）」のＶＧＡ１０５と比較して、上下反転されている（flipped up-side-down）。
[0068]具体的には、ＶＧＡ６０５は、それぞれ、第１の電圧レール（ＶＤＤ）と第２の電圧レール（ＶＳＳ）（例えば、接地）との間にその順序で直列に結合された、電流源トランジスタ（例えば、ＰＭＯＳ）Ｍ２１およびＭ２２と、入力トランジスタ（例えば、ＰＭＯＳ）Ｍ１１およびＭ１２と、負荷デバイス（例えば、抵抗器）ＲＬ１およびＲＬ２とを含む。ＶＧＡ６０５は、入力トランジスタＭ１１およびＭ１２の高いほうの端子（例えば、ソース）の間に並列に結合された、１つまたは複数の可変キャパシタＣＳおよび１つまたは複数の可変抵抗器ＲＳを同様に含む。入力差動信号の正の成分ＶＩＰおよび負の成分ＶＩＮは、それぞれ、ＡＣ結合キャパシタＣ１１およびＣ１２を介して、トランジスタＭ１１およびＭ１２の制御端子（例えば、ゲート）に印加される。出力差動信号の正の成分ＶＯＰおよび負の成分ＶＯＮは、それぞれ、入力トランジスタＭ１２およびＭ１１の低いほうの端子（例えば、ドレイン）において生成される。
[0069]コモンモード電圧制御回路６１０は、ＶＧＡ６０５の一方の側を複製するレプリカ回路６２０を含む。すなわち、レプリカ回路６２０は、第１の電圧レール（ＶＤＤ）と第２の電圧レール（ＶＳＳ）との間に直列に結合された、レプリカ電流源トランジスタＭ２Ｒ（例えば、ＰＭＯＳ）と、レプリカ入力トランジスタＭ１Ｒ（例えば、ＰＭＯＳ）と、レプリカ負荷デバイスＲＬＲ（例えば、抵抗器）とを含む。抵抗器ネットワークＲ１／Ｒ２およびＲ３／Ｒ４の中間節点において生成される、入力差動信号のコモンモード電圧ＶＩＣＭは、レプリカ入力トランジスタＭ１Ｒの制御端子（例えば、ゲート）に印加される。
[0070]コモンモード電圧回路６１０は、レプリカ電流源トランジスタＭ２Ｒの制御端子（例えば、ゲート）と、ＶＧＡ６０５の電流源トランジスタＭ２１およびＭ２２の制御端子（例えば、ゲート）とに印加されるバイアス電圧ＰＢＩＡＳを生成するように構成された差動（演算）増幅器Ａ１をさらに含む。フィードバック制御を通じて、差動増幅器Ａ１は、レプリカ入力トランジスタＭ１Ｒの低いほうの端子（例えば、ドレイン）におけるレプリカコモンモード電圧ＶＯＣＭＲが、分圧器（divider）Ｒ５／Ｒ６によって生成されるターゲットコモンモード電圧ＶＯＣＭＴと実質的に同じになるようにするためのバイアス電圧ＰＢＩＡＳを生成する。したがって、コモンモード電圧制御回路６１０は、出力差動信号ＶＯＰおよびＶＯＮのコモンモード電圧ＶＯＣＭを、ターゲットコモンモード電圧ＶＯＣＭＴに設定する（例えば、制御するまたは調整する）ための、電流源トランジスタＭ２１およびＭ２２（例えば、ＰＭＯＳ）の制御端子（例えば、ゲート）のためのバイアス電圧ＰＢＩＡＳを生成するために、制御回路１１０と同様に動作する。
[0071]図７は、「ｐ型」のＣＴＬＥ６０５と、ＣＴＬＥ７０５の出力差動信号ＶＯＰおよびＶＯＮのコモンモード電圧ＶＯＣＭを設定する（例えば、制御するまたは調整する）ためのコモンモード電圧制御回路７１０とを含む受信機７００を例示する。ＣＴＬＥ７０５は、それが入力トランジスタおよび電流源トランジスタとしてＰＭＯＳを含むのでｐ型であり、それは、前述された「ｎ型」のＣＴＬＥ２０５と比較して、上下反転されている。
[0072]具体的には、ＣＴＬＥ７０５は、それぞれ、第１の電圧レール（ＶＤＤ）と第２の電圧レール（ＶＳＳ）（例えば、接地）との間にその順序で直列に結合された、電流源トランジスタ（例えば、ＰＭＯＳ）Ｍ６１およびＭ６２と、入力トランジスタ（例えば、ＰＭＯＳ）Ｍ５１およびＭ５２と、Ｍ４１ａ−Ｍ４１ｂおよびＭ４２ａ−Ｍ４２ｂと総称される、並列負荷（ダイオード接続）トランジスタ（例えば、ＮＭＯＳ）の正極側および負極側のセットと、Ｍ３１ａ−ｂおよびＭ３２ａ−ｂと総称される、セレクト信号ＰＫＮ＜０：７＞を介して負荷を選択するスイッチデバイス（例えば、ＮＭＯＳ）の２つのセットとを含む。ＣＴＬＥ７０５は、それぞれ、入力トランジスタＭ５１およびＭ５２の低いほうの端子（例えば、ドレイン）と抵抗器Ｒ２１およびＲ１１との間に並列に結合された、選択可能なキャパシタ経路（ＭＳ１＋ＣＦ｜｜ＭＳ２＋ＣＦ｜｜ＭＳ３＋ＣＦ）の正極側および負極側のセットを同様に含む。インピーダンス整合およびノイズ低減のために、ＣＴＬＥ７０５は、それぞれ、入力トランジスタＭ５１およびＭ５２の制御端子（例えば、ゲート）と低いほうの端子（例えば、ドレイン）との間に結合された、交差結合されたキャパシタＣＺを含む。
[0073]入力差動信号の正の成分ＶＩＰおよび負の成分ＶＩＮは、それぞれ、ＡＣ結合キャパシタＣ１１およびＣ１２を介して、トランジスタＭ５１およびＭ５２の制御端子（例えば、ゲート）に印加される。出力差動信号の正の成分ＶＯＰおよび負の成分ＶＯＮは、それぞれ、入力トランジスタＭ５２およびＭ５１の低いほうの端子（例えば、ドレイン）において生成される。
[0074]コモンモード電圧制御回路７１０は、ＣＴＬＥ７０５の一方の側を複製するレプリカ回路７２０を含む。すなわち、レプリカ回路７２０は、第１の電圧レール（ＶＤＤ）と第２の電圧レール（ＶＳＳ）（例えば、接地）との間に直列に結合された、レプリカ電流源トランジスタＭ６Ｒ（例えば、ＰＭＯＳ）と、レプリカ入力トランジスタＭ５Ｒ（例えば、ＰＭＯＳ）と、レプリカ負荷（ダイオード接続）トランジスタＭ４Ｒ（例えば、ＮＭＯＳ）と、レプリカスイッチデバイスＭ３Ｒ（例えば、ＮＭＯＳ）とを含む。抵抗器ネットワークＲ１／Ｒ２およびＲ３／Ｒ４の中間節点において生成される、入力差動信号のコモンモード電圧ＶＩＣＭは、レプリカ入力トランジスタＭ５Ｒの制御端子（例えば、ゲート）に印加される。電圧ＶＤＤは、レプリカスイッチデバイスＭ３Ｒの制御端子（例えば、ゲート）に印加される。
[0075]コモンモード電圧回路７１０は、レプリカ電流源トランジスタＭ６Ｒの制御端子（例えば、ゲート）と、ＣＴＬＥ７０５の電流源トランジスタＭ６１およびＭ６２の制御端子（例えば、ゲート）とに印加されるバイアス電圧ＰＢＩＡＳを生成するように構成された差動（演算）増幅器Ａ１をさらに含む。フィードバック制御を通じて、差動増幅器Ａ１は、レプリカ入力トランジスタＭ５Ｒの低いほうの端子（例えば、ドレイン）におけるレプリカコモンモード電圧ＶＯＣＭＲが、分圧器Ｒ５／Ｒ６によって生成されるターゲットコモンモード電圧ＶＯＣＭＴと実質的に同じになるようにするためのバイアス電圧ＰＢＩＡＳを生成する。したがって、コモンモード電圧制御回路７１０は、出力差動信号ＶＯＰおよびＶＯＮのコモンモード電圧ＶＯＣＭを、ターゲットコモンモード電圧ＶＯＣＭＴに設定する（例えば、制御するまたは調整する）ための、電流源トランジスタＭ６１およびＭ６２（例えば、ＰＭＯＳ）の制御端子（例えば、ゲート）のためのバイアス電圧ＰＢＩＡＳを生成するために、制御回路２１０と同様に動作する。
[0076]図８は、本開示の別の態様による、ＣＴＬＥ７０５と共にカスケードにされたＶＧＡ６０５を含む別の例示的な受信機８００の概略図を例示する。受信機８００は、それが、ｐ型のＶＧＡ６０５および対応するコモンモード制御回路６１０と、ｐ型のＣＴＬＥ７０５および対応するコモンモード制御回路７１０とを用いるということを除いて、受信機３００と同様である。
[0077]要約すると、ＶＧＡ制御回路６１０は、前述されたように、入力差動信号ＶＩＰおよびＶＩＮのコモンモード電圧ＶＩＣＭ、第１のレプリカ出力コモンモード電圧ＶＯＣＭ１Ｒ、および第１のターゲットコモンモード電圧ＶＯＣＭ１Ｔに基づいて、ＶＧＡ６０５によって生成される第１の出力差動信号ＶＯＰ１およびＶＯＮ１のコモンモード電圧ＶＯＣＭ１を設定および制御するための第１のバイアス電圧ＰＢＩＡＳ１を生成する。同様に、制御回路７１０は、前述されたように、制御回路６１０によって生成される第１のレプリカコモンモード電圧ＶＯＣＭ１Ｒ、第２のレプリカ出力コモンモード電圧ＶＯＣＭ２Ｒ、および第２のターゲットコモンモード電圧ＶＯＣＭ２Ｔに基づいて、ＣＴＬＥ７０５によって生成される第２の出力差動信号ＶＯＰ２およびＶＯＮ２のコモンモード電圧ＶＯＣＭ２を設定および制御するための第２のバイアス電圧ＰＢＩＡＳ２を生成する。
[0078]図９は、本開示の別の態様による、ＣＴＬＥ７０５と共にカスケードにされたＶＧＡ６０５を含む別の例示的な受信機９００の概略図を例示する。受信機９００は、受信機８００の変形である。受信機９００と受信機８００の違いは、（第１のレプリカコモンモード電圧ＶＯＣＭ１Ｒではなく）第１のターゲットコモンモード電圧ＶＯＣＭ１Ｔが、ＣＴＬＥ７０５のためのコモンモード電圧制御回路７１０のレプリカ回路７２０のレプリカ入力トランジスタＭ５Ｒの制御入力（例えば、ゲート）に印加されることである。
[0079]先と同様に、この理由は、第１のレプリカコモンモード電圧ＶＯＣＭ１Ｒの制御変動が、コモンモード電圧制御回路７１０の制御動作に影響を及ぼし得るからである。第１のターゲットコモンモード電圧ＶＯＣＭ１Ｔが実質的に一定である（および第１のレプリカコモンモード電圧ＶＯＣＭ１Ｒと実質的に同じである）ので、それは、コモンモード電圧制御回路７１０の制御動作に悪影響を及ぼすことはない。
[0080]図１０は、本開示の別の態様による、ＣＴＬＥ７０５と共にカスケードにされたＶＧＡ６０５を含む別の例示的な受信機１０００の概略図を例示する。受信機１０００は、受信機８００の変形である。受信機１０００と受信機８００の違いは、ＶＧＡレプリカ回路６２０、ＶＧＡ分圧器Ｒ５／Ｒ６、ＣＴＬＥレプリカ回路７２０、およびＣＴＬＥ分圧器Ｒ７／Ｒ８のための供給電圧が、「よりクリーンな」（よりノイズの少ない）バンドギャップ基準電圧であることである。これは、ＶＧＡ６０５およびＣＴＬＥ７０５についての電源ノイズ除去を改善し得る。
[0081]具体的には、ＶＧＡレプリカ回路６２０およびＣＴＬＥレプリカ回路７２０のためのバンドギャップ基準電圧ＶＢＧ１は、これらレプリカ回路が、それぞれ、ＶＧＡ６０５およびＣＴＬＥ７０５と同じ供給電圧レベルを受け取るように、ＶＤＤと実質的に同じ電位であるべきである。分圧器Ｒ５／Ｒ６およびＲ７／Ｒ８のためのバンドギャップ基準電圧ＶＢＧ２およびＶＢＧ３は、ＶＤＤと実質的に同じであるか、またはそれとは異なり得る。
[0082]図１１は、本開示の別の態様による、差動信号処理回路の出力差動信号のコモンモード電圧を制御する例示的な方法１１００の流れ図を例示する。
[0083]方法１１００は、それぞれ、差動信号処理回路の第１および第２の入力トランジスタの第１および第２の制御端子に、入力差動信号の第１および第２の成分を印加することを含む（ブロック１１１０）。ここで説明された様々な受信機において例示されるように、ここで説明された様々な差動信号処理回路の入力トランジスタに、差動入力信号ＶＩＰおよびＶＩＮを印加するように構成されたＡＣ結合キャパシタＣ１１およびＣ１２を含む回路は、それぞれ、差動信号処理回路の第１および第２の入力トランジスタの第１および第２の制御端子において、入力差動信号の第１および第２の成分を印加するための手段の例である。
[0084]方法１１００は、それぞれ、第１および第２の負荷デバイスと第１および第２の入力トランジスタとの間の第１および第２の節点において、出力差動信号の第１および第２の成分を生成することをさらに含む（ブロック１１２０）。ここで説明された様々な受信機において例示されるように、可変利得増幅器（ＶＧＡ）１０５および６０５と、連続時間線形等化器（ＣＴＬＥ）２０５および７０５とを含む様々な差動信号処理回路は、それぞれ、第１および第２の負荷デバイスと第１および第２の入力トランジスタとの間の第１および第２の節点において、出力差動信号の第１および第２の成分を生成するための手段の例である。
[0085]方法１１００は、それぞれ、第１および第２の電圧レールの間に、第１および第２の負荷デバイスと第１および第２の入力トランジスタとに直列に結合された第１および第２の電流源トランジスタの制御端子のためのバイアス電圧を生成することを含む、出力差動信号のコモンモード電圧を制御することをさらに含み、ここにおいて、バイアス電圧は、入力差動信号の入力コモンモード電圧から生成される（ブロック１１３０）。ここで説明された様々な受信機において例示されるように、様々なコモンモード制御回路１１０、２１０、６１０、および７１０は、それぞれ、第１および第２の電圧レールの間に、第１および第２の負荷デバイスと第１および第２の入力トランジスタとに直列に結合された第１および第２の電流源トランジスタの制御端子のためのバイアス電圧を生成することを含む、出力差動信号のコモンモード電圧を制御するための手段の例であり、ここにおいて、バイアス電圧は、入力差動信号の入力コモンモード電圧から生成される。
[0086]本開示の先の説明は、いかなる当業者であっても、本開示の製造または使用を可能にするように提供される。本開示への様々な修正は、当業者には容易に明らかとなり、ここで定義した一般原理は、本開示の趣旨または範囲から逸脱することなく、他の変形形態に適用され得る。したがって、本開示は、ここで説明された例に限定されるようには意図されず、ここで開示された原理および新規の特徴に合致する最も広い範囲を与えられることとなる。

Claims (30)

  1. 第１および第２の負荷デバイスと、
    それぞれ、入力差動信号の第１および第２の成分を受け取るように構成された第１および第２の制御端子を含む第１および第２の入力トランジスタと、
    それぞれ、第１の電圧レールと第２の電圧レールとの間に、前記第１および第２の負荷デバイスと前記第１および第２の入力トランジスタとに直列に結合された第１および第２の電流源トランジスタと、
    ここにおいて、第１の出力差動信号の第１および第２の成分は、それぞれ、前記第１および第２の負荷デバイスと前記第１および第２の入力トランジスタとの間の第１および第２の節点において生成されるように構成される、
    を備える、前記入力差動信号に基づいて、前記第１の出力差動信号を生成するように構成された第１の差動信号処理回路と、
    前記入力差動信号の入力コモンモード電圧から、前記第１および第２の電流源トランジスタの制御端子のための第１のバイアス電圧を生成することによって、前記第１の出力差動信号の第１の出力コモンモード電圧を制御するように構成された第１の制御回路と
    を備える装置。
  2. 前記第１の制御回路は、
    第１のレプリカ負荷デバイスと、
    前記入力差動信号の前記入力コモンモード電圧を受け取るように構成された第１のレプリカ制御端子を含む第１のレプリカ入力トランジスタと、ここにおいて、第１のレプリカ出力コモンモード電圧は、前記第１のレプリカ負荷デバイスと前記第１のレプリカ入力トランジスタとの間の第１のレプリカ節点において生成されるように構成される、
    前記第１の電圧レールと前記第２の電圧レールとの間に、前記第１のレプリカ負荷デバイスと前記第１のレプリカ入力トランジスタとに直列に結合された第１のレプリカ電流源トランジスタと、ここにおいて、前記第１のバイアス電圧は、前記第１のレプリカ出力コモンモード電圧に基づき、ここにおいて、前記第１のバイアス電圧は、前記第１のレプリカ電流源トランジスタの制御端子に印加されるように構成される、
    を備える、請求項１に記載の装置。
  3. 前記第１の制御回路は、第１の差動増幅器のそれぞれの入力に印加される第１のターゲット出力コモンモード電圧と前記第１のレプリカ出力コモンモード電圧とに基づいて、前記第１のバイアス電圧を生成するように構成された前記第１の差動増幅器をさらに備える、請求項２に記載の装置。
  4. 前記第１の制御回路は、前記第１の電圧レールと前記第２の電圧レールとの間に結合された分圧器をさらに備え、前記分圧器は、前記第１のターゲット出力コモンモード電圧を生成するように構成される、請求項３に記載の装置。
  5. 前記第１の制御回路は、第３の電圧レールと前記第２の電圧レールとの間に結合された分圧器をさらに備え、前記第３の電圧レールは、バンドギャップ基準電圧を受け取るように構成され、前記分圧器は、前記第１のターゲット出力コモンモード電圧を生成するように構成される、請求項３に記載の装置。
  6. 第３および第４の負荷デバイスと、
    それぞれ、前記第１の出力差動信号の前記第１および第２の成分を受け取るように構成された第３および第４の制御端子を含む第３および第４の入力トランジスタと、
    それぞれ、前記第１の電圧レールと前記第２の電圧レールとの間に、前記第３および第４の負荷デバイスと前記第３および第４の入力トランジスタとに直列に結合された第３および第４の電流源トランジスタと、
    ここにおいて、第２の出力差動信号の第１および第２の成分は、それぞれ、前記第３および第４の負荷デバイスと前記第３および第４の入力トランジスタとの間の第３および第４の節点において生成されるように構成される、
    を備える、前記第１の出力差動信号に基づいて、前記第２の出力差動信号を生成するように構成された第２の差動信号処理回路と、
    前記第１のレプリカ出力コモンモード電圧または前記第１のターゲット出力コモンモード電圧から、前記第３および第４の電流源トランジスタの制御端子のための第２のバイアス電圧を生成することによって、前記第２の出力差動信号の第２の出力コモンモード電圧を制御するように構成された第２の制御回路と
    をさらに備える、請求項３に記載の装置。
  7. 前記第２の制御回路は、
    第２のレプリカ負荷デバイスと、
    前記第１のレプリカ出力コモンモード電圧または前記第１のターゲット出力コモンモード電圧を受け取るように構成された第２のレプリカ制御端子を含む第２のレプリカ入力トランジスタと、ここにおいて、第２のレプリカ出力コモンモード電圧は、前記第２のレプリカ負荷デバイスと前記第２のレプリカ入力トランジスタとの間の第２のレプリカ節点において生成されるように構成される、
    前記第１の電圧レールと前記第２の電圧レールとの間に、前記第２のレプリカ負荷デバイスと前記第２のレプリカ入力トランジスタとに直列に結合された第２のレプリカ電流源トランジスタと、ここにおいて、前記第２のバイアス電圧は、前記第２のレプリカ出力コモンモード電圧に基づき、ここにおいて、前記第２のバイアス電圧は、前記第２のレプリカ電流源トランジスタの制御端子に印加されるように構成される、
    を備える、請求項６に記載の装置。
  8. 前記第２の制御回路は、第２の差動増幅器のそれぞれの入力に印加される第２のターゲット出力コモンモード電圧と前記第２のレプリカ出力コモンモード電圧とに基づいて、前記第２のバイアス電圧を生成するように構成された前記第２の差動増幅器をさらに備える、請求項７に記載の装置。
  9. 前記第２の制御回路は、前記第１の電圧レールと前記第２の電圧レールとの間に結合された分圧器をさらに備え、前記分圧器は、前記第２のターゲット出力コモンモード電圧を生成するように構成される、請求項８に記載の装置。
  10. 前記第２の制御回路は、第３の電圧レールと前記第２の電圧レールとの間に結合された分圧器をさらに備え、前記第３の電圧レールは、バンドギャップ基準電圧を受け取るように構成され、前記分圧器は、前記第２のターゲット出力コモンモード電圧を生成するように構成される、請求項８に記載の装置。
  11. 前記第２の制御回路は、
    第２のレプリカ負荷デバイスと、
    前記第１のレプリカ出力コモンモード電圧または前記第１のターゲット出力コモンモード電圧を受け取るように構成された第２のレプリカ制御端子を含む第２のレプリカ入力トランジスタと、ここにおいて、第２のレプリカ出力コモンモード電圧は、前記第２のレプリカ負荷デバイスと前記第２のレプリカ入力トランジスタとの間の第３のレプリカ節点において生成されるように構成される、
    第３の電圧レールと前記第２の電圧レールとの間に、前記第２のレプリカ負荷デバイスと前記第２のレプリカ入力トランジスタとに直列に結合された第２のレプリカ電流源トランジスタと、ここにおいて、前記第３の電圧レールは、バンドギャップ基準電圧を受け取るように構成され、ここにおいて、前記第２のバイアス電圧は、前記第２のレプリカ出力コモンモード電圧に基づき、ここにおいて、前記第２のバイアス電圧は、前記第２のレプリカ電流源トランジスタの制御端子に印加されるように構成される、
    を備える、請求項６に記載の装置。
  12. 前記第２の差動信号処理回路は、連続時間線形等化器（ＣＴＬＥ）を備える、請求項６に記載の装置。
  13. 前記第１の差動信号処理回路は、可変利得増幅器（ＶＧＡ）を備える、請求項１２に記載の装置。
  14. 前記第１の差動処理回路は、可変利得増幅器（ＶＧＡ）を備える、請求項１に記載の装置。
  15. 前記第１の制御回路は、
    第１のレプリカ負荷デバイスと、
    前記入力差動信号の前記入力コモンモード電圧を受け取るように構成された第１のレプリカ制御端子を含む第１のレプリカ入力トランジスタと、ここにおいて、第１のレプリカ出力コモンモード電圧は、前記第１のレプリカ負荷デバイスと前記第１のレプリカ入力トランジスタとの間のレプリカ節点において生成されるように構成される、
    第３の電圧レールと前記第２の電圧レールとの間に、前記第１のレプリカ負荷デバイスと前記第１のレプリカ入力トランジスタとに直列に結合された第１のレプリカ電流源トランジスタと、ここにおいて、前記第３の電圧レールは、バンドギャップ基準電圧を受け取るように構成され、ここにおいて、前記第１のバイアス電圧は、前記第１のレプリカ出力コモンモード電圧に基づき、ここにおいて、前記第１のバイアス電圧は、前記第１のレプリカ電流源トランジスタの制御端子に印加されるように構成される、
    を備える、請求項１に記載の装置。
  16. それぞれ、第１の差動信号処理回路の第１および第２の入力トランジスタの第１および第２の制御端子に、入力差動信号の第１および第２の成分を印加することと、
    それぞれ、第１および第２の負荷デバイスと前記第１および第２の入力トランジスタとの間の第１および第２の節点において、第１の出力差動信号の第１および第２の成分を生成することと、
    それぞれ、第１および第２の電圧レールの間に、前記第１および第２の負荷デバイスと前記第１および第２の入力トランジスタとに直列に結合された第１および第２の電流源トランジスタの制御端子のための第１のバイアス電圧を生成することを含む、前記第１の出力差動信号の第１のコモンモード電圧を制御することと、ここにおいて、前記第１のバイアス電圧は、前記入力差動信号の入力コモンモード電圧から生成される、
    を備える方法。
  17. 第１のレプリカ入力トランジスタの制御端子に、前記入力コモンモード電圧を印加することと、
    第１のレプリカ負荷デバイスと前記第１のレプリカ入力トランジスタとの間の第１のレプリカ節点において、第１のレプリカ出力コモンモード電圧を生成することと、
    前記第１の電圧レールまたは第３の電圧レールと、前記第２の電圧レールとの間に、前記第１のレプリカ負荷デバイスと前記第１のレプリカ入力トランジスタとに直列に結合された第１のレプリカ電流源トランジスタに前記第１のバイアス電圧を印加することと、ここにおいて、前記第３の電圧レールは、バンドギャップ基準電圧を受け取るように構成される、
    をさらに備える、請求項１６に記載の方法。
  18. 前記第１のバイアス電圧を生成することは、前記第１のレプリカ出力コモンモード電圧と第１のターゲット出力コモンモード電圧とに基づいて、前記第１のバイアス電圧を生成することを備える、請求項１７に記載の方法。
  19. 前記第１の電圧レールにおける電圧またはバンドギャップ基準電圧に基づいて、前記第１のターゲット出力コモンモード電圧を生成することをさらに備える、請求項１８に記載の方法。
  20. それぞれ、第２の差動信号処理回路の第３および第４の入力トランジスタの第３および第４の制御端子に、前記第１の出力差動信号の前記第１および第２の成分を印加することと、
    それぞれ、第３および第４の負荷デバイスと前記第３および第４の入力トランジスタとの間の第３および第４の節点において、第２の出力差動信号の第１および第２の成分を生成することと、
    それぞれ、前記第１および第２の電圧レールの間に、前記第３および第４の負荷デバイスと前記第３および第４の入力トランジスタとに直列に結合された第３および第４の電流源トランジスタの制御端子のための第２のバイアス電圧を生成することを含む、前記第２の出力差動信号の第２のコモンモード電圧を制御することと、ここにおいて、前記第２のバイアス電圧は、前記第１のレプリカ出力コモンモード電圧または前記第１のターゲット出力コモンモード電圧から生成される、
    をさらに備える、請求項１８に記載の方法。
  21. 第２のレプリカ入力トランジスタの制御端子に、前記第１のレプリカ出力コモンモード電圧または前記第１のターゲット出力コモンモード電圧を印加することと、
    第２のレプリカ負荷デバイスと前記第２のレプリカ入力トランジスタとの間の第２のレプリカ節点において、第２のレプリカ出力コモンモード電圧を生成することと、
    前記第１の電圧レールまたは前記第３の電圧レールと、前記第２の電圧レールとの間に、前記第１のレプリカ負荷デバイスと前記第１のレプリカ入力トランジスタとに直列に結合された第２のレプリカ電流源トランジスタに前記第２のバイアス電圧を印加することと、
    をさらに備える、請求項２０に記載の方法。
  22. 前記第２のバイアス電圧を生成することは、前記第２のレプリカ出力コモンモード電圧と第２のターゲット出力コモンモード電圧とに基づいて、前記第２のバイアス電圧を生成することを備える、請求項２１に記載の方法。
  23. 前記第１の電圧レールにおける電圧またはバンドギャップ基準電圧に基づいて、前記第２の出力コモンモード電圧を生成することをさらに備える、請求項２２に記載の方法。
  24. それぞれ、第１の差動信号処理回路の第１および第２の入力トランジスタの第１および第２の制御端子に、入力差動信号の第１および第２の成分を印加するための手段と、
    それぞれ、第１および第２の負荷デバイスと前記第１および第２の入力トランジスタとの間の第１および第２の節点において、第１の出力差動信号の第１および第２の成分を生成するための手段と、
    それぞれ、第１および第２の電圧レールの間に、前記第１および第２の負荷デバイスと前記第１および第２の入力トランジスタとに直列に結合された第１および第２の電流源トランジスタの制御端子のための第１のバイアス電圧を生成することを含む、前記第１の出力差動信号の第１のコモンモード電圧を制御するための手段と、ここにおいて、前記第１のバイアス電圧は、前記入力差動信号の入力コモンモード電圧から生成される、
    を備える装置。
  25. 第１のレプリカ入力トランジスタの制御端子に、前記入力コモンモード電圧を印加するための手段と、
    第１のレプリカ負荷デバイスと前記第１のレプリカ入力トランジスタとの間の第１のレプリカ節点において、第１のレプリカ出力コモンモード電圧を生成するための手段と、
    前記第１の電圧レールまたは第３の電圧レールと、前記第２の電圧レールとの間に、前記第１のレプリカ負荷デバイスと前記第１のレプリカ入力トランジスタとに直列に結合された第１のレプリカ電流源トランジスタに前記第１のバイアス電圧を印加するための手段と、ここにおいて、前記第３の電圧レールは、バンドギャップ基準電圧を受け取るように構成される、
    をさらに備える、請求項２４に記載の装置。
  26. 前記第１のバイアス電圧を生成するための前記手段は、前記第１のレプリカ出力コモンモード電圧と第１のターゲット出力コモンモード電圧とに基づいて、前記第１のバイアス電圧を生成するための手段を備える、請求項２５に記載の装置。
  27. 前記第１の電圧レールにおける電圧またはバンドギャップ基準電圧に基づいて、前記第１のターゲット出力コモンモード電圧を生成するための手段をさらに備える、請求項２６に記載の装置。
  28. それぞれ、第２の差動信号処理回路の第３および第４の入力トランジスタの第３および第４の制御端子に、前記第１の出力差動信号の前記第１および第２の成分を印加するための手段と、
    それぞれ、第３および第４の負荷デバイスと前記第３および第４の入力トランジスタとの間の第３および第４の節点において、第２の出力差動信号の第１および第２の成分を生成するための手段と、
    それぞれ、前記第１および第２の電圧レールの間に、前記第３および第４の負荷デバイスと前記第３および第４の入力トランジスタとに直列に結合された第３および第４の電流源トランジスタの制御端子のための第２のバイアス電圧を生成することを含む、前記第２の出力差動信号の第２のコモンモード電圧を制御するための手段と、ここにおいて、前記第２のバイアス電圧は、前記第１のレプリカ出力コモンモード電圧または前記第１のターゲット出力コモンモード電圧から生成される、
    をさらに備える、請求項２６に記載の装置。
  29. 第２のレプリカ入力トランジスタの制御端子に、前記第１のレプリカ出力コモンモード電圧または前記第１のターゲット出力コモンモード電圧を印加するための手段と、
    第２のレプリカ負荷デバイスと前記第２のレプリカ入力トランジスタとの間の第２のレプリカ節点において、第２のレプリカ出力コモンモード電圧を生成するための手段と、
    前記第１の電圧レールまたは前記第３の電圧レールと、前記第２の電圧レールとの間に、前記第２のレプリカ負荷デバイスと前記第２のレプリカ入力トランジスタとに直列に結合された第２のレプリカ電流源トランジスタに前記第２のバイアス電圧を印加するための手段と、
    をさらに備える、請求項２８に記載の装置。
  30. 前記第２のバイアス電圧を生成するための手段は、前記第２のレプリカ出力コモンモード電圧と第２のターゲット出力コモンモード電圧とに基づいて、前記第２のバイアス電圧を生成するための手段を備える、請求項２９に記載の装置。
JP2018550809A 2016-03-30 2017-03-13 レプリカ回路およびフィードバック制御を介してコモンモード電圧を制御するためのシステムおよび方法 Active JP6705013B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/084,910 US9647618B1 (en) 2016-03-30 2016-03-30 System and method for controlling common mode voltage via replica circuit and feedback control
US15/084,910 2016-03-30
PCT/US2017/022196 WO2017172344A1 (en) 2016-03-30 2017-03-13 System and method for controlling common mode voltage via replica circuit and feedback control

Publications (2)

Publication Number Publication Date
JP2019514264A true JP2019514264A (ja) 2019-05-30
JP6705013B2 JP6705013B2 (ja) 2020-06-03

Family

ID=58387990

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018550809A Active JP6705013B2 (ja) 2016-03-30 2017-03-13 レプリカ回路およびフィードバック制御を介してコモンモード電圧を制御するためのシステムおよび方法

Country Status (7)

Country Link
US (1) US9647618B1 (ja)
EP (1) EP3437187B1 (ja)
JP (1) JP6705013B2 (ja)
KR (1) KR102030701B1 (ja)
CN (1) CN108886346B (ja)
BR (1) BR112018069687A2 (ja)
WO (1) WO2017172344A1 (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10243531B1 (en) * 2017-09-11 2019-03-26 Qualcomm Incorporated Apparatus and method for centrally controlling common mode voltages for a set of receivers
US10367466B2 (en) * 2017-11-03 2019-07-30 Huawei Technologies Co., Ltd. Hybrid variable gain amplifier
US10348535B1 (en) * 2018-04-16 2019-07-09 Oracle International Corporation Fast-settling voltage reference generator for serdes applications
CN109889165B (zh) * 2019-02-01 2023-01-03 东南大学 一种输出共模电压可调节放大器
US10642302B1 (en) 2019-04-18 2020-05-05 Qualcomm Incorporated Apparatus and method for generating reference DC voltage from bandgap-based voltage on data signal transmission line
US11005688B2 (en) * 2019-08-21 2021-05-11 Analog Bits Inc. Common-mode control for AC-coupled receivers
US10944602B1 (en) 2019-09-11 2021-03-09 Analog Bits Inc. Passive linear equalizer for serial wireline receivers
KR20220057221A (ko) 2020-10-29 2022-05-09 삼성전자주식회사 아날로그 프론트 앤드 수신기 및 상기 수신기를 포함한 전자 장치
US11533204B2 (en) * 2020-12-14 2022-12-20 Ati Technologies Ulc High speed digital data transmission
US11588458B2 (en) 2020-12-18 2023-02-21 Qualcomm Incorporated Variable gain control system and method for an amplifier
US11277108B1 (en) * 2020-12-28 2022-03-15 Analog Devices International Unlimited Company Variable gain amplifiers with cross-couple switching arrangements
GB2606170B (en) * 2021-04-27 2024-02-14 Nordic Semiconductor Asa Control of bias current to a load
US11381238B1 (en) * 2021-06-04 2022-07-05 Qualcomm Incorporated Circuit device aging assessment and compensation
US11838000B2 (en) 2021-11-08 2023-12-05 Qualcomm Incorporated Comparator integration time stabilization technique utilizing common mode mitigation scheme
CN114448353A (zh) * 2022-01-21 2022-05-06 中国科学技术大学 模拟均衡器
CN115580248B (zh) * 2022-11-10 2023-11-28 江苏谷泰微电子有限公司 一种输出共模可调的精密差分放大器

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008072424A (ja) * 2006-09-14 2008-03-27 Ricoh Co Ltd 可変利得増幅回路
JP2008529334A (ja) * 2005-01-21 2008-07-31 エヌエックスピー ビー ヴィ 高ダイナミックレンジ低電力差動入力段
JP2011229073A (ja) * 2010-04-22 2011-11-10 Panasonic Corp 利得変動補償装置
JP2013093527A (ja) * 2011-10-27 2013-05-16 Sony Corp 固体撮像素子およびカメラシステム
US20130287084A1 (en) * 2012-04-26 2013-10-31 Analog Devices, Inc. Wide common-mode range receiver
JP2015014875A (ja) * 2013-07-04 2015-01-22 株式会社デンソー バンドギャップ基準電圧回路
US9209789B1 (en) * 2014-08-13 2015-12-08 Qualcomm Incorporated Apparatus to convert electrical signals from small-signal format to rail-to-rail format
US20160079942A1 (en) * 2014-09-15 2016-03-17 Qualcomm Incorporated Common-gate amplifier for high-speed dc-coupling communications

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5386207A (en) * 1992-06-23 1995-01-31 Winbond Electronics North America Corporation Comparator with application in data communication
GB2357644B (en) * 1999-12-20 2004-05-05 Ericsson Telefon Ab L M Low-voltage differential signal (LVDS) input circuit
US6429700B1 (en) 2001-04-17 2002-08-06 International Business Machines Corporation Driver circuit with output common mode voltage control
DE10125366A1 (de) * 2001-05-23 2002-12-12 Infineon Technologies Ag dB-lineare VGA-Stufe mit hoher Bandbreite
US6617926B2 (en) * 2001-06-29 2003-09-09 Intel Corporation Tail current node equalization for a variable offset amplifier
US6559720B1 (en) * 2001-10-26 2003-05-06 Maxim Integrated Products, Inc. GM-controlled current-isolated indirect-feedback instrumentation amplifier
US7268624B2 (en) * 2005-08-15 2007-09-11 International Business Machines Corporation Differential amplifier offset voltage minimization independently from common mode voltage adjustment
JP4836125B2 (ja) * 2006-04-20 2011-12-14 ルネサスエレクトロニクス株式会社 半導体装置
TWI310264B (en) 2006-05-23 2009-05-21 Ind Tech Res Inst Fully differential sensing apparatus and input common mode feedback circuit thereof
JP4725441B2 (ja) * 2006-07-07 2011-07-13 ヤマハ株式会社 差動増幅器
JP5035054B2 (ja) * 2008-03-19 2012-09-26 住友電気工業株式会社 半導体レーザ駆動回路
US20090251227A1 (en) 2008-04-03 2009-10-08 Jasa Hrvoje Hery Constant gm oscillator
US7834696B2 (en) * 2008-04-04 2010-11-16 Infineon Technologies Ag Common mode control circuitry for multi-stage operational amplifiers
EP2466745A1 (en) 2010-12-17 2012-06-20 Dialog Semiconductor GmbH Amplifier common-mode control methods
US9231731B1 (en) 2012-04-06 2016-01-05 Rambus Inc. Common mode calibration
JP2013219569A (ja) * 2012-04-10 2013-10-24 Seiko Epson Corp トランスコンダクタンス調整回路、回路装置及び電子機器
JP2015115881A (ja) * 2013-12-13 2015-06-22 株式会社東芝 差動増幅回路およびマイクアンプシステム
US9484867B2 (en) * 2014-07-18 2016-11-01 Qualcomm Incorporated Wideband low-power amplifier
US9240912B1 (en) 2014-11-26 2016-01-19 Altera Corporation Transceiver circuitry with summation node common mode droop reduction

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008529334A (ja) * 2005-01-21 2008-07-31 エヌエックスピー ビー ヴィ 高ダイナミックレンジ低電力差動入力段
JP2008072424A (ja) * 2006-09-14 2008-03-27 Ricoh Co Ltd 可変利得増幅回路
JP2011229073A (ja) * 2010-04-22 2011-11-10 Panasonic Corp 利得変動補償装置
JP2013093527A (ja) * 2011-10-27 2013-05-16 Sony Corp 固体撮像素子およびカメラシステム
US20130287084A1 (en) * 2012-04-26 2013-10-31 Analog Devices, Inc. Wide common-mode range receiver
JP2015014875A (ja) * 2013-07-04 2015-01-22 株式会社デンソー バンドギャップ基準電圧回路
US9209789B1 (en) * 2014-08-13 2015-12-08 Qualcomm Incorporated Apparatus to convert electrical signals from small-signal format to rail-to-rail format
US20160079942A1 (en) * 2014-09-15 2016-03-17 Qualcomm Incorporated Common-gate amplifier for high-speed dc-coupling communications

Also Published As

Publication number Publication date
CN108886346A (zh) 2018-11-23
JP6705013B2 (ja) 2020-06-03
EP3437187A1 (en) 2019-02-06
BR112018069687A2 (pt) 2019-01-29
US9647618B1 (en) 2017-05-09
KR102030701B1 (ko) 2019-10-10
KR20180113622A (ko) 2018-10-16
CN108886346B (zh) 2022-04-08
WO2017172344A1 (en) 2017-10-05
EP3437187B1 (en) 2021-11-24

Similar Documents

Publication Publication Date Title
JP6705013B2 (ja) レプリカ回路およびフィードバック制御を介してコモンモード電圧を制御するためのシステムおよび方法
US8558611B2 (en) Peaking amplifier with capacitively-coupled parallel input stages
US9288085B2 (en) Continuous-time linear equalizer for high-speed receiving unit
KR101947663B1 (ko) 차동 증폭기
US9553548B2 (en) Low drop out voltage regulator and method therefor
EP3375095B1 (en) Variable gain amplifier and method for improved power supply noise rejection
US9746864B1 (en) Fast transient low drop-out voltage regulator for a voltage-mode driver
US10523165B2 (en) Common mode feedback circuit with backgate control
US20130285746A1 (en) Differential Source Follower having 6dB Gain with Applications to WiGig Baseband Filters
TWI713334B (zh) 高速低電壓串行鏈路接收器及其方法
US8400214B2 (en) Class AB output stage
EP1435693A1 (en) Amplification circuit
US8085091B2 (en) Gain control amplifier
US9473122B1 (en) Rail-to-rail input stage circuit with constant transconductance
KR101209817B1 (ko) 병렬 등화기
JP7453562B2 (ja) 差動増幅回路、受信回路及び半導体集積回路
Malhotra et al. Frequency compensation in two-stage operational amplifiers for achieving high 3-dB bandwidth
KR100668455B1 (ko) 가변 이득 증폭기
Liu Research on Two-Stage Differential Operational Amplifier Based on MOS Technology
JP2002314374A (ja) トランスコンダクタ回路
JP2004512766A (ja) 妨害信号存在時により広いダイナミックレンジを有する能動連続時間フィルタ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180927

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20180927

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20190219

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190305

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190424

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190723

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190917

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20191224

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200207

C60 Trial request (containing other claim documents, opposition documents)

Free format text: JAPANESE INTERMEDIATE CODE: C60

Effective date: 20200207

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20200221

C21 Notice of transfer of a case for reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C21

Effective date: 20200225

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200414

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200513

R150 Certificate of patent or registration of utility model

Ref document number: 6705013

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250