JP2004512766A - 妨害信号存在時により広いダイナミックレンジを有する能動連続時間フィルタ - Google Patents

妨害信号存在時により広いダイナミックレンジを有する能動連続時間フィルタ Download PDF

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Abstract

妨害信号除去特性が改良された能動フィルタ（１００）が開示されている。フィルタ（１００）の入力段（７２）において、固定値抵抗器（３、４）のような線形抵抗器を使用して、いかなる妨害信号も抑圧する。抵抗器（３、４）に関連するいかなる利得変化も相殺されるために、入力抵抗器（３、４）の製作に用いられた同じ技術を利用して製作された抵抗器（２４）を使用して、出力段（２３）に利得補償段（５７）を追加する。１つの模範的な実施形態では、固定値抵抗器（３、４）は、ポリシリコンを使用して製作される。

Description

【０００１】
【従来の技術】
［ 発明の背景 ］
無線通信受信機は、他の周波数を有する不必要な信号をフィルタリングして、所定の周波数の所望の信号を受信しなければならない。不必要な信号が所望の信号よりはるかに大きい信号強度を持つことがある。これらの不必要な信号は、「妨害物」と呼ばれる。不必要な信号を取り除くフィルタは、ひずみの発生を回避するため線形領域で作動しなければならないので、上記不必要な信号は扱いにくい。したがって、フィルタの入力部に加えられるすべての信号の最大振幅を制限して、妨害信号が飽和状態、クリッピングまたは、フィルタの相互変調（その代表的な測定単位は、帯域外の３次入力インタセプト・ポイントまたはＩＩＰ３である）などのより複雑な形態のひずみを生じないようにしなければならない。その結果として、妨害信号と所望の信号とを含む、処理されるべき信号全体にわたる信号強度を適切に制限しなければならない。このことは、妨害信号の大きさよりも小さいオーダーになることもある所望の信号の振幅を極度に小さく制限しなければならなくなり、フィルタの雑音最低値以下となることがあることを意味する。
【０００２】
信号対雑音比を適切な範囲に抑えるために、積分器回路として都合の良いように実装されるフィルタのノイズは、極度に小さく保たれなければならず、その結果、チップ面積が大きくなるとともに、電力消費が大きくなる。したがって、集積回路チップの上にこれらのフィルタを実装するのは困難であり、コストとサイズの面で不利益となりうる他の技術を使用する必要が生じる。
【０００３】
無線通信用受信機の構成で知られている従来技術の１つが、Ｍｉｈａｉ　Ｂａｎｕ、Ｙａｎｎｉｓ　Ｔｓｉｖｉｄｉｓ、「Ａｎ　Ｅｌｌｉｐｔｉｃ　Ｃｏｎｔｉｍｕｏｕｓ−Ｔｉｍｅ　ＣＭＯＳ　ＦＩＬＴＥＲ　ｗｉｔｈ　Ｏｎ−Ｃｈｉｐ　Ａｕｔｏｍａｔｉｃ　Ｔｕｎｉｎｇ」、ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｆ　Ｓｏｌｉｄ−Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ、ＳＣ−２０、 （１９８５年１２月）、１１１４、１１１４〜１１２１に記載されているアクティブＲＣ技術である。この技術で、完全平衡積分器段部が使用され、各段は、抵抗器、コンデンサ、および演算増幅器から構成される。各積分器が２つの出力端子を有し、各出力端子での信号の大きさの絶対値が互いに同じで、極性が異なることを意味する完全平衡作用によって、フィルタの共通モード干渉除去性能が向上する。このように設計された能動フィルタの周波数応答は、チップ部品の抵抗値と静電容量値に依存し、また、これらの値は製作公差と温度変化によって変化するので、能動フィルタ内の抵抗器を調整できるようにしてフィルタの周波数応答における望ましくない変化を補正する技術が記載されている。特に、その従来技術の記述によれば、能動フィルタ内のすべての抵抗素子が三極管または非飽和領域で作動するＭＯＳＦＥＴとして具体的に示され、抵抗がＭＯＳＦＥＴに印加されるゲート電圧によって調整される可変抵抗器として機能するように設計されバイアスされている。この技術には、能動フィルタの入力部に存在する大きな妨害信号によって、可変抵抗器として機能するＭＯＳＦＥＴの作動領域が強制的に非線形領域入り、その結果、前述のように、能動フィルタから出力される信号にひずみが生じるという問題がある。
【０００４】
【課題を解決するための手段】
［ 発明の概要 ］
本発明の目的は、電力を過度に消費することなく、また、チップ面積を過大にすることなく、所望の信号を処理し、妨害信号を除去することである。この目的は、能動フィルタの入力段部に線形抵抗素子を導入することによって達成される。フィルタの入力部に大きな妨害信号があっても、入力段部にある固定値抵抗器の応答は線形のままである。この妨害信号は、入力段部によって十分に減衰し、後段のＭＯＳＦＥＴが、妨害信号によって非線形作動領域に入ることはない。１つの利得補償段部が能動フィルタに追加されて、線形抵抗と可変ＭＯＳＦＥＴ抵抗素子の双方を使用することによって生じるフィルタ利得におけるいかなる変化も相殺される。
【０００５】
本発明の１つの模範的な実施形態では、能動フィルタが備えられ、そのフィルタは、入力段部において、固定値抵抗器のような線形抵抗素子を含む第１完全平衡能動積分器と、入力段部において、可変値抵抗器を含む少なくとも１つの完全平衡能動中間積分器と、固定値抵抗器と可変値抵抗器の不適当な組み合わせによって生じる利得変化を補償する可変利得出力段部とを有する。
【０００６】
別の模範的な実施形態では、その固定抵抗器が、ポリシリコン抵抗器である。
【０００７】
さらに別の模範的な実施形態では、可変抵抗器が、調整可能な金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である。
【０００８】
さらに異なる模範的な実施形態では、可変利得出力段部の利得は、線形抵抗器と可変値抵抗器の間の抵抗の比に対応している。
【０００９】
さらに別の模範的な実施形態では、能動フィルタは、フィルタ出力部に接続された位相等化回路を含む。
【００１０】
さらに異なる模範的な実施形態では、能動フィルタは、様々な積分段部を相互接続する結合コンデンサを含む。
【００１１】
【発明の実施の形態】
［ 発明の説明 ］
図１は、ダイレクト・コンバージョンまたは零中間周波数受信機のための、本発明による低域通過フィルタ（ローパス・フィルタ）の模範的な実施形態を示す。記述されている本実施形態では、カットオフ周波数は、１，９２ＭＨｚ、帯域内利得は、８．５ｄＢ、および１０ＭＨｚにおける帯域外除去率は、６４ｄＢとしている。
【００１２】
作動中には、完全平衡入力信号がフィルタの入力端子１と２に加えられる。本明細書と請求項おいては、完全平衡とは、回路の各入力端子における信号の大きさの絶対値（振幅）が互いに同一であるが極性が異なる（すなわち、それらの信号は、位相が互いに１８０°異なる）こと、また、回路の出力端子それぞれにおける信号の大きさが同一であるが極性が異なることを意味する。入力信号は、線形（例えば、固定値）の抵抗器３と４、完全差動増幅器８、線形コンデンサ７と９、可変抵抗器３７、３８、３９および４０から構成される第１完全平衡積分器７２を通る。完全差動増幅器８は、非反転入力部５、反転入力部６、反転出力部１０、および非反転出力部１１を有する。図２を参照して、完全差動増幅器８についてここに詳細に記述する。線形コンデンサ７と可変抵抗器３９は非反転入力部５と差動増幅器８の反転出力部１０の間で並列接続されている。同様に、線形コンデンサ９と可変抵抗器４０は反転入力部６と差動増幅器８の非反転出力部１１の間で並列接続されている。線形抵抗器３と４は、公称抵抗値５ｋΩのポリシリコン抵抗器であることが望ましい。可変抵抗器３７、３８、３９および４０は、おのおのそのゲート端子で公称抵抗値５ｋΩを持つように設計・バイアスされる三極管領域または非飽和領域で作動するＭＯＳＦＥＴであることが望ましい。ＭＯＳＦＥＴトランジスタのゲート電圧ＶＧによってＭＯＳＦＥＴ素子のチャネル抵抗値が制御され、素子が電圧で制御される抵抗器として機能することとなる。ここで可変ＭＯＳＦＥＴ抵抗器３７、３８、３９および４０のゲート電圧ＶＧについて図３〜８を参照して詳細に吟味する。線形コンデンサ７と９は、ポリシリコン・プレートで構成されて、各コンデンサの静電容量が１７．７ｐＦであることが望ましい。
【００１３】
積分器７２を通った後、出力ノード１０と１１に存在している完全平衡出力信号内では妨害信号が部分的に減衰する。その後、積分器７２の出力信号は、まず可変抵抗器１２と１３を通って、第１完全平衡中間積分器７１に加えられる。可変ＭＯＳＦＥＴ抵抗器１２と１３は、可変ＭＯＳＦＥＴ抵抗器３９と４０と同様に実装される。その後、信号は平衡増幅器１７、ならびに線形コンデンサ１６と１８を通る。完全平衡増幅器１７は、完全平衡増幅器８に類似している。線形コンデンサ７と９と同様、線形コンデンサ１６と１８は、それぞれの静電容量が２３．７ｐＦであるポリシリコン・プレートで形成されることが望ましい。
【００１４】
第１の中間積分段７１によって、端子１９と２０には、完全平衡出力信号が提供されるとともに、その妨害信号はさらに減衰している。その後、それらの信号は、第１の中間積分段７１と類似の構造ではあるが、それぞれの静電容量が３５．３ｐＦである線形帰還コンデンサ６５と６６を有する第２の中間積分段２１に入力される。端子１９と２０における信号は、第２の中間積分段２１の完全平衡増幅器８９の反転入力部８２と非反転入力部８１とにそれぞれ接続されている、第２の中間積分段２１の可変ＭＯＳＦＥＴ入力抵抗器７７と７８とにそれぞれ加えられる。第２の中間積分器２１によって、端子５１と５２には、完全平衡出力信号が供給されるとともに、その妨害信号はさらに減衰している。端子５１と５２における信号は、第２の中間積分段２１と類似している第３の中間積分段２２に加えられる。第３の中間積分段２２は、積分器２２の完全平衡増幅器９０内の反転入力部８７と非反転入力部８８とにそれぞれ接続されている可変ＭＯＳＦＥＴ入力抵抗器８５と８６それぞれを経由して、端子５１と５２における信号を受信する。第３の中間積分器２２によって、端子５３と５４には、完全平衡出力信号が供給されるとともに、その妨害信号はさらに減衰している。
【００１５】
端子５３と５４における信号が、最終積分器２３内の完全平衡増幅器９１の反転入力部６０と非反転入力部５９とにそれぞれ接続されている可変ＭＯＳＦＥＴ抵抗器５６と５５をそれぞれ経由して積分器２３に加えられる。最終段積分器２３は、初段積分器７２と類似構造であるが、その入力段部に、固定値抵抗器３と４ではなく、可変ＭＯＳＦＥＴ抵抗器５５と５６を備え、また、構成している線形帰還コンデンサ７０と７１の静電容量値は１７．７ｐＦである。最終段積分段部において提供される信号は、端子２６と２７において完全平衡信号となる。この段階で、妨害信号は出力信号からほぼ完全に除去されることになる。しかしながら、線形抵抗器３と４の物理的構造がＭＯＳＦＥＴの構造と異なるので、不必要なフィルタ利得の変化を起こすことがある製作許容誤差と温度変化に関して、固定抵抗器の値と可変抵抗器（すなわち、ＭＯＳＦＥＴ）の値との間には関連はない。その結果、不必要な利得の変化を補正するのに可変利得出力段５７を利用する。
【００１６】
端子２６と２７における信号は、公称抵抗値がそれぞれ５ｋΩである可変ＭＯＳＦＥＴ抵抗器２８と２９を通って可変利得出力段５７に入力される。その後、その信号は、線形フィードバック抵抗器３２と３４を有する増幅器３３を通る。線形抵抗器３２と３４は、線形抵抗器３と４によって起こされる変化を相殺するように選択される。図１で示されている模範的な実施形態によれば、能動フィルタ１００の利得が、線形出力抵抗器３２と３４の抵抗に比例し、線形入力抵抗器３と４の抵抗の２倍に逆比例することが分かる。したがって、抵抗器３２と３４は、フィルタの公称利得が０ｄＢであることを保証する公称抵抗値１０ｋΩを有するポリシリコン抵抗器であることが望ましい。増幅器３３の非反転出力および反転出力は、能動フィルタ１００の非反転出力部および反転出力部３６と３５に接続されている。
【００１７】
図１から分かるように、本模範的な実施形態では、端子６と４４、端子５と４５、端子１１と４６、および端子１０と４７の間にそれぞれ接続されている４つの結合コンデンサ４３Ａ、４３Ｂ、４３Ｃ、および４３Ｄ、ならびに端子４４と６０、端子４５と５９、端子４６と２７、および端子４７と２６の間にそれぞれ接続されている４つの結合コンデンサ５８Ａ、５８Ｂ、５８Ｃ、および５８Ｄがそれぞれ利用されている。これらの結合コンデンサの調整に対応して、フィルタの周波数応答軌跡における伝送零点の位置が調整される。１つの模範的な実施形態では、結合コンデンサ４３Ａ、４３Ｂ、４３Ｃ、 および４３Ｄ、ならびに、５８Ａ、 ５８Ｂ、５８Ｃおよび５８Ｄの２つのグループそれぞれは、ポリシリコン・プレートコンデンサから構成されている。ここで、第１のグループのコンデンサ４３Ａ、４３Ｂ、４３Ｃ、および４３Ｄそれぞれのコンデンサ静電容量は、２．４６ｐＦである。第２のグループのコンデンサ５８Ａ、５８Ｂ、５８Ｃおよび５８Ｄそれぞれのコンデンサ静電容量は、０．９０４ｐＦである。
【００１８】
さらに、図１から分かるように、積分器７２、７１、２１および２２それぞれには、後に続く積分器の出力部から帰還信号を受け入れる第２のセットグループの信号が入力する。詳細には、可変ＭＯＳＦＥＴ抵抗器３７と３８によって、第２の積分器７１内の反転出力部および非反転出力部の端子１９と２０それぞれは、完全平衡増幅器８の非反転入力部および反転入力部の端子５と６それぞれに接続される。したがって、積分器７２内の完全平衡増幅器８の反転および非反転出力端子１０と１１に存在する信号は、２つの入力信号（すなわち、端子１、２において存在する平衡一次入力信号と、端子１９、２０において存在する平衡帰還入力信号）の合計についての積分を表す。同様に、可変ＭＯＳＦＥＴ抵抗器４１と４２によって、第３の積分器２１内の増幅器８９の反転出力部と非反転出力部の端子５１と５２それぞれが、第２の積分器７１内の増幅器１７の非反転入力部および反転入力部の端子１４と１５それぞれに接続される。さらに、端子５３と５４それぞれにおける積分器２２内の増幅器９０の反転出力と非反転出力は、それぞれ可変ＭＯＳＦＥＴ抵抗器７９と８０を経由して、それぞれ積分器２１内の完全平衡増幅器８９の非反転入力部および反転入力部８１と８２にフィードバックされる。また、端子２６と２７それぞれにおける積分器２３内の完全平衡増幅器９１の反転出力と非反転出力は、それぞれ可変ＭＯＳＦＥＴ抵抗器８３と８４を経由して、それぞれ積分器２２内の完全平衡増幅器９０の非反転入力部および反転入力部８８と８９にフィードバックされる。回路１００内の可変ＭＯＳＦＥＴ抵抗器１２、１３、２４、２５、２８、２９、３７、３８、３９、４０、４１、４２、５５、５６、７７、７８、７９、８０、８３、８４、８５および８６は類似構造であることが望ましい。図１に示される本模範的な実施形態では、可変抵抗器は、すべてｎ−チャネルＭＯＳＦＥＴである。
【００１９】
ここで、図２を参照して、図１に示されるフィルタ１００において使用される完全平衡増幅器８の１つの模範的な実施形態を説明する。図１に示されている他の増幅器１７、８９、９０、９１および９３は類似の構造を有している。完全平衡増幅器８の働きは、通常の当業者にとって明らかであろう。
【００２０】
入力信号は、完全平衡増幅器８の非反転および反転入力部の端子１０１と１０３にそれぞれ加えられ、それらの電圧が、ｎｐｎバイポーラ接合トランジスタ（ＢＪＴ）１１３と１１５のベース端子に順番に加えられる。トランジスタ１１３と１１５のエミッタ端子部は、ノード１１７においてつながれて、そのソース端子がアース１０５に接続されているｎ−チャネルＭＯＳＦＥＴ電流ソース１０９のドレインに接続される。トランジスタ１１３と１１５のコレクタ端子はノード１３１と１３３においてそれぞれｐ−チャネルＭＯＳＦＥＴ １２７と１２９とのドレイン端子につながれる。トランジスタ１２７と１２９のゲート端子は、ノード１３５で結合・接続される。
【００２１】
ノード１３１は、ｎｐｎＢＪＴ１２３のベース端子に接続される。トランジスタ１２３のエミッタ端子１１２は、アース・ノード１０５に接続されるソース端子を次に有するＭＯＳＦＥＴ電流ソース１０７のドレイン端子につながれる。端子１１２もまた、第１の（非反転）完全平衡出力端子として機能する。同様に、ノード１３３は、ｎｐｎＢＪＴ１２５のベース端子に接続される。トランジスタ１２５のエミッタ端子１１４は、そのソース端子がアース・ノード１０５に接続されたｎ−チャネルＭＯＳＦＥＴ電流ソース１１１のドレイン端子につながれる。端子１１４もまた増幅器８の第２の（反転）完全平衡出力端子として機能する。
【００２２】
トランジスタ１２７と１２９のソース端子は、ともに電源電圧ノード１３７につながれる。トランジスタ１２３と１２５のコレクタ端子もまた、電源電圧ノード１３７に接続される。
【００２３】
増幅器８は、共通モード・フィードバック・サーボ回路１６０を使用する。２つのｎｐｎＢＪＴ１４５と１４９は、ｎ−チャネルＭＯＳＦＥＴ電流ソース１１０のドレイン端子に接続されるノード１５１でそれらのエミッタ端子がつながれる。トランジスタ１４５のベース端子１５３は、それぞれ公称抵抗値４０ｋΩの抵抗器１４１と１４３の結合点に接続される。抵抗器１４１は、トランジスタ１４５のベース端子１５３と増幅器８の反転出力端子１１４の間に接続される一方、抵抗器１４３は、トランジスタ１４５のベース端子１５３と増幅器８の非反転出力端子１１２の間に接続される。トランジスタ１４５のコレクタ端子は、電源電圧ノード１３７に接続される。
【００２４】
トランジスタ１４９のベース端子１５５は、図示されていないが、外部電圧ソースに接続される。トランジスタ１４９のコレクタ端子は、ｐ−チャネルＭＯＳＦＥＴ１４７のドレイン端子に接続される。また、トランジスタ１４７のドレイン端子は、前記のように、１組のトランジスタ１２７と１２９のゲート端子に共通してつながれているゲート端子１３５につながれる。トランジスタ１４７のソース端子は電源電圧ノード１３７につながれる。電圧ソース１３９は、アース・ノード１０５と電源電圧ノード１３７の間に接続される。
【００２５】
作動中、増幅器８は、端子１０１と１０３における完全平衡入力信号を増幅し、増幅された完全平衡信号をそれぞれ端子１１２と１１４において提供する。端子１１２と１１４における非反転出力信号および反転出力信号は、大きさの絶対値が同じで、極性が異なる（すなわち、それらの出力信号は、位相が互いに１８０°異なる）ことが望ましい。端子１１２と１１４において随時存在する信号の平均値は、端子１５５において存在する電圧によって設定され、１つの模範的な実施形態においては、その電圧は１．５Ｖである。
【００２６】
図１に示すフィルタ１００のＭＯＳＦＥＴが三極管作動領域内深部で作動して、その結果、図１の回路において、線形ゲート電圧制御形可変抵抗器として作動することを確実にするために、可変抵抗器として機能するＭＯＳＦＥＴに加えられるゲート電圧ＶＧは、約４Ｖであることが必要である。このとき、０．８μｍの共通ＢｉＣＭＯＳ（ｂｉｐｏｌａｒ−ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）技術を使用し、可変ＭＯＳＦＥＴ抵抗器の公称チャネル抵抗値が５ｋΩ、チャネル幅が１８μｍ、チャネル長さが１０μｍ、そして、ソース電圧およびドレイン電圧が１．５Ｖである。低電力無線を利用する大多数の分野において使用可能な電源ソースは、２．７Ｖの電源電圧を供給するリチウム・イオンセルのような低電圧蓄電池セルであるので、回路は、フィルタ内のＭＯＳＦＥＴのゲートを駆動する制御電圧を上げる必要がある。さらに、ＶＧを供給する回路は、可変ＭＯＳＦＥＴ抵抗器の抵抗を調整することによって能動フィルタ全体の周波数応答も制御することになる。したがって、同調回路は、ＶＧを制御して、その結果、カットオフ周波数を制御する必要がある。図３は、図１に示す可変ＭＯＳＦＥＴ抵抗器のゲート電圧を制御するのに適した同調回路を示す。
【００２７】
図３を参照すると、外部基準クロック１８０が信号を、基準クロックから他の同調回路をバッファリングし、したがって、同調回路が基準クロック電圧レベルに応答しなくなるようにする１／４周波数分割器１８１に供給している。図４を参照して、この１／４周波数分割器１８１については詳細に吟味する。１／４周波数分割器１８７の出力は、基準フィルタ１８２、電圧乗算器１８３、および、出力がチャージ・ポンプ回路１８６に供給される電圧レベル変換回路１８９に供給される。１つの模範的な実施形態では、選択された基準フィルタ１８２は、カット周波数が３．８４ＭＨｚであって、回路が調整しようとしている能動フィルタの通過帯域外で確実に周波数較正が実行される２次ＭＯＳＦＥＴ−Ｃ　Ｂｕｔｔｅｒｗｏｒｔｈ低域通過フィルタである。基準フィルタ１８２については、図５を参照して、詳細に記述する。
【００２８】
基準フィルタ１８２の出力もまた電圧乗算器１８３に供給される。電圧乗算器１８３の出力は、電圧乗算によって発生した高周波信号を取り除き、直流電圧をチャージ・ポンプ回路１８６に加えるループ・フィルタ１８４を通る。電圧乗算器と低域フィルタそれぞれについては、図７と図８を参照して、詳細に記述する。図９を参照して後に詳述するチャージ・ポンプ回路１８６は、図１に示す能動フィルタ１００内で可変抵抗器として機能するＭＯＳＦＥＴを調整するために端子１８８において十分なＶＧを発生させるようにその入力部１８５における電圧を上げる。端子１８８におけるＶＧ出力が、図１に示す主能動フィルタ１００の周波数応答を所望のものに維持するように温度変化に伴って確実に変化するように、端子１８８におけるｔチャージ・ポンプ回路１８６の出力は基準フィルタ１８２にフィードバックされる。
【００２９】
図４を参照して、図３に示す１／４周波数分割器の１つの模範的な実施形態を説明する。図３の基準クロック１８０の出力は、１／４周波数分割器の非反転および反転入力端子４０４と４０６にそれぞれ加えられる。本模範的な実施形態では、図３の基準クロック１８０は、１００ ｍＶｐｐにおいて周波数１５．３６ＭＨｚのクロック信号を出力するように設定される。入力されたクロック信号は、デジタル分割器４００の第１フリップフロップに入力される。デジタル分割器４００の働きは通常の当業者にはよく知られている。端子４０４と４０６に入力したクロック信号は、デジタル分割器４００によって周波数分割され、分割段４００の非反転および反転出力は、それぞれ端子４１０と４１２供給される。端子４１０と４１２から出力される信号の周波数は、端子４０４と４０６に入力されるクロック信号の周波数の１／２である。そして端子４１０と４１２における平衡信号は、第１デジタル分割段４００と同一である第２のデジタル分割段４０２に入力される。第２のデジタル分割段４０２によって、非反転および反転出力信号が端子４１４と４１６にそれぞれ供給される。ただし、端子４１４と４１６における出力信号の周波数は、端子４０４と４０６に入力するクロック信号の周波数の１／４である。本模範的な実施形態では、Ｖｃｃは、２．７Ｖであり、 出力信号の振幅は、通常４００ｍＶｐｐである。
【００３０】
図５には、レベル変換回路１８９の１つの模範的な実施形態を示す。図４の１／４周波数分割器の非反転および反転出力部４１４と４１６における信号それぞれは、レベル変換回路１８９の入力端子４１８と４２０に入力される。入力端子４１８と４２０における信号は、２つのｐ−チャネルＭＯＳＦＥＴトランジスタ４３６と４３４のゲート端子に加えられる。トランジスタ４３６と４３４のドレイン端子は、それぞれのサブストレート端子とソース端子がアース・ノード４２４に接続された２つのｎ−チャネルＭＯＳＦＥＴトランジスタ４４０と４３８のドレイン端子にそれぞれ接続される。さらに、トランジスタ４３８と４４０のゲート端子はともにトランジスタ４３８のドレイン端子につながれる。入力トランジスタ４３４と４３６の各サブストレート端子は、 電源電圧ノードＶｄｄ４２８に接続され、一方、両入力トランジスタ４３４と４３６のソース端子は、ｐ−チャネルＭＯＳＦＥＴ４３０のドレイン端子につながれる。トランジスタ４３０のソース端子とサブストレート端子は、Ｖｄｄ電源電圧ノード４２８に接続され、一方、トランジスタ４３０のゲート端子は、バイアス電圧Ｖｂｉａｓを受信した端子４２６に接続される。トランジスタ４４０と４３６の各ドレイン端子は、ともに、アース・ノード４２４につながれているソース端子とサブストレート端子を有するｎ−チャネルＭＯＳＦＥＴ４４２のゲート端子につながれる。トランジスタ４４２のドレイン端子は、Ｖｄｄ電源電圧ノード４２８につながれたサブストレート端子とソース端子、ならびにＶｂｉａｓ端子４２６につながれたゲート端子を有するｐ−チャネルＭＯＳＦＥＴ４３２のドレイン端子につながれる。Ｖｂｉａｓ端子４２６における電圧は、Ｖｄｄ電源電圧ノード４２８とアース・ノード４２４の間にある１つの電圧分割器回路によって発生できる。Ｖｂｉａｓ端子４２６における電圧は、ＭＯＳＦＥＴ４３０を約１０μＡの電流がながれるように選択される。トランジスタ４４２と４３２のドレイン端子の合流点は、電圧レベル変換器の出力端子４２２として機能する。この出力端子における信号は、図９に関連してここに記述したチャージ・ポンプ回路用のクロックとして役立つ。
【００３１】
図６において、図３に示された２次ＭＯＳＦＥＴ−Ｃ　Ｂｕｔｔｅｒｗｏｒｔｈ低域基準フィルタ１８２の１つの模範的な実施形態を示す。基準フィルタ１８２の非反転および反転入力端子５００と５０１には、図３と図４に示された１／４周波数分割器１８１からの各出力信号が存在する。非反転入力端子５００に入力される信号は、ｎ−チャネル可変ＭＯＳＦＥＴ抵抗器５０２を通り、ノード５０８に加えられ、一方、反転入力端子５０１に入力される信号は、ｎ−チャネル可変ＭＯＳＦＥＴ抵抗器５０４を通り、ノード５０６に加えられる。ＭＯＳＦＥＴ抵抗器５０２と５０４の各抵抗値は、ともに、前記したように各ゲートに加えられる電圧ＶＧによって制御される。その後、その信号は、完全差動増幅器５１４、帰還コンデンサ５１２と５１６、ならびにｎ−チャネルＭＯＳＦＥＴフィードバック可変抵抗器５１０と５１８に入力される。コンデンサ５１２と５１６は、図１に示した能動フィルタ１００内の線形コンデンサと同じ方法で製作され、各コンデンサの静電容量値が５．６２ｐＦであることが望ましい。差動増幅器５１４は、図１に例示した能動フィルタ１００で使用された増幅器と同一である。
【００３２】
また、ノード５０６と５０８に存在する信号は、ｎ−チャネルＭＯＳＦＥＴフィードバック可変抵抗器５２２と５２４にそれぞれ供給される。ＭＯＳＦＥＴフィードバック抵抗器５２２は、基準フィルタ１８２のノード５０６と反転出力端子５３８の間に接続され、一方、ＭＯＳＦＥＴフィードバック抵抗器５２４は、基準フィルタ１８２のノード５０８と非反転出力端子５３９の間に接続される。
【００３３】
ノード５２０に存在する信号は、第１積分段部を通った後、ｎ−チャネル可変ＭＯＳＦＥＴ抵抗器５２８を通ってノード５３０に達し、一方、ノード５２１に存在する信号は、ｎ−チャネル可変ＭＯＳＦＥＴ抵抗器５２６を通ってノード５３１に達する。その後、平衡信号は、差動増幅器５３５、線形帰還コンデンサ５３３と５３４に入力される。また、コンデンサ５３３と５３４は、図１に示した能動フィルタ１００内の線形コンデンサと同じ方法で製作され、各コンデンサの静電容量値が１１．２５ｐＦであることが望ましい。完全差動増幅器５３５によって、反転および非反転出力がノード５３６と５３７に供給される。ノード５３６と５３７は、基準フィルタ１８２の出力端子５３８と５３９にそれぞれつながれる。
【００３４】
図７は、図３の回路内で使用される電圧乗算器１８３の１つの模範的な実施形態を示す。電圧乗算器の働きは通常の当業者にはよく知られている。図３と図６に示されたＭＯＳＦＥＴ−Ｃ基準フィルタ１８２からの非反転および反転信号出力は、それぞれ電圧乗算器の端子５５２と５５３に入力される。図３と図４に示された１／４周波数分割器１８１からの非反転および反転信号出力は、それぞれ電圧乗算器の端子５５０と５５１に入力される。２つの非反転入力電圧信号と２つの反転入力電圧信号とのそれぞれの積が、出力端子５５４と５５５にそれぞれ提供される。
【００３５】
図８において、図３の回路内で使用されるループ・フィルタ１８４の１つの模範的な実施形態を示す。このループ・フィルタは、共通の１極低域通過フィルタであって、通常の当業者によく知られている。図３と図７に示された電圧乗算器１８３からの非反転および反転信号出力は、それぞれ入力端子６００と６０１に存在する。図８に示された低域通過フィルタは、入力信号をフィルタリングして、電圧乗算器によって発生した望ましくない高周波成分を取り除き、図１に示された可変ＭＯＳＦＥＴ抵抗器を調整するのに必要な直流電圧ＶＧを残す。フィルタリングされた信号は、図３と図８に示される単端出力端子Ｖｉｎ１８５に供給される。
【００３６】
図９を参照して、図３の同調システム内で使用されるチャージ・ポンプ回路の１つの模範的な実施形態を説明する。このチャージ・ポンプ回路は、通常の当業者によく知られているＤｉｃｋｓｏｎ乗算器に基づいている。本明細書で参照されているＪ．Ｆ．Ｄｉｃｋｓｏｎ、「Ｏｎ−Ｃｈｉｐ　Ｈｉｇｈ　Ｖｏｌｔａｇｅ　Ｇｅｎｅｒａｔｏｒ　ｉｎ　ＮＭＯＳ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔｓ　Ｕｓｉｎｇ　ａｎ　Ｉｍｐｒｏｖｅｄ　Ｖｏｌｔａｇｅ　Ｍｕｌｔｉｐｌｉｅｒ　Ｔｅｃｈｎｉｑｕｅ　（改良された電圧乗算数技法を使用したＮＭＯＳ集積回路におけるオンチップ高電圧発生）」、ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏｆ　Ｓｏｌｉｄ−Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ、１９７６年６月、３７４ページを参照されたし。図３と図８に示された低域通過フィルタ１８４の出力からの端子１８５における電圧信号は、従来の演算増幅器２０７の非反転入力端子に加えられる。演算増幅器２０７の反転入力端子は、自身の出力端子２０５につながれ、自身の出力端子２０５は、ダイオード接続ｎｐｎＢＪＴ２１１のエミッタ端子と、出力がｐ−チャネルＭＯＳＦＥＴ２５７のゲート端子２５６に接続されているインバータ２５５の入力端子とに接続されている。トランジスタ２１１のベース端子とコレクタ端子は、ｐ−チャネルＭＯＳＦＥＴ２５７のドレイン端子に接続されている。ＭＯＳＦＥＴ２５７のゲート端子２５６は、インバータ２５５を経由して演算増幅器２０７の直流帰還電圧の逆電圧でバイアスされ、逆電圧はダイオード接続トランジスタ２１１に電流を供給するために、ＭＯＳＦＥＴ２５７をターンオンし、そしてＶＣＣ電源電圧ノード２５８に接続されているＭＯＳＦＥＴ２５７のドレイン端子とサブストレート端子は、公称値が２．７Ｖである。トランジスタ２１１のエミッタ端子と、演算増幅器２０７の出力端子２０５を出た電流は、抵抗器２０３を経由してアース・ノード２０１につながる。このような構成によって、ノード２０５が公称値０．５Ｖ、抵抗器２０３が２５ｋΩであるとき、ＭＯＳＦＥＴ２５７のドレイン端子を通る約２０μＡの電流が生じる。
【００３７】
ノード２１３における電圧は、ダイオード接続ｎｐｎＢＪＴ２３３のコレクタ端子とベース端子に加えられる。トランジスタ２３３のエミッタは、ダイオード接続ＢＪＴ２３５とコンデンサ２４３から構成される第１チャージ・ポンプ段に接続される。また、ノード２１３は、ｎ−チャネルＭＯＳＦＥＴとｐ−チャネル ＭＯＳＦＥＴとの対２２１，２２３、２２７，２３１によってそれぞれ形成されたインバータ内のｐ−チャネルＭＯＳＦＥＴ２２３と２３１のソース端子に接続される。ＭＯＳＦＥＴ２２１と２２３のゲート端子４２２は、図３と図５に示された電圧レベル変換器１８９の出力部に接続される。電圧変換器１８９から端子４２２に入力する信号の振幅は、ＣＭＯＳレベルであり、信号の周波数は、３．８４ＭＨｚである。ｐ−チャネルＭＯＳＦＥＴ２２３のドレイン端子は、ノード２２５においてｎ−チャネルＭＯＳＦＥＴ２２１のドレイン端子に接続される。ノード２２５は、ｎ−チャネルＭＯＳＦＥＴトランジスタ２２７とｐ−チャネルＭＯＳＦＥＴトランジスタ２３１のゲート端子にそれぞれつながれる。ｐ−チャネルＭＯＳＦＥＴ２３１のドレイン端子は、ノード２２９においてｎ−チャネルＭＯＳＦＥＴ２２７のドレイン端子に接続される。ｎ−チャネルＭＯＳＦＥＴ２２１と２２７のソース端子は、それぞれがアース・ノード２０１につながれる。
【００３８】
ＭＯＳＦＥＴ２２１と２２３、同２２７と２３１は、結果としてのチャージ・ポンプ出力電圧が次の式で定義できるように、ノード４２２に加えられる入力信号の振幅を制御する振幅調節器として働く、直列に接続された２つのインバータ回路として機能する。
【００３９】
ＶＧ　＝（ｎ＋１）Ｖｉｎ
ここに、ＶＧは、図１に示された可変ＭＯＳＦＥＴ抵抗器のゲート端子に加えられたゲート電圧であり、ｎは、チャージ・ポンプ段の数プラス１の数であり、そして、Ｖｉｎは、入力端子１８５における信号の入力電圧である。
【００４０】
ノード２２５は、奇数個のチャージ・ポンプ段のコンデンサに接続されている。このように、ｎが７に等しく、６つのチャージ・ポンプ段がある本模範的な実施形態では、ノード２２５は、コンデンサＣ１２４３、Ｃ３（図示されず）、およびＣ５ ２４５に接続される。上記とは対照的に、ノード２２９は、偶数個のチャージ・ポンプ段のコンデンサに接続される。このようにして、上記の模範的な実施形態では、端子２２９は、Ｃ２２４４、Ｃ４（図示省略）、およびＣ６２４７のコンデンサに接続される。各チャージ・ポンプ段のコンデンサ２４３、２４４、２４５および２４７の抵抗値は、０．５ｐＦである。
【００４１】
また、チャージ・ポンプのコンデンサは、ダイオード接続ＢＪＴ２３５、２３７、２３９、および２４１のコレクタ端子とベース端子に順番に接続される。このようにして、Ｃ１２４３は、ノード２６１に接続される。Ｃ２は、ノード２５９に接続される。Ｃ３、Ｃ４、およびそれらに関連するダイオード接続ＢＪＴは図示されていない。Ｃ５２４５がノード２５７に接続される。そして、Ｃ６は、ノード２５５に接続される。ダイオード接続ＢＪＴは、ＢＪＴ２３５のエミッタ端子がＢＪＴ２３７のコレクタ端子とベース端子に接続される等して、直列に接続され、そして、最終段のＢＪＴ２４１のエミッタ端子と接続される端子２５３は、所望のＶＧ出力電圧を提供する。また、出力電圧端子２５３は、静電容量値１０ｐＦを有するコンデンサＣ７ ２４９と、そのチャージ・ポンプのプルダウン操作用の放電路を提供するｎ−チャネルＭＯＳＦＥＴの能動負荷２５１のドレイン端子に接続される。ＭＯＳＦＥＴ負荷２５１のソース端子は、アース・ノード２０１に接続される。トランジスタ２５１のゲート端子は、ノード２７１でｎ−チャネルＭＯＳＦＥＴ２７０のゲートとドレイン端子につながれる。ノード２７１は、抵抗器２７２を経由してＶｂｉａｓがかかるように、端子２７２に接続されている。電圧Ｖｂｉａｓを、Ｖｃｃ電源電圧ノード２５８とアース・ノード２０１の間にある電圧分割回路によって発生することができる。電圧Ｖｂｉａｓは、ＭＯＳＦＥＴトランジスタ２７０を約１０μＡの電流がながれるように選択される。
【００４２】
図９に示されたチャージ・ポンプの模範的な実施形態では、ポリシリコン同士、または金属同士からなるコンデンサが使用され、コンデンサは回路における寄生静電容量を減少する。したがって、出力電圧ＶＧは、下記式による入力電圧Ｖｉｎに関連付けられる。
【００４３】
ＶＧ ＝ （ｎ＋１）Ｖｉｎ
ここに、ｎは、チャージ・ポンプ段の数プラス１の数である。その結果、ｎが７であり、図３と図８に示す低域フィルタ１８４によって生じたＶｉｎが、約０．５Ｖである本模範的な実施形態では、ＶＧが、４Ｖとなる。この電圧は、図１に例示した回路で同調可能なＭＯＳＦＥＴ抵抗器を三極管領域で作動可能にするのに十分なものである。
【００４４】
図１０は、図１の能動フィルタ１００に使用される位相等化回路を示す。このような回路は、通常の当業者にはよく知られている。この回路は、図１に例示した模範的な実施形態の５次フィルタのグループ遅延特性を線形化するのに有効である。図１に例示した能動フィルタ１００の出力端子３５と３６からの出力信号は、位相等化回路の入力端子３０３と３０１にそれぞれ供給される。そして、それらの信号は２つの回路経路を入力通過する。第１の経路では、入力端子３０３、３０１で受信された信号は、コンデンサ３０５と３０７にそれぞれ加えられる。そして、その信号は、増幅器入力端子３１５と増幅器出力端子３２９との間、ならびに同入力端子３１７と同出力端子３２７との間にそれぞれ接続された、完全平衡増幅器３１８、帰還コンデンサ３１９と３２１、ならびに可変ｎ−チャネルＭＯＳＦＥＴフィードバック抵抗器３２５と３２３に入力される。増幅器出力端子３２９と３２７の信号は、第２の回路経路に供給され、まず、可変ｎ−チャネルＭＯＳＦＥＴ抵抗器３３１と３３７に供給され、それから、増幅器入力端子３４５と増幅器出力端子３５１の間、ならびに同入力端子３４３と同出力端子３５３の間にそれぞれ接続された、第２の完全平衡増幅器３４８、帰還コンデンサ３４７と３４９に供給される。
【００４５】
第２の回路経路では、入力端子３０１における入力信号が、可変ＭＯＳＦＥＴ抵抗器３３５、コンデンサ３３９をそれぞれ経由して、完全平衡増幅器３４８の入力端子３４３、３４５にそれぞれ結合される。端子３０３における入力信号は、可変ＭＯＳＦＥＴ抵抗器３３３、コンデンサ３４１をそれぞれ経由して、完全平衡増幅器３４８の入力端子３４５、３４３にそれぞれ結合される。ノード３５１と３５３における増幅器３４８からの平衡出力信号が、可変ＭＯＳＦＥＴ抵抗器３１３、３１１を経由して、完全平衡増幅器３１８の入力端子３１５と３１７にそれぞれ結合される。
【００４６】
上述した本模範的な実施形態では、完全平衡増幅器３１８、３４８、コンデンサ３０５、３０７、３１９、３２１、３３９、３４１、３４７および３４９、ならびに可変ＭＯＳＦＥＴ抵抗器３１１、３１３、３２３、３２５、 ３３１、３３３、３３５および３３７の各構造は、図１に示された能動フィルタ１００の積分器７２、７１、２１、２２および２３においての、完全平衡増幅器、線形コンデンサおよび可変ＭＯＳＦＥＴ抵抗器の構造とそれぞれ同じである。ただし、各可変ＭＯＳＦＥＴ抵抗器の公称抵抗値は、図１のフィルタ１００で使用されるゲート電圧と同じ１０ｋΩとなるよう設計され、コンデンサ３３９、３４１、３４７および３４９の静電容量値は、それぞれ２１．３ｐＦであるが、コンデンサ３０５、３０７、３１９および３２１の静電容量値は、それぞれ８．３ｐＦである。図１０の回路において可変ＭＯＳＦＥＴ抵抗器を制御するゲート電圧は、図１の回路１００内の可変ＭＯＳＦＥＴ抵抗器を制御する電圧と同じであり、また、その電圧は、図３に示された回路によって生じる。
【００４７】
上記では、１つの模範的な実施形態における本発明の原理を示しているにすぎない。当業者なら、本明細書の内容から、上記の実施形態に対する様々な修正や変更例を思いつくであろう。特に、上述したダイレクト・コンバージョンまたは零中間周波数受信機のための低域フィルタばかりではなく、様々な周波数応答形態を有するフィルタにおいて本発明を使用できる。さらに、添付の図面で示される回路形状と異なる多数の逸脱が可能である。一例として、図１の回路１００内の結合コンデンサ４３Ａ、４３Ｂ、４３Ｃおよび４３Ｄ、ならびに５８Ａ、５８Ｂ、５８Ｃおよび５８Ｄを省略できる。このようにして、明らかに示されていない、または明らかに記述されていないが、本発明の原則を具体化し、添付の特許請求の範囲に定義される本発明の真の趣旨および範囲から逸脱することない多数のシステムや方法を当業者が考案することは十分に理解されるであろう。
【図面の簡単な説明】
【図１】
本発明の１つの模範的な実施形態を示す回路図である。
【図２】
図１に示した実施形態において使用される１つの完全平衡増幅器の実装例を示す回路図である。
【図３】
図１に示した可変抵抗器用のゲート電圧ソースとして使用される１つの回路の回路図である。
【図４】
図３の回路において使用される１つの１／４周波数分割器の回路図である。
【図５】
図３の回路において使用される１つの電圧レベル変換器の回路図である。
【図６】
図３の回路において使用される１つの基準フィルタの回路図である。
【図７】
図３の回路において使用される１つの電圧乗算器の回路図である。
【図８】
図３の回路において使用される１つの低域通過フィルタの回路図である。
【図９】
図３の回路において使用される１つのチャージ・ポンプ回路の回路図である。
【図１０】
図１に示した回路の出力部において使用される１つの位相等化回路の回路図である。

Claims (7)

  1. 第１フィルタ入力端子、第２フィルタ入力端子、第１フィルタ出力端子および第２フィルタ出力端子を有する能動フィルタであって、
    第１非反転入力部、第１反転入力部、第１反転出力部、および第１非反転出力部を有する第１完全平衡増幅器と、前記第１非反転入力部と前記第１反転出力部の間に並列に結合された第１静電容量素子と第１可変値抵抗素子と、前記第１反転入力部と前記第１非反転出力部の間に並列に結合された第２静電容量素子と第２可変値抵抗素子と、前記第１フィルタ入力端子と前記第１非反転入力部の間に結合された第１線形抵抗素子と、前記第２フィルタ入力端子と前記第１反転入力部の間に結合された第２線形抵抗素子と、第１端面と第２端面を有し、前記第１端面が前記第１非反転入力端子に結合された第３可変抵抗素子と、そして、第１端面と第２端面を有し、前記第１端面が前記第１反転入力端子に結合された第４可変抵抗素子とを備える第１完全平衡積分器と、
    第２非反転入力部、第２反転入力部、第２反転出力部および第２非反転出力部を有する第２完全平衡増幅器と、前記第２非反転入力部と前記第２反転出力部の間に並列に結合された第３静電容量素子と第５可変値抵抗素子と、前記第２反転入力部と前記第２非反転出力部の間に並列に結合された第４静電容量素子と第６可変値抵抗素子と、第１端面および第２端面を有し、前記第１端面が前記第２非反転入力部に結合された第７可変値抵抗素子と、そして第１端面および第２端面を有し、前記第１端面が前記第２反転入力部に結合された第８可変値抵抗素子とを備える最終段完全平衡積分器と、
    第３非反転入力部、第３反転入力部、前記第１フィルタ出力端子に結合された第３反転出力部、および前記第２フィルタ出力端子に結合された第３非反転出力部を有する第３完全平衡増幅器と、前記第３非反転入力部と前記第３反転出力部の間に結合された第３線形抗素子と、前記第３反転入力部と前記第３非反転出力部の間に結合された第４線形抗素子と、前記第３非反転入力部と前記第２非反転出力部の間に結合された第９可変値抵抗素子と、そして前記第３反転入力部と前記第２反転出力部の間に結合された第１０可変値抵抗素子とを備えたフィルタ利得補償段と、
    第４非反転入力部、第４反転入力部、第４反転出力部、および第４非反転出力部を有する第４完全平衡増幅器と、前記第４非反転入力部と前記第４反転出力部の間に結合された完全平衡静電容量素子と、前記第４反転入力部と前記第４非反転出力部の間に結合された第６静電容量素子と、前記第４非反転入力部と、直前の前記完全平衡中間積分器に結合された各１つの完全平衡積分器内の増幅器の非反転出力部との間に結合された第１１可変値抵抗素子と、前記第４反転入力部と、直前の前記完全平衡中間積分器に結合された各１つの完全平衡積分器内の増幅器の反転出力部との間に結合された第１２可変値抵抗素子と、前記第４非反転入力部と、直後の前記完全平衡中間積分器に結合された各１つの完全平衡積分器内の増幅器の反転出力部との間に結合された第１３可変値抵抗素子と、そして前記第４反転入力部と
    直後の前記完全平衡中間積分器に結合された各１つの完全平衡積分器内の増幅器の非反転出力部との間に結合された第１４可変値抵抗素子とを各完全平衡中間積分器が備え、前記第１および最終段完全平衡積分器の間に連続して結合された少なくとも１つの完全平衡中間積分器とを含み、そして、
    前記第３可変値抵抗素子の前記第２端面が、直後の前記第１完全平衡積分器に結合された少なくとも１つの完全平衡中間積分器それぞれの増幅器の反転出力部に結合され、前記第４可変値抵抗素子の前記第２端面が、直後の前記第１完全平衡積分器に結合された少なくとも１つの完全平衡中間積分器それぞれの増幅器の非反転出力部に結合され、前記第７可変値抵抗素子の前記第２端面が、直前の前記最終段完全平衡増幅器に結合された少なくとも１つの完全平衡中間積分器それぞれの増幅器の非反転出力部に結合され、そして、前記第８可変値抵抗素子の前記第２端面が直前の前記最終段完全平衡増幅器に結合された少なくとも１つの完全平衡中間積分器それぞれの増幅器の反転出力部に結合される能動フィルタ。
  2. 前記第１および第２線形抵抗素子が固定抵抗値を有するポリシリコン抵抗器である請求項１に記載の能動フィルタ。
  3. 前記第１および第２可変値抵抗素子が金属酸化物半導体電界効果トランジスタであって、各素子がソース端子、ドレイン端子、およびゲート端子を有し、前記ソース端子とドレイン端子の間にある抵抗を前記ゲート端子に加えられる電圧によって調整できる請求項１に記載の能動フィルタ。
  4. 前記フィルタ利得補償段の利得が、前記第１可変値抵抗素子の抵抗に対する前記第１線形抵抗素子の抵抗の比に対応する請求項１に記載の能動フィルタ。
  5. 前記第３線形抵抗素子の抵抗が、前記第１線形抵抗素子の抵抗の２倍に比例する請求項１に記載の能動フィルタ。
  6. 前記第１および第２フィルタ出力端子に結合された位相等化回路をさらに備える請求項１に記載の能動フィルタ。
  7. 請求項１に記載の能動フィルタであって、前記少なくとも１つの完全平衡中間積分器が少なくとも第１、第２、第３完全平衡中間積分器を備え、
    前記第２完全平衡中間積分器内の第４完全平衡増幅器の前記第１反転入力部と前記第４反転出力部の間に結合された第７静電容量素子と、
    前記第２完全平衡中間積分器内の第４完全平衡増幅器の前記第１非反転入力部と前記第４非反転出力部の間に結合された第８静電容量素子と、
    前記第２完全平衡中間積分器内の第４完全平衡増幅器の前記第１非反転出力部と前記第４非反転入力部の間に結合された第９静電容量素子と、
    前記第２完全平衡中間積分器内の第４完全平衡増幅器の前記第１反転出力部と前記第４反転入力部の間に結合された第１０静電容量素子と、
    前記第２完全平衡中間積分器内の第４完全平衡増幅器の前記第２反転入力部と前記第４反転出力部の間に結合された第１１静電容量素子と、
    前記第２完全平衡中間積分器内の第４完全平衡増幅器の前記第２非反転入力部と前記第４非反転出力部の間に結合された第１２静電容量素子と、
    前記第２完全平衡中間積分器内の第４完全平衡増幅器の前記第２非反転出力部と前記第４非反転入力部の間に結合された第１３静電容量素子と、そして
    前記第２完全平衡中間積分器内の第４完全平衡増幅器の前記第２反転出力部と前記第４反転入力部の間に結合された第１４静電容量素子をさらに備える能動フィルタ。
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