JP4686425B2

JP4686425B2 - 可変利得増幅回路

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Publication number: JP4686425B2
Application number: JP2006248992A
Authority: JP
Inventors: 昌人徳山
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2006-09-14
Filing date: 2006-09-14
Publication date: 2011-05-25
Anticipated expiration: 2026-09-14
Also published as: JP2008072424A

Description

本発明は、高周波信号のための可変利得増幅回路に関する。

ＣＭＯＳプロセスの高周波回路では、ゲイン（利得）の切替えを行うため種々の方法が用いられている。たとえば特開平８−２８８７９１号公報に書かれているアッテネータユニットでは、抵抗や容量などの受動素子を用いて信号を減衰させてゲイン切替を行う。ここで、抵抗とトランジスタを用いたアナログスイッチからなるアッテネータを複数個並列に配置することで、レジスタ設定により減衰量を制御できる。

また、特開２０００−２７８０６１号公報に書かれている可変利得制御回路では、複数のトランジスタを並列に配置し、それぞれのドレイン電流を電流加算できるようにする。動作するトランジスタの数をカスコードトランジスタで切替えることでゲインを切替える。

また、特開２０００−２８６６５３号公報に記載されている増幅器では、２つの入力トランジスタを含む差動増幅回路で入力段のソースが共通でない場合に、２つの入力トランジスタのソースの間に接続される抵抗として、固定抵抗を使う代わりにスイッチなどで制御できる可変抵抗を用いる。これにより、入力段のｇｍを切替え、ゲインを切替える。
特開平８−２８８７９１号公報特開２０００−２７８０６１号公報特開２０００−２８６６５３号公報

高周波増幅回路のゲイン切替えにおいて、抵抗や容量などの受動素子で抵抗分圧を行い、それをスイッチで切替えるという上述の方法は、回路構成が比較的簡単であり、ゲインは基本的に抵抗の比率で決まるため、制御しやすく、ゲインの切替え段数を多くできるという特徴がある。しかし、この方法は、抵抗とトランジスタの数が多く、抵抗とトランジスタの寄生容量などの影響を受けやすいという欠点や、ゲイン切替えの段数が多くなると、その影響が顕著に現れてくるという欠点がある。その影響は、抵抗とその寄生容量によりローパスフィルターの特性を示すことである。高周波帯、特に数ＧＨｚの周波数になると、わずかな寄生容量でもローパスフィルターのカットオフ周波数は通過周波数に対して十分に高くないため、所望の信号が減衰するという欠点がある。

また、トランジスタの数を変えることでゲイン切替えを行う上述のゲイン切替え方法では、それぞれのトランジスタの電流を加算することで、トランジスタの数またはサイズ比でその電流量を制御できる。しかし、構造上多くの切替えを設けることが難しい。また、トランジスタのドレインの総面積およびドレインが接するゲート長が大きくなり、トランジスタの寄生容量の影響を受けやすくなるため、特性が悪化するという欠点がある。

また、差動の同調増幅回路において、入力トランジスタのソース間に接続される抵抗を切替える上述のゲインの切替えでは、抵抗切替えにアナログスイッチを用いているが、切替え段数が多くなると大きな寄生容量が付く。このため、抵抗と容量でローパスフィルターとして働いてしまうため、周波数特性の劣化を招き、やはりゲイン特性が劣化するという欠点がある。

本発明の目的は、上述の欠点を解消した高周波用の利得切替増幅回路を提供することである。

本発明に係る可変利得増幅回路は、同調増幅回路と参照回路と帰還手段とを備える。同調増幅回路は、従属接続される第１の入力トランジスタ、第１のカスコードトランジスタおよび第１のバイアス電流制御用トランジスタと、従属接続されるこれらのトランジスタに直列に接続される同調素子とを有する。参照回路は、従属接続される第２の入力トランジスタ、第２のカスコードトランジスタおよび第２のバイアス電流制御用トランジスタを備え、第２のカスコードトランジスタのゲートが第１のカスコードトランジスタのゲートに接続され、同調素子を有せず、前記同調増幅回路と並列に接続される。帰還手段は、基準電圧を第２の入力トランジスタのソース電圧と比較し差分を増幅し、増幅した前記差分を第２のカスコードトランジスタのゲートに入力する。前記帰還手段は、増幅された前記差分を第２のカスコードトランジスタのゲートに入力して、第２の入力トランジスタのソース電圧が基準電圧に等しくなるよう帰還を掛ける。これにより、前記同調増幅回路は、前記基準電圧に対応するゲインで増幅をする。

前記可変利得増幅回路は、好ましくは、さらに、従属接続される第３の入力トランジスタ、第３のカスコードトランジスタおよび第３のバイアス電流制御用トランジスタを備える。前記第３の入力トランジスタのソース電圧を抵抗により分圧して得られる電圧を前記基準電圧として前記増幅手段に出力する分圧手段とを備える。前記第３のカスコードトランジスタのゲート電圧は、たとえば、前記第３のカスコードトランジスタのドレインと同じ電圧である。これにより、最大ゲイン時の動作を再現する。また、前記第３のカスコードトランジスタのゲート電圧は、前記第３のカスコードトランジスタのドレインより低い電圧である。これにより、ゲイン切替の範囲を拡大する。

前記可変利得増幅回路において、たとえば、前記分圧手段は、外部から抵抗分圧比が設定可能な可変抵抗を備える。好ましくは、前記可変抵抗は、外部からのゲインの切替え設定値に対してゲインがリニアに変化するように、抵抗分圧の比率が設定されている。

１対の並列に接続される前記同調増幅回路を備え、１対の前記第１のカスコードトランジスタのゲートは相互に接続され、１対の前記第１のソーストランジスタのソースの間に抵抗が接続され、１対の前記バイアス電流制御用トランジスタのゲートに同じゲート電圧が印加されることを特徴とする、請求項１から６のいずれかに記載の可変利得増幅回路。

前記可変利得増幅回路において、前記同調増幅回路は、たとえば、１対の従属接続される前記第１の入力トランジスタ、前記第１のカスコードトランジスタ、前記第１のバイアス電流制御用トランジスタおよび前記同調素子を有する。ここで、前記第１のカスコードトランジスタのゲートは相互に接続され、１対の前記第１のソーストランジスタのソースの間に抵抗が接続され、１対の前記バイアス電流制御用トランジスタのゲートに同じゲート電圧が印加される。

信号経路である同調増幅回路のレプリカとして参照回路を用意することで、信号経路に新たに負荷を追加することなくゲイン切替え回路を構成できる。また、入力トランジスタのソース電圧の動作を基準にすることで、ウエハプロセスのバラツキを差し引いた電圧を取り出すことができる。この取り出した電圧と基準電圧を比較することでゲイン切替えを行える。

以下、添付の図面を参照して発明の実施の形態を説明する。
図１は、本発明のベースとなる高周波信号の同調増幅回路を示し、１対の直列に接続された同調素子と、３段従続接続したカスコードトランジスタ、入力トランジスタおよびバイアス電流用トランジスタとからなる。この回路は、高周波の信号を扱うＣＭＯＳアナログ回路であり、差動の入力inp，inmと差動の出力outn，outpを持つ差動増幅回路として動作する。

バイアス電流用トランジスタ１８，２８は、入力トランジスタ１６，２６のソース側と接地の間に設けられ、そのゲートには、バイアス電流用トランジスタ１８，２８のバイアス電流を制御するＶ_bias入力が入力される。

入力トランジスタ１６，２６は、通常はバイアス電流源（バイアス電流用トランジスタ１８，２８）からの電流を元にカレントミラー回路を用いて電圧を生成する。そのゲートへの入力inp、inmは差動の信号であり、入力inp、inmのコモンモード電圧は、通常は入力トランジスタ１６，２６とバイアス電流用トランジスタ１８，２８が飽和領域で動作できる電圧に設定する。１対の差動入力ドランジスタ１６，２６のソースとソースの間には抵抗３０が接続され、この抵抗値により入力トランジスタ１６，２６の入力信号に対するｇ_ｍを最適化する。

カスコードトランジスタ１４，２４は、入力トランジスタ１６，２６のドレイン側と同調素子の間に設けられ、そのゲート電圧は電源電圧である。このカスコードトランジスタ１４，２４があることにより、出力outpとoutnから見たインピーダンスが大きくなり、リニアリティが向上する。

同調素子は、並列に接続されたインダクタ１０，２０と容量１２，２２からなり、カスコードトランジスタ１４，２４のドレイン側と電源との間に設けられる。同調素子は、そのＬ値とＣ値によりｆ＝1/2π√LCで表される共振周波数を中心とした通過周波数特性を持つと同時に、入力トランジスタ１６，２６によって生成された電流のうちＡＣ成分を電流−電圧変換する。同調増幅回路の出力outpとoutnはＶ_ＣＣをコモンモード電圧（同相電圧）とした信号となる。

次に、上述の信号経路である同調増幅回路を含む可変利得増幅回路について説明する。図２は第１の実施形態の可変利得制御回路を示す。この可変利得制御回路は、上述の同調増幅回路に加えて、さらに、同調増幅回路のレプリカとして参照回路を備える。参照回路内で同調増幅回路と同様の動作バイアス点を再現することで、入力トランジスタの動作状態を電圧という形で取り出し、その電圧を、帰還回路によりカスコードトランジスタのゲートに帰還を掛け、入力トランジスタの動作状態を所望の電圧にする。これにより同調増幅回路のゲインを、同調増幅回路の信号経路に負荷を増やすことなく、制御する。

参照回路では、カスコードトランジスタ４０、入力トランジスタ４２およびバイアス電流用トランジスタ４４が３段に従続接続される。この実施形態ではトランジスタは全てNchトランジスタで構成されている。参照回路のそれらのトランジスタのサイズは同調増幅回路と同じであるか、もしくは、バイアス電流用トランジスタ４４と入力トランジスタ４２とカスコードトランジスタ４０のサイズ比が同調増幅回路のものと同じ比率である。参照回路は同調素子を持たないが、同調増幅回路の出力電圧outp, outnつまりカスコードトランジスタのドレインの電圧は、Ｖ_ＣＣを中心に振幅するので、ＤＣ的には参照回路と同じである。

参照回路の入力トランジスタ４２のゲートには、入力信号inp、inmのコモンモード電圧（ＣＯＭ電圧）が入力される。好ましくは、バイアス電流用トランジスタ４４のゲートは同調増幅回路のバイアス電流用トランジスタ１８，２８のゲートと同じ電圧Ｖbiasが入力される。

参照回路のカスコードトランジスタ４０のゲートは、同調増幅回路の２つのカスコードトランジスタ１４，２４のゲートに接続され、ＯＰアンプ４６の出力は、それらのゲートに接続される。参照回路の入力トランジスタ４２のソースはＯＰアンプ４６のマイナス入力に接続し、ＯＰアンプ４６のプラス入力には、基準電圧を接続する。基準電圧は、たとえば、所定の基準電圧を抵抗分圧した信号として生成する。ＯＰアンプ４６の出力は参照回路のカスコードトランジスタ４０のゲートに接続し、参照回路とＯＰアンプ４６とで帰還回路を形成する。ＯＰアンプ４６は、参照回路の入力トランジスタ４２のソース電圧と基準電圧とを比較して差分を増幅し、その出力によって、参照回路のカスコードトランジスタ４０のゲートを駆動する。これにより、参照回路の入力トランジスタ４２のソース電圧が基準電圧に等しくなるように帰還をかける。また、ＯＰアンプ４６の出力は、同調増幅回路のカスコードトランジスタ１４，２４のゲートにも接続されており、同調増幅回路の入力トランジスタ１６，２６のソースのＤＣ電圧は参照回路と同じ電圧にバイアスされる。このように同調増幅回路のカスコードトランジスタ１４，２４のゲート電圧を得ることで、所望のゲインを得る。

この可変利得増幅回路では、信号経路である同調増幅回路のレプリカとして参照回路を用意することで、信号経路に新たに負荷を追加することなくゲイン切替え回路を構成できる。入力トランジスタ４２の動作状態を表す電圧を、ＯＰアンプ４６を含む帰還回路によりカスコードトランジスタ４０のゲートに帰還して、入力トランジスタ４２の動作状態を所望の電圧にすることでゲインを制御する。こうして、入力トランジスタのソース電圧の動作を基準にすることで、トランジスタのＶ_ＴＨなどウエハプロセスのバラツキを差し引いた電圧を取り出すことができ、この取り出した電圧と基準電圧を比較することでゲイン切替えを行える。好ましくは、バイアス電流用トランジスタ４４のゲートは同調増幅回路と同じ電圧Ｖbiasが入力されるので、同調増幅回路と同様の動作バイアス点を再現できる。

また、図３は、入力トランジスタのＩ_ｄｓ−Ｖ_ｇｓ特性を示す。ここで、ドレイン電圧Ｖ_ｄ＝Ｖ_ｃｃかつソース電圧Ｖ_ｓ＝ｇｎｄである。また、図４は、入力トランジスタのＩ_ｄｓ−Ｖ_ｄｓ特性を示す。入力トランジスタ４２は、ソースとドレインの電圧差が十分に大きいうちは飽和領域で動作しており、図４に示すようにドレイン電圧Ｖ_ｄｓの変化に対して電流Ｉ_ｄｓの変化は少ない。つまり入力トランジスタ４２が飽和領域で動作している間はカスコードトランジスタ４０のゲート電圧に対するゲインの変化が少ない。飽和領域から線形領域に入るとゲート電圧に対するゲインの変化が大きくなる。つまり、本回路で重要なのは、入力トランジスタ４２のソース電圧の動作点を基準にすることで、トランジスタのＶ_ＴＨなどウエハプロセスのバラツキを差し引いた電圧を元にゲイン切替えを行うというところにある。すなわち、入力トランジスタ４２のソース電圧の動作を基準にすることで、トランジスタのＶ_ＴＨなどウエハプロセスのバラツキを差し引いた電圧を取り出すことができ、この取り出した電圧と基準電圧を比較することでゲイン切替えを行うことができる。

図５は、同調増幅回路のカスコードトランジスタ１４，２４のゲート電圧に対するゲインの特性を示す。ゲート電圧が高い場合は、ゲート電圧の変化に対してゲインがほとんど変化しない。ゲート電圧を低くしていくと、あるポイントからゲインが下がり始める。下がり始めるポイントはプロセスの違いによって変化する。このゲインが下がり始めるポイントはカスコードトランジスタ１４，２４と入力トランジスタ１６，２６のＶ_ＴＨに関係している。

また図５で、ゲート電圧をさらに下げていくともう一度大きくゲインが下がるポイントがある。これは、バイアス電流用トランジスタ１８，２８が飽和領域から線形領域になったことを示している。

図６、図７、図８は、いずれも、ゲート電圧と各ノード電圧（カスコードトランジスタのゲート、入力トランジスタのドレインとソース）の特性をプロセスごとに示す。カスコードトランジスタ１４，２４はソースフォロアとして動作するので、入力トランジスタ１６，２６のドレインつまりはカスコードトランジスタ１４，２４のソースは、カスコードトランジスタ１４，２４のゲートからＶ_ＴＨ＋αだけ低い電圧になるように追従する。

図９は基準電圧に対するゲート電圧の推移を示す。プロセスによるＶ_ＴＨの変化に合わせて、ゲート電圧が下がり始めるポイントが移動しているのが分かる。

以上に説明したように、本実施形態の可変利得増幅回路では、信号経路である同調増幅回路のレプリカとして参照回路を用意する。そして、参照回路内で同調増幅回路と同様の動作バイアス点を再現することで、入力トランジスタ４２の動作状態を電圧という形で取り出し、その電圧を帰還回路によりカスコードトランジスタ４０のゲートに帰還を掛け、入力トランジスタ４２の動作状態を所望の電圧にすることでゲインを制御する。これにより、同調増幅回路の信号経路に新たに負荷を追加することなく、利得切替増幅回路を構成できる。

図１０は、第２の実施形態の可変利得制御回路を示す。この可変利得制御回路は、図２の実施形態１の回路に、さらに、基準電圧の生成手段として第２の参照回路を備えている。この第２の参照回路も、カスコードトランジスタ、入力トランジスタおよびバイアス電流用トランジスタを３段従続接続した回路である。また、さらに、ＯＰアンプの＋入力への基準電圧を生成する可変抵抗５６，５８を備える。

第２の参照回路のカスコードトランジスタ５０のゲート電圧はそのドレインと同じく電源電圧Ｖ_ＣＣに設定する。これにより、同調増幅回路が最大ゲインの時のトランジスタの動作を再現する。さらに、入力トランジスタ５２のゲートには第１の参照回路と同じくＣＯＭ電圧を与える。入力トランジスタ５２のソース電圧は同調増幅回路が最大ゲイン時の同じノードのＤＣ電圧に等しい。そのＤＣ電圧を抵抗５６，５８により分圧したものをＯＰアンプ４６の基準電圧とする。これにより、第２の参照回路のカスコードトランジスタ５０にそのドレイン電圧と同じ電圧を与えることで、最大ゲイン時の前記参照回路の入力トランジスタ５２のソース電圧を抵抗５６，５８の分圧比で分圧し、分圧した電圧を基準値として取り出して、ゲインを制御できる。また、好ましくは、バイアス電流用トランジスタ５４のゲートは他のバイアス電流用トランジスタ１８，２８，４４のゲートと同じ電圧Ｖbiasが入力される。

以上に説明したように、第２の参照回路を用意して最大ゲイン時の動作を再現することで、最大ゲイン時の動作点を元にした基準電圧を生成する。そして、抵抗の切替え設定つまりゲイン切替え設定に対してフルレンジでゲインを切替える。また、この基準電圧がトランジスタのウエハプロセスの変動を差し引いた電圧となるので、比較対象の参照回路の電圧との間でプロセス変動分が相殺される。したがって、プロセス変動の影響を受け難いゲイン切替えを行える。

また、基準電圧を生成するための可変抵抗５６，５８は、複数の抵抗とそれらを接続するトランジスタスイッチからなり、外部から抵抗値が設定可能である。この抵抗値の設定によりゲインが設定される。

図１１は、抵抗５６の抵抗値Ｒ１に対するカスコードトランジスタ５０のゲート電圧を示す。ここではＲ１＋Ｒ２＝３０ＫΩとして抵抗値Ｒ１をグラフのＸ軸として表している。ここで、Ｒ２は抵抗５８の抵抗値を表す。

図９のグラフで、ゲート電圧がＶ_ＣＣになる基準電圧の最小電圧が、第２の参照回路（基準電圧生成手段）の入力トランジスタ５２のソース電圧と等しい。これに対して、図１１においては、図９のようにグラフの傾きが０になることはなく、ｔｙｐ、ｓｓ、ｆｆを比較すると、ゲート電圧は、しきい値Ｖ_ＴＨの差だけ平行移動したグラフとなる。

図１３は抵抗５６の抵抗値Ｒ１とゲインの関係を示す。図１１のように、図６，図７，図８を補正する方向でカスコードトランジスタ５０のゲート電圧が変化する。このため、図５に比べてプロセスによるゲイン特性の差が大幅に解消されている。

以上に説明したように、基準電圧の生成手段として第２の参照回路を用い、そのカスコードトランジスタ５０のゲート電圧をドレイン電圧と同じにすることで、最大ゲインの時のトランジスタ動作点を再現できる。最大ゲイン時の動作を再現して、最大ゲイン時の動作点を元にした基準電圧を生成することで、抵抗の切替え設定つまりゲイン切替え設定に対してフルレンジでゲインを切替える。

また、この基準電圧は既にトランジスタのしきい値電圧Ｖ_ＴＨなどのウエハプロセスのバラツキを差し引いたものとなっており、これを抵抗分圧した基準電圧を使うことで、比較する参照回路の電圧との間でウエハプロセスによる変動も相殺される。このため、プロセスバラツキの影響を受け難いゲイン切替えを行うことが可能となる。

次に、第３の実施の形態の可変利得増幅回路について説明する。ＲＦ送信回路の場合、アンテナへの出力を所望の電力にするためには、ゲインの切替えでは範囲は広く設定は細かくできることが求められており、多段のゲイン切替えが必須となる。また、レジスタ設定に対するゲインのリニアリティを確保できることが望ましい。そこで、図１２に示す第３の実施形態の可変利得制御回路は、基準電圧生成のための第２の参照回路のカスコードトランジスタ５０’のゲートに、カスコードトランジスタのドレイン電圧（Ｖ_ＣＣ）より低い制御電圧を入力する。制御電圧は、たとえば、基準電圧を分圧して得られる一定の電圧である。また、制御電圧は、外部から基準電圧の抵抗分圧値を設定可能とすることにより、外部から設定できるようにしてもよい。

このように、第２の参照回路のカスコードトランジスタ５０’のゲート電圧を制御可能な電圧とすることで、抵抗分圧の段数以上のゲイン切替えが可能となる。つまり、この制御電圧をＶ_ＣＣでない値とすることで、抵抗分圧の設定が同じ場合でもゲインを変えることが可能となる。いいかえれば、抵抗分圧の設定の段数以上の（つまり、設定段数の数に限定されない）ゲイン切替えが可能となる。もっとも大きなメリットとしては、ゲイン範囲を下限側に拡大することが可能となる。

第４の実施の形態の可変利得増幅回路は、第２および第３の実施の形態の可変利得制御回路の変形例であり、抵抗分圧の比率をゲイン特性の歪みを考慮して重み付けすることで、設定に対するゲイン特性をリニアな特性にする。ここで、抵抗分圧における抵抗値の設定において、次のように、設定に対するゲイン特性をリニアな特性にする。上述の第２の実施形態では、図１３に示すように、抵抗５６の抵抗値Ｒ１を直線的に変化させた動作でプロセスの変動によるゲイン特性の差の解消が確認できたが、抵抗値とゲインとの関係は直線的ではなく、２次の曲線に近い形となっている。本実施形態では、図１４に示すように、ｔｙｐのゲイン特性から縦軸のゲイン特性が１ｄＢ刻みになるようにプロットしている。ゲイン特性の傾きが大きいところは抵抗値の刻みが細かく、ゲイン特性の傾きが小さいところは抵抗値の刻みを大きくする。これにより、抵抗分圧の比率をゲイン特性の歪みを考慮して重み付けすることにより、設定に対するゲイン特性をリニアな特性にすることができる。

図１５はゲイン設定と抵抗５６の抵抗値Ｒ１の関係を示し、図１６はゲイン設定とゲイン特性の関係を示す。抵抗分圧の比率をゲイン特性の歪みを考慮して重み付けすることで、設定に対するゲイン特性を完全にリニアな特性にできる。図１７には、ｓｓとｆｆのパラメータを加えた、設定とゲインの特性を示す。ｔｙｐの特性と比べて若干ゲイン特性の傾きに差が出るが、いずれもほぼ直線的にゲイン特性を推移させることができる。

なお、以上の実施形態は、いずれも差動増幅回路であるが、同調増幅回路のレプリカとして参照回路を用意するという考え方は、いうまでもなく、シングルエンド信号の増幅回路にも適用できる。この場合参照回路の入力トランジスタのゲートには、COM電圧に代わる適当な電圧を与える。

なお、同調増幅回路の従続接続されたカスコードトランジスタのゲート電圧をＤＡコンバータなどで直接与えることも考えられる。しかし、この方法は、信号経路に新規の素子の付加がないため、周波数特性が劣化しない特徴をもっているが、トランジスタのＶ_ＴＨのバラツキに対してゲイン特性の曲線が大きく変化するという欠点がある（図５参照）。これに対して、本実施形態の可変利得増幅回路では、ゲイン切替えは、プロセスバラツキの影響を受けにくい。

同調増幅回路の図第１の実施形態の可変利得制御回路の図入力トランジスタのＩ_ｄｓ−Ｖ_ｇｓ特性のグラフ入力トランジスタのＩ_ｄｓ−Ｖ_ｄｓ特性のグラフ同調増幅回路のカスコードトランジスタのゲート電圧に対するゲインの特性を示すグラフゲート電圧と各ノード電圧の特性をプロセスごとに示すグラフゲート電圧と各ノード電圧の特性をプロセスごとに示すグラフゲート電圧と各ノード電圧の特性をプロセスごとに示すグラフ基準電圧に対するゲート電圧の推移を示すグラフ第２の実施形態の可変利得制御回路の図抵抗Ｒ１に対するゲート電圧の推移を示すグラフ第３の実施形態の可変利得制御回路の図抵抗Ｒ１とゲインの関係を示すグラフ抵抗Ｒ１とゲインの関係を示すグラフゲイン設定と抵抗Ｒ１の関係を示すグラフ設定とゲイン特性の関係を示すグラフ設定とゲイン特性の関係を示すグラフ

符号の説明

１０，２０，１２，２２同調素子、１４，２４カスコードトランジスタ、１６，２６入力トランジスタ、１８，２８バイアス電流用トランジスタ、３０抵抗、４０カスコードトランジスタ、４２入力トランジスタ、４４バイアス電流用トランジスタ、４６ＯＰアンプ、５０カスコードトランジスタ、５２入力トランジスタ、５４バイアス電流用トランジスタ、５６，５８可変抵抗。

Claims

従属接続される第１の入力トランジスタ、第１のカスコードトランジスタおよび第１のバイアス電流制御用トランジスタと、従属接続されるこれらのトランジスタに直列に接続される同調素子とを有する同調増幅回路と、
従属接続される第２の入力トランジスタ、第２のカスコードトランジスタおよび第２のバイアス電流制御用トランジスタを備え、第２のカスコードトランジスタのゲートが第１のカスコードトランジスタのゲートに接続され、同調素子を有せず、前記同調増幅回路と並列に接続される参照回路と、
基準電圧を第２の入力トランジスタのソース電圧と比較し差分を増幅し、増幅した前記差分を第２のカスコードトランジスタのゲートに入力する帰還手段とを備え、
前記帰還手段は、増幅された前記差分を第２のカスコードトランジスタのゲートに入力して、第２の入力トランジスタのソース電圧が基準電圧に等しくなるよう帰還を掛ける、
可変利得増幅回路。
さらに、従属接続される第３の入力トランジスタ、第３のカスコードトランジスタおよび第３のバイアス電流制御用トランジスタを備え、
前記第３の入力トランジスタのソース電圧を抵抗により分圧して前記基準電圧として前記増幅手段に出力する分圧手段とを備えることを特徴とする、請求項１に記載の可変利得増幅回路。
前記第３のカスコードトランジスタのゲート電圧は、前記第３のカスコードトランジスタのドレインと同じ電圧であることを特徴とする、請求項２に記載の可変利得増幅回路。
前記第３のカスコードトランジスタのゲート電圧は、前記第３のカスコードトランジスタのドレインより低い電圧であることを特徴とする、請求項２に記載の可変利得増幅回路。
前記分圧手段は、外部から抵抗分圧比が設定可能な可変抵抗を備えることを特徴とする、請求項２〜４のいずれかに記載の可変利得増幅回路。
前記可変抵抗は、外部からのゲインの切替え設定値に対してゲインがリニアに変化するように、抵抗分圧の比率が設定されていることを特徴とする、
請求項５に記載の可変利得増幅回路。
前記同調増幅回路は、１対の従属接続される前記第１の入力トランジスタ、前記第１のカスコードトランジスタ、前記第１のバイアス電流制御用トランジスタおよび前記同調素子を有し、前記第１のカスコードトランジスタのゲートは相互に接続され、１対の前記第１のソーストランジスタのソースの間に抵抗が接続され、１対の前記バイアス電流制御用トランジスタのゲートに同じゲート電圧が印加されることを特徴とする、請求項１から６のいずれかに記載の可変利得増幅回路。