JP4816477B2

JP4816477B2 - 増幅回路、ａｇｃ回路、およびｒｆ受信装置

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Publication number: JP4816477B2
Application number: JP2007022651A
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Inventors: 康弘宮本; 雅幸片倉; 法男小路; 隆英門山
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Priority date: 2007-02-01
Filing date: 2007-02-01
Publication date: 2011-11-16
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Description

本発明は、増幅回路、ＡＧＣ（ＡｕｔｏｍａｔｉｃＧａｉｎＣｏｎｔｒｏｌ）回路、およびＲＦ受信装置に関する。詳しくは、例えば、アンテナで受信した信号のレベルを調整するＡＧＣ回路で用いられる増幅回路、その増幅回路を備えたＡＧＣ回路、およびそのＡＧＣ回路を備えたＲＦ受信装置に関する。

ＲＦ受信装置では、アンテナで受信する電波に強弱があると、受信した信号のレベルが変動する。このとき、この信号をそのまま再生すると音声や画像にノイズが生じる。これを回避するために、受信した信号を所定のレベルに調節するＡＧＣ回路が用いられる。

ＡＧＣ回路は、オペレーショナル・アンプリファイア（以下、オペアンプという。）を用いた反転増幅回路によって実現することができる。例えば、オペアンプの出力電圧を反転入力端子に負帰還する部分に可変抵抗を用い、この可変抵抗の抵抗値を制御することによって出力電圧のゲインを制御する。このＡＧＣ回路では、受信した信号の電圧レベルに応じて可変抵抗の抵抗値を変更することによってゲインが制御され、後段の処理回路に適した電圧レベルの信号が出力される。

可変抵抗は、例えばＮＭＯＳトランジスタまたはＰＭＯＳトランジスタを線形領域で動作させることにより実現することができる。ゲートに制御電圧を印加し、受信した信号の電圧レベルに応じて制御電圧を制御することにより、ソースとドレイン間の抵抗が制御される。

しかし、受信した信号の電圧レベルが変動すると、ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタのソースとドレインの間を流れる電流が変動する。これに伴い、ソースとドレインの間の抵抗が変動する。このため、反転増幅回路の負帰還部分にＮＭＯＳトランジスタまたはＰＭＯＳトランジスタを用いると、広いダイナミックレンジとゲインコントロールが必要なＡＧＣ回路では出力歪みが生じる。

また、信号を入力する部分や負帰還部分の抵抗として抵抗バンクを用いた反転増幅回路が知られている（例えば、特許文献１の段落［００４９］〜［００５１］、図５参照）。この反転増幅回路では、抵抗値が異なる複数の抵抗を用いて抵抗バンクが構成され、ゲインに応じた抵抗がスイッチにより選択される。スイッチとして例えばＮＭＯＳトランジスタやＰＭＯＳトランジスタが用いられる。

しかし、抵抗バンクを用いると、ゲインを連続的に変更することはできない。このため、広いダイナミックレンジとゲインコントロールを可能とするためには、抵抗バンクを構成する抵抗の数を増やす必要がある。このとき、オペアンプの反転入力端子に多数のＮＭＯＳトランジスタやＰＭＯＳトランジスタのソースまたはドレインが接続される。従って、オペアンプの反転入力端子に大きな容量のキャパシタが接続されることとなり、入力電圧に対してローパスフィルタをかけることと等価となる。このため、抵抗バンクを用いる反転増幅回路は高周波信号用のＡＧＣ回路として適切ではない。
特開平１０−３３６５４７号公報

上述したとおり、反転増幅回路の負帰還部分にＮＭＯＳトランジスタまたはＰＭＯＳトランジスタによる可変抵抗を用いると、広いダイナミックレンジとゲインコントロールが必要なＡＧＣ回路では出力歪みが生じる。

また、負帰還部分の抵抗として抵抗バンクを用いる反転増幅回路は、入力電圧に対してローパスフィルタをかけることと等価となる。このため、入力信号の高周波数成分が減衰する。

以上から、ゲインコントロール範囲が広く、高い周波数の信号にも適用できる増幅回路、その増幅回路を備えたＡＧＣ回路、およびそのＡＧＣ回路を備えたＲＦ受信装置が要望されている。

上記目的を達成するために、本発明の増幅回路は、外部入力端子から入力される信号を増幅して外部出力端子から出力する増幅回路であって、前記外部入力端子と前記外部出力端子との間に直列に多段接続され、固定の抵抗値の３個以上の抵抗素子と、一対の入力端子の中の一方の第１入力端子が基準電位に接続され、出力端子が前記外部出力端子に接続される増幅器と、前記多段接続される３個以上の抵抗素子のうちの、最終段の抵抗素子を除く複数の抵抗素子の出力側の端子と前記増幅器の他方の第２入力端子との間に接続され、制御信号により抵抗値が可変に制御される複数の可変抵抗素子と、を有する。

好ましくは、前記可変抵抗素子は、ソースおよびドレインが、前記抵抗素子の出力側の端子と前記増幅器の第２入力端子とに接続される電界効果トランジスタを有し、当該電界効果トランジスタのソース−ドレイン間の抵抗値は、ゲート電圧により制御されてよい。

好ましくは、前記複数の可変抵抗素子としての複数の電界効果トランジスタは、当該電界効果トランジスタをオン状態に制御する電圧の制御信号、オフ状態に制御する電圧の制御信号、または、オン状態とオフ状態との間の状態に制御する電圧の制御信号がゲートに供給され、このゲート電圧により個別に制御されてよい。

本発明の増幅回路は、一対の外部入力端子から入力される差動の信号を増幅して一対の外部出力端子から出力する増幅回路であって、一方の前記外部入力端子と一方の前記外部出力端子との間に直列に多段接続され、固定の抵抗値の３個以上の第１抵抗素子と、他方の前記外部入力端子と他方の前記外部出力端子との間に直列に多段接続され、固定の抵抗値の３個以上の第２抵抗素子と、一対の入力端子を有し、一対の出力端子が前記一対の外部出力端子に接続される差動型増幅器と、前記多段接続される３個以上の第１抵抗素子のうちの、最終段の第１抵抗素子を除く複数の第１抵抗素子の出力側の端子と前記差動型増幅器の一方の差動入力端子との間に接続され、制御信号により抵抗値が可変に制御される複数の第１可変抵抗素子と、前記多段接続される３個以上の第２抵抗素子のうちの、最終段の第２抵抗素子を除く各第２抵抗素子の出力側の端子と前記差動型増幅器の他方の差動入力端子との間に接続され、制御信号により抵抗値が可変に制御される複数の第２可変抵抗素子と、を有する。

好ましくは、前記差動型増幅器は、基準電位に接続される第３入力端子を有してよい。

本発明のＡＧＣ回路は、外部入力端子から入力される信号をレベル調整して外部出力端子から出力するＡＧＣ回路であって、前記外部入力端子と前記外部出力端子との間に直列に多段接続され、固定の抵抗値の３個以上の抵抗素子と、一対の入力端子の中の一方の第１入力端子が基準電位に接続され、出力端子が前記外部出力端子に接続される増幅器と、前記多段接続される３個以上の抵抗素子のうちの、最終段の抵抗素子を除く複数の抵抗素子の出力側の端子と前記増幅器の他方の第２入力端子との間に接続され、制御信号により抵抗値が可変に制御される複数の可変抵抗素子と、を有する。

好ましくは、前記複数の可変抵抗素子に対して個別に制御信号を出力する制御部を有してよい。

本発明のＡＧＣ回路は、一対の外部入力端子から入力される信号をレベル調整して一対の外部出力端子から出力するＡＧＣ回路であって、一方の前記外部入力端子と一方の前記外部出力端子との間に直列に多段接続され、固定の抵抗値の３個以上の第１抵抗素子と、他方の前記外部入力端子と他方の前記外部出力端子との間に直列に多段接続され、固定の抵抗値の３個以上の第２抵抗素子と、一対の入力端子を有し、一対の出力端子が前記一対の外部出力端子に接続される差動型増幅器と、前記多段接続される３個以上の第１抵抗素子のうちの、最終段の第１抵抗素子を除く複数の第１抵抗素子の出力側の端子と前記差動型増幅器の一方の差動入力端子との間に接続され、制御信号により抵抗値が可変に制御される複数の第１可変抵抗素子と、前記多段接続される３個以上の第２抵抗素子のうちの、最終段の第２抵抗素子を除く各第２抵抗素子の出力側の端子と前記差動型増幅器の他方の差動入力端子との間に接続され、制御信号により抵抗値が可変に制御される複数の第２可変抵抗素子と、を有する。

本発明のＲＦ受信装置は、無線信号を受信してＡＧＣ回路でレベル調整するＲＦ受信装置であって、前記ＡＧＣ回路は、信号が入力される外部入力端子と、前記外部入力端子から入力される信号をレベル調整して出力するための外部出力端子と、前記外部入力端子と前記外部出力端子との間に直列に多段接続され、固定の抵抗値の３個以上の抵抗素子と、一対の入力端子の中の一方の第１入力端子が基準電位に接続され、出力端子が前記外部出力端子に接続される増幅器と、前記多段接続される３個以上の抵抗素子のうちの、最終段の抵抗素子を除く複数の抵抗素子の出力側の端子と前記増幅器の他方の第２入力端子との間に接続され、制御信号により抵抗値が可変に制御される複数の可変抵抗素子と、を有する。

本発明のＲＦ受信装置は、無線信号を受信してＡＧＣ回路でレベル調整するＲＦ受信装置であって、前記ＡＧＣ回路は、差動の信号が入力される一対の外部入力端子と、前記外部入力端子から入力される差動の信号をレベル調整して出力するための一対の外部出力端子と、一方の前記外部入力端子と一方の前記外部出力端子との間に直列に多段接続され、固定の抵抗値の３個以上の第１抵抗素子と、他方の前記外部入力端子と他方の前記外部出力端子との間に直列に多段接続され、固定の抵抗値の３個以上の第２抵抗素子と、一対の入力端子を有し、一対の出力端子が前記一対の外部出力端子に接続される差動型増幅器と、前記多段接続される３個以上の第１抵抗素子のうちの、最終段の第１抵抗素子を除く複数の第１抵抗素子の出力側の端子と前記差動型増幅器の一方の差動入力端子との間に接続され、制御信号により抵抗値が可変に制御される複数の第１可変抵抗素子と、前記多段接続される３個以上の第２抵抗素子のうちの、最終段の第２抵抗素子を除く各第２抵抗素子の出力側の端子と前記差動型増幅器の他方の差動入力端子との間に接続され、制御信号により抵抗値が可変に制御される複数の第２可変抵抗素子と、を有する。

以上のように、本発明によれば、ゲインコントロール範囲が広く、高い周波数の信号にも適用できる増幅回路、その増幅回路を備えたＡＧＣ回路、およびそのＡＧＣ回路を備えたＲＦ受信装置を実現することができる。

図１は、ＲＦ受信装置の一例を示すブロック図である。ＲＦ受信装置１０は、アンテナ１００と、ＬＮＡ（低雑音増幅器）１０１と、ＲＦＢＰＦ（ＲＦバンドパスフィルタ）１０２と、ＲＦＡＧＣ１０３と、ミキサ１０４と、分周回路１０５と、ＶＣＯ（電圧制御発信器）１０６と、ＩＦＢＰＦ（ＩＦバンドパスフィルタ）１０７と、ＩＦＡＧＣ１０８と、Ａ−Ｄコンバータ１０９とを有している。

ＲＦ受信装置１０は、中間周波数（ＩｎｔｅｒｍｅｄｉａｔｅＦｒｅｑｕｅｎｃｙ、以下、ＩＦという。）を受信周波数に比べてかなり低くした、いわゆるローＩＦコンバージョン方式を用いたＲＦ受信装置の一例である。ローＩＦコンバージョン方式では、イメージ信号による妨害が悪化するので、通常Ｉ軸およびＱ軸のＩＦ信号を形成し、ハートレー方式等のイメージ除去方式を用いてイメージ信号が除去される。

具体的には、ＲＦ信号はアンテナ１００で受信され、ＬＮＡ１０１で信号の振幅が上げられる。ＲＦ信号の周波数は、例えば、４０１〜８８７ＭＨｚである。ＲＦＢＰＦ１０２で所定の帯域幅（バンド）が選択された後、ＲＦＡＧＣ１０３により信号の振幅が上げられる。

ＶＣＯ１０６は所定の周波数の発振信号を出力し、この発振信号が分周回路１０５に供給されて１／２の周波数で、かつ、位相が互いに直交する分周信号に分周され、局部発振信号としてミキサ１０４に供給される。この局部発振信号に基づいてミキサ１０４は、９０°の位相差を持つＩ軸およびＱ軸のＩＦ信号を形成する。ＩＦ信号の周波数は、例えば、１ＭＨｚ〜７ＭＨｚである。

ＩＦ信号は、ＩＦＢＰＦ１０７で所定の帯域幅（チャネル）が選択され、ＩＦＡＧＣ１０８でゲインコントロールが行われた後、Ａ−Ｄコンバータ１０９によりディジタル信号に変換される。

なお、ＲＦ受信装置１０は本発明のＲＦ受信装置の一例である。

以下では、ＩＦＡＧＣ１０８に適したＡＧＣ回路の構成の例について説明する。

図２は、本発明の第１の実施形態に係る増幅回路の構成の一例を示す回路図である。増幅回路２０は、可変抵抗部２１と、抵抗２２と、オペアンプ２３と、抵抗２４とを有する。

可変抵抗部２１は、ＮＭＯＳトランジスタ２１０と、ＮＭＯＳトランジスタ２１１と、抵抗２１２と、抵抗２１３とで構成される。ＮＭＯＳトランジスタ２１０と抵抗２１２は直列に接続され、この直列回路はノードＮ１とノードＮ２の間に接続される。また、ＮＭＯＳトランジスタ２１１と抵抗２１３は直列に接続され、この直列回路も同様にノードＮ１とノードＮ２の間に接続される。ＮＭＯＳトランジスタ２１０とＮＭＯＳトランジスタ２１１のゲートにはそれぞれ制御電圧Ｖｃ１と制御電圧Ｖｃ２が入力される。抵抗２１２と抵抗２１３の抵抗値は、それぞれＲ_３とＲ_４である。

抵抗２２は、外部入力端子Ｔ１とノードＮ１の間に接続される。外部入力端子Ｔ１から入力電圧Ｖｉｎが入力される。抵抗２２の抵抗値はＲ_１である。

オペアンプ２３は、出力端子２３３がノードＮ２に接続されている。ノードＮ２には、また外部出力端子Ｔ２が接続されており、オペアンプ２３の出力端子２３３の電圧が外部出力端子Ｔ２から出力電圧Ｖｏｕｔとして出力される。また、オペアンプ２３は、反転入力端子２３０がノードＮ１に接続されており、非反転入力端子２３１には接地電位Ｇｎｄが接続されている。

抵抗２４は、ノードＮ１とノードＮ２の間に接続される。従って、抵抗２４と可変抵抗部２１はノードＮ１とノードＮ２の間に並列に接続される。抵抗２４の抵抗値はＲ_２である。

増幅回路２０は、可変抵抗部２１と抵抗２４を介してオペアンプ２３の出力端子２３３の電圧をオペアンプ２３の反転入力端子２３０に負帰還する反転増幅回路である。

図３は、本発明の第１の実施形態に係るＡＧＣ回路の構成の一例を示すブロック図である。ＡＧＣ回路３０は、増幅回路２０と、制御部３１とを有する。図２と図３における同一の符号は同一の構成要素を示す。制御部３１が制御電圧Ｖｃ１と制御電圧Ｖｃ２を生成し、増幅回路２０のゲインを制御する。

図４Ａと図４Ｂは、増幅回路の負帰還部の合成抵抗値の変化を示す図である。図４Ａ（ａ）は、制御電圧Ｖｃ１と制御電圧Ｖｃ２が両方ともローレベル（例えば、接地電位Ｇｎｄ）のときを示す。このとき、ＮＭＯＳトランジスタ２１０とＮＭＯＳトランジスタ２１１は両方とも完全にオフであって、これらの抵抗値は無限大とみなせる。このため、負帰還部の合成抵抗値Ｒは抵抗２４の抵抗値Ｒ_２と等しい。

図４Ａ（ｂ）は、制御電圧Ｖｃ１がローレベルよりわずかに高い電圧であり、制御電圧Ｖｃ２がローレベルであるときを示す。このとき、ＮＭＯＳトランジスタ２１０はオフではないが、その抵抗値ｒ_３は極めて大きく、ＮＭＯＳトランジスタ２１０の抵抗値ｒ_３と抵抗２１２の抵抗値Ｒ_３の合成された抵抗の値も極めて大きい。一方、ＮＭＯＳトランジスタ２１１は完全にオフであって、その抵抗値は無限大とみなせる。このため、負帰還部の合成抵抗値Ｒは抵抗２４の抵抗値Ｒ_２とほぼ等しい。

図４Ａ（ｃ）は、制御電圧Ｖｃ１がローレベルとハイレベルの中間の電圧であり、制御電圧Ｖｃ２がローレベルであるときを示す。このとき、ＮＭＯＳトランジスタ２１０はオンとオフの中間の状態であり、その抵抗値ｒ_３は抵抗２１２の抵抗値Ｒ_３とほぼ等しい。一方、ＮＭＯＳトランジスタ２１１は完全にオフであって、その抵抗値は無限大とみなせる。このため、増幅回路２０の負帰還部は、抵抗２４と、ＮＭＯＳトランジスタ２１０と抵抗２１２の直列回路とが並列に接続されているとみなせる。

図４Ａ（ｄ）は、制御電圧Ｖｃ１がハイレベル（例えば、電源電位Ｖｄｄ）であり、制御電圧Ｖｃ２がローレベルであるときを示す。このとき、ＮＭＯＳトランジスタ２１０は完全にオンであって、その抵抗値ｒ_３は０とみなせる。一方、ＮＭＯＳトランジスタ２１１は完全にオフであって、その抵抗値は無限大とみなせる。このため、増幅回路２０の負帰還部は、抵抗２４と、抵抗２１２とが並列に接続された回路とみなせる。

図４Ｂ（ｅ）は、制御電圧Ｖｃ１がハイレベルであり、制御電圧Ｖｃ２がローレベルよりわずかに高い電圧であるときを示す。このとき、ＮＭＯＳトランジスタ２１０は完全にオンであって、その抵抗値ｒ_３は０とみなせる。一方、ＮＭＯＳトランジスタ２１１はオフではないが、その抵抗値ｒ_４は極めて大きく、ＮＭＯＳトランジスタ２１１の抵抗値ｒ_４と抵抗２１３の抵抗値Ｒ_４の合成された抵抗の値も極めて大きい。このため、増幅回路２０の負帰還部は、抵抗２４と抵抗２１２とが並列に接続されているとみなせる。

図４Ｂ（ｆ）は、制御電圧Ｖｃ１がハイレベルであり、制御電圧Ｖｃ２がローレベルとハイレベルの中間の電圧であるときを示す。このとき、ＮＭＯＳトランジスタ２１０は完全にオンであって、その抵抗値ｒ_３は０とみなせる。一方、ＮＭＯＳトランジスタ２１１はオンとオフの中間の状態であり、その抵抗値ｒ_４は抵抗２１３の抵抗値Ｒ_４とほぼ等しい。このため、増幅回路２０の負帰還部は、抵抗２４と、抵抗２１２と、ＮＭＯＳトランジスタ２１１と抵抗２１３の直列回路とが並列に接続されているとみなせる。

図４Ｂ（ｇ）は、制御電圧Ｖｃ１と制御電圧Ｖｃ２の両方ともハイレベルであるときを示す。このとき、ＮＭＯＳトランジスタ２１０とＮＭＯＳトランジスタ２１１は完全にオンであって、それらの抵抗値ｒ_３と抵抗値ｒ_４は０とみなせる。このため、増幅回路２０の負帰還部は、抵抗２４と、抵抗２１２と、抵抗２１３とが並列に接続されているとみなせる。

上記の通り、従来の抵抗バンクを用いた可変抵抗と異なり、増幅回路２０の負帰還部の合成抵抗値は連続的に変更することができる。

また、図４Ａ（ｂ）に示したように、制御電圧Ｖｃ１がローレベルよりわずかに高い電圧であるとき、ＮＭＯＳトランジスタ２１０の抵抗値ｒ_３は増幅回路２０の負帰還部の合成抵抗値に影響を及ぼさない。制御電圧Ｖｃ２がローレベルよりわずかに高い電圧であるときも同様にＮＭＯＳトランジスタ２１１の抵抗値ｒ_４は増幅回路２０の負帰還部の合成抵抗値に影響を及ぼさない。従って、制御電圧Ｖｃ１と制御電圧Ｖｃ２が小さく、ＮＭＯＳトランジスタ２１０とＮＭＯＳトランジスタ２１１のソースとドレイン間の抵抗値が極めて高いとき、ＮＭＯＳトランジスタ２１０とＮＭＯＳトランジスタ２１１はＡＧＣ回路３０の出力歪みに影響を及ぼさない。

更に、図４Ａ（ｃ）に示したように、制御電圧Ｖｃ１がローレベルとハイレベルの中間の電圧であるとき、ＮＭＯＳトランジスタ２１０と抵抗２１２が直列に接続された回路の合成抵抗値はｒ_３＋Ｒ_３である。入力電圧Ｖｉｎの変動に伴い、ＮＭＯＳトランジスタ２１０の抵抗値ｒ_３が変動するが、抵抗２１２の抵抗値Ｒ_３が加算される分だけ、ＮＭＯＳトランジスタ２１０の抵抗値ｒ_３の変動がＡＧＣ回路３０の出力歪みに与える影響は小さくなる。同様に、制御電圧Ｖｃ２がローレベルとハイレベルの中間の電圧であるとき、ＮＭＯＳトランジスタ２１１の抵抗値ｒ_４の変動がＡＧＣ回路３０の出力歪みに与える影響も小さくなる。

従って、ＡＧＣ回路３０は、従来の単独のＮＭＯＳトランジスタまたはＰＭＯＳトランジスタによる可変抵抗を用いたＡＧＣ回路よりも、出力歪みの問題が軽減される。

なお、上記では、可変抵抗部２１におけるＮＭＯＳトランジスタと抵抗の組の数は２組としたが、ＮＭＯＳトランジスタと抵抗の組の数はこれに限られず、任意の数とすることができる。また、ＮＭＯＳトランジスタの代わりに、ＰＭＯＳトランジスタを用いることもできる。

図３に示したＡＧＣ回路３０内の制御部３１には、制御電圧Ｖｃ１と制御電圧Ｖｃ２と増幅回路２０のゲインの関係を記憶したゲインテーブルが設けられる。図示しない回路によって、外部入力端子Ｔ１に入力される入力電圧Ｖｉｎのレベルに応じて増幅回路２０のゲインが決定されると、制御部３１はこのゲインテーブルを参照して制御電圧Ｖｃ１と制御電圧Ｖｃ２の電圧値を決定し、増幅回路２０に制御電圧Ｖｃ１と制御電圧Ｖｃ２を供給する。これにより、増幅回路２０のゲインが制御され、後段の処理回路に適したレベルの出力電圧Ｖｏｕｔが外部出力端子Ｔ２から出力される。

なお、オペアンプ２３は本発明の増幅器の一例であり、オペアンプ２３の非反転入力端子２３１は本発明の第１の入力端子の一例であり、オペアンプ２３の出力端子２３３は本発明の出力端子の一例であり、外部入力端子Ｔ１は本発明の外部入力端子の一例であり、接地電位Ｇｎｄは本発明の基準電位の一例であり、外部出力端子Ｔ２は本発明の外部出力端子の一例であり、抵抗２２は本発明の第１の抵抗素子の一例であり、抵抗２４は本発明の第２の抵抗素子の一例であり、可変抵抗部２１は本発明の可変抵抗部の一例であり、ＮＭＯＳトランジスタ２１０とＮＭＯＳトランジスタ２１１は本発明の可変抵抗素子および電界効果トランジスタの一例であり、抵抗２１２と抵抗２１３は本発明の固定抵抗素子の一例であり、制御電圧Ｖｃ１と制御電圧Ｖｃ２は本発明の制御信号の一例であり、制御部３１は本発明の制御部の一例であり、増幅回路２０は本発明の増幅回路の一例であり、ＡＧＣ回路３０は本発明のＡＧＣ回路の一例である。

図５は、本発明の第２の実施形態に係る増幅回路の構成の一例を示す回路図である。増幅回路４０は、抵抗２２と、可変抵抗部４１と、抵抗２４と、オペアンプ２３とを有する。図２と図５における同一の符号は同一の構成要素を示す。本実施形態は、第１の実施形態の可変抵抗部２１を可変抵抗部４１に置き換え、第１の実施形態では可変抵抗部２１が抵抗２４と並列に接続されていたのに対し、本実施形態では可変抵抗部４１は抵抗２２と抵抗２４の間に直列に接続される点が異なる。抵抗２２と抵抗２４とオペアンプ２３の構成は本実施形態の増幅回路４０と第１の実施形態の増幅回路２０で共通である。

可変抵抗部４１は、ＮＭＯＳトランジスタ４１０と、ＮＭＯＳトランジスタ４１１と、ＮＭＯＳトランジスタ４１２と、抵抗４１３と、抵抗４１４とで構成される。抵抗４１３と抵抗４１４は直列に接続され、抵抗４１３と抵抗４１４で構成される直列回路はノードＮ１とノードＮ４の間に接続される。ノードＮ１と、オペアンプ２３の反転入力端子２３０が接続されるノードＮ５との間にはＮＭＯＳトランジスタ４１０が接続される。また、抵抗４１３と抵抗４１４の間の接続ノードＮ３とノードＮ５の間にはＮＭＯＳトランジスタ４１１が接続され、ノードＮ４とノードＮ５の間にはＮＭＯＳトランジスタ４１２が接続される。ＮＭＯＳトランジスタ４１０とＮＭＯＳトランジスタ４１１とＮＭＯＳトランジスタ４１２のゲートにはそれぞれ制御電圧Ｖｃ３と制御電圧Ｖｃ４と制御電圧Ｖｃ５が入力される。抵抗４１３と抵抗４１４の抵抗値は、それぞれＲ_５とＲ_６である。

なお、第１の実施形態の増幅回路２０では、オペアンプ２３の反転入力端子２３０はノードＮ１に接続され、ノードＮ１には更に可変抵抗部２１の一端と抵抗２２の一端と抵抗２４の一端が接続されていたが、本実施形態の増幅回路４０では、オペアンプ２３の反転入力端子２３０はノードＮ５に接続され、ノードＮ１には可変抵抗部４１の一端と抵抗２２の一端のみが接続される。

図６は、本発明の第２の実施形態に係るＡＧＣ回路の構成の一例を示すブロック図である。ＡＧＣ回路５０は、増幅回路４０と、制御部５１とを有する。図５と図６における同一の符号は同一の構成要素を示す。制御部５１が制御電圧Ｖｃ３と制御電圧Ｖｃ４と制御電圧Ｖｃ５を生成し、増幅回路４０のゲインを制御する。

図７は、増幅回路の負帰還部の合成抵抗値の変化を説明するための図である。図７（ａ）は、制御電圧Ｖｃ３と制御電圧Ｖｃ４と制御電圧Ｖｃ５が全てハイレベルのときを示す。このとき、ＮＭＯＳトランジスタ４１０とＮＭＯＳトランジスタ４１１とＮＭＯＳトランジスタ４１２は全て完全にオンであって、これらの抵抗値は０とみなせる。このため、ノードＮ１とノードＮ３とノードＮ４の電位はノードＮ５の電位と等しいとみなせる。一方、ノードＮ５はオペアンプ２３の反転入力端子２３０に接続されており、オペアンプ２３の非反転入力端子２３１は接地電位Ｇｎｄに接続されている。すなわち、ノードＮ１とノードＮ３とノードＮ４は全てオペアンプ２３の反転入力端子２３０に接続されているとみなせ、ノードＮ１とノードＮ３とノードＮ４の電位は同電位であって、接地電位Ｇｎｄに等しいとみなせる。従って、矢印で示すようにＮＭＯＳトランジスタ４１０とＮＭＯＳトランジスタ４１２を通る電流が流れ、抵抗４１３と抵抗４１４とＭＯＳトランジスタ４１１には電流が流れない。このため、増幅回路４０の負帰還部の抵抗値Ｒは抵抗２４の抵抗値Ｒ_２と等しい。

図７（ｂ）は、制御電圧Ｖｃ３と制御電圧Ｖｃ４がハイレベルであり、制御電圧Ｖｃ５がローレベルとハイレベルの中間の電圧であるときを示す。このとき、ＮＭＯＳトランジスタ４１０とＮＭＯＳトランジスタ４１１は完全にオンであって、それらの抵抗値は０とみなせる。このため、ノードＮ１とノードＮ３はオペアンプ２３の反転入力端子２３０に接続されているとみなせる。一方、ＮＭＯＳトランジスタ４１２はオンとオフの中間の状態であり、抵抗４１４の抵抗値Ｒ_６とＮＭＯＳトランジスタ４１２の抵抗値ｒ_６はほぼ等しい。このとき、ＮＭＯＳトランジスタ４１２のソースとドレイン間を電流が流れるため、ノードＮ４に電位が生じ、ノードＮ３とノードＮ４の電位は異なるものとなる。このため、矢印で示すように抵抗４１４にも電流が流れる。従って、増幅回路４０の負帰還部は、抵抗４１４とＮＭＯＳトランジスタ４１２が並列に接続され、更に抵抗２４が直列に接続されているとみなせる。

図７（ｃ）は、制御電圧Ｖｃ３と制御電圧Ｖｃ４がハイレベルであり、制御電圧Ｖｃ５がローレベルであるときを示す。このとき、ＮＭＯＳトランジスタ４１０とＮＭＯＳトランジスタ４１１は完全にオンであって、ノードＮ１とノードＮ３はオペアンプ２３の反転入力端子２３０に接続されているとみなせる。一方、ＮＭＯＳトランジスタ４１２は完全にオフであって、ＮＭＯＳトランジスタ４１２の抵抗値ｒ_６は無限大とみなせる。このとき、矢印で示すように、ＮＭＯＳトランジスタ４１０とＮＭＯＳトランジスタ４１１と抵抗４１４を通る電流が流れ、抵抗４１３とＮＭＯＳトランジスタ４１２には電流が流れない。このため、増幅回路４０の負帰還部は、抵抗４１４と抵抗２４が直列に接続されているとみなせる。

図７（ｄ）は、制御電圧Ｖｃ３がハイレベルであり、制御電圧Ｖｃ４と制御電圧Ｖｃ５がローレベルであるときを示す。このとき、ＮＭＯＳトランジスタ４１０は完全にオンであって、ノードＮ１はオペアンプ２３の反転入力端子２３０に接続されているとみなせる。一方、ＮＭＯＳトランジスタ４１１とＮＭＯＳトランジスタ４１２は完全にオフであって、ＮＭＯＳトランジスタ４１１とＮＭＯＳトランジスタ４１２の抵抗値は無限大とみなせる。このとき、矢印で示すように抵抗４１３と抵抗４１４を通る電流が流れ、ＮＭＯＳトランジスタ４１０とＮＭＯＳトランジスタ４１１とＮＭＯＳトランジスタ４１２には電流が流れない。このため、増幅回路４０の負帰還部は、抵抗４１３と抵抗４１４と抵抗２４が直列に接続されているとみなせる。

図８は、増幅回路のゲインの変化の一例を示す図である。上述したように、制御電圧Ｖｃ３と制御電圧Ｖｃ４と制御電圧Ｖｃ５が全てハイレベルのとき（図７（ａ））、増幅回路４０の負帰還部の合成抵抗値はＲ_２である。このとき、増幅回路４０のゲインはＲ_２／Ｒ_１となる。

制御電圧Ｖｃ５を徐々に低下させると、ゲインは徐々に上昇する。制御電圧Ｖｃ３と制御電圧Ｖｃ４がハイレベルであり、制御電圧Ｖｃ５がローレベルであるとき（図７（ｃ））、増幅回路４０の負帰還部の合成抵抗値はＲ_６＋Ｒ_２である。このとき、増幅回路４０のゲインは（Ｒ_６＋Ｒ_２）／Ｒ_１となる。

制御電圧Ｖｃ４を徐々に低下させると、ゲインは更に上昇する。制御電圧Ｖｃ３がハイレベルであり、制御電圧Ｖｃ４と制御電圧Ｖｃ５がローレベルであるとき（図７（ｄ））、増幅回路４０の負帰還部の合成抵抗値はＲ_５＋Ｒ_６＋Ｒ_２である。このとき、増幅回路４０のゲインは（Ｒ_５＋Ｒ_６＋Ｒ_２）／Ｒ_１となる。

図９は、増幅回路の入力部の合成抵抗値の変化を説明するための図である。図９（ａ）は、図７（ａ）と同様に、制御電圧Ｖｃ３と制御電圧Ｖｃ４と制御電圧Ｖｃ５が全てハイレベルのときを示す。このとき、増幅回路４０の入力部の抵抗値Ｒ’は抵抗２２の抵抗値Ｒ_１と等しい。

図９（ｂ）は、制御電圧Ｖｃ３がローレベルであり、制御電圧Ｖｃ４と制御電圧Ｖｃ５がハイレベルであるときを示す。このとき、ＮＭＯＳトランジスタ４１０は完全にオフであって、ＮＭＯＳトランジスタ４１０の抵抗値は無限大とみなせる。一方、ＮＭＯＳトランジスタ４１１とＮＭＯＳトランジスタ４１２は完全にオンであって、ノードＮ３とノードＮ４はオペアンプ２３の反転入力端子２３０に接続されているとみなせる。このとき、抵抗４１３とＮＭＯＳトランジスタ４１１とＮＭＯＳトランジスタ４１２を通る電流が流れ、抵抗４１４とＮＭＯＳトランジスタ４１０には電流が流れない。このため、増幅回路４０の入力部は、抵抗２２と抵抗４１３が直列に接続されているとみなせる。

図９（ｃ）は、制御電圧Ｖｃ３と制御電圧Ｖｃ４がローレベルであり、制御電圧Ｖｃ５がハイレベルであるときを示す。このとき、ＮＭＯＳトランジスタ４１０とＮＭＯＳトランジスタ４１１は完全にオフであって、ＮＭＯＳトランジスタ４１０とＮＭＯＳトランジスタ４１１の抵抗値は無限大とみなせる。一方、ＮＭＯＳトランジスタ４１２は完全にオンであって、ノードＮ４はオペアンプ２３の反転入力端子２３０に接続されているとみなせる。このとき、矢印で示すように抵抗４１３と抵抗４１４を通る電流が流れ、ＮＭＯＳトランジスタ４１０とＮＭＯＳトランジスタ４１１とＮＭＯＳトランジスタ４１２には電流が流れない。このため、増幅回路４０の入力部は、抵抗２２と抵抗４１３と抵抗４１４が直列に接続されているとみなせる。

図１０は、増幅回路のゲインの変化の異なる例を示す図である。上述したように、制御電圧Ｖｃ３と制御電圧Ｖｃ４と制御電圧Ｖｃ５が全てハイレベルのとき（図９（ａ））、増幅回路４０の入力部の合成抵抗値はＲ_１である。このとき、増幅回路４０のゲインはＲ_２／Ｒ_１となる。

制御電圧Ｖｃ３を徐々に低下させると、ゲインは徐々に減少する。制御電圧Ｖｃ３がローレベルであり、制御電圧Ｖｃ４と制御電圧Ｖｃ５がハイレベルであるとき（図９（ｂ））、増幅回路４０の入力部の合成抵抗値はＲ_１＋Ｒ_５である。このとき、増幅回路４０のゲインはＲ_２／（Ｒ_１＋Ｒ_５）となる。

制御電圧Ｖｃ４を徐々に低下させると、ゲインは更に減少する。制御電圧Ｖｃ３と制御電圧Ｖｃ４がローレベルであり、制御電圧Ｖｃ５がハイレベルであるとき（図９（ｃ））、増幅回路４０の入力部の合成抵抗値はＲ_１＋Ｒ_５＋Ｒ_６である。このとき、増幅回路４０のゲインはＲ_２／（Ｒ_１＋Ｒ_５＋Ｒ_６）となる。

図１１は、増幅回路のゲインの変化の更に別の例を示す図である。制御電圧Ｖｃ３と制御電圧Ｖｃ４がローレベルであり、制御電圧Ｖｃ５がハイレベルであるとき、図９（ｃ）に示すように、増幅回路４０の入力部の合成抵抗値はＲ_１＋Ｒ_５＋Ｒ_６である。一方、負帰還部の抵抗値はＲ_２である。このとき、増幅回路４０のゲインはＲ_２／（Ｒ_１＋Ｒ_５＋Ｒ_６）となる。

制御電圧Ｖｃ３をローレベルに保ちつつ、制御電圧Ｖｃ４を徐々に上昇させ、制御電圧Ｖｃ５を徐々に低下させると、増幅回路４０のゲインは徐々に上昇する。制御電圧Ｖｃ３と制御電圧Ｖｃ５がローレベルであり、制御電圧Ｖｃ４がハイレベルであるとき、増幅回路４０の入力部の合成抵抗値はＲ_１＋Ｒ_５であり、負帰還部の合成抵抗値はＲ_６＋Ｒ_２である。このとき、増幅回路４０のゲインは（Ｒ_６＋Ｒ_２）／（Ｒ_１＋Ｒ_５）となる。

制御電圧Ｖｃ５をローレベルに保ちつつ、制御電圧Ｖｃ３を徐々に上昇させ、制御電圧Ｖｃ４を徐々に低下させると、増幅回路４０のゲインは更に上昇する。制御電圧Ｖｃ３がハイレベルであり、制御電圧Ｖｃ４と制御電圧Ｖｃ５がローレベルであるとき、図７（ｄ）に示すように、増幅回路４０の負帰還部の合成抵抗値はＲ_５＋Ｒ_６＋Ｒ_２である。一方、入力部の抵抗値はＲ_１である。このとき、増幅回路４０のゲインは（Ｒ_５＋Ｒ_６＋Ｒ_２）／Ｒ_１となる。

制御電圧Ｖｃ３と制御電圧Ｖｃ４と制御電圧Ｖｃ５と増幅回路４０のゲインの関係を下記の表１に示す。

ここで、ＨとＬはそれぞれハイレベルとローレベルを意味する。

以上説明したように、本実施形態では、第１の実施形態と同様に、可変抵抗部４１によって増幅回路４０の負帰還部の合成抵抗値を連続的に変更することができる。更に、本実施形態では、第１の実施形態と異なり、可変抵抗部４１によって増幅回路４０の入力部の合成抵抗値を連続的に変更することもできる。

また、第１の実施形態と同様に、制御電圧Ｖｃ３、制御電圧Ｖｃ４、または制御電圧Ｖｃ５がローレベルとハイレベルの中間の電圧であるとき、ＮＭＯＳトランジスタ４１０、ＮＭＯＳトランジスタ４１１、またはＮＭＯＳトランジスタ４１２の抵抗値の変動がＡＧＣ回路５０の出力歪みに与える影響も小さくなる。このため、ＡＧＣ回路５０は、従来の単独のＮＭＯＳトランジスタまたはＰＭＯＳトランジスタによる可変抵抗を用いたＡＧＣ回路よりも、出力歪みの問題が軽減される。

なお、上記では、可変抵抗部４１は、ＮＭＯＳトランジスタ３個と抵抗２個で構成されるとしたが、ＮＭＯＳトランジスタと抵抗の数はこれに限られず、ＮＭＯＳトランジスタが抵抗の数より１個多いという条件の下で、任意の数とすることができる。また、ＮＭＯＳトランジスタの代わりに、ＰＭＯＳトランジスタを用いることもできる。

ＡＧＣ回路５０内の制御部５１には、制御電圧Ｖｃ３と制御電圧Ｖｃ４と制御電圧Ｖｃ５と増幅回路４０のゲインの関係を記憶したゲインテーブルが設けられる。図示しない回路によって、外部入力端子Ｔ１に入力される入力電圧Ｖｉｎのレベルに応じて増幅回路４０のゲインが決定されると、制御部５１はこのゲインテーブルを参照して制御電圧Ｖｃ３と制御電圧Ｖｃ４と制御電圧Ｖｃ５の電圧値を決定し、増幅回路４０に制御電圧Ｖｃ３と制御電圧Ｖｃ４と制御電圧Ｖｃ５を供給する。これにより、増幅回路４０のゲインが制御され、後段の処理回路に適したレベルの出力電圧Ｖｏｕｔが外部出力端子Ｔ２から出力される。

なお、ノードＮ１は本発明の入力ノードの一例であり、ノードＮ３は本発明の固定抵抗素子間の接続ノードの一例であり、ノードＮ４は本発明の出力ノードの一例であり、ノードＮ５は本発明の基準電位ノードの一例であり、オペアンプ２３の反転入力端子２３０が本発明の増幅器の第２の入力端子の一例であり、ＮＭＯＳトランジスタ４１０とＮＭＯＳトランジスタ４１１とＮＭＯＳトランジスタ４１２は本発明の可変抵抗素子および電界効果トランジスタの一例であり、抵抗４１３と抵抗４１４は本発明の固定抵抗素子の一例であり、可変抵抗部４１は本発明の可変抵抗部の一例であり、制御電圧Ｖｃ３と制御電圧Ｖｃ４と制御電圧Ｖｃ５は本発明の制御信号の一例であり、制御部５１は本発明の制御部の一例であり、増幅回路４０は本発明の増幅回路の一例であり、ＡＧＣ回路５０は本発明のＡＧＣ回路の一例である。

図１２は、本発明の第３の実施形態に係る増幅回路の構成の一例を示す回路図である。差動型増幅回路４０Ｄは、増幅回路４０Ａと、増幅回路４０Ｂと、全差動型オペアンプ２３Ｄとを有している。図５と図１２における同一の符号は同一の構成要素を示す。全差動型オペアンプ２３Ｄは入力端子２３１Ｄに接続される接地電位Ｇｎｄを共通の基準電位として動作し、入力端子２３０Ａと入力端子２３０Ｂから差動信号が入力され、出力端子２３３Ａと出力端子２３３Ｂから差動信号が出力される。増幅回路４０Ａと増幅回路４０Ｂは、図５の増幅回路４０と同一の動作を行う。すなわち、増幅回路４０Ａと増幅回路４０Ｂは、制御電圧Ｖｃ３と制御電圧Ｖｃ４と制御電圧Ｖｃ５の状態に応じて外部入力端子Ｔ１Ａと外部入力端子Ｔ１Ｂから入力される差動信号ＶｉｎＡとＶｉｎＢを増幅し、外部出力端子Ｔ２Ａと外部出力端子Ｔ２Ｂから差動信号ＶｏｕｔＡとＶｏｕｔＢとして出力する。

図１３は、本発明の第３の実施形態に係るＡＧＣ回路の構成の一例を示すブロック図である。ＡＧＣ回路５０Ｄは、増幅回路４０Ｄと、制御部５１とを有する。図６と図１３における同一の符号は同一の構成要素を示す。ＡＧＣ回路５０Ｄは、図６の増幅回路４０を図１２の増幅回路４０Ｄに置き換えることにより、外部入力端子Ｔ１Ａと外部入力端子Ｔ１Ｂから差動信号ＶｉｎＡとＶｉｎＢを入力し、外部出力端子Ｔ２Ａと外部出力端子Ｔ２Ｂから差動信号ＶｏｕｔＡとＶｏｕｔＢを出力する構成としたものである。

本実施形態は、第２の実施形態を作動型の回路構成としたものであり、シングルエンド型の回路構成である第２の実施形態に比べて、ノイズ耐性が高い。

また、第１の実施形態も同様に作動型の構成とすることができる。

なお、全差動型オペアンプ２３Ｄは本発明の全差動型増幅器の一例であり、全差動型オペアンプ２３Ｄの入力端子２３１Ｄと２３０Ａと２３０Ｂはそれぞれ本発明の第１の入力端子と第２の入力端子と第３の入力端子の一例であり、全差動型オペアンプ２３Ｄの出力端子２３３Ａと出力端子２３３Ｂはそれぞれ本発明の第１の出力端子と本発明の第２の出力端子の一例であり、増幅回路４０Ａの外部入力端子Ｔ１Ａは本発明の第１の外部入力端子の一例であり、増幅回路４０Ｂの外部入力端子Ｔ１Ｂは本発明の第２の外部入力端子の一例であり、増幅回路４０Ａの外部出力端子Ｔ２Ａは本発明の第１の外部出力端子の一例であり、増幅回路４０Ｂの外部出力端子Ｔ２Ｂは本発明の第２の外部出力端子の一例であり、増幅回路４０Ａの抵抗２２は本発明の第１の抵抗素子の一例であり、増幅回路４０Ａの抵抗２４は本発明の第２の抵抗素子の一例であり、増幅回路４０Ｂの抵抗２２は本発明の第３の抵抗素子の一例であり、増幅回路４０Ｂの抵抗２４は本発明の第４の抵抗素子の一例であり、増幅回路４０Ａと増幅回路４０Ｂの可変抵抗部４１は本発明の可変抵抗部の一例であり、増幅回路４０Ｄは本発明の増幅回路の一例であり、ＡＧＣ回路５０Ｄは本発明のＡＧＣ回路の一例である。

以上説明したように、本発明の第１の実施形態と第２の実施形態と第３の実施形態によれば増幅回路の負帰還部の合成抵抗値を連続的に変更することができる。このため、従来の抵抗バンクを用いたＡＧＣ回路と異なり、抵抗の数が少なくても広いダイナミックレンジとゲインコントロールを実現することができる。従って、オペアンプの反転入力端子に接続されるＮＭＯＳトランジスタやＰＭＯＳトランジスタの数を削減することができ、オペアンプの反転入力端子に接続されるキャパシタの容量を削減することができる。

更に、本発明の第２の実施形態と第３の実施形態によれば増幅回路の入力部の合成抵抗値も連続的に変更することができる。

また、本発明の第１の実施形態と第２の実施形態と第３の実施形態のＡＧＣ回路は、従来の単独のＮＭＯＳトランジスタまたはＰＭＯＳトランジスタによる可変抵抗を用いたＡＧＣ回路よりも、出力歪みの問題が軽減される。

このように、本発明の第１の実施形態と第２の実施形態と第３の実施形態によってゲインコントロール範囲が広く、高い周波数の信号にも適用できる増幅回路、その増幅回路を用いたＡＧＣ回路、およびそのＡＧＣ回路を用いたＲＦ受信装置を実現することができる。

ＲＦ受信装置の一例を示すブロック図である。本発明の第１の実施形態に係る増幅回路の構成の一例を示す回路図である。本発明の第１の実施形態に係るＡＧＣ回路の構成の一例を示すブロック図である。増幅回路の負帰還部の合成抵抗値の変化を示す図である。増幅回路の負帰還部の合成抵抗値の変化を示す図である。本発明の第２の実施形態に係る増幅回路の構成の一例を示す回路図である。本発明の第２の実施形態に係るＡＧＣ回路の構成の一例を示すブロック図である。増幅回路の負帰還部の合成抵抗値の変化を説明するための図である。増幅回路のゲインの変化の一例を示す図である。増幅回路の入力部の合成抵抗値の変化を説明するための図である。増幅回路のゲインの変化の異なる例を示す図である。増幅回路のゲインの変化の更に別の例を示す図である。本発明の第３の実施形態に係る増幅回路の構成の一例を示す回路図である。本発明の第３の実施形態に係るＡＧＣ回路の構成の一例を示すブロック図である。

符号の説明

１０…ＲＦ受信装置、２０、４０、４０Ａ、４０Ｂ、４０Ｄ…増幅回路、２１、４１…可変抵抗部、２２、２４、２１２、２１３、４１３、４１４、…抵抗、２１０、２１１、４１０、４１１、４１２…ＮＭＯＳトランジスタ、２３…オペアンプ、２３Ｄ…全差動型オペアンプ、３０、５０、５０Ｄ…ＡＧＣ回路、３１、５１…制御部、１０８…ＩＦＡＧＣ

Claims

外部入力端子から入力される信号を増幅して外部出力端子から出力する増幅回路であって、
前記外部入力端子と前記外部出力端子との間に直列に多段接続され、固定の抵抗値の３個以上の抵抗素子と、
一対の入力端子の中の一方の第１入力端子が基準電位に接続され、出力端子が前記外部出力端子に接続される増幅器と、
前記多段接続される３個以上の抵抗素子のうちの、最終段の抵抗素子を除く複数の抵抗素子の出力側の端子と前記増幅器の他方の第２入力端子との間に接続され、制御信号により抵抗値が可変に制御される複数の可変抵抗素子と、
を有する増幅回路。
前記可変抵抗素子は、
ソースおよびドレインが、前記抵抗素子の出力側の端子と前記増幅器の第２入力端子とに接続される電界効果トランジスタを有し、
当該電界効果トランジスタのソース−ドレイン間の抵抗値は、ゲート電圧により可変に制御される
請求項１記載の増幅回路。
前記複数の可変抵抗素子としての複数の電界効果トランジスタは、
当該電界効果トランジスタをオン状態に制御する電圧の制御信号、オフ状態に制御する電圧の制御信号、または、オン状態とオフ状態との間の状態に制御する電圧の制御信号がゲートに供給され、このゲート電圧により個別に可変制御される
請求項２に記載の増幅回路。
一対の外部入力端子から入力される差動の信号を増幅して一対の外部出力端子から出力する増幅回路であって、
一方の前記外部入力端子と一方の前記外部出力端子との間に直列に多段接続され、固定の抵抗値のる３個以上の第１抵抗素子と、
他方の前記外部入力端子と他方の前記外部出力端子との間に直列に多段接続され、固定の抵抗値の３個以上の第２抵抗素子と、
一対の入力端子を有し、一対の出力端子が前記一対の外部出力端子に接続される差動型増幅器と、
前記多段接続される３個以上の第１抵抗素子のうちの、最終段の第１抵抗素子を除く複数の第１抵抗素子の出力側の端子と前記差動型増幅器の一方の差動入力端子との間に接続され、制御信号により抵抗値が可変に制御される複数の第１可変抵抗素子と、
前記多段接続される３個以上の第２抵抗素子のうちの、最終段の第２抵抗素子を除く各第２抵抗素子の出力側の端子と前記差動型増幅器の他方の差動入力端子との間に接続され、制御信号により抵抗値が可変に制御される複数の第２可変抵抗素子と、
を有する増幅回路。
前記差動型増幅器は、
基準電位に接続される第３入力端子を有する
請求項４記載の増幅回路。
外部入力端子から入力される信号をレベル調整して外部出力端子から出力するＡＧＣ回路であって、
前記外部入力端子と前記外部出力端子との間に直列に多段接続され、固定の抵抗値の３個以上の抵抗素子と、
一対の入力端子の中の一方の第１入力端子が基準電位に接続され、出力端子が前記外部出力端子に接続される増幅器と、
前記多段接続される３個以上の抵抗素子のうちの、最終段の抵抗素子を除く複数の抵抗素子の出力側の端子と前記増幅器の他方の第２入力端子との間に接続され、制御信号により抵抗値が可変に制御される複数の可変抵抗素子と、
を有するＡＧＣ回路。
前記複数の可変抵抗素子に対して個別の制御信号を出力する制御部を有する
請求項６記載のＡＧＣ回路。
一対の外部入力端子から入力される信号をレベル調整して一対の外部出力端子から出力するＡＧＣ回路であって、
一方の前記外部入力端子と一方の前記外部出力端子との間に直列に多段接続され、固定の抵抗値の３個以上の第１抵抗素子と、
他方の前記外部入力端子と他方の前記外部出力端子との間に直列に多段接続され、固定の抵抗値の３個以上の第２抵抗素子と、
一対の入力端子を有し、一対の出力端子が前記一対の外部出力端子に接続される差動型増幅器と、
前記多段接続される３個以上の第１抵抗素子のうちの、最終段の第１抵抗素子を除く複数の第１抵抗素子の出力側の端子と前記差動型増幅器の一方の差動入力端子との間に接続され、制御信号により抵抗値が可変に制御される複数の第１可変抵抗素子と、
前記多段接続される３個以上の第２抵抗素子のうちの、最終段の第２抵抗素子を除く各第２抵抗素子の出力側の端子と前記差動型増幅器の他方の差動入力端子との間に接続され、制御信号により抵抗値が可変に制御される複数の第２可変抵抗素子と、
を有するＡＧＣ回路。
無線信号を受信してＡＧＣ回路でレベル調整するＲＦ受信装置であって、
前記ＡＧＣ回路は、
信号が入力される外部入力端子と、
前記外部入力端子から入力される信号をレベル調整して出力するための外部出力端子と、
前記外部入力端子と前記外部出力端子との間に直列に多段接続され、固定の抵抗値の３個以上の抵抗素子と、
一対の入力端子の中の一方の第１入力端子が基準電位に接続され、出力端子が前記外部出力端子に接続される増幅器と、
前記多段接続される３個以上の抵抗素子のうちの、最終段の抵抗素子を除く複数の抵抗素子の出力側の端子と前記増幅器の他方の第２入力端子との間に接続され、制御信号により抵抗値が可変に制御される複数の可変抵抗素子と、
を有するＲＦ受信装置。
無線信号を受信してＡＧＣ回路でレベル調整するＲＦ受信装置であって、
前記ＡＧＣ回路は、
差動の信号が入力される一対の外部入力端子と、
前記外部入力端子から入力される差動の信号をレベル調整して出力するための一対の外部出力端子と、
一方の前記外部入力端子と一方の前記外部出力端子との間に直列に多段接続され、固定の抵抗値の３個以上の第１抵抗素子と、
他方の前記外部入力端子と他方の前記外部出力端子との間に直列に多段接続され、固定の抵抗値の３個以上の第２抵抗素子と、
一対の入力端子を有し、一対の出力端子が前記一対の外部出力端子に接続される差動型増幅器と、
前記多段接続される３個以上の第１抵抗素子のうちの、最終段の第１抵抗素子を除く複数の第１抵抗素子の出力側の端子と前記差動型増幅器の一方の差動入力端子との間に接続され、制御信号により抵抗値が可変に制御される複数の第１可変抵抗素子と、
前記多段接続される３個以上の第２抵抗素子のうちの、最終段の第２抵抗素子を除く各第２抵抗素子の出力側の端子と前記差動型増幅器の他方の差動入力端子との間に接続され、制御信号により抵抗値が可変に制御される複数の第２可変抵抗素子と、
を有するＲＦ受信装置。