JP5524678B2

JP5524678B2 - 再帰型フィルタ回路

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Publication number: JP5524678B2
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Inventors: 幹雄鎌田
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Description

本発明は、再帰型フィルタ回路に関する。

現在、ＲＦ（Radio Frequency）信号のフィルタ回路として、主にＳＡＷ（surface acoustic wave）フィルタ等の受動素子が用いられている。これらのフィルタ回路の出力信号には出力ゲインがなく、このために信号がノイズによって劣化する。また、ＳＡＷフィルタは、１つのフィルタ回路の適用周波数領域が狭いため、広い周波数領域をカバーするためには複数のフィルタ回路が必要になる。
このようなＳＡＷフィルタの欠点を解消するフィルタとして、再帰型フィルタ（正帰還型フィルタとも呼ばれる）がある。従来の再帰型フィルタは、例えば、非特許文献１に記載されている。

図５は、一般的な再帰型フィルタを説明するためのブロック図である。図示した再帰型フィルタは、可変ゲインアンプ４、移相器３、カプラー１、バッファ２によって構成されている。図示された再帰型フィルタは、入力信号Ｖinと移相器３から出力された信号Ｖfとをカプラー１によって加算することにより、フィルタとして動作する。可変ゲインアンプは、外部から印加されたベース電圧ＡＧＣＰ、ＡＧＣＮによって調整される。また、移相器３は、外部信号であるＡＦＣ（Automatic frequency control）信号によって可変容量素子の容量値が制御される。

移相器３の伝達関数をＫ（ｓ）とし、可変ゲインアンプ４のゲインをａとすると、図５に示した再帰型フィルタ全体の伝達関数Ｈ（ｓ）は、以下の式（１）によって表される。
Ｈ（ｓ）＝ａ／（１−ａＫ（ｓ）） …式（１）
また、移相器３が抵抗値Ｒの抵抗素子と容量値がＣの可変容量素子とで構成されるウィーンブリッジ型移相器の場合、伝達関数その伝達関数Ｋ（ｓ）は、以下の式（２）によって表される。
Ｋ（ｓ）＝ω₀ｓ／（ω₀ ²＋３ω₀ｓ＋ｓ²） …式（２）

なお、式（２）に示したω０は、１／ＲＣによって表される。ここで、式（２）を式（１）に代入することにより、伝達関数Ｈ（ｓ）は、以下の式（３）のように表される。
Ｈ（ｓ）＝ａ（ω₀ ²＋３ω₀ｓ＋ｓ²）／[ω₀ ²＋（３−ａ）ω₀ｓ＋ｓ²] …式（３）
以上のことから、フィルタの選択度Ｑは、以下のようになる。
Ｑ＝１／（３−ａ） …式（４）

また、ピーク周波数（移相器においての位相がゼロになる周波数：ω＝ω₀）におけるゲインは、以下のようになる。
Ｈ（ω＝ω₀）＝３ａ／（３−ａ） …式（５）
フィルタの選択度Ｑは、可変ゲインアンプのゲインａによって制御することが可能である。また、フィルタのピークのゲインも、可変ゲインアンプのゲインａによって制御することができる。ただし、式（４）、（５）によれば、ａ≧３の条件でフィルタが発振する。このため、再帰型フィルタは、ａ＜３の条件で動作される。

図６〜図９は、図１に示した再帰型フィルタの各ブロックを、従来の回路として示した図である。図６は、ウィーンブリッジ型の移相器の回路を示している。図示した移相器は、容量値Ｃ1が可変の可変容量素子２３、抵抗値Ｒ1の抵抗素子２４によってローパス機能を実現し、容量値Ｃ2の可変容量素子２１、抵抗値Ｒ2の抵抗素子２２によってハイパス機能を実現し、全体としてバンドパス特性を有している。なお、図示した移相器の出力部は、バイポーラトランジスタ２５を含み、バイポーラトランジスタ２５は、次段の回路を駆動できるようにエミッタフォロア回路を構成している。

図６に示した移相器の伝達関数は、前記した式（２）と同様に表される。
ここで、式（２）中のω₀（＝１／ＲＣ）に、Ｃ＝Ｃ1＝Ｃ2、Ｒ＝Ｒ1＝Ｒ2を代入すると、以下のように発振周波数ｆを得ることができる。
ｆ＝１／｛２π×（Ｃ１・Ｃ２・Ｒ１・Ｒ２）^1/2｝
＝１／｛２π・Ｃ・Ｒ｝＝ω₀／２π …式（６）
式（６）から、移相器の抵抗値、容量値を小さくすることにより、フィルタのピーク周波数ω₀が増加することが分かる。逆に、抵抗値、容量値を大きくするとピーク周波数ω₀が低下することが分かる。

図７は、図５にブロックで示した可変ゲインアンプを回路で示した図である。図示した可変ゲインアンプは、バイポーラトランジスタ３２、３３、３４、３５、抵抗素子３１、電流源３６を含んでいる。Ｖoutを出力する出力部は、バイポーラトランジスタ３５を含んでいる。バイポーラトランジスタ３５は、次段の回路を駆動できるようにエミッタフォロア回路の構成になっている。
可変ゲインアンプに入力された電圧Ｖinは、バイポーラトランジスタ３２〜３５によって入力電流Ｉinに変換される。バイポーラトランジスタ３２、３３はＡＧＣ（Automatic Gain Control）によって制御されていて、バイポーラトランジスタ３２の印加されるベース電圧を図中にＡＧＣＰ、バイポーラトランジスタ３３に印加されるベース電圧を図中にＡＧＣＮと記す。

バイポーラトランジスタ３２とバイポーラトランジスタ３３とは差動対を構成し、差動対に流れる入力電流Ｉinは、ベース電圧ＡＧＣＰ、ＡＧＣＮによって制御されるバイポーラトランジスタ３２、３３の電位差によって調整される。
つまり、このような可変ゲインアンプでは、ベース電圧ＡＧＣＮによって印加される電圧に対してベース電圧ＡＧＣＰによって印加される電圧を高くすると、バイポーラトランジスタ３３に比べてバイポーラトランジスタ３２のコレクタ電流が多くなる、すなわちゲインが高くなる。

逆に、ベース電圧ＡＧＣＮに対してベース電圧ＡＧＣＰを低くすると、バイポーラトランジスタ３３に比べてバイポーラトランジスタ３２のコレクタ電流が少なくなる、すなわちゲインが低くなる。抵抗素子３１により、バイポーラトランジスタ３２のコレクタ電流が電圧に変換される。電圧に変換された電圧信号は、Ｖoutとして出力端子から出力される。

図８は、図５にブロックで示したカプラー１を回路で示した図である。カプラー１は、抵抗素子４１、バイポーラトランジスタ４２、４３、４４、電流源４５を含んでいる。バイポーラトランジスタ４５は、図示した回路の出力部を構成し、次段の回路を駆動するためにエミッタフォロア回路を構成している。
カプラー１は、電圧Ｖin、Ｖfbを入力し、バイポーラトランジスタ４２、４３によってそれぞれを電流に変換する。変換後の電流は、加算されて抵抗素子４１に流れ、入力電流Ｉinとフィードバック電流Ｉfbとが加算された電流に対応する電圧に変換される。変換後の電圧は、エミッタフォロア回路を構成するバイポーラトランジスタ４４によって、Ｖoutに出力される。

図９は、図５にブロックで示したバッファ２を回路として示した図である。バッファ２は、エミッタフォロア回路を構成するバイポーラトランジスタ５１、電流源５２によって構成されている。バッファ２に入力された電圧Ｖinは、バイポーラトランジスタ５１によってバッファリングされた後、電圧Ｖoutとして出力される。

電子情報通信学会技術研究報告. US, 超音波 IEICE technical report. Ultrasonics 108(212) pp.57-61 20080918 社団法人電子情報通信学会

しかしながら、上記した従来技術では、再帰型フィルタ回路を構成する各回路には、いずれも次段の回路を駆動させるためにエミッタフォロア回路等のバッファが必要になる。バッファをエミッタフォロア回路等で構成する場合、特にその定電流回路の部分が占める面積が大きくなり、また、バッファのベースに付加されるＤＣ成分カット用の容量（図示せず）が大きいために、回路全体の面積が大きくなるという不具合がある。
本発明は、このような点に鑑みてなされたものであり、再帰フィルタ回路を構成する要素に付加されるエミッタフォロア回路の数を低減し、回路規模を小さくすることに有利な再帰型フィルタ回路を提供することを目的とする。

以上の課題を解決するため、本発明の請求項１の再帰型フィルタ回路は、入力信号とフィードバック信号とを加算する加算部と、当該加算部において加算された信号を所望のゲインで増幅する可変ゲイン増幅部と、前記加算部において加算された信号を増幅して出力信号を生成する出力信号生成部と、前記可変ゲイン増幅部で増幅された信号の位相を調整して前記フィードバック信号を生成する移相部と、を備える再帰型フィルタ回路であって、前記加算部(例えば図１、図３に示したノードＢ)は、前記入力信号が入力される第１トランジスタ（例えば図１に示したバイポーラトランジスタ１０１、例えば図３に示したＭＯＳトランジスタ３０１）を流れる入力電流（Ｉin）と、前記フィードバック信号となるフィードバック電流(Ｉfb)とを加算して加算電流を生成し、前記可変ゲイン増幅部は、前記加算電流をテール電流とし、ゲインを変更する制御信号が入力される第２トランジスタ（例えば図１に示したバイポーラトランジスタ１０６、例えば図３に示したＭＯＳトランジスタ３０６）及び第３トランジスタ（例えば図１に示したバイポーラトランジスタ１０３、例えば図３に示したＭＯＳトランジスタ３０３）を含む差動対（例えば図１に示した差動対１００、例えば図３に示した差動対３００）と、前記第２トランジスタに流れる電流を電圧に変換する抵抗素子（例えば図１に示した抵抗素子１０５）と、を含み、前記出力信号生成部（例えば図１に示した出力部１１５、例えば図３に示した出力部３１５）は、前記抵抗素子によって変換された電圧を増幅して前記出力信号を生成する第４トランジスタ（例えば図１に示したバイポーラトランジスタ１１３、例えば図３に示したＭＯＳトランジスタ３１３）を含み、前記移相部は、前記抵抗素子と並列に接続された第１可変容量素子（例えば図１に示した可変容量素子１０４）を有し、前記抵抗素子によって変換された電圧に係る信号の周波数帯域を制限するローパス部と、前記ローパス部から出力された信号をバッファリングするバッファ部（例えば図１に示した回路１１４、例えば図３に示した回路３１４）と、当該バッファ部によってバッファリングされた信号を、第２可変容量（例えば図１に示した可変容量素子１０９）を介して周波数帯域制限し、前記フィードバック電流を生成するハイパス部と、を含むことを特徴とする。

本発明の請求項２に記載の再帰型フィルタ回路は、請求項１において、前記出力信号生成部が、前記第４トランジスタ、前記第４トランジスタに接続された第１定電流源（例えば図１に示した定電流源１１１）によって構成されるエミッタフォロア回路を含むことを特徴とする。
本発明の請求項３に記載の再帰型フィルタ回路は、請求項１または２において、前記バッファ部は、第５トランジスタ、当該第５トランジスタに接続された第２定電流源（例えば図１に示した定電流源１１０）によって構成されるベース接地回路を含むことを特徴とする。

本発明の請求項４に記載の再帰型フィルタ回路は、前記移相部が、前記第２可変容量から信号が入力される第６トランジスタ（例えば図１に示したバイポーラトランジスタ１０７）、当該第６トランジスタに接続された第３定電流源（例えば図１に示した定電流源１０８）によって構成されるエミッタフォロア回路をさらに含むことを特徴とする。
本発明の請求項５に記載の再帰型フィルタ回路は、請求項１〜４のいずれかに１項において、前記加算部が、前記入力電流と前記フィードバック電流が加算される加算ノード（例えば図１に示したノードＢ）と、前記第１トランジスタと前記加算ノードとの間に接続された第７トランジスタ（例えば図１に示したバイポーラトランジスタ１０２）をさらに有し、前記第１トランジスタに流れる電流は、前記第７トランジスタを介して前記加算ノードに流れることを特徴とする。

本発明の請求項６に記載の再帰型フィルタ回路は、入力信号がベースに入力される第１バイポーラトランジスタと、前記第１バイポーラトランジスタのコレクタに接続されるエミッタ、制御信号が入力されるベースを有する第２バイポーラトランジスタ及び第３バイポーラトランジスタによって構成される差動対と、前記第２バイポーラトランジスタのコレクタに接続される抵抗素子と、前記抵抗素子と並列に接続される第１可変容量素子と、前記第２バイポーラトランジスタのコレクタにベースが接続される第４バイポーラトランジスタ、当該第４バイポーラトランジスタのエミッタに接続される第１定電流源を有する第１エミッタフォロア回路と、前記第２バイポーラトランジスタのコレクタにベースが接続される第５バイポーラトランジスタ、当該第５バイポーラトランジスタのエミッタに接続される第２定電流源を有する第２エミッタフォロア回路と、前記第５バイポーラトランジスタのエミッタと前記第２定電流源との間に一端が接続され、前記第１バイポーラトランジスタのコレクタと前記第２バイポーラトランジスタ及び前記第３バイポーラトランジスタのエミッタとが接続されるノードである接続ノードに他端が接続される第２可変容量素子と、を含むことを特徴とする。

本発明の請求項７に記載の再帰型フィルタ回路は、請求項６において、前記接続ノードに接続されるコレクタ、前記第２可変容量素子の前記他端に接続されるエミッタを有する第６バイポーラトランジスタと、当該第６バイポーラトランジスタの前記エミッタに接続される第３定電流源と、をさらに含むことを特徴とする。
本発明の請求項８に記載の再帰型フィルタ回路は、請求項６または７において、前記第１バイポーラトランジスタのコレクタに接続されるエミッタ、前記接続ノードに接続されるコレクタを有する第７バイポーラトランジスタをさらに含むことを特徴とする。

請求項９に記載の再帰型フィルタ回路は、入力信号がゲートに入力される第１ＭＯＳトランジスタ（例えば図３、図４に示したＭＯＳトランジスタ３０１）と、前記第１ＭＯＳトランジスタのドレインに接続されるソース、制御信号が入力されるゲートを有する第２ＭＯＳトランジスタ（例えば図３、図４に示したＭＯＳトランジスタ３０３）及び第３ＭＯＳトランジスタ（例えば図３、図４に示したＭＯＳトランジスタ３０４）によって構成される差動対（例えば図３、図４に示した差動対３００）と、前記第２ＭＯＳトランジスタのドレインに接続される抵抗素子（例えば図３、図４に示した抵抗素子１０５）と、前記抵抗素子と並列接続される第１可変容量素子（例えば図３、図４に示した容量素子３０６）と、前記第２ＭＯＳトランジスタのドレインに接続されるゲート、出力信号が出力されるソースを有する第４ＭＯＳトランジスタ（例えば、図３、図４に示したＭＯＳトランジスタ３１３）、当該第４ＭＯＳトランジスタのソースに接続される第１定電流源（例えば図３、図４に示した定電流源１１１）を有する第１ソースフォロア回路（例えば図３、図４に示した出力部３１５）と、前記第２ＭＯＳトランジスタのドレインに接続されるゲートを有する第５ＭＯＳトランジスタ（例えば図３、図４に示したＭＯＳトランジスタ３１２）、当該第５ＭＯＳトランジスタのソースに接続される第２定電流源（例えば図に示した定電流源１１０）を有する第２ソースフォロア回路（例えば図３、図４に示した回路３１４）と、前記第５ＭＯＳトランジスタのソースと前記第２定電流源との間に一端が接続され、前記第１ＭＯＳトランジスタのドレインと前記第２ＭＯＳトランジスタ及び第３ＭＯＳトランジスタのソースとが接続されるノードである接続ノード（例えば図３、図４に示したノードＮ）に他端が接続される第２可変容量（例えば図３、図４に示した容量素子１０９）と、を含むことを特徴とする。

請求項１０に記載の再帰型フィルタ回路は、請求項９において、前記接続ノードに接続されるドレイン、前記第２可変容量素子の前記他端に接続されるソースを有する第６ＭＯＳトランジスタ（例えば図４に示したＭＯＳトランジスタ４０８）、当該ＭＯＳトランジスタのソースに接続される第３定電流源（例えば図４に示した定電流源４０２）と、をさらに含むことを特徴とする。
請求項１１に記載の再帰型フィルタ回路は、請求項９または１０において、前記第１ＭＯＳトランジスタのドレインに接続されるソース、前記接続ノードに接続されるドレインを有する第７ＭＯＳトランジスタ（例えば図４に示したＭＯＳトランジスタ４０１）をさらに含むことを特徴とする。

請求項１に記載の発明によれば、再帰型フィルタ回路を構成する要素の数だけエミッタフォロア回路等のバッファを設ける必要がなくなる。このため、再帰型フィルタ回路全体でバッファの数を低減し、回路規模の小型化に有利な再帰型フィルタ回路を提供することができる。
本発明の請求項２の発明によれば、出力信号生成部をエミッタフォロア回路の構成としているので、次段の回路に対し適切に出力信号を出力することができる。
本発明の請求項３の発明によれば、帰還路のバッファを出力信号生成部のバッファと分離し、次段の回路の入力インピーダンスがフィードバック信号に影響を与えることを防ぐことができる。

本発明の請求項４の発明によれば、ハイパスフィルタの機能を備えることができ、再帰型フィルタ回路をバンドパスフィルタとすることができる。
本発明の請求項５の発明によれば、第１トランジスタと第２トランジスタ及び第３トランジスタとを適正にアイソレートすることができる。
本発明の請求項６〜８に記載の発明によれば、請求項１〜５に記載の再帰型フィルタ回路を、バイポーラトランジスタによって実現することができる。
本発明の請求項９〜１１に記載の発明によれば、請求項１〜５に記載の再帰型フィルタ回路を、ＭＯＳトランジスタによって実現することができる。

本発明の一実施形態の再帰型フィルタ回路の回路図である。本発明の一実施形態の再帰型フィルタ回路の変形例を説明するための図である。本発明の一実施形態の再帰型フィルタ回路の変形例を説明するための図であって、ＭＯＳトランジスタを適用した構成例を示した図である。本発明の一実施形態の再帰型フィルタ回路の他の変形例を説明するための図であって、ＭＯＳトランジスタを適用した構成例を示した図であるである。一般的な再帰型フィルタを説明するためのブロック図である。図５に示した移相器を回路で示した図である。図５に示した可変ゲインアンプを回路で示した図である。図５に示したカプラーを回路で示した図である。図５に示したバッファを回路で示した図である。

以下、本発明の一実施形態の再帰型フィルタ回路について説明する。
（構成）
図１は、本実施形態の再帰型フィルタ回路の回路図である。図示した再帰型フィルタ回路は、入力信号とフィードバック信号とが加算されるノードＢ、ノードＢにおいて加算された信号を所望のゲインで増幅する差動対１００及び、増幅された電流を電圧に変換する可変容量素子１０４、抵抗素子１０５を備えている。
さらに、本実施形態の再帰型フィルタ回路は、差動対１００で増幅された信号を増幅して出力信号を生成する出力部１１５を備えている。また、可変容量素子１０４、１０９は、差動対１００で増幅された信号の位相を調整してフィードバック信号を生成する移相器としての機能を有している。

差動対１００は、バイポーラトランジスタ１０３、１０６によって構成されている。バイポーラトランジスタ１０３、１０６は、エミッタ同士が接続されることによって、並列に接続される。そして、入力電流Ｉinとフィードバック電流Ｉfbとが加算された加算電流をテール電流とし、増幅している。増幅のゲインは、バイポーラトランジスタ１０３、１０６にかかるベース電圧によって外部から制御されている。バイポーラトランジスタ１０３にかかるベース電圧をＡＧＣＮ、バイポーラトランジスタ１０６にかかるベース電圧をＡＧＣＰと記す。

差動対の増幅のゲインは、バイポーラトランジスタ１０３のベース電圧ＡＧＣＮ、バイポーラトランジスタ１０６のベース電圧ＡＧＣＰによって調整される。この調整は、例えば、ベース電圧ＡＧＣＮを固定しておき、固定されたベース電圧ＡＧＣＮよりもベース電圧ＡＧＣＰを高くすることによって行われる。ベース電圧ＡＧＣＮよりもベース電圧ＡＧＣＰを高くすると、バイポーラトランジスタ１０６のコレクタ電流がバイポーラトランジスタ１０３のコレクタ電流よりも多くなる。このとき、差動対１００による増幅のゲインは高くなる。

また、固定されたベース電圧ＡＧＣＮよりもベース電圧ＡＧＣＰを低くすると、バイポーラトランジスタ１０６のコレクタ電流が、バイポーラトランジスタ１０３のコレクタ電流よりも少なくなる。このとき、差動対１００による増幅のゲインは低下する。このように、本実施形態では、バイポーラトランジスタ１０３、１０６のベース電圧によってゲインを調整することができる。

なお、本実施形態のバイポーラトランジスタ１０３、１０６のベース電圧の調整は、ベース電圧ＡＧＣＮを固定して行うものに限定されるものでなく、ベース電圧ＡＧＣＰを固定してベース電圧ＡＧＣＮを変化させてもよい。あるいは、ベース電圧ＡＧＣＰ、ＡＧＣＮの両方を変化させることによってゲインを調整するものであってもよい。
また、本実施形態では、バイポーラトランジスタ１０１と、バイポーラトランジスタ１０３及び１０６とをアイソレーションするため、バイポーラトランジスタ１０２が設けられている。

出力部１１５は、抵抗素子１０５によって変換された電圧を増幅して出力信号Ｖoutを生成するバイポーラトランジスタ１１３、定電流源１１１を含む。バイポーラトランジスタ１１３、定電流源１１１は、エミッタフォロアを構成している。
また、図１に示した再帰型フィルタ回路では、抵抗素子１０５と並列に接続された可変容量素子１０４が、抵抗素子１０５によって変換された電圧に係る信号の周波数帯域を制限し、所定の周波数より低い周波数の信号だけを透過させる。

抵抗素子１０５によって電圧に変換された信号は、回路１１４によってバッファリングされる。回路１１４は、バイポーラトランジスタ１１２、定電流源１１０によって構成されるベース接地回路によって構成されている。回路１１４でバッファリングされた信号は、容量値Ｃ2が可変の可変容量素子１０９によって周波数帯域制限された電流に変換される。回路１１４は、フィードバック電流Ｉfbが帰還してくる帰還回路のバッファとして機能し、可変容量素子１０９は、この帰還回路に含まれる。

また、本実施形態の再帰型フィルタ回路は、可変容量素子１０９と差動対１００との間に接続されるバイポーラトランジスタ１０７、バイポーラトランジスタ１０７のエミッタに接続される定電流源１０８を備えている。バイポーラトランジスタ１０７は、バイポーラトランジスタ１０２と並列に接続され、定電流源１０８とは直列に接続されている。
バイポーラトランジスタ１０７、定電流源１０８は、周波数帯域制限された電流から、フィードバック信号としてフィードバック電流Ｉfbを生成する。フィードバック電流Ｉfbは、前記したように、ノードＢにおいて電流Iinと加算されて電流Ｉとなる。

以上の構成のうち、抵抗素子１０５、可変容量素子１０４が移相器のローパスフィルタとして機能し、信号から高周波数成分を除去する。また、可変容量素子１０９がハイパスフィルタとして機能し、信号から低周波数の成分を除去する。このような動作により、再帰型フィルタ回路は所定の周波数帯域の信号だけを濾波するバンドパスフィルタとして機能する。
さらに、本実施形態では、回路１１４はバッファ部、バイポーラトランジスタ１０７、定電流源１０８は、カプラーとして機能し、ノードＢが加算部となる。
また、ノードＢ、バイポーラトランジスタ１０３のエミッタ、バイポーラトランジスタ１０６のエミッタが接続されるノードを、以降接続ノードと記すものとする。本実施形態では、図１中に「Ｎ」を付して示したノードが接続ノードＮである。

本実施形態では、図１に示したように、バッファが、出力部用のバッファとなる出力部１１５と、帰還回路用のバッファとなる回路１１４とに分離されている。このような構成によれば、図示した再帰型フィルタ回路に接続される次段の回路の入力インピーダンスが帰還回路に影響を与えた場合、この影響が再帰型フィルタ回路の周波数に及ぶことがないようにすることができる。また、このような構成によれば、入力信号Ｖinが、バイポーラトランジスタ１０７、定電流源１０８によって構成されるアンプ部分を通過することなく、可変容量素子１０９を通過して出力されることを防ぐことができる。

なお、本実施形態の移相器に相当する回路の伝達関数Ｋ（ｓ）は、バイポーラトランジスタ１０７のトランスコンダクタンスをｇｍとすると、入力インピーダンスが１／ｇｍとなることから、以下のように表される。なお、式（７）において、「ｓ」はラプラス演算子である。
Ｋ（ｓ）＝ｓ（Ｃ2／ｇｍ）／［１＋ｓ[Ｃ1・Ｒ＋（Ｃ2／ｇｍ）]＋ｓ²（Ｃ1・Ｃ2・Ｒ／ｇｍ）］ …式（７）

フィルタ回路のピーク周波数ω₀は、１／（Ｃ1・Ｃ2・Ｒ／ｇｍ）で表される。図１に示した可変容量素子１０４の容量値Ｃ1、可変容量素子１０９の容量値Ｃ2、抵抗素子１０５の抵抗値Ｒ、バイポーラトランジスタ１０７のトランスコンダクタンスのｇｍを小さくすると、フィルタ回路のピーク周波数が大きくなることが分かる。また、反対に、容量値Ｃ1、Ｃ2、抵抗値Ｒ、トランスコンダクタンスｇｍを大きくすると、フィルタ回路のピーク周波数ω₀が小さくなる。

以上説明した本実施形態によれば、可変ゲインアンプ内に移相器とカプラーを取り込むことができる。このため、回路１１４、出力部１１５についてのみエミッタフォロア回路を有する再帰型フィルタ回路を構成することができる。図６〜８に示した回路を組みあわせて構成される従来のフィルタ回路が４段のエミッタフォロア回路を有していたことから、本実施形態は、エミッタフォロア回路の数を２段に低減し、回路規模がより小さい再帰型フィルタ回路を提供することができることが分かる。

（動作）
図示した再帰型フィルタ回路に入力信号Ｖinが入力されると、入力信号Ｖinは、バイポーラトランジスタ１０１によって入力電流Ｉinに変換される。入力電流Ｉinは、バイポーラトランジスタ１０３、１０６のエミッタ側に入力される。バイポーラトランジスタ１０６のコレクタは差動対１００の出力になる。バイポーラトランジスタ１０６から出力された電流は、抵抗値がＲの抵抗素子１０５によって電圧に変換される。

抵抗素子１０５によって変換された電圧は、バイポーラトランジスタ１０７、定電流源１０８によって同相で帰還され、バイポーラトランジスタ１０７のコレクタにはフィードバック電流Ｉfbが出力される。
フィードバック電流Ｉfbは、ノードＢにおいて入力電流Ｉinと加算される。加算後の電流を、Ｉと記す(Ｉ=Ｉin+Ｉfb)。このようなバイポーラトランジスタ１０７、定電流源１０８は、本実施形態のカプラーとして機能する。
また、抵抗素子１０５によって電圧に変換された信号は、バイポーラトランジスタ１１３のベースに印加され、バイポーラトランジスタ１１３のエミッタ、コレクタ間の電位が変化する。この電位に対応する電圧が、Ｖoutとして出力端子から出力される。

（変形例）
以下、本実施形態の再帰型フィルタ回路の変形例について説明する。
（１）図２は、本実施形態の再帰型フィルタ回路の変形例を説明するための図であって、図１に示した再帰型フィルタ回路からバイポーラトランジスタ１０２、１０７、定電流源１０８を除いたことによって構成されている。なお、図２において、図１に示した構成と同様の構成については同様の符号を付して示し、その説明を一部略すものとする。
図２に示した再帰型フィルタ回路では、入力信号Ｖinが、バイポーラトランジスタ１０１によって入力電流Ｉinに変換される。フィードバック信号は同相で帰還され、可変容量素子１０９によってフィードバック電流Ｉfbに変換される。入力電流Ｉinとフィードバック電流Ｉfbは、接続ノードＮにおいて加算される。入力電流Ｉinとフィードバック電流Ｉfbを加算する回路が、図５に示したカプラー１に相当する。

バイポーラトランジスタ１０３、１０６によって構成される差動対が可変ゲインアンプとして機能する。可変ゲインアンプのゲインは、ベース電圧ＡＧＣＮ、ＡＧＣＰによって調整される。
バイポーラトランジスタ１０３、１０６、可変ゲインアンプに接続された抵抗素子１０５、可変容量素子１０４、１０９が、移相器として機能する。可変容量素子１０４、１０９の容量値Ｃ1、Ｃ2を制御信号ＡＦＣによって制御することにより、再帰型フィルタ回路のバンドパス周波数を変更することができる。
また、図２に示した例では、バイポーラトランジスタ１０６が、ベース接地アンプとして動作する。

（２）また、図１、図２では、本実施形態の再帰型フィルタ回路を、ＮＰＮバイポーラトランジスタを使って構成した例を示している。しかし、本実施形態は、このような構成に限定されるものでなく、ＭＯＳトランジスタを使っても構成することができる。なお、ＭＯＳトランジスタを使って図１、２に示した回路を構成する場合には、ＮＰＮバイポーラトランジスタに代えてＮＭＯＳトランジスタが使用される。

図３は、本実施形態の再帰型フィルタ回路を、ＭＯＳトランジスタを使って構成した例を示している。図３に示した例では、図２に示した再帰型フィルタ回路において示した極性を反対にし、ＰＭＯＳトランジスタを用いている。図３において、図１に示した構成と同様の構成については同様の符号を付して示し、その説明を一部略すものとする。
図３に示した再帰型フィルタ回路にあっても、入力信号Ｖinはバイポーラトランジスタ２０１によって入力電流Ｉinに変換される。フィードバック信号は、可変容量素子１０９によってフィードバック電流Ｉfbに変換される。

ＭＯＳトランジスタ３０３、３０６によって差動対３００が構成される。フィードバック電流Ｉfbと入力電流ＩinとはＭＯＳトランジスタ３０３、３０６のソース側で加算され、電流Ｉとなる(Ｉ=Ｉin+Ｉfb)。差動対３００は可変ゲインアンプとして機能し、フィードバック電流Ｉfbと入力電流Ｉinとを加算する回路部分がカプラーに相当する。
差動対３００のＭＯＳトランジスタ３０３のゲートにはゲート電圧ＡＧＣＰが印加される。また、ＭＯＳトランジスタ３０６のゲートには、ゲート電圧ＡＧＣＮが印加される。ゲート電圧ＡＧＣＰ、ＡＧＣＮにより、差動対３００の増幅のゲインが調整される。

可変容量素子１０４、抵抗素子１０５は、図３に示した再帰型フィルタ回路のローパスフィルタとして機能する。また、可変容量素子１０９、ＭＯＳトランジスタ３０３、３０６が再帰型フィルタ回路のハイパスフィルタとして機能する。可変容量素子１０４、１０９の値を制御することにより、再帰型フィルタ回路のバンドパス周波数を変更することが可能である。

図５は、図１に示した再帰型フィルタ回路において示した極性を反対にし、ＰＭＯＳトランジスタを用いて構成された再帰型フィルタ回路である。図５に示した回路のうち図３に示した構成と同様の構成については同様の符号を付し、説明を一部略すものとする。図５に示した再帰型フィルタ回路は、図３に示した再帰型のフィルタ回路に対し、接続ノードＮに接続されるドレイン、容量素子１０の一端にソースを有するＭＯＳトランジスタ４０８、このＭＯＳトランジスタ４０８のソースに接続される定電流源４０２と、を含んでいる点で相違する。

さらに、図５に示した再帰型フィルタ回路は、ＭＯＳトランジスタ３０１のドレインに接続されるソース、ノードＮに接続されるＭＯＳトランジスタ４０１をさらに含んでいる。
このように構成すれば、ＭＯＳトランジスタを使った再帰型フィルタ回路にあっても、ローパスと共にハイパスフィルタの機能を持つことができる。このため、ＭＯＳトランジスタを使って所望の周波数帯域の信号だけを通過させる再帰型フィルタ回路を構成することができる。
また、ＭＯＳトランジスタ４０１を形成したことにより、図４に示した再帰型フィルタ回路では、ＭＯＳトランジスタ３０１、３０３間を適正にアイソレートすることができる。

本発明は、フィルタ回路に適用でき、特に、広い周波数領域をカバーできる再帰型のフィルタ回路に好適である。

１００、３００差動対
１０１、１０２、１０３、１０６、１０７、１１２、１１３、２０１、バイポーラトランジスタ
１０４、１０９可変容量素子
１０５抵抗素子
１０８、１１０、１１１定電流源
１０９可変容量素子
１１４、３１４回路
１１５、３１５出力部
３０１、３０３、３０６、３１３ＭＯＳトランジスタ

Claims

入力信号とフィードバック信号とを加算する加算部と、当該加算部において加算された信号を所望のゲインで増幅する可変ゲイン増幅部と、前記加算部において加算された信号に基づいて出力信号を生成する出力信号生成部と、前記可変ゲイン増幅部で増幅された信号の位相を調整して前記フィードバック信号を生成する移相部と、を備える再帰型フィルタ回路であって、
前記加算部は、前記入力信号が入力される第１トランジスタを流れる入力電流と、前記フィードバック信号となるフィードバック電流とを加算して加算電流を生成し、
前記可変ゲイン増幅部は、前記加算電流をテール電流とし、ゲインを変更する制御信号が入力される第２トランジスタ及び第３トランジスタを含む差動対と、前記第２トランジスタに流れる電流を電圧に変換する抵抗素子と、を含み、
前記出力信号生成部は、前記抵抗素子によって変換された電圧を増幅して前記出力信号を生成する第４トランジスタを含み、
前記移相部は、前記抵抗素子と並列に接続された第１可変容量素子を有し、前記抵抗素子によって変換された電圧に係る信号の周波数帯域を制限するローパス部と、前記ローパス部から出力された信号をバッファリングするバッファ部と、当該バッファ部によってバッファリングされた信号を、第２可変容量を介して周波数帯域制限し、前記フィードバック電流を生成するハイパス部と、を含むことを特徴とする再帰型フィルタ回路。
前記出力信号生成部は、前記第４トランジスタ、前記第４トランジスタに接続された第１定電流源によって構成されるエミッタフォロア回路を含むことを特徴とする請求項１に記載の再帰型フィルタ回路。
前記バッファ部は、第５トランジスタ、当該第５トランジスタに接続された第２定電流源によって構成されるベース接地回路を含むことを特徴とする請求項１または２に記載の再帰型フィルタ回路。
前記移相部は、前記第２可変容量から信号が入力される第６トランジスタ、当該第６トランジスタに接続された第３定電流源によって構成されるエミッタフォロア回路をさらに含むことを特徴とする請求項１〜３のいずれか１項に記載の再帰型フィルタ回路。
前記加算部は、前記入力電流と前記フィードバック電流が加算される加算ノードと、前記第１トランジスタと前記加算ノードとの間に接続された第７トランジスタをさらに有し、前記第１トランジスタに流れる電流は、前記第７トランジスタを介して前記加算ノードに流れることを特徴とする請求項１〜４のいずれかに１項に記載の再帰型フィルタ回路。
入力信号がベースに入力される第１バイポーラトランジスタと、
前記第１バイポーラトランジスタのコレクタに接続されるエミッタ、制御信号が入力されるベースを有する第２バイポーラトランジスタ及び第３バイポーラトランジスタによって構成される差動対と、
前記第２バイポーラトランジスタのコレクタに接続される抵抗素子と、
前記抵抗素子と並列に接続される第１可変容量素子と、
前記第２バイポーラトランジスタのコレクタにベースが接続される第４バイポーラトランジスタ、当該第４バイポーラトランジスタのエミッタに接続される第１定電流源を有する第１エミッタフォロア回路と、
前記第２バイポーラトランジスタのコレクタにベースが接続される第５バイポーラトランジスタ、当該第５バイポーラトランジスタのエミッタに接続される第２定電流源を有する第２エミッタフォロア回路と、
前記第５バイポーラトランジスタのエミッタと前記第２定電流源との間に一端が接続され、前記第１バイポーラトランジスタのコレクタと前記第２バイポーラトランジスタ及び前記第３バイポーラトランジスタのエミッタとが接続されるノードである接続ノードに他端が接続される第２可変容量素子と、
を含むことを特徴とする再帰型フィルタ回路。
前記接続ノードに接続されるコレクタ、前記第２可変容量素子の前記他端に接続されるエミッタを有する第６バイポーラトランジスタと、当該第６バイポーラトランジスタの前記エミッタに接続される第３定電流源と、をさらに含むことを特徴とする請求項６に記載の再帰型フィルタ回路。
前記第１バイポーラトランジスタのコレクタに接続されるエミッタ、前記接続ノードに接続されるコレクタを有する第７バイポーラトランジスタをさらに含むことを特徴とする請求項６または７に記載の再帰型フィルタ回路。
入力信号がゲートに入力される第１ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタのドレインに接続されるソース、制御信号が入力されるゲートを有する第２ＭＯＳトランジスタ及び第３ＭＯＳトランジスタによって構成される差動対と、
前記第２ＭＯＳトランジスタのドレインに接続される抵抗素子と、
前記抵抗素子と並列接続される第１可変容量素子と、
前記第２ＭＯＳトランジスタのドレインに接続されるゲート、出力信号が出力されるソースを有する第４ＭＯＳトランジスタ、当該第４ＭＯＳトランジスタのソースに接続される第１定電流源を有する第１ソースフォロア回路と、
前記第２ＭＯＳトランジスタのドレインに接続されるゲートを有する第５ＭＯＳトランジスタ、当該第５ＭＯＳトランジスタのソースに接続される第２定電流源を有する第２ソースフォロア回路と、
前記第５ＭＯＳトランジスタのソースと前記第２定電流源との間に一端が接続され、前記第１ＭＯＳトランジスタのドレインと前記第２ＭＯＳトランジスタ及び第３ＭＯＳトランジスタのソースとが接続されるノードである接続ノードに他端が接続される第２可変容量と、
を含むことを特徴とする再帰型フィルタ回路。
前記接続ノードに接続されるドレイン、前記第２可変容量素子の前記他端に接続されるソースを有する第６ＭＯＳトランジスタ、当該ＭＯＳトランジスタのソースに接続される第３定電流源と、をさらに含むことを特徴とする請求項９に記載の再帰型フィルタ回路。
前記第１ＭＯＳトランジスタのドレインに接続されるソース、前記接続ノードに接続されるドレインを有する第７ＭＯＳトランジスタをさらに含むことを特徴とする請求項９または１０に記載の再帰型フィルタ回路。