JP2003008373A - カスコード増幅回路 - Google Patents
カスコード増幅回路Info
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Abstract
(57)【要約】
【課題】 可変利得回路の内部制御電圧に対してエミッ
タ接地型トランジスタ及びベース接地型トランジスタの
飽和を防止し、大振幅信号出力を得る。 【解決手段】 トランジスタＱ３１、Ｑ３２、Ｑ３３等
によって構成されたバイアス電圧供給回路では、可変利
得回路の内部制御電圧Ｖｃに応じたバイアス電圧をベー
ス接地型トランジスタＱ２５、Ｑ２６のベースに供給す
る。したがって、各トランジスタＱ２５、Ｑ２６のバイ
アス電圧は、可変利得回路の出力ＤＣ電圧に比例して変
動し、可変利得回路の出力ＤＣ電圧に比例したトランジ
スタＱ２５、Ｑ２６のエミッタ電位がエミッタ接地型ト
ランジスタＱ２７、Ｑ２８のコレクタに与えられる。こ
の結果、可変利得回路の内部制御電圧Ｖｃが変化して
も、これに追従してトランジスタＱ２５、Ｑ２６のベー
ス電位が適正に変化するため、回路は飽和することな
く、大振幅信号の出力が可能となる。
タ接地型トランジスタ及びベース接地型トランジスタの
飽和を防止し、大振幅信号出力を得る。 【解決手段】 トランジスタＱ３１、Ｑ３２、Ｑ３３等
によって構成されたバイアス電圧供給回路では、可変利
得回路の内部制御電圧Ｖｃに応じたバイアス電圧をベー
ス接地型トランジスタＱ２５、Ｑ２６のベースに供給す
る。したがって、各トランジスタＱ２５、Ｑ２６のバイ
アス電圧は、可変利得回路の出力ＤＣ電圧に比例して変
動し、可変利得回路の出力ＤＣ電圧に比例したトランジ
スタＱ２５、Ｑ２６のエミッタ電位がエミッタ接地型ト
ランジスタＱ２７、Ｑ２８のコレクタに与えられる。こ
の結果、可変利得回路の内部制御電圧Ｖｃが変化して
も、これに追従してトランジスタＱ２５、Ｑ２６のベー
ス電位が適正に変化するため、回路は飽和することな
く、大振幅信号の出力が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、可変利得回路に従
属接続されて利得制御増幅器として構成されるカスコー
ド増幅回路に関する。
属接続されて利得制御増幅器として構成されるカスコー
ド増幅回路に関する。
【０００２】
【従来の技術】図２は一般的な可変利得回路の構成例を
示す回路図であり、図３は図２に示す可変利得回路に従
属接続される従来のカスコード増幅回路の構成例を示す
回路図である。まず、図２に示す可変利得回路の構成に
ついて説明する。入力側の一対のトランジスタＱ０１、
Ｑ０２のベースには、それぞれベース抵抗Ｒｂを介して
バイアス電圧Ｖｂｉａｓが印加され、かつ、入力電圧Ｉ
ｎ＋、Ｉｎ−が供給される。また、各トランジスタＱ０
１、Ｑ０２のエミッタはエミッタ抵抗Ｒｅを介して接地
されており、各トランジスタＱ０１、Ｑ０２のコレクタ
は、出力側の二対のトランジスタＱ０３、Ｑ０４、Ｑ０
５、Ｑ０６のエミッタに接続され、これらトランジスタ
Ｑ０３、Ｑ０４、Ｑ０５、Ｑ０６のエミッタ電流を制御
する。
示す回路図であり、図３は図２に示す可変利得回路に従
属接続される従来のカスコード増幅回路の構成例を示す
回路図である。まず、図２に示す可変利得回路の構成に
ついて説明する。入力側の一対のトランジスタＱ０１、
Ｑ０２のベースには、それぞれベース抵抗Ｒｂを介して
バイアス電圧Ｖｂｉａｓが印加され、かつ、入力電圧Ｉ
ｎ＋、Ｉｎ−が供給される。また、各トランジスタＱ０
１、Ｑ０２のエミッタはエミッタ抵抗Ｒｅを介して接地
されており、各トランジスタＱ０１、Ｑ０２のコレクタ
は、出力側の二対のトランジスタＱ０３、Ｑ０４、Ｑ０
５、Ｑ０６のエミッタに接続され、これらトランジスタ
Ｑ０３、Ｑ０４、Ｑ０５、Ｑ０６のエミッタ電流を制御
する。
【０００３】また、出力側のトランジスタＱ０３、Ｑ０
４のベースには、内部制御電圧Ｖｃによる電位差が与え
られる。また、各トランジスタＱ０３、Ｑ０４のコレク
タは抵抗Ｒ１、Ｒ３を介して基準電位Ｖｃｃに接続さ
れ、各コレクタ間は抵抗Ｒ２を介して接続されており、
このコレクタから出力ＤＣ電圧（Ｏｕｔ−）が取り出さ
れる。そして、各トランジスタＱ０３、Ｑ０４のエミッ
タは上述したトランジスタＱ１のコレクタに接続されて
いる。また、出力側のトランジスタＱ０５、Ｑ０６のベ
ースには、内部制御電圧Ｖｃによる電位差が与えられ
る。また、各トランジスタＱ０５、Ｑ０６のコレクタは
抵抗Ｒ１、Ｒ３を介して基準電位Ｖｃｃに接続され、各
コレクタ間は抵抗Ｒ２を介して接続されており、このコ
レクタから出力ＤＣ電圧（Ｏｕｔ＋）が取り出される。
そして、各トランジスタＱ０５、Ｑ０６のエミッタは上
述したトランジスタＱ２のコレクタに接続されている。
４のベースには、内部制御電圧Ｖｃによる電位差が与え
られる。また、各トランジスタＱ０３、Ｑ０４のコレク
タは抵抗Ｒ１、Ｒ３を介して基準電位Ｖｃｃに接続さ
れ、各コレクタ間は抵抗Ｒ２を介して接続されており、
このコレクタから出力ＤＣ電圧（Ｏｕｔ−）が取り出さ
れる。そして、各トランジスタＱ０３、Ｑ０４のエミッ
タは上述したトランジスタＱ１のコレクタに接続されて
いる。また、出力側のトランジスタＱ０５、Ｑ０６のベ
ースには、内部制御電圧Ｖｃによる電位差が与えられ
る。また、各トランジスタＱ０５、Ｑ０６のコレクタは
抵抗Ｒ１、Ｒ３を介して基準電位Ｖｃｃに接続され、各
コレクタ間は抵抗Ｒ２を介して接続されており、このコ
レクタから出力ＤＣ電圧（Ｏｕｔ＋）が取り出される。
そして、各トランジスタＱ０５、Ｑ０６のエミッタは上
述したトランジスタＱ２のコレクタに接続されている。
【０００４】次に、図３に示すカスコード増幅回路の構
成について説明する。このカスコード増幅回路は、上述
した可変利得回路のＤＣ電圧（Ｏｕｔ＋、Ｏｕｔ−）を
トランジスタＱ１３、Ｑ１４のベース入力（Ｉｎ１＋、
Ｉｎ１−）として動作する。各トランジスタＱ１３、Ｑ
１４のエミッタは、抵抗Ｒ１５を介して接続され、それ
ぞれ電流源１６に接続されている。また、各トランジス
タＱ１３、Ｑ１４のコレクタは、トランジスタＱ１１、
Ｑ１２のエミッタに接続され、各トランジスタＱ１１、
Ｑ１２のベースには、バイアス電圧Ｖｂｉａｓ１が接続
されている。また、各トランジスタＱ１１、Ｑ１２のコ
レクタは、抵抗ＲとインダクタＬの並列回路を介して基
準電位Ｖｃｃに接続され、各トランジスタＱ１１、Ｑ１
２のコレクタから出力信号（Ｏｕｔ１＋、Ｏｕｔ１−）
が取り出される。
成について説明する。このカスコード増幅回路は、上述
した可変利得回路のＤＣ電圧（Ｏｕｔ＋、Ｏｕｔ−）を
トランジスタＱ１３、Ｑ１４のベース入力（Ｉｎ１＋、
Ｉｎ１−）として動作する。各トランジスタＱ１３、Ｑ
１４のエミッタは、抵抗Ｒ１５を介して接続され、それ
ぞれ電流源１６に接続されている。また、各トランジス
タＱ１３、Ｑ１４のコレクタは、トランジスタＱ１１、
Ｑ１２のエミッタに接続され、各トランジスタＱ１１、
Ｑ１２のベースには、バイアス電圧Ｖｂｉａｓ１が接続
されている。また、各トランジスタＱ１１、Ｑ１２のコ
レクタは、抵抗ＲとインダクタＬの並列回路を介して基
準電位Ｖｃｃに接続され、各トランジスタＱ１１、Ｑ１
２のコレクタから出力信号（Ｏｕｔ１＋、Ｏｕｔ１−）
が取り出される。
【０００５】
【発明が解決しようとする課題】以上のような構成の可
変利得回路とカスコード増幅回路とを従属接続した利得
制御増幅器において、可変利得回路では、内部制御電圧
Ｖｃが変化するとともに、入力信号（Ｉｎ＋、Ｉｎ−）
に対して出力信号が増幅され、出力信号のＤＣ電圧値
（Ｏｕｔ＋、Ｏｕｔ−）が変化する。このため、上記従
来例のように、可変利得回路の出力信号（Ｏｕｔ＋、Ｏ
ｕｔ−）をカスコード増幅回路のベース接地型トランジ
スタＱ１３、Ｑ１４のベースに直接入力した場合には、
これらトランジスタＱ１３、Ｑ１４のベース電位、エミ
ッタ電位は、可変利得回路の内部制御電圧Ｖｃに応じて
変化する。
変利得回路とカスコード増幅回路とを従属接続した利得
制御増幅器において、可変利得回路では、内部制御電圧
Ｖｃが変化するとともに、入力信号（Ｉｎ＋、Ｉｎ−）
に対して出力信号が増幅され、出力信号のＤＣ電圧値
（Ｏｕｔ＋、Ｏｕｔ−）が変化する。このため、上記従
来例のように、可変利得回路の出力信号（Ｏｕｔ＋、Ｏ
ｕｔ−）をカスコード増幅回路のベース接地型トランジ
スタＱ１３、Ｑ１４のベースに直接入力した場合には、
これらトランジスタＱ１３、Ｑ１４のベース電位、エミ
ッタ電位は、可変利得回路の内部制御電圧Ｖｃに応じて
変化する。
【０００６】図４は、このような構成における内部制御
電圧Ｖｃ対ＤＣ電圧値の特性を示す説明図であり、曲線
ＡがトランジスタＱ１１、Ｑ１２の出力振幅、曲線Ｂが
トランジスタＱ１３、Ｑ１４のエミッタ電位を示してい
る。図示のように、上記従来例では、図３に示すベース
接地型トランジスタＱ１１、Ｑ１２に供給されるバイア
ス電圧が一定であったため、トランジスタＱ１１、Ｑ１
２のエミッタ電位を高く設定（図４のＶｈ）すると、エ
ミッタ接地型トランジスタＱ１３、Ｑ１４は飽和しない
が、内部制御電圧Ｖｃの高い側でトランジスタＱ１１、
Ｑ１２が飽和してしまい、大振幅信号を出力することが
できない。一方、トランジスタＱ１１、Ｑ１２のエミッ
タ電位を低く設定（図４のＶｌ）すると、トランジスタ
Ｑ１１、Ｑ１２は飽和しないが、内部制御電圧Ｖｃの低
い側でトランジスタＱ１３、Ｑ１４が飽和する。
電圧Ｖｃ対ＤＣ電圧値の特性を示す説明図であり、曲線
ＡがトランジスタＱ１１、Ｑ１２の出力振幅、曲線Ｂが
トランジスタＱ１３、Ｑ１４のエミッタ電位を示してい
る。図示のように、上記従来例では、図３に示すベース
接地型トランジスタＱ１１、Ｑ１２に供給されるバイア
ス電圧が一定であったため、トランジスタＱ１１、Ｑ１
２のエミッタ電位を高く設定（図４のＶｈ）すると、エ
ミッタ接地型トランジスタＱ１３、Ｑ１４は飽和しない
が、内部制御電圧Ｖｃの高い側でトランジスタＱ１１、
Ｑ１２が飽和してしまい、大振幅信号を出力することが
できない。一方、トランジスタＱ１１、Ｑ１２のエミッ
タ電位を低く設定（図４のＶｌ）すると、トランジスタ
Ｑ１１、Ｑ１２は飽和しないが、内部制御電圧Ｖｃの低
い側でトランジスタＱ１３、Ｑ１４が飽和する。
【０００７】そこで本発明の目的は、可変利得回路の内
部制御電圧に対してエミッタ接地型トランジスタ及びベ
ース接地型トランジスタの飽和を防止し、大振幅信号出
力を得ることが可能なカスコード増幅回路を提供するこ
とにある。
部制御電圧に対してエミッタ接地型トランジスタ及びベ
ース接地型トランジスタの飽和を防止し、大振幅信号出
力を得ることが可能なカスコード増幅回路を提供するこ
とにある。
【０００８】
【課題を解決するための手段】本発明は前記目的を達成
するため、可変利得回路の後段に従属接続されるカスコ
ード増幅回路において、互いに従属接続されたエミッタ
またはソース接地型トランジスタとベースまたはゲート
接地型トランジスタとを有し、前記ベースまたはゲート
接地型トランジスタのベースまたはゲートに前記可変利
得回路の出力信号であるＤＣ電圧値に比例した電圧を供
給するバイアス電圧供給手段を有することを特徴とす
る。
するため、可変利得回路の後段に従属接続されるカスコ
ード増幅回路において、互いに従属接続されたエミッタ
またはソース接地型トランジスタとベースまたはゲート
接地型トランジスタとを有し、前記ベースまたはゲート
接地型トランジスタのベースまたはゲートに前記可変利
得回路の出力信号であるＤＣ電圧値に比例した電圧を供
給するバイアス電圧供給手段を有することを特徴とす
る。
【０００９】本発明のカスコード増幅回路では、ベース
またはゲート接地型トランジスタのベースまたはゲート
に可変利得回路の出力信号であるＤＣ電圧値に比例した
電圧をバイアス電圧供給手段によって供給することによ
り、エミッタまたはソース接地型トランジスタにおける
入力信号の変動に対し、ベースまたはゲート接地型トラ
ンジスタのベースまたはゲートに供給する電圧値を適正
に追従させることができる。したがって、ベースまたは
ゲート接地型トランジスタのエミッタ電位またはソース
電位を適正に制御でき、可変利得回路の内部制御電圧に
対してエミッタまたはソース接地型トランジスタ及びベ
ースまたはゲート接地型トランジスタの飽和を防止し、
大振幅信号出力を得ることが可能となる。
またはゲート接地型トランジスタのベースまたはゲート
に可変利得回路の出力信号であるＤＣ電圧値に比例した
電圧をバイアス電圧供給手段によって供給することによ
り、エミッタまたはソース接地型トランジスタにおける
入力信号の変動に対し、ベースまたはゲート接地型トラ
ンジスタのベースまたはゲートに供給する電圧値を適正
に追従させることができる。したがって、ベースまたは
ゲート接地型トランジスタのエミッタ電位またはソース
電位を適正に制御でき、可変利得回路の内部制御電圧に
対してエミッタまたはソース接地型トランジスタ及びベ
ースまたはゲート接地型トランジスタの飽和を防止し、
大振幅信号出力を得ることが可能となる。
【００１０】
【発明の実施の形態】以下、本発明によるカスコード増
幅回路の実施の形態について説明する。なお、以下に説
明する実施の形態は、本発明の好適な具体例であり、技
術的に好ましい種々の限定が付されているが、本発明の
範囲は、以下の説明において、特に本発明を限定する旨
の記載がない限り、これらの態様に限定されないものと
する。
幅回路の実施の形態について説明する。なお、以下に説
明する実施の形態は、本発明の好適な具体例であり、技
術的に好ましい種々の限定が付されているが、本発明の
範囲は、以下の説明において、特に本発明を限定する旨
の記載がない限り、これらの態様に限定されないものと
する。
【００１１】図１は本発明の実施の形態によるカスコー
ド増幅回路の構成例を示す回路図である。このカスコー
ド増幅回路は、前段に従属接続された可変利得回路から
の信号を増幅するものであり、可変利得回路の構成は、
例えば図２で説明したものと同様であるので説明は省略
する。図１に示すカスコード増幅回路は、図３に示す従
来のカスコード増幅回路の固定バイアス電圧Ｖｂｉａｓ
１の代わりに、図１に枠αで示すバイアス電圧供給回路
を設けたものである。そして、このバイアス電圧供給回
路によってカスコード増幅回路のベース接地型トランジ
スタのベースに可変利得回路の出力信号であるＤＣ電圧
値に比例した電圧を供給するものである。
ド増幅回路の構成例を示す回路図である。このカスコー
ド増幅回路は、前段に従属接続された可変利得回路から
の信号を増幅するものであり、可変利得回路の構成は、
例えば図２で説明したものと同様であるので説明は省略
する。図１に示すカスコード増幅回路は、図３に示す従
来のカスコード増幅回路の固定バイアス電圧Ｖｂｉａｓ
１の代わりに、図１に枠αで示すバイアス電圧供給回路
を設けたものである。そして、このバイアス電圧供給回
路によってカスコード増幅回路のベース接地型トランジ
スタのベースに可変利得回路の出力信号であるＤＣ電圧
値に比例した電圧を供給するものである。
【００１２】次に、図１に沿って本実施の形態によるカ
スコード増幅回路の本体回路部とバイアス電圧供給回路
の構成について説明する。まず、本実施の形態によるカ
スコード増幅回路の本体回路部は、図３に示す従来のカ
スコード増幅回路とほぼ同様に構成されており、一対の
エミッタ接地型トランジスタＱ２７、Ｑ２８と、一対の
ベース接地型トランジスタＱ２５、Ｑ２６とを有し、上
述した図２に示す可変利得回路のＤＣ電圧（Ｏｕｔ＋、
Ｏｕｔ−）をトランジスタＱ２７、Ｑ２８のベース入力
（Ｉｎ２＋、Ｉｎ２−）として動作する。また、各トラ
ンジスタＱ２７、Ｑ２８のエミッタは、抵抗Ｒ２５を介
して接続され、それぞれトランジスタＱ２９、Ｑ３０及
び抵抗Ｒ２９、Ｒ３０よりなる電流源に接続されてお
り、各トランジスタＱ２７、Ｑ２８のコレクタは、ベー
ス接地型トランジスタＱ２５、Ｑ２６のエミッタに接続
されている。
スコード増幅回路の本体回路部とバイアス電圧供給回路
の構成について説明する。まず、本実施の形態によるカ
スコード増幅回路の本体回路部は、図３に示す従来のカ
スコード増幅回路とほぼ同様に構成されており、一対の
エミッタ接地型トランジスタＱ２７、Ｑ２８と、一対の
ベース接地型トランジスタＱ２５、Ｑ２６とを有し、上
述した図２に示す可変利得回路のＤＣ電圧（Ｏｕｔ＋、
Ｏｕｔ−）をトランジスタＱ２７、Ｑ２８のベース入力
（Ｉｎ２＋、Ｉｎ２−）として動作する。また、各トラ
ンジスタＱ２７、Ｑ２８のエミッタは、抵抗Ｒ２５を介
して接続され、それぞれトランジスタＱ２９、Ｑ３０及
び抵抗Ｒ２９、Ｒ３０よりなる電流源に接続されてお
り、各トランジスタＱ２７、Ｑ２８のコレクタは、ベー
ス接地型トランジスタＱ２５、Ｑ２６のエミッタに接続
されている。
【００１３】また、ベース接地型トランジスタＱ２５、
Ｑ２６のベースには、バイアス電圧供給回路が接続され
ている。また、各トランジスタＱ２５、Ｑ２６のコレク
タは、抵抗ＲとインダクタＬの並列回路を介して基準電
位Ｖｃｃに接続され、各トランジスタＱ２５、Ｑ２６の
コレクタから出力信号（Ｏｕｔ２＋、Ｏｕｔ２−）が取
り出される。
Ｑ２６のベースには、バイアス電圧供給回路が接続され
ている。また、各トランジスタＱ２５、Ｑ２６のコレク
タは、抵抗ＲとインダクタＬの並列回路を介して基準電
位Ｖｃｃに接続され、各トランジスタＱ２５、Ｑ２６の
コレクタから出力信号（Ｏｕｔ２＋、Ｏｕｔ２−）が取
り出される。
【００１４】次に、本実施の形態によるカスコード増幅
回路のバイアス電圧供給回路について説明する。このバ
イアス電圧供給回路は、３つのトランジスタＱ３１、Ｑ
３２、Ｑ３３によって差動増幅回路を構成するものであ
り、差動増幅段の一対のトランジスタＱ３１、Ｑ３２
は、それぞれのベースに上述した可変利得回路の内部制
御電圧Ｖｃに対応する電位差が与えられる。また、各ト
ランジスタＱ３１、Ｑ３２のコレクタは抵抗Ｒ１’、Ｒ
３’を介して基準電位Ｖｃｃに接続され、各コレクタ間
は抵抗Ｒ２’を介して接続されており、このコレクタか
ら出力電圧が上述した本体回路部側のベース接地型トラ
ンジスタＱ２５、Ｑ２６のベースに供給されている。
回路のバイアス電圧供給回路について説明する。このバ
イアス電圧供給回路は、３つのトランジスタＱ３１、Ｑ
３２、Ｑ３３によって差動増幅回路を構成するものであ
り、差動増幅段の一対のトランジスタＱ３１、Ｑ３２
は、それぞれのベースに上述した可変利得回路の内部制
御電圧Ｖｃに対応する電位差が与えられる。また、各ト
ランジスタＱ３１、Ｑ３２のコレクタは抵抗Ｒ１’、Ｒ
３’を介して基準電位Ｖｃｃに接続され、各コレクタ間
は抵抗Ｒ２’を介して接続されており、このコレクタか
ら出力電圧が上述した本体回路部側のベース接地型トラ
ンジスタＱ２５、Ｑ２６のベースに供給されている。
【００１５】また、各トランジスタＱ３１、Ｑ３２のエ
ミッタはトランジスタＱ３３のコレクタに接続されてい
る。トランジスタＱ３３及び抵抗Ｒ３４は各トランジス
タＱ３１、Ｑ３２のエミッタ電流を決定する電流源を構
成しており、上述した本体回路部側の各電流源となるト
ランジスタＱ２９、Ｑ３０のベースと共通のバイアス電
流Ｉｂｉａｓが供給されている。また、このバイアス電
圧供給回路において、抵抗Ｒ１’、Ｒ２’、Ｒ３’の値
は、図２に示す可変利得回路の各抵抗Ｒ１、Ｒ２、Ｒ３
の値と同等であるものとし、また、内部制御電圧Ｖｃの
値も上述した可変利得回路の内部制御電圧Ｖｃと同等で
あるものとする。
ミッタはトランジスタＱ３３のコレクタに接続されてい
る。トランジスタＱ３３及び抵抗Ｒ３４は各トランジス
タＱ３１、Ｑ３２のエミッタ電流を決定する電流源を構
成しており、上述した本体回路部側の各電流源となるト
ランジスタＱ２９、Ｑ３０のベースと共通のバイアス電
流Ｉｂｉａｓが供給されている。また、このバイアス電
圧供給回路において、抵抗Ｒ１’、Ｒ２’、Ｒ３’の値
は、図２に示す可変利得回路の各抵抗Ｒ１、Ｒ２、Ｒ３
の値と同等であるものとし、また、内部制御電圧Ｖｃの
値も上述した可変利得回路の内部制御電圧Ｖｃと同等で
あるものとする。
【００１６】このようなバイアス電圧供給回路では、可
変利得回路における内部制御電圧Ｖｃの変動に応じたバ
イアス電圧を出力し、これをベース接地型トランジスタ
Ｑ２５、Ｑ２６のベースに供給する。したがって、各ベ
ース接地型トランジスタＱ２５、Ｑ２６のバイアス電圧
は、可変利得回路の出力ＤＣ電圧に比例して変動するこ
とになり、可変利得回路の出力ＤＣ電圧に比例したトラ
ンジスタＱ２５、Ｑ２６のエミッタ電位がエミッタ接地
型トランジスタＱ２７、Ｑ２８のコレクタに与えられ
る。
変利得回路における内部制御電圧Ｖｃの変動に応じたバ
イアス電圧を出力し、これをベース接地型トランジスタ
Ｑ２５、Ｑ２６のベースに供給する。したがって、各ベ
ース接地型トランジスタＱ２５、Ｑ２６のバイアス電圧
は、可変利得回路の出力ＤＣ電圧に比例して変動するこ
とになり、可変利得回路の出力ＤＣ電圧に比例したトラ
ンジスタＱ２５、Ｑ２６のエミッタ電位がエミッタ接地
型トランジスタＱ２７、Ｑ２８のコレクタに与えられ
る。
【００１７】図５は、以上のような構成のカスコード増
幅回路における内部制御電圧Ｖｃ対ＤＣ電圧値の特性を
示す説明図であり、曲線ＡがトランジスタＱ２５、Ｑ２
６の出力振幅、曲線ＢがトランジスタＱ２７、Ｑ２８の
エミッタ電位、曲線ＣがトランジスタＱ２７、Ｑ２８の
コレクタ電位を示している。本例のカスコード増幅回路
では、可変利得回路の内部制御電圧Ｖｃが変化しても、
これに追従してトランジスタＱ２５、Ｑ２６のベース電
位が適正に変化するため、回路は飽和することなく、大
振幅信号の出力が可能となる。
幅回路における内部制御電圧Ｖｃ対ＤＣ電圧値の特性を
示す説明図であり、曲線ＡがトランジスタＱ２５、Ｑ２
６の出力振幅、曲線ＢがトランジスタＱ２７、Ｑ２８の
エミッタ電位、曲線ＣがトランジスタＱ２７、Ｑ２８の
コレクタ電位を示している。本例のカスコード増幅回路
では、可変利得回路の内部制御電圧Ｖｃが変化しても、
これに追従してトランジスタＱ２５、Ｑ２６のベース電
位が適正に変化するため、回路は飽和することなく、大
振幅信号の出力が可能となる。
【００１８】なお、以上の実施例は、各トランジスタに
バイポーラトランジスタを用いてカスコード増幅回路を
構成した場合について説明したが、いずれかのトランジ
スタを電界効果トランジスタ（すなわち、ソース接地型
電界効果トランジスタ、ゲート接地型電界効果トランジ
スタ）を用いて構成することも可能である。そして、ベ
ース接地型トランジスタの代わりにゲート接地型電界効
果トランジスタを用いる場合には、このゲート接地型電
界効果トランジスタのゲートに与える電圧を上述した実
施の形態と同様に、可変利得回路の出力信号であるＤＣ
電圧値に比例した電圧とすることで、同様の効果を得る
ことができるものである。
バイポーラトランジスタを用いてカスコード増幅回路を
構成した場合について説明したが、いずれかのトランジ
スタを電界効果トランジスタ（すなわち、ソース接地型
電界効果トランジスタ、ゲート接地型電界効果トランジ
スタ）を用いて構成することも可能である。そして、ベ
ース接地型トランジスタの代わりにゲート接地型電界効
果トランジスタを用いる場合には、このゲート接地型電
界効果トランジスタのゲートに与える電圧を上述した実
施の形態と同様に、可変利得回路の出力信号であるＤＣ
電圧値に比例した電圧とすることで、同様の効果を得る
ことができるものである。
【００１９】また、上述した実施の形態は、２組みのエ
ミッタ接地型トランジスタとベース接地型トランジスタ
を有し、２つの入力（Ｉｎ２＋、Ｉｎ２−）と出力（Ｏ
ｕｔ２＋、Ｏｕｔ２−）を有する構成について説明した
が、本発明はこれに限定されるものではなく、１組みの
エミッタ接地型トランジスタとベース接地型トランジス
タで、１つの入力と１つの出力を有する構成についても
同様に適用し得るものである。
ミッタ接地型トランジスタとベース接地型トランジスタ
を有し、２つの入力（Ｉｎ２＋、Ｉｎ２−）と出力（Ｏ
ｕｔ２＋、Ｏｕｔ２−）を有する構成について説明した
が、本発明はこれに限定されるものではなく、１組みの
エミッタ接地型トランジスタとベース接地型トランジス
タで、１つの入力と１つの出力を有する構成についても
同様に適用し得るものである。
【００２０】
【発明の効果】以上説明したように本発明のカスコード
増幅回路では、ベースまたはゲート接地型トランジスタ
のベースまたはゲートに可変利得回路の出力信号である
ＤＣ電圧値に比例した電圧を印加することにより、エミ
ッタまたはソース接地型トランジスタにおける入力信号
の変動に対し、ベースまたはゲート接地型トランジスタ
のベースまたはゲートに印加する電圧値を適正に追従さ
せることができる。このため、可変利得回路の内部制御
電圧に対してエミッタまたはソース接地型トランジスタ
及びベースまたはゲート接地型トランジスタの飽和を防
止し、大振幅信号出力を得ることができる効果がある。
特に、このような本発明のカスコード増幅回路は、可変
利得回路を前段に従属接続し、大振幅を出力したい利得
制御増幅器の最終段として用いることが有効である。
増幅回路では、ベースまたはゲート接地型トランジスタ
のベースまたはゲートに可変利得回路の出力信号である
ＤＣ電圧値に比例した電圧を印加することにより、エミ
ッタまたはソース接地型トランジスタにおける入力信号
の変動に対し、ベースまたはゲート接地型トランジスタ
のベースまたはゲートに印加する電圧値を適正に追従さ
せることができる。このため、可変利得回路の内部制御
電圧に対してエミッタまたはソース接地型トランジスタ
及びベースまたはゲート接地型トランジスタの飽和を防
止し、大振幅信号出力を得ることができる効果がある。
特に、このような本発明のカスコード増幅回路は、可変
利得回路を前段に従属接続し、大振幅を出力したい利得
制御増幅器の最終段として用いることが有効である。
【図１】本発明の実施の形態によるカスコード増幅回路
の具体的構成例を示す回路図である。
の具体的構成例を示す回路図である。
【図２】図１に示すカスコード増幅回路が従属接続され
る可変利得回路の具体的構成例を示す回路図である。
る可変利得回路の具体的構成例を示す回路図である。
【図３】従来のカスコード増幅回路の具体的構成例を示
す回路図である。
す回路図である。
【図４】図３に示す従来のカスコード増幅回路の特性例
を示す説明図である。
を示す説明図である。
【図５】図１に示す本発明の実施の形態によるカスコー
ド増幅回路の特性例を示す説明図である。
ド増幅回路の特性例を示す説明図である。
Ｑ２５、Ｑ２６、Ｑ２７、Ｑ２８、Ｑ２９、Ｑ３０、Ｑ
３１、Ｑ３２、Ｑ３３……トランジスタ、Ｒ１’、Ｒ
２’、Ｒ３’、Ｒ２５、Ｒ２９、Ｒ３０、Ｒ３４……抵
抗、Ｖｃ……内部制御電圧、Ｖｃｃ……基準電位。
３１、Ｑ３２、Ｑ３３……トランジスタ、Ｒ１’、Ｒ
２’、Ｒ３’、Ｒ２５、Ｒ２９、Ｒ３０、Ｒ３４……抵
抗、Ｖｃ……内部制御電圧、Ｖｃｃ……基準電位。
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Ｆターム(参考） 5J100 AA03 AA16 AA18 BA04 BA05
BB01 BC02 CA21 DA06 EA02
FA01
Claims (3)
- 【請求項１】 可変利得回路の後段に従属接続されるカ
スコード増幅回路において、 互いに従属接続されたエミッタまたはソース接地型トラ
ンジスタとベースまたはゲート接地型トランジスタとを
有し、 前記ベースまたはゲート接地型トランジスタのベースま
たはゲートに前記可変利得回路の出力信号であるＤＣ電
圧値に比例した電圧を供給するバイアス電圧供給手段を
有する、 ことを特徴とするカスコード増幅回路。 - 【請求項２】 前記バイアス電圧供給手段は、前記可変
利得回路において出力信号を制御するための内部制御電
圧に応じた電圧を前記ベースまたはゲート接地型トラン
ジスタのベースまたはゲートに供給する差動増幅回路で
あることを特徴とする請求項１記載のカスコード増幅回
路。 - 【請求項３】 可変利得回路とカスコード増幅回路とを
従属接続した利得制御増幅器の最終増幅段に設けられて
いることを特徴とする請求項１記載のカスコード増幅回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001194301A JP2003008373A (ja) | 2001-06-27 | 2001-06-27 | カスコード増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001194301A JP2003008373A (ja) | 2001-06-27 | 2001-06-27 | カスコード増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003008373A true JP2003008373A (ja) | 2003-01-10 |
Family
ID=19032460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001194301A Pending JP2003008373A (ja) | 2001-06-27 | 2001-06-27 | カスコード増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003008373A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006211582A (ja) * | 2005-01-31 | 2006-08-10 | Nec Compound Semiconductor Devices Ltd | 利得可変増幅器 |
| JP2006238447A (ja) * | 2005-02-23 | 2006-09-07 | Infineon Technologies Ag | 可変増幅器およびその使用 |
| JP2008072424A (ja) * | 2006-09-14 | 2008-03-27 | Ricoh Co Ltd | 可変利得増幅回路 |
-
2001
- 2001-06-27 JP JP2001194301A patent/JP2003008373A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006211582A (ja) * | 2005-01-31 | 2006-08-10 | Nec Compound Semiconductor Devices Ltd | 利得可変増幅器 |
| JP2006238447A (ja) * | 2005-02-23 | 2006-09-07 | Infineon Technologies Ag | 可変増幅器およびその使用 |
| US7889005B2 (en) | 2005-02-23 | 2011-02-15 | Infineon Technologies Ag | Controllable amplifier and the use thereof |
| JP4664835B2 (ja) * | 2005-02-23 | 2011-04-06 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 可変増幅器を備えた調整器構造 |
| JP2008072424A (ja) * | 2006-09-14 | 2008-03-27 | Ricoh Co Ltd | 可変利得増幅回路 |
| JP4686425B2 (ja) * | 2006-09-14 | 2011-05-25 | 株式会社リコー | 可変利得増幅回路 |
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