JP2006211582A - 利得可変増幅器 - Google Patents

利得可変増幅器 Download PDF

Info

Publication number
JP2006211582A
JP2006211582A JP2005024130A JP2005024130A JP2006211582A JP 2006211582 A JP2006211582 A JP 2006211582A JP 2005024130 A JP2005024130 A JP 2005024130A JP 2005024130 A JP2005024130 A JP 2005024130A JP 2006211582 A JP2006211582 A JP 2006211582A
Authority
JP
Japan
Prior art keywords
gain
amplifier
circuit
variable
transistors
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005024130A
Other languages
English (en)
Other versions
JP4949632B2 (ja
Inventor
Tatsuhiko Maruyama
龍彦 丸山
Naohiro Matsui
直大 松井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Compound Semiconductor Devices Ltd
Original Assignee
NEC Compound Semiconductor Devices Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Compound Semiconductor Devices Ltd filed Critical NEC Compound Semiconductor Devices Ltd
Priority to JP2005024130A priority Critical patent/JP4949632B2/ja
Priority to US11/341,526 priority patent/US7456692B2/en
Publication of JP2006211582A publication Critical patent/JP2006211582A/ja
Application granted granted Critical
Publication of JP4949632B2 publication Critical patent/JP4949632B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F3/00Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45Differential amplifiers
    • H03F3/45071Differential amplifiers with semiconductor devices only
    • H03F3/45076Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183Long tailed pairs
    • H03F3/45188Non-folded cascode stages
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03GCONTROL OF AMPLIFICATION
    • H03G1/00Details of arrangements for controlling amplification
    • H03G1/0005Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
    • H03G1/0017Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier
    • H03G1/0029Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal the device being at least one of the amplifying solid state elements of the amplifier using FETs
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03GCONTROL OF AMPLIFICATION
    • H03G1/00Details of arrangements for controlling amplification
    • H03G1/0005Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
    • H03G1/0035Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F2203/00Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45Indexing scheme relating to differential amplifiers
    • H03F2203/45052Indexing scheme relating to differential amplifiers the cascode stage of the cascode differential amplifier being controlled by a controlling signal, which controlling signal can also be the input signal
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F2203/00Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45Indexing scheme relating to differential amplifiers
    • H03F2203/45392Indexing scheme relating to differential amplifiers the AAC comprising resistors in the source circuit of the AAC before the common source coupling
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F2203/00Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45Indexing scheme relating to differential amplifiers
    • H03F2203/45466Indexing scheme relating to differential amplifiers the CSC being controlled, e.g. by a signal derived from a non specified place in the dif amp circuit
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F2203/00Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45Indexing scheme relating to differential amplifiers
    • H03F2203/45471Indexing scheme relating to differential amplifiers the CSC comprising one or more extra current sources

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Control Of Amplification And Gain Control (AREA)
  • Amplifiers (AREA)

Abstract

【課題】
歪特性の劣化を抑止できる利得可変増幅器を提供すること。
【解決手段】
本発明にかかる利得可変増幅器は、入力信号を可変の利得により増幅する増幅回路10と、利得制御信号に基づいて増幅回路10の利得を制御する利得制御回路30とを備える利得可変増幅器であって、増幅回路10は、入力信号を増幅するトランジスタQ1と、トランジスタQ1にカスコード接続されたトランジスタQ5と、利得制御回路30による利得制御に応じてトランジスタQ5を制御し、トランジスタQ5とトランジスタQ1との接続点の電位を変化させるバイアス回路12と、を有するものである。
【選択図】 図1

Description

本発明は、利得可変増幅器に関し、特に、利得制御信号に応じて利得が変化する利得可変増幅器に関する。
近年、無線通信分野などにおいて、入力信号のレベルに応じた増幅度で信号を増幅する利得可変増幅器(GCA:Gain Control Amplifier)が利用されている。利得可変増幅器は、通信路の状態等により入力信号のレベルが変動しても、増幅器の利得を変化させることにより、出力を一定レベルになるように制御するものであり、入力信号のレベルが大きく変動しても、出力を一定レベルにできるような広いダイナミックレンジ(利得の変化範囲)で、安定して動作できるものが望まれている。
図5は、従来の利得可変増幅器の構成を示す回路図である。この従来の利得可変増幅器は、図に示されるように、差動増幅回路101,102、バイアス制御回路103を備えている。
差動増幅回路101は、差動対を構成するトランジスタQ101,Q102を有している。トランジスタQ101,Q102の各ドレインに、トランジスタQ105,106がカスコード接続され、トランジスタQ101,Q102の各ソースに、帰還抵抗Rs101,Rs102の一端が接続されている。帰還抵抗Rs101,Rs102の各他端に、可変電流源111が共通に接続されている。
差動増幅回路102は、差動増幅回路101と同様に、差動対を構成するトランジスタQ103,Q104を有している。トランジスタQ103,Q104の各ドレインに、トランジスタQ107,108がカスコード接続され、トランジスタQ103,Q104の各ソースに、帰還抵抗Rs103,Rs104の一端が接続されている。帰還抵抗Rs103,Rs104の各他端に、可変電流源112が共通に接続されている。トランジスタ105,107の各ドレインに、負荷抵抗RL101及び出力端子OUTが共通に接続され、トランジスタ106,108の各ドレインに、負荷抵抗RL102及び反転出力端子OUTBが共通に接続されている。
このようなカスコード接続を用いた増幅回路は、広く知られており、カスコード接続されたトランジスタ105〜108は、差動増幅回路101,102の見かけ上のコンダクタンスgmを大きく、すなわち、出力端子OUT,OUTBから見た出力インピーダンスを大きくするために設けられる。従来の利得可変増幅器では、カスコード接続されたトランジスタ105〜108の各ゲートに、一定の電圧Vcasが共通で印加されている。
入力端子INに入力信号が入力され、入力端子INBに反転入力信号が入力されると、トランジスタQ101,Q104により入力信号が増幅されるとともに、トランジスタQ102,Q103により反転入力信号が増幅される。トランジスタQ101,Q103で増幅された信号は、トランジスタQ105,Q107を介し負荷抵抗RL101で加算されて、出力端子OUTから出力される。トランジスタQ102,Q104で増幅された信号は、トランジスタQ106,Q108を介し負荷抵抗RL102で加算されて、反転出力端子OUTBから出力される。
また、可変電流源111,112のバイアス電流I1,I2は、バイアス制御回路103によって、制御電圧Vctrlに応じた電流値となるように制御されており、このバイアス電流I1,I2により、差動増幅回路101,102の各利得が連続的に変化する。すなわち、制御電圧Vctrlに応じて差動増幅回路101,102の各利得が変化し、従来の利得可変増幅器の全体の利得が変化する。
差動増幅回路101,102をそれぞれ異なる利得となるように設定し、バイアス電流I1,I2を調整することで、所望の利得とすることができる。例えば、差動増幅回路101を高利得増幅器、差動増幅回路102を低利得増幅器として、利得を大きくするときは、差動増幅回路101が動作する割合を大きくし、利得を小さくするときは、差動増幅回路102が動作する割合を大きくする。
この例では、図6に示すような、バイアス電流I1,I2となるように制御する。すなわち、制御電圧Vctrlを変化させても、バイアス電流I1とI2の和が常に一定(I1+I2=Iconstant)となるように、バイアス制御回路103によって制御する。制御電圧Vctrlの値は、利得可変増幅器の全体の利得に対応している。
制御電圧Vctrlが小さいときは、バイアス電流I2の割合が大きく、バイアス電流I1の割合が小さくなる。このとき、バイアス電流I2は、Iconstantまで上昇し、バイアス電流I1は、図中(a)のように0まで低下する。よって、差動増幅回路102の利得(低利得)が利得可変増幅器の全体の利得となる。
尚、従来の利得可変増幅器として特許文献1のものが知られている。
特開2002−16458号公報
しかしながら、図5に示した従来の利得可変増幅器では、歪特性が劣化するという問題がある。
図7は、従来の利得可変増幅器における、制御電圧Vctrlに対する出力電力の特性(Po−1dB特性)を示している。図7中(c)のように、従来の利得可変増幅器では、出力電力特性が線形性を満たさず、凹状(下側に凸状)の曲線となっており、歪特性が劣化している。この図7中(c)の部分は、図6中(a)に対応しており、バイアス電流I1が0付近まで低下した場合の出力電力特性である。
従来の利得可変増幅器では、利得可変増幅器の利得を小さくするために、制御電圧Vctrlを下げると、高利得の差動増幅回路101に流れるバイアス電流I1が減少する。そうすると、帰還抵抗Rs101,Rs102の電圧が低下し、トランジスタQ101,Q102のソース電位が低下する。ここで、トランジスタQ105,Q106には、一定のバイアス(Vcas)が与えられているため、トランジスタQ101,Q102のドレイン電位は常に固定されている。したがって、バイアス電流I1の減少に伴い、トランジスタQ101,Q102のドレイン・ソース間電圧が上昇してしまう。一般にドレイン・ソース間電圧が高くなるとトランジスタは飽和領域で動作するようになる。例えば、ドレイン・ソース電圧VDS>ゲート・ソース電圧VGS−閾値電圧Vthの範囲であれば飽和領域で動作する。したがって、このとき入力端子IN,INBに信号が入力されると、トランジスタQ101,Q102は飽和領域で動作してしまう。その結果、大きなレベルの信号が入力(強入力)されると、歪特性が悪くなるのである。
本発明にかかる利得可変増幅器は、入力信号を可変の利得により増幅する増幅回路と、利得制御信号に基づいて前記増幅回路の利得を制御する利得制御回路とを備える利得可変増幅器であって、前記増幅回路は、前記入力信号に応じて増幅した信号を出力する増幅素子と、前記増幅素子にカスコード接続されたカスコード素子と、前記利得制御回路による利得制御に応じて前記カスコード素子を制御し、前記カスコード素子と前記増幅素子との接続点の電位を変化させるカスコード素子制御回路と、を有するものである。
この利得可変増幅器によれば、カスコード素子と増幅素子(例えば、MOSFET)の接続点の電位が可変になるため、低利得に設定される場合でも、増幅素子が飽和領域ではなく3極管領域で動作できるようになる。これにより、歪特性の劣化を抑止することができる。
本発明にかかる利得可変増幅器は、第1及び第2の入力信号を可変の利得により増幅する差動増幅回路と、利得制御信号に基づいて前記差動増幅回路の利得を制御する利得制御回路とを備える利得可変増幅器であって、前記差動増幅回路は、前記第1の入力信号に応じて増幅した信号を出力する第1の増幅素子と、前記第1の増幅素子にカスコード接続された第1のカスコード素子と、前記利得制御回路による利得制御に応じて前記第1のカスコード素子を制御し、前記第1のカスコード素子と前記第1の増幅素子との第1の接続点の電位を変化させる第1のカスコード素子制御回路と、前記第2の入力信号に応じて増幅した信号を出力する第2の増幅素子と、前記第2の増幅素子にカスコード接続された第2のカスコード素子と、前記利得制御回路による利得制御に応じて前記第2のカスコード素子を制御し、前記第2のカスコード素子と前記第2の増幅素子との第2の接続点の電位を変化させる第2のカスコード素子制御回路と、を有するものである。
この利得可変増幅器によれば、カスコード素子と増幅素子(例えば、MOSFET)の接続点の電位が可変になるため、低利得に設定される場合でも、増幅素子が飽和領域ではなく3極管領域で動作できるようになる。これにより、歪特性の劣化を抑止することができる。
本発明にかかる利得可変増幅器は、入力信号を可変の利得により増幅する第1及び第2の差動増幅回路と、利得制御信号に基づいて前記第1及び第2の差動増幅回路のそれぞれの利得を制御する利得制御回路とを備える利得可変増幅器であって、前記第1の増幅回路は、前記入力信号を増幅する第1の差動対トランジスタのドレイン電位が、前記利得制御回路による利得制御に応じて変化するものである。
この利得可変増幅器によれば、差動対トランジスタのドレイン電位が可変になるため、低利得に設定される場合でも、差動対トランジスタが飽和領域ではなく3極管領域で動作できるようになる。これにより、歪特性の劣化を抑止することができる。
本発明によれば、歪特性の劣化を抑止できる利得可変増幅器を提供することができる。
発明の実施の形態1.
まず、本発明の実施の形態1にかかる利得可変増幅器について説明する。本実施形態にかかる利得可変増幅器は、入力信号を増幅するトランジスタのドレイン電位を利得制御に応じて変化させることを特徴としている。
ここで、図1を用いて、本実施形態にかかる利得可変増幅器の構成について説明する。この利得可変増幅器1は、利得制御端子CT1からの制御電圧Vctrl(利得制御信号)に応じて利得を可変にし、その利得で入力端子IN1,IN2からの入力信号を増幅する増幅器である。例えば、入力信号のレベルに従い、制御電圧Vctrlを変化させることで、出力信号のレベルを一定に保つことができる。
利得可変増幅器1は、図に示されるように、入力信号を可変の利得により増幅する増幅回路10,20と、制御電圧Vctrlに基づいて増幅回路10,20の利得を制御する利得制御回路30とを備えている。
増幅回路10,20は、入力端子IN1,IN2にそれぞれ入力される入力信号,反転入力信号を、利得制御回路30により設定された利得で増幅し、増幅した出力信号,反転出力信号をそれぞれ負荷抵抗R1,R2を介して出力端子OUT1,OUT2へ出力する。例えば、負荷抵抗R1,R2は同じ抵抗値である。
増幅回路10,20は、(同じバイアス条件において)それぞれの利得(増幅度)が異なる増幅器である。増幅回路10,20の利得が同程度でも動作するが、より異なる利得とすることで、ダイナミックレンジをより広くすることができる。すなわち、一方の増幅回路の利得が利得可変増幅器1の最大利得となり、他方の増幅回路の利得が利得可変増幅器1の最低利得となる。この例では、増幅回路10(高利得増幅器)の利得が、増幅回路20(低利得増幅器)の利得よりも大きいものとする。増幅回路10,20の各利得は、各素子のサイズ等、例えば、差動入力トランジスタ(Q1〜Q4)のサイズや、帰還抵抗(Rs1〜Rs4)のサイズにより、決定される。
以下、各回路の構成について説明する。尚、この例で用いられるトランジスタは、N型もしくはP型のMOSFET(Metal Oxide Semiconductor Field Effect Transistor)である。
増幅回路10は、図に示されるように、差動信号(入力信号及び反転入力信号)を差動増幅する差動増幅器11、差動増幅器11に所定のバイアス電圧を出力するバイアス回路12、バイアス回路12等に所定の基準電圧を出力する基準電圧生成回路13を有している。
差動増幅器11は、利得制御回路30から与えられる第1の制御電圧(バイアス電流I1制御用の制御電圧)と、バイアス回路12から与えられるバイアス電圧に基づいて、入力信号と反転入力信号をそれぞれ増幅し出力する。差動増幅器11は、図に示されるように、N型のMOSFETであるトランジスタQ1,Q2,Q5,Q6,Q9、帰還抵抗Rs1,Rs2を有している。例えば、トランジスタQ1とQ2,Q5とQ6は、それぞれ同じ特性のトランジスタであり、帰還抵抗Rs1とRs2は同じ抵抗値である。
トランジスタQ1,Q2は、入力信号,反転入力信号をそれぞれ増幅する増幅素子である。トランジスタQ5,Q6は、トランジスタQ1,Q2にカスコード接続されたカスコード素子である。カスコード接続とは、ソース接地増幅回路(トランジスタQ1,Q2)とゲート接地増幅回路(トランジスタQ5,Q6)が縦続接続(縦積みに接続)されていることをいう。カスコード接続により、入力側のソース接地増幅回路により入力インピーダンスを大きくすることができ、出力側のゲート接地増幅回路により出力インピーダンスを大きくすることができる(増幅回路10の見かけ上のコンダクタンスgmを大きくすることができる)。
また、トランジスタQ5,Q6は、バイアス回路12のバイアス電圧に応じて、トランジスタQ1,Q2の各ドレイン電位(トランジスタQ1とQ5の接続点、トランジスタQ2とQ6の接続点の電位)を変化させる。トランジスタQ9は、利得制御回路30の第1の制御電圧に応じてバイアス電流I1(トランジスタQ1,Q2に流れる電流)を変化させる可変電流源である。このバイアス電流I1を変化させることにより、差動増幅器11の利得が変化する。
差動対を構成するトランジスタQ1,Q2(差動対トランジスタ、もしくは、差動入力トランジスタ)は、各ゲートに入力信号,反転入力信号がそれぞれ入力され、各ドレインがトランジスタQ5,6の各ソースにそれぞれ接続されている。つまり、トランジスタQ1,Q2にトランジスタQ5,Q6がカスコード接続(直列に縦に接続)されている。トランジスタQ5,Q6は、各ゲートにバイアス回路12のバイアス電圧がそれぞれ入力され、各ドレインが負荷抵抗R1及び出力端子OUT1,負荷抵抗R2及び出力端子OUT2にそれぞれ共通接続されている。帰還抵抗Rs1,Rs2は、各一端がトランジスタQ1,Q2の各ソースにそれぞれ接続され、各他端がトランジスタQ9のドレインと共通に接続されている。トランジスタQ9は、ゲートに利得制御回路30の第1の制御電圧が入力され、ソースが接地されている。
バイアス回路12は、自己バイアス型のバイアス回路であり、利得制御回路30から与えられる第2の制御電圧(バイアス電流I2制御用の制御電圧)に基づいて、可変するバイアス電圧を生成し、生成したバイアス電圧を差動増幅器11のトランジスタQ5,Q6に出力する。すなわち、バイアス回路12は、第2の制御電圧に応じてトランジスタQ5,Q6を制御し、トランジスタQ1,Q2の各ドレイン電位を変化させるカスコード素子制御回路でもある。尚、本明細書においてバイアス電圧とは、トランジスタQ5,Q6(カスコード素子)のゲート(制御端子)に与える電圧である。
バイアス回路12は、図に示されるように、抵抗R3,R4、N型のMOSFETであるトランジスタQ11〜Q14、P型のMOSFETであるトランジスタQ27〜Q30を有している。例えば、トランジスタQ11とQ12,Q13とQ14,Q27とQ29、Q28とQ30は、それぞれ同じ特性のトランジスタであり、抵抗R3とR4は同じ抵抗値である。
バイアス回路12のうち、トランジスタQ5のバイアス電圧を生成する回路(第1のバイアス回路)は、抵抗R3、トランジスタQ11,Q13,Q27,Q28を有し、トランジスタQ6のバイアス電圧を生成する回路(第2のバイアス回路)は、抵抗R4、トランジスタQ12,Q14,Q29,Q30を有している。トランジスタQ13,Q14は、利得制御回路30の第2の制御電圧に応じた電流(I7,I8)を抵抗R3,R4に流すための電流源である。抵抗R3,R4は、この電流I7,I8から、トランジスタQ5,Q6のゲート電圧を生成する(変換する)回路である。トランジスタQ28,Q30は、基準電圧生成回路13の基準電圧に応じた電流をトランジスタQ27,Q29に流すための電流源である。トランジスタQ11,Q27、トランジスタQ12,Q29は、トランジスタQ5,Q6のソース電位に基づいて、トランジスタQ5,Q6のゲート電圧を制御する(調整する)回路である。
トランジスタQ5と接続される第1のバイアス回路では、直列に(縦に)接続された抵抗R3,トランジスタQ11,Q13と、直列に接続されたトランジスタQ28,Q27とが、並列に接続されている。抵抗R3は、一端に電源電位Vddが供給され、他端がトランジスタQ11のドレイン及びトランジスタQ5のゲートと共通に接続されている。トランジスタQ13は、ドレインがトランジスタQ11のソースに接続され、ゲートに利得制御回路30の第2の制御電圧が入力され、ソースが接地されている。
トランジスタQ28は、ソースに電源電位Vddが供給され、ゲートに基準電圧生成回路13の基準電圧が入力され、ドレインがトランジスタQ27のソース及びトランジスタQ11のゲートと共通に接続されている。トランジスタQ27は、ゲートがトランジスタQ5のソース及びトランジスタQ1のドレインと共通に接続され、ドレインが接地されている。
トランジスタQ6に接続される第2のバイアス回路では、第1のバイアス回路と同様に、直列に(縦に)接続された抵抗R4,トランジスタQ12,Q14と、直列に接続されたトランジスタQ30,Q29とが、並列に接続されている。各素子も同様に接続されており、トランジスタQ14のゲートに、利得制御回路30の第2の制御電圧が入力され、トランジスタQ27のゲートが、トランジスタQ6のソース及びトランジスタQ2のドレインと共通に接続されている。
基準電圧生成回路13は、所定電位Vconstに基づいて基準電圧を生成し、生成した基準電圧をバイアス回路12のトランジスタQ28,Q30に出力する。この例では、基準電圧生成回路13は、増幅回路10と増幅回路20で共通に用いられ、基準電圧生成回路13の基準電圧は、バイアス回路12(トランジスタQ33,Q37)にも出力される。尚、増幅回路10と増幅回路20で別の基準電圧生成回路13を設けて、異なる基準電圧を生成してもよい。
基準電圧生成回路13は、図に示されるように、P型のMOSFETであるトランジスタQ40と、N型のMOSFETであるトランジスタQ39を有している。トランジスタQ40とQ39は、直列に(縦に)接続されている。トランジスタQ40は、ソースに電源電位Vddが供給され、ゲートがドレイン及びトランジスタQ39のドレインと共通に接続されている。さらに、トランジスタQ40のゲートは、トランジスタQ28,Q30,Q33,Q37のゲートにそれぞれ接続されている。トランジスタQ39は、ゲートに所定電位Vconstが入力され、ソースが接地されている。
増幅回路20は、差動増幅器21、バイアス回路22を有している。各構成要素は、増幅回路10と同様であるため、簡単に説明する。
差動増幅器21は、利得制御回路30から与えられる第2の制御電圧(バイアス電流I2制御用の制御電圧)と、バイアス回路22から与えられるバイアス電圧に基づいて、入力信号と反転入力信号をそれぞれ増幅し出力する。差動増幅器21は、N型のMOSFETであるトランジスタQ3,Q4,Q7,Q8,Q10、帰還抵抗Rs3,Rs4を有している。トランジスタQ3,Q4は増幅素子、トランジスタQ7,Q8はカスコード素子である。トランジスタQ10は、利得制御回路30の第2の制御電圧に応じてバイアス電流I2(トランジスタQ3,Q4に流れる電流)を変化させる可変電流源である。
バイアス回路22は、バイアス回路12と同様の構成であるが、この例では、所定電位Vconstにに基づいて、一定のバイアス電圧を生成し、生成したバイアス電圧をトランジスタQ7,Q8に出力する。バイアス回路22は、抵抗R5,R8、N型のMOSFETであるトランジスタQ31,Q34,Q35,Q38、P型のMOSFETであるトランジスタQ32,Q33,Q36,Q37を有している。トランジスタQ34,Q38は、所定電位Vconstに基づいた一定の電流を抵抗R5,R8に流すための電流源であり、抵抗R5,R8は、トランジスタQ7,Q8のゲート電圧を生成する(変換する)回路である。トランジスタQ33,Q37は、基準電圧生成回路13の基準電圧に応じた電流をトランジスタQ32,Q36に流すための電流源である。トランジスタQ31,Q32、トランジスタQ35,Q36は、トランジスタQ7,Q8のソース電位に基づいて、トランジスタQ7,Q8のゲート電圧を制御する(調整する)回路である。尚、バイアス回路22は、一定のバイアス電圧を生成する回路であるため、バイアス回路22を設けずに、トランジスタQ7,Q8のゲートに直接、一定の電圧を与えてもよい。
利得制御回路30は、利得制御端子CT1に入力される制御電圧Vctrlに応じて増幅回路10,20の利得を制御する第1,第2の制御電圧を出力する。第1の制御電圧は、トランジスタQ9で生成されるバイアス電流I1制御用の制御電圧である。第2の制御電圧は、トランジスタQ10で生成されるバイアス電流I2制御用の制御電圧である。利得制御回路30は、図6と同様に、制御電圧Vctrlが変化しても、バイアス電流I1とI2の和が常に一定となるように制御する。
また、本実施形態では、第1の制御電圧を差動増幅器11の利得制御に用い、第2の制御電圧を差動増幅器21の利得制御に用いるとともに、さらに、第2の制御電圧をバイアス回路12のバイアス電圧制御用にも用いる。尚、利得制御回路30は、トランジスタQ9,Q10,Q13,Q14に、図6のような適切なバイアスを供給できればよく、この回路構成に限定するものではない。
利得制御回路30は、N型のMOSFETであるトランジスタQ19〜Q22,Q41,Q42、P型のMOSFETであるトランジスタQ23〜Q26、抵抗R8〜R10を有している。例えば、トランジスタQ19とQ20,Q21とQ22,Q23とQ24,Q25,Q26,Q41とQ42は、それぞれ同じ特性のトランジスタである。
利得制御回路30のうち、第1の制御電圧を生成する回路(第1の制御電圧生成回路)は、トランジスタQ19,Q21,Q23,Q25,Q41を有し、第2の制御電圧を生成する回路(第2の制御電圧生成回路)は、トランジスタQ20,Q22,Q24,Q26,Q42、抵抗R9,R10を有している。
第1の制御電圧生成回路では、直列に(縦に)接続されたトランジスタQ23,Q41,Q19と、直列に接続されたトランジスタQ25,Q21とが、並列に接続されている。
トランジスタQ23は、ソースに電源電位Vddが供給され、ゲートがドレイン及びトランジスタQ41のドレインと共通に接続されている。トランジスタQ41は、ゲートに制御電圧Vctrlが入力され、ソースが抵抗R8の一端及びトランジスタQ19のドレインと共通に接続されている。トランジスタQ19は、ゲートに所定電位Vconstが入力され、ソースが接地されている。
トランジスタQ25は、ソースに電源電位Vddが供給され、ゲートがトランジスタQ23のゲート及びトランジスタQ23のドレインと共通に接続されている。つまり、トランジスタQ23とQ25は、カレントミラー接続されている。トランジスタQ21は、ドレインがゲートに接続され、ソースが接地されている。また、トランジスタQ21のドレインもしくはゲートは、第1の制御電圧を出力する出力端子であり、トランジスタQ9のゲートと接続されている。つまり、トランジスタQ21とQ9は、カレントミラー接続されている。
第2の制御電圧生成回路では、直列に(縦に)接続されたトランジスタQ24,Q42,Q20と、直列に接続されたR9,R10と、直列に接続されたトランジスタQ26,Q22とが、並列に接続されている。
トランジスタQ24は、ソースに電源電位Vddが供給され、ゲートがドレインとトランジスタQ42のドレインに共通に接続されている。トランジスタQ42は、ゲートに抵抗R9とR10の分圧電圧が入力され、ソースが抵抗R8の他端及びトランジスタQ20のドレインと共通に接続されている。トランジスタQ20は、ゲートに所定電位Vconstが入力され、ソースが接地されている。
抵抗R9は、一端に電源電位Vddが供給され、他端が抵抗R10の一端及びトランジスタQ42のゲートと共通に接続されている。抵抗R10は、他端が接地されている。
トランジスタQ26は、ソースに電源電位Vddが供給され、ゲートがトランジスタQ24のゲート及びトランジスタQ24のドレインと共通に接続されている。つまり、トランジスタQ24とQ26は、カレントミラー接続されている。トランジスタQ22は、ドレインがゲートに接続され、ソースが接地されている。また、トランジスタQ22のドレインもしくはゲートは、第2の制御電圧を出力する出力端子であり、トランジスタQ13,Q14,Q10のゲートと接続されている。つまり、トランジスタQ22とQ13,Q14,Q10は、カレントミラー接続されている。
ここで、利得可変増幅器1の動作について説明する。まず、利得可変増幅器1では、利得制御回路30が制御電圧Vctrlに基づいて増幅回路10,20の利得を設定する。
利得制御回路30において、トランジスタQ19,Q20は、同じ特性で、ゲートに所定電位Vconstが共通で入力されているので、常に一定の電流が生成される。よって、トランジスタQ23に流れる電流I3とトランジスタQ24に流れる電流I4の和は、トランジスタQ19,Q20で生成される一定の電流となる。例えば、利得制御端子CT1から入力される制御電圧Vctrlと、抵抗R9,R10の分圧電圧が同じ場合、I3=I4となり、制御電圧Vctrlが分圧電圧よりも大きい場合、I3>I4となり、制御電圧Vctrlが分圧電圧よりも小さい場合、I3<I4となるが、いずれの場合も電流I3とI4の和は一定である。
トランジスタQ23とQ25,Q24とQ26は、カレントミラー接続となっているため、ミラー比に応じた電流I5,I6がトランジスタQ25,Q26で生成され、トランジスタQ21,Q22に流れる。トランジスタQ23とQ24,Q25とQ26が同じ特性であり、電流I3とI4の和が一定であるため、電流I5とI6の和も一定に保たれる。
さらに、トランジスタQ21とQ9、トランジスタQ22とQ10は、カレントミラー接続となっているため、ミラー比に応じた電流I1,I2がトランジスタQ9,Q10で生成され、トランジスタQ1,Q2、トランジスタQ3,Q4に流れる。トランジスタQ21とQ22が同じ特性であり、電流I5とI6の和が一定であるため、電流I1とI2の和も一定に保たれる。
つまり、I5/I6=I1/I2の関係が成り立つようにバイアス電流I1,I2が設定されることになる。電圧Vctrlが高くなるに従い、I3/I4が大きくなるとともにI5/I6が大きくなり、結果としてI1/I2が大きくなる。
そして、利得可変増幅器1では、設定された利得で増幅回路10,20が増幅動作を行う。
増幅回路10,20では、入力端子IN1,IN2から入力された入力信号,反転入力信号をそれぞれ増幅し、負荷抵抗R1で加算された出力信号が出力端子OUT1から出力され、負荷抵抗R2で加算された反転出力信号が出力端子OUT2から出力される。
増幅回路10を高利得増幅器、増幅回路20を低利得増幅器としているため、利得制御回路30では、図6のように、利得可変増幅器1の利得を大きくするときはバイアス電流I1の割合を大きく、利得を小さくするときはバイアス電流I2の割合を大きくするように制御する。バイアス電流I1の割合が大きくなると、増幅回路10の増幅動作の割合が大きくなり、利得可変増幅器1の利得が大きくなる。バイアス電流I2の割合が大きくなると、増幅回路20の増幅動作の割合が大きくなり、利得可変増幅器1の利得が小さくなる。尚、ここでは、主に増幅回路10について説明するが、増幅回路20についても同様の動作原理である。
カスコード接続されているトランジスタQ5,Q6,Q7,Q8は、トランジスタQ1,Q2,Q3,Q4の見かけ上のコンダクタンスgmを大きくするため、増幅回路10,20の利得はR1/Rs1、R1/Rs3と近似できる。
つまり利得可変増幅器1の電圧利得Gは、次式のように、
G≒(R1/Rs1)*I1/(I1+I2)+(R1/Rs3)*I2/(I1+I2)
で与えられる。ただし、Rs1>Rs3、Rs1=Rs2、Rs3=Rs4、R1=R2を満たし、トランジスタQ1とQ2、Q3とQ4、Q5とQ6、Q7とQ8はそれぞれ同一特性であるとする。
例えば、最大利得時には、バイアス電流I1がIconstantとなり、利得はG≒(R1/Rs1)となる。最小利得時には、バイアス電流I2がIconstantとなり、利得はG≒(R1/Rs3)となる。
さらに、本実施形態の利得可変増幅器1では、利得制御回路30の利得制御に応じて、差動増幅器11のバイアス電圧を設定する。
増幅回路10のバイアス回路12は、トランジスタQ5,Q6のドレイン電圧及びゲート電圧を決定する。トランジスタQ13,Q14のゲートに、それぞれ利得制御回路30から制御電圧Vctrlに応じた電圧(第2の制御電圧)が供給されている。上記のように制御電圧Vctrlが低い程(つまり利得が低い程)、第2の制御電圧は、高く設定される。トランジスタQ13,Q14のゲート電圧が低くなると、電流I7、I8が増加する。そうすると、抵抗R3,R4における電圧降下が大きくなり、トランジスタQ5、Q6のゲート電圧は低くなることから、トランジスタQ1,Q2のドレイン電位が低下する。
また、本実施形態では、電流I7、I8がある程度大きくなっても、トランジスタQ5,Q6が所望の動作(トランジスタQ1,Q2のドレイン電位や出力インピーダンスを所定値とする等)をするように、トランジスタQ11,Q27、トランジスタQ12,Q29で制御している。例えば、トランジスタQ1,Q2のドレイン電位(トランジスタQ5,Q6のソース電位)が低下すると、トランジスタQ27,Q29に流れる電流が増加する。そうすると、トランジスタQ11,Q12のゲート電圧が低下するため、トランジスタQ5,Q6のゲート電圧が増加する。こうして、トランジスタQ5,Q6のゲート電圧を安定させ、トランジスタQ5,Q6の動作を保障している。
一方、低利得時には、利得制御回路30から低い第1の制御電圧がトランジスタQ9に印加され、電流I1が減少しているため、帰還抵抗Rs1,Rs2の電圧が低下し、トランジスタQ1,Q2のソース電位も低下する。
したがって、第2の制御電圧に応じてトランジスタQ1,Q2のドレイン電位が低下し、第1の制御電圧に応じてトランジスタQ1,Q2のソース電位も低下するため、トランジスタQ1,Q2のドレイン・ソース間電圧が低くなる。一般にドレイン・ソース間電圧が低くなるとトランジスタは3極管領域(非飽和領域)で動作するようになる。よって、このとき入力端子IN,INBに信号が入力されると、トランジスタQ1,Q2は3極管領域で動作するようになる。その結果、大きなレベルの信号が入力(強入力)されても、出力信号の歪みが無くなり、歪特性が向上する。例えば、ドレイン・ソース電圧VDS<<(ゲート・ソース電圧VGS−閾値電圧Vth)の範囲であれば、トランジスタQ1,Q2が3極管領域で動作する。
図2は、本実施形態にかかる利得可変増幅器における、制御電圧Vctrlに対する出力電力の特性(Po−1dB特性)を示している。図において、70は本実施形態にかかる利得可変増幅器の特性を示し、71は従来の利得可変増幅器の特性を示している。図2中(c)のように、従来の利得可変増幅器では、出力電力特性が線形性を満たさず、歪特性が劣化していたが、本実施形態の利得可変増幅器では、出力電力特性が線形性をほぼ満たしており、歪特性が向上している。
尚、増幅回路20についても、バイアス電流I2が小さいと歪特性は悪くなる。しかし、バイアス電流I2が小さいときは、図6の関係より、バイアス電流I1が大きく増幅回路10の利得が大きいため、増幅回路10の出力成分が支配的になり、増幅回路20の歪み特性の影響は少ない。よって、本実施形態では、増幅回路20のトランジスタQ34、Q38に利得に依らず一定の電圧を与えている。
以上のように、本実施形態では、バイアス電流が減少し、差動入力トランジスタの歪特性が悪くなる動作範囲になると、トランジスタのソース・ドレイン間電圧を小さくする。差動入力トランジスタをVDS<<(VGS−Vth)のバイアス設定にすることにより、トランジスタが3極間領域で動作するようになる。したがって、トランジスタの増幅作用が小さくなるため、歪特性が向上し、強入力時においても歪に強い回路とすることができる。また、低利得時の歪み特性を改善することで、増幅率のダイナミックレンジを大きくとることができ、増幅回路の段数を減らすことが可能になり、消費電力の低減に貢献することができる。
発明の実施の形態2.
次に、本発明の実施の形態2にかかる利得可変増幅器について説明する。本実施形態にかかる利得可変増幅器は、バイアス回路の回路構成をより簡略化したことを特徴としている。
図3は、本実施形態にかかる利得可変増幅器の構成を示す回路図である。この利得可変増幅器1の基本構成は、図1の構成と同様である。図3において、図1と同一の符号を付されたものは同様の要素であり、それらの説明を適宜省略する。
この利得可変増幅器1において、図1と異なる点は、増幅回路10,20のバイアス回路12,22の構成の相違と、基準電圧生成回路13を有していない点である。
本実施形態のバイアス回路12は、図に示されるように、抵抗R3,R4、N型のMOSFETであるトランジスタQ13,Q14,Q16,Q17を有している。例えば、トランジスタQ16とQ17は、同じ特性のトランジスタである。すなわち、図1のトランジスタQ11,Q27,Q28の代わりにトランジスタQ16を設け、図1のトランジスタQ12,Q29,Q30の代わりにトランジスタQ17を設けている。トランジスタQ16,Q17は、トランジスタQ5,Q6のソース電位に基づいて、トランジスタQ5,Q6のゲート電圧を制御する(調整する)回路である
トランジスタQ16は、ドレインが抵抗R3の他端及びトランジスタQ5のゲートと共通に接続され、ゲートがトランジスタQ5のソース及びトランジスタQ1のドレインと共通に接続され、ドレインがトランジスタQ13のドレインに接続されている。トランジスタQ17も同様に、ドレインが抵抗R4の他端及びトランジスタQ6のゲートと共通に接続され、ゲートがトランジスタQ6のソース及びトランジスタQ2のドレインと共通に接続され、ドレインがトランジスタQ14のドレインに接続されている。
バイアス回路22も、同様に、抵抗R5,R6、N型のMOSFETであるトランジスタQ18,Q19,Q34,Q38を有している。図1のトランジスタQ31,Q32,Q33の代わりにトランジスタQ18を設け、図1のトランジスタQ35,Q36,Q37の代わりにトランジスタQ19を設けている。
増幅回路10,20の動作は図1と同様である。制御電圧Vctrlの電圧を下げると、利得制御回路30からの第2の制御電圧が上がるため、電流I7、I8が増加し、トランジスタQ5、Q6によって、トランジスタQ1,Q2のドレイン電位が低下する。したがって、トランジスタQ1,Q2のドレイン・ソース間電圧が低くなり、トランジスタQ1,Q2が3極管領域で動作する。
また、本実施形態では、トランジスタQ1,Q2のドレイン電位(トランジスタQ5,Q6のソース電位)が低下すると、トランジスタQ16,Q17に流れる電流が減少するため、トランジスタQ5,Q6のゲート電圧が増加する。こうして、トランジスタQ16,Q17によってトランジスタQ5,Q6のゲート電圧を安定させ、トランジスタQ5,Q6の動作を保障している。
このように、本実施形態では、バイアス回路12を抵抗R3,R4、トランジスタQ13,Q14,Q16、Q17の6個で構成するため、実施の形態1のバイアス回路12と比べて、半分程度の素子数で実現することができる。同様にバイアス回路22の素子についても、抵抗R5、R6、トランジスタQ34,Q38,Q18,Q19の6素子から構成し、実施の形態1のバイアス回路12と比べて、素子数を半分程度にすることができる。さらに、本実施形態では、基準電圧生成回路13を設ける必要がない。したがって、本実施形態の利得可変増幅器は、実施の形態1と比べて、回路面積を縮小できるとともに、各素子から発生するノイズを低減することができる。
発明の実施の形態3.
次に、本発明の実施の形態3にかかる利得可変増幅器について説明する。本実施形態にかかる利得可変増幅器は、2つの差動増幅器について、差動入力トランジスタのドレイン電位を利得制御に応じて変化させることを特徴としている。
図4は、本実施形態にかかる利得可変増幅器の構成を示す回路図である。この利得可変増幅器1の基本構成は、図3の構成と同様である。図4において、図1及び図3と同一の符号を付されたものは同様の要素であり、それらの説明を適宜省略する。
この利得可変増幅器1において、図3と異なる点は、増幅回路10,20のバイアス回路12,22の両方に、利得制御回路30の制御電圧を入力している点である。
本実施形態では、トランジスタQ9,Q34,Q38の各ゲートが、トランジスタQ21のドレイン及びゲートと共通に接続されている。トランジスタQ10,Q13,Q14の各ゲートが、トランジスタQ22のドレイン及びゲートと共通に接続されている。
実施の形態1,2のバイアス回路22は、所定電位Vconstに基づいた一定のバイアス電圧を生成していたが、本実施形態のバイアス回路22は、利得制御回路30からの第1の制御電圧に基づいて、可変するバイアス電圧を生成、生成したバイアス電圧をトランジスタQ7,Q8に出力する。
このように、本実施形態では、利得に応じて両方の増幅回路のバイアス電圧を制御することにより、より歪特性を向上することができる。例えば、増幅回路10,20の利得の差を小さく設定した場合、低利得の増幅回路20の歪みが無視できなくなってしまう。このような場合に、利得可変増幅器の利得が大きく、バイアス電流I2が小さくなっても、増幅回路20の差動入力トランジスタについて3極管領域で動作させるように制御し、歪特性を向上させる。尚、図1の構成のバイアス回路22においても同様に接続してもよい。
その他の発明の実施の形態.
上述の例では、バイアス電流I1とI2の和が一定の場合について説明したが、これに限らず、バイアス電流I1とI2の和が変動するような構成であってもよい。バイアス電流I1もしくはI2が小さくなった場合に、歪特性が劣化しうるような構成であれば、上記と同様の効果を得ることができる。
上述の例では、2つの差動増幅器を有する利得可変増幅器について説明したが、これに限らず、2つ以上の任意の数の差動増幅器を有していてもよい。
上述の例では、差動信号を増幅する差動増幅器について説明したが、これに限らず、1つの入力信号のみを増幅する増幅器であってもよい。例えば、図1で、トランジスタQ1,Q5側のみを増幅段とするような構成であってもよい。
上述の例で示した回路構成は、一例であり、同様に動作する回路であれば、その他の構成であってもよい。例えば、異なる極性のトランジスタを用いて構成してもよいし、MOSFETではなく、バイポーラトランジスタを用いて構成してもよい。
このほか、本発明の要旨を逸脱しない範囲で種々の変形、実施が可能である。
本発明にかかる利得可変増幅器の構成を示す回路図である。 本発明にかかる利得可変増幅器の出力電力特性を示すグラフである。 本発明にかかる利得可変増幅器の構成を示す回路図である。 本発明にかかる利得可変増幅器の構成を示す回路図である。 従来の利得可変増幅器の構成を示す回路図である。 従来の利得可変増幅器のバイアス電流の特性を示すグラフである。 従来の利得可変増幅器の出力電力特性を示すグラフである。
符号の説明
1 利得可変増幅器
10,20 増幅回路
11,21 差動増幅器
12,22 バイアス回路
13 基準電圧生成回路
30 利得制御回路
Q1〜Q14,Q19〜Q42 トランジスタ
R1〜R10 抵抗
Rs1〜Rs4 帰還抵抗

Claims (10)

  1. 入力信号を可変の利得により増幅する増幅回路と、利得制御信号に基づいて前記増幅回路の利得を制御する利得制御回路とを備える利得可変増幅器であって、
    前記増幅回路は、
    前記入力信号に応じて増幅した信号を出力する増幅素子と、
    前記増幅素子にカスコード接続されたカスコード素子と、
    前記利得制御回路による利得制御に応じて前記カスコード素子を制御し、前記カスコード素子と前記増幅素子との接続点の電位を変化させるカスコード素子制御回路と、
    を有する、利得可変増幅器。
  2. 前記増幅回路は、前記増幅素子に流れる電流を変化させることで前記増幅素子の利得を可変にする可変電流源をさらに有し、
    前記利得制御回路は、前記利得制御信号に基づいて、前記可変電流源の電流を変化させるとともに、前記カスコード素子制御回路によって前記接続点の電位を変化させる、
    請求項1に記載の利得可変増幅器。
  3. 前記利得制御回路は、前記可変電流源の電流を減少させる場合、前記カスコード素子制御回路によって前記接続点の電位を減少させる、
    請求項2に記載の利得可変増幅器。
  4. 第1及び第2の入力信号を可変の利得により増幅する差動増幅回路と、利得制御信号に基づいて前記差動増幅回路の利得を制御する利得制御回路とを備える利得可変増幅器であって、
    前記差動増幅回路は、
    前記第1の入力信号に応じて増幅した信号を出力する第1の増幅素子と、
    前記第1の増幅素子にカスコード接続された第1のカスコード素子と、
    前記利得制御回路による利得制御に応じて前記第1のカスコード素子を制御し、前記第1のカスコード素子と前記第1の増幅素子との第1の接続点の電位を変化させる第1のカスコード素子制御回路と、
    前記第2の入力信号に応じて増幅した信号を出力する第2の増幅素子と、
    前記第2の増幅素子にカスコード接続された第2のカスコード素子と、
    前記利得制御回路による利得制御に応じて前記第2のカスコード素子を制御し、前記第2のカスコード素子と前記第2の増幅素子との第2の接続点の電位を変化させる第2のカスコード素子制御回路と、
    を有する、利得可変増幅器。
  5. 前記差動増幅回路は、前記第1及び第2の増幅素子に流れるそれぞれの電流を変化させることで前記第1及び第2の増幅素子のそれぞれの利得を可変にする可変電流源をさらに有し、
    前記利得制御回路は、前記利得制御信号に基づいて、前記可変電流源の電流を変化させるとともに、前記第1及び第2のカスコード素子制御回路によって前記第1及び第2の接続点のそれぞれの電位を変化させる、
    請求項4に記載の利得可変増幅器。
  6. 前記利得制御回路は、前記可変電流源の電流を減少させる場合、前記第1及び第2のカスコード素子制御回路によって前記第1及び第2の接続点のそれぞれの電位を減少させる、
    請求項5に記載の利得可変増幅器。
  7. 入力信号を可変の利得により増幅する第1及び第2の差動増幅回路と、利得制御信号に基づいて前記第1及び第2の差動増幅回路のそれぞれの利得を制御する利得制御回路とを備える利得可変増幅器であって、
    前記第1の増幅回路は、前記入力信号を増幅する第1の差動対トランジスタのドレイン電位が、前記利得制御回路による利得制御に応じて変化する、
    利得可変増幅器。
  8. 前記第2の増幅回路は、前記入力信号を増幅する第2の差動対トランジスタのドレイン電位が、前記利得制御回路による利得制御に応じて変化する、
    請求項7に記載の利得可変増幅器。
  9. 前記差動増幅回路は、前記第1及び第2の差動対トランジスタに流れるそれぞれの電流を変化させることで前記第1及び第2の差動対トランジスタのそれぞれの利得を可変にする第1及び第2の可変電流源をさらに有し、
    前記利得制御回路は、前記利得制御信号に基づいて、前記第1及び第2の可変電流源のそれぞれの電流を変化させるとともに、第1及び第2の差動対トランジスタのそれぞれのドレイン電位を変化させる、
    請求項7又は8に記載の利得可変増幅器。
  10. 前記利得制御回路は、前記第1及び第2の可変電流源のそれぞれの電流の和が一定となるように、前記第1及び第2の可変電流源を変化させる、
    請求項9に記載の利得可変増幅器。
JP2005024130A 2005-01-31 2005-01-31 利得可変増幅器 Expired - Fee Related JP4949632B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2005024130A JP4949632B2 (ja) 2005-01-31 2005-01-31 利得可変増幅器
US11/341,526 US7456692B2 (en) 2005-01-31 2006-01-30 Gain variable amplifier

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005024130A JP4949632B2 (ja) 2005-01-31 2005-01-31 利得可変増幅器

Publications (2)

Publication Number Publication Date
JP2006211582A true JP2006211582A (ja) 2006-08-10
JP4949632B2 JP4949632B2 (ja) 2012-06-13

Family

ID=36755904

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005024130A Expired - Fee Related JP4949632B2 (ja) 2005-01-31 2005-01-31 利得可変増幅器

Country Status (2)

Country Link
US (1) US7456692B2 (ja)
JP (1) JP4949632B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7772913B2 (en) 2008-04-21 2010-08-10 Seiko Epson Corporation Mixer circuit, communication device, and electronic equipment

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5024020B2 (ja) * 2007-12-17 2012-09-12 富士通株式会社 バイアス回路
US11017983B2 (en) * 2015-02-18 2021-05-25 Reno Technologies, Inc. RF power amplifier
US9882532B1 (en) * 2016-03-04 2018-01-30 Inphi Corporation Linear amplifier with extended linear output range
US10218324B2 (en) * 2016-12-30 2019-02-26 Texas Instruments Incorporated Differential input stage with wide input signal range and stable transconductance

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS466811Y1 (ja) * 1967-06-21 1971-03-10
JPH04329707A (ja) * 1991-05-01 1992-11-18 Iwatsu Electric Co Ltd 利得切換増幅器
JPH06224647A (ja) * 1992-12-03 1994-08-12 Sharp Corp 増幅回路
JPH07231234A (ja) * 1994-02-18 1995-08-29 Alps Electric Co Ltd 自動利得制御増幅器
JP2000223973A (ja) * 1999-01-28 2000-08-11 Matsushita Electric Ind Co Ltd 可変利得回路
JP2002141758A (ja) * 2000-11-01 2002-05-17 Nec Corp 利得可変低雑音増幅器
JP2003008373A (ja) * 2001-06-27 2003-01-10 Sony Corp カスコード増幅回路

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6259901B1 (en) * 1998-07-03 2001-07-10 Mobile Communications Tokyo Inc. Radio-frequency power amplifier of mobile communication equipment
JP4073152B2 (ja) 2000-06-30 2008-04-09 富士通株式会社 利得可変増幅器
DE102004039830B4 (de) * 2004-08-17 2007-11-08 Infineon Technologies Ag Verstärkerschaltung mit einstellbarer wertdiskreter Verstärkung, Verwendung der Verstärkerschaltung und Verfahren zum Betreiben eines wertdiskret einstellbaren Verstärkers

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS466811Y1 (ja) * 1967-06-21 1971-03-10
JPH04329707A (ja) * 1991-05-01 1992-11-18 Iwatsu Electric Co Ltd 利得切換増幅器
JPH06224647A (ja) * 1992-12-03 1994-08-12 Sharp Corp 増幅回路
JPH07231234A (ja) * 1994-02-18 1995-08-29 Alps Electric Co Ltd 自動利得制御増幅器
JP2000223973A (ja) * 1999-01-28 2000-08-11 Matsushita Electric Ind Co Ltd 可変利得回路
JP2002141758A (ja) * 2000-11-01 2002-05-17 Nec Corp 利得可変低雑音増幅器
JP2003008373A (ja) * 2001-06-27 2003-01-10 Sony Corp カスコード増幅回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7772913B2 (en) 2008-04-21 2010-08-10 Seiko Epson Corporation Mixer circuit, communication device, and electronic equipment

Also Published As

Publication number Publication date
US7456692B2 (en) 2008-11-25
US20060170497A1 (en) 2006-08-03
JP4949632B2 (ja) 2012-06-13

Similar Documents

Publication Publication Date Title
KR100570135B1 (ko) 선형 가변 이득 증폭기{linear variable gain amplifiers}
JP6347497B2 (ja) 広範な入力電流レンジを伴うトランスインピーダンス増幅器のための装置及び方法
US7088180B2 (en) Programmable gain current amplifier
KR100946815B1 (ko) 프로그램 가능한 저잡음 증폭기 및 방법
US7176760B2 (en) CMOS class AB folded cascode operational amplifier for high-speed applications
CN100555847C (zh) 跨导放大器及放大跨导的方法
US6084476A (en) Operational amplifier
JP2008543178A (ja) 高速整定、低ノイズ、低オフセットの演算増幅器および方法
KR100342456B1 (ko) 이득 가변 증폭 회로
JP4949632B2 (ja) 利得可変増幅器
JP2006238447A (ja) 可変増幅器およびその使用
KR101014945B1 (ko) 증폭 회로
US20140104001A1 (en) Amplifier circuit
US3987369A (en) Direct-coupled FET amplifier
US6946907B2 (en) Common mode feedback amplifier
US7315210B2 (en) Differential operational amplifier
JP2008016927A (ja) 増幅回路
US6937100B2 (en) Amplifier circuit with common mode feedback
US11183979B2 (en) Gain-control stage for a variable gain amplifier
JPWO2003028210A1 (ja) 低消費電力の可変利得増幅器
JP6480259B2 (ja) 増幅回路
JP2006148775A (ja) 平衡型差動増幅器および平衡型演算増幅器
KR20120140550A (ko) 가변 이득 증폭회로 및 이를 포함하는 수신기
JP2002164748A (ja) 増幅回路
JP6584718B2 (ja) 電流増幅器

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20071214

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091208

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100112

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100312

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100914

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101110

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110906

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111101

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120306

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120308

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150316

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4949632

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees