JP4949632B2 - 利得可変増幅器 - Google Patents

Description

本発明は、利得可変増幅器に関し、特に、利得制御信号に応じて利得が変化する利得可変増幅器に関する。

近年、無線通信分野などにおいて、入力信号のレベルに応じた増幅度で信号を増幅する利得可変増幅器（ＧＣＡ：Ｇａｉｎ Ｃｏｎｔｒｏｌ Ａｍｐｌｉｆｉｅｒ）が利用されている。利得可変増幅器は、通信路の状態等により入力信号のレベルが変動しても、増幅器の利得を変化させることにより、出力を一定レベルになるように制御するものであり、入力信号のレベルが大きく変動しても、出力を一定レベルにできるような広いダイナミックレンジ（利得の変化範囲）で、安定して動作できるものが望まれている。

図５は、従来の利得可変増幅器の構成を示す回路図である。この従来の利得可変増幅器は、図に示されるように、差動増幅回路１０１，１０２、バイアス制御回路１０３を備えている。

差動増幅回路１０１は、差動対を構成するトランジスタＱ１０１，Ｑ１０２を有している。トランジスタＱ１０１，Ｑ１０２の各ドレインに、トランジスタＱ１０５，１０６がカスコード接続され、トランジスタＱ１０１，Ｑ１０２の各ソースに、帰還抵抗Ｒｓ１０１，Ｒｓ１０２の一端が接続されている。帰還抵抗Ｒｓ１０１，Ｒｓ１０２の各他端に、可変電流源１１１が共通に接続されている。

差動増幅回路１０２は、差動増幅回路１０１と同様に、差動対を構成するトランジスタＱ１０３，Ｑ１０４を有している。トランジスタＱ１０３，Ｑ１０４の各ドレインに、トランジスタＱ１０７，１０８がカスコード接続され、トランジスタＱ１０３，Ｑ１０４の各ソースに、帰還抵抗Ｒｓ１０３，Ｒｓ１０４の一端が接続されている。帰還抵抗Ｒｓ１０３，Ｒｓ１０４の各他端に、可変電流源１１２が共通に接続されている。トランジスタ１０５，１０７の各ドレインに、負荷抵抗ＲＬ１０１及び出力端子ＯＵＴが共通に接続され、トランジスタ１０６，１０８の各ドレインに、負荷抵抗ＲＬ１０２及び反転出力端子ＯＵＴＢが共通に接続されている。

このようなカスコード接続を用いた増幅回路は、広く知られており、カスコード接続されたトランジスタ１０５〜１０８は、差動増幅回路１０１，１０２の見かけ上のコンダクタンスｇｍを大きく、すなわち、出力端子ＯＵＴ，ＯＵＴＢから見た出力インピーダンスを大きくするために設けられる。従来の利得可変増幅器では、カスコード接続されたトランジスタ１０５〜１０８の各ゲートに、一定の電圧Ｖｃａｓが共通で印加されている。

入力端子ＩＮに入力信号が入力され、入力端子ＩＮＢに反転入力信号が入力されると、トランジスタＱ１０１，Ｑ１０４により入力信号が増幅されるとともに、トランジスタＱ１０２，Ｑ１０３により反転入力信号が増幅される。トランジスタＱ１０１，Ｑ１０３で増幅された信号は、トランジスタＱ１０５，Ｑ１０７を介し負荷抵抗ＲＬ１０１で加算されて、出力端子ＯＵＴから出力される。トランジスタＱ１０２，Ｑ１０４で増幅された信号は、トランジスタＱ１０６，Ｑ１０８を介し負荷抵抗ＲＬ１０２で加算されて、反転出力端子ＯＵＴＢから出力される。

また、可変電流源１１１，１１２のバイアス電流Ｉ１，Ｉ２は、バイアス制御回路１０３によって、制御電圧Ｖｃｔｒｌに応じた電流値となるように制御されており、このバイアス電流Ｉ１，Ｉ２により、差動増幅回路１０１，１０２の各利得が連続的に変化する。すなわち、制御電圧Ｖｃｔｒｌに応じて差動増幅回路１０１，１０２の各利得が変化し、従来の利得可変増幅器の全体の利得が変化する。

差動増幅回路１０１，１０２をそれぞれ異なる利得となるように設定し、バイアス電流Ｉ１，Ｉ２を調整することで、所望の利得とすることができる。例えば、差動増幅回路１０１を高利得増幅器、差動増幅回路１０２を低利得増幅器として、利得を大きくするときは、差動増幅回路１０１が動作する割合を大きくし、利得を小さくするときは、差動増幅回路１０２が動作する割合を大きくする。

この例では、図６に示すような、バイアス電流Ｉ１，Ｉ２となるように制御する。すなわち、制御電圧Ｖｃｔｒｌを変化させても、バイアス電流Ｉ１とＩ２の和が常に一定（Ｉ１＋Ｉ２＝Ｉｃｏｎｓｔａｎｔ）となるように、バイアス制御回路１０３によって制御する。制御電圧Ｖｃｔｒｌの値は、利得可変増幅器の全体の利得に対応している。

制御電圧Ｖｃｔｒｌが小さいときは、バイアス電流Ｉ２の割合が大きく、バイアス電流Ｉ１の割合が小さくなる。このとき、バイアス電流Ｉ２は、Ｉｃｏｎｓｔａｎｔまで上昇し、バイアス電流Ｉ１は、図中（ａ）のように０まで低下する。よって、差動増幅回路１０２の利得（低利得）が利得可変増幅器の全体の利得となる。

尚、従来の利得可変増幅器として特許文献１のものが知られている。
特開２００２−１６４５８号公報

しかしながら、図５に示した従来の利得可変増幅器では、歪特性が劣化するという問題がある。

図７は、従来の利得可変増幅器における、制御電圧Ｖｃｔｒｌに対する出力電力の特性（Ｐｏ−１ｄＢ特性）を示している。図７中（ｃ）のように、従来の利得可変増幅器では、出力電力特性が線形性を満たさず、凹状（下側に凸状）の曲線となっており、歪特性が劣化している。この図７中（ｃ）の部分は、図６中（ａ）に対応しており、バイアス電流Ｉ１が０付近まで低下した場合の出力電力特性である。

従来の利得可変増幅器では、利得可変増幅器の利得を小さくするために、制御電圧Ｖｃｔｒｌを下げると、高利得の差動増幅回路１０１に流れるバイアス電流Ｉ１が減少する。そうすると、帰還抵抗Ｒｓ１０１，Ｒｓ１０２の電圧が低下し、トランジスタＱ１０１，Ｑ１０２のソース電位が低下する。ここで、トランジスタＱ１０５，Ｑ１０６には、一定のバイアス（Ｖｃａｓ）が与えられているため、トランジスタＱ１０１，Ｑ１０２のドレイン電位は常に固定されている。したがって、バイアス電流Ｉ１の減少に伴い、トランジスタＱ１０１，Ｑ１０２のドレイン・ソース間電圧が上昇してしまう。一般にドレイン・ソース間電圧が高くなるとトランジスタは飽和領域で動作するようになる。例えば、ドレイン・ソース電圧ＶＤＳ＞ゲート・ソース電圧ＶＧＳ−閾値電圧Ｖｔｈの範囲であれば飽和領域で動作する。したがって、このとき入力端子ＩＮ，ＩＮＢに信号が入力されると、トランジスタＱ１０１，Ｑ１０２は飽和領域で動作してしまう。その結果、大きなレベルの信号が入力（強入力）されると、歪特性が悪くなるのである。

本発明にかかる利得可変増幅器は、入力信号を可変の利得により増幅する増幅回路と、利得制御信号に基づいて前記増幅回路の利得を制御する利得制御回路とを備える利得可変増幅器であって、前記増幅回路は、前記入力信号に応じて増幅した信号を出力する増幅素子と、前記増幅素子にカスコード接続されたカスコード素子と、前記利得制御回路による利得制御に応じて前記カスコード素子を制御し、前記カスコード素子と前記増幅素子との接続点の電位を変化させるカスコード素子制御回路と、を有するものである。

この利得可変増幅器によれば、カスコード素子と増幅素子（例えば、ＭＯＳＦＥＴ）の接続点の電位が可変になるため、低利得に設定される場合でも、増幅素子が飽和領域ではなく３極管領域で動作できるようになる。これにより、歪特性の劣化を抑止することができる。

本発明にかかる利得可変増幅器は、第１及び第２の入力信号を可変の利得により増幅する差動増幅回路と、利得制御信号に基づいて前記差動増幅回路の利得を制御する利得制御回路とを備える利得可変増幅器であって、前記差動増幅回路は、前記第１の入力信号に応じて増幅した信号を出力する第１の増幅素子と、前記第１の増幅素子にカスコード接続された第１のカスコード素子と、前記利得制御回路による利得制御に応じて前記第１のカスコード素子を制御し、前記第１のカスコード素子と前記第１の増幅素子との第１の接続点の電位を変化させる第１のカスコード素子制御回路と、前記第２の入力信号に応じて増幅した信号を出力する第２の増幅素子と、前記第２の増幅素子にカスコード接続された第２のカスコード素子と、前記利得制御回路による利得制御に応じて前記第２のカスコード素子を制御し、前記第２のカスコード素子と前記第２の増幅素子との第２の接続点の電位を変化させる第２のカスコード素子制御回路と、を有するものである。

この利得可変増幅器によれば、カスコード素子と増幅素子（例えば、ＭＯＳＦＥＴ）の接続点の電位が可変になるため、低利得に設定される場合でも、増幅素子が飽和領域ではなく３極管領域で動作できるようになる。これにより、歪特性の劣化を抑止することができる。

本発明にかかる利得可変増幅器は、入力信号を可変の利得により増幅する第１及び第２の差動増幅回路と、利得制御信号に基づいて前記第１及び第２の差動増幅回路のそれぞれの利得を制御する利得制御回路とを備える利得可変増幅器であって、前記第１の増幅回路は、前記入力信号を増幅する第１の差動対トランジスタのドレイン電位が、前記利得制御回路による利得制御に応じて変化するものである。

この利得可変増幅器によれば、差動対トランジスタのドレイン電位が可変になるため、低利得に設定される場合でも、差動対トランジスタが飽和領域ではなく３極管領域で動作できるようになる。これにより、歪特性の劣化を抑止することができる。

本発明によれば、歪特性の劣化を抑止できる利得可変増幅器を提供することができる。

発明の実施の形態１．
まず、本発明の実施の形態１にかかる利得可変増幅器について説明する。本実施形態にかかる利得可変増幅器は、入力信号を増幅するトランジスタのドレイン電位を利得制御に応じて変化させることを特徴としている。

ここで、図１を用いて、本実施形態にかかる利得可変増幅器の構成について説明する。この利得可変増幅器１は、利得制御端子ＣＴ１からの制御電圧Ｖｃｔｒｌ（利得制御信号）に応じて利得を可変にし、その利得で入力端子ＩＮ１，ＩＮ２からの入力信号を増幅する増幅器である。例えば、入力信号のレベルに従い、制御電圧Ｖｃｔｒｌを変化させることで、出力信号のレベルを一定に保つことができる。

利得可変増幅器１は、図に示されるように、入力信号を可変の利得により増幅する増幅回路１０，２０と、制御電圧Ｖｃｔｒｌに基づいて増幅回路１０，２０の利得を制御する利得制御回路３０とを備えている。

増幅回路１０，２０は、入力端子ＩＮ１，ＩＮ２にそれぞれ入力される入力信号，反転入力信号を、利得制御回路３０により設定された利得で増幅し、増幅した出力信号，反転出力信号をそれぞれ負荷抵抗Ｒ１，Ｒ２を介して出力端子ＯＵＴ１，ＯＵＴ２へ出力する。例えば、負荷抵抗Ｒ１，Ｒ２は同じ抵抗値である。

増幅回路１０，２０は、（同じバイアス条件において）それぞれの利得（増幅度）が異なる増幅器である。増幅回路１０，２０の利得が同程度でも動作するが、より異なる利得とすることで、ダイナミックレンジをより広くすることができる。すなわち、一方の増幅回路の利得が利得可変増幅器１の最大利得となり、他方の増幅回路の利得が利得可変増幅器１の最低利得となる。この例では、増幅回路１０（高利得増幅器）の利得が、増幅回路２０（低利得増幅器）の利得よりも大きいものとする。増幅回路１０，２０の各利得は、各素子のサイズ等、例えば、差動入力トランジスタ（Ｑ１〜Ｑ４）のサイズや、帰還抵抗（Ｒｓ１〜Ｒｓ４）のサイズにより、決定される。

以下、各回路の構成について説明する。尚、この例で用いられるトランジスタは、Ｎ型もしくはＰ型のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。

増幅回路１０は、図に示されるように、差動信号（入力信号及び反転入力信号）を差動増幅する差動増幅器１１、差動増幅器１１に所定のバイアス電圧を出力するバイアス回路１２、バイアス回路１２等に所定の基準電圧を出力する基準電圧生成回路１３を有している。

差動増幅器１１は、利得制御回路３０から与えられる第１の制御電圧（バイアス電流Ｉ１制御用の制御電圧）と、バイアス回路１２から与えられるバイアス電圧に基づいて、入力信号と反転入力信号をそれぞれ増幅し出力する。差動増幅器１１は、図に示されるように、Ｎ型のＭＯＳＦＥＴであるトランジスタＱ１，Ｑ２，Ｑ５，Ｑ６，Ｑ９、帰還抵抗Ｒｓ１，Ｒｓ２を有している。例えば、トランジスタＱ１とＱ２，Ｑ５とＱ６は、それぞれ同じ特性のトランジスタであり、帰還抵抗Ｒｓ１とＲｓ２は同じ抵抗値である。

トランジスタＱ１，Ｑ２は、入力信号，反転入力信号をそれぞれ増幅する増幅素子である。トランジスタＱ５，Ｑ６は、トランジスタＱ１，Ｑ２にカスコード接続されたカスコード素子である。カスコード接続とは、ソース接地増幅回路（トランジスタＱ１，Ｑ２）とゲート接地増幅回路（トランジスタＱ５，Ｑ６）が縦続接続（縦積みに接続）されていることをいう。カスコード接続により、入力側のソース接地増幅回路により入力インピーダンスを大きくすることができ、出力側のゲート接地増幅回路により出力インピーダンスを大きくすることができる（増幅回路１０の見かけ上のコンダクタンスｇｍを大きくすることができる）。

また、トランジスタＱ５，Ｑ６は、バイアス回路１２のバイアス電圧に応じて、トランジスタＱ１，Ｑ２の各ドレイン電位（トランジスタＱ１とＱ５の接続点、トランジスタＱ２とＱ６の接続点の電位）を変化させる。トランジスタＱ９は、利得制御回路３０の第１の制御電圧に応じてバイアス電流Ｉ１（トランジスタＱ１，Ｑ２に流れる電流）を変化させる可変電流源である。このバイアス電流Ｉ１を変化させることにより、差動増幅器１１の利得が変化する。

差動対を構成するトランジスタＱ１，Ｑ２（差動対トランジスタ、もしくは、差動入力トランジスタ）は、各ゲートに入力信号，反転入力信号がそれぞれ入力され、各ドレインがトランジスタＱ５，６の各ソースにそれぞれ接続されている。つまり、トランジスタＱ１，Ｑ２にトランジスタＱ５，Ｑ６がカスコード接続（直列に縦に接続）されている。トランジスタＱ５，Ｑ６は、各ゲートにバイアス回路１２のバイアス電圧がそれぞれ入力され、各ドレインが負荷抵抗Ｒ１及び出力端子ＯＵＴ１，負荷抵抗Ｒ２及び出力端子ＯＵＴ２にそれぞれ共通接続されている。帰還抵抗Ｒｓ１，Ｒｓ２は、各一端がトランジスタＱ１，Ｑ２の各ソースにそれぞれ接続され、各他端がトランジスタＱ９のドレインと共通に接続されている。トランジスタＱ９は、ゲートに利得制御回路３０の第１の制御電圧が入力され、ソースが接地されている。

バイアス回路１２は、自己バイアス型のバイアス回路であり、利得制御回路３０から与えられる第２の制御電圧（バイアス電流Ｉ２制御用の制御電圧）に基づいて、可変するバイアス電圧を生成し、生成したバイアス電圧を差動増幅器１１のトランジスタＱ５，Ｑ６に出力する。すなわち、バイアス回路１２は、第２の制御電圧に応じてトランジスタＱ５，Ｑ６を制御し、トランジスタＱ１，Ｑ２の各ドレイン電位を変化させるカスコード素子制御回路でもある。尚、本明細書においてバイアス電圧とは、トランジスタＱ５，Ｑ６（カスコード素子）のゲート（制御端子）に与える電圧である。

バイアス回路１２は、図に示されるように、抵抗Ｒ３，Ｒ４、Ｎ型のＭＯＳＦＥＴであるトランジスタＱ１１〜Ｑ１４、Ｐ型のＭＯＳＦＥＴであるトランジスタＱ２７〜Ｑ３０を有している。例えば、トランジスタＱ１１とＱ１２，Ｑ１３とＱ１４，Ｑ２７とＱ２９、Ｑ２８とＱ３０は、それぞれ同じ特性のトランジスタであり、抵抗Ｒ３とＲ４は同じ抵抗値である。

バイアス回路１２のうち、トランジスタＱ５のバイアス電圧を生成する回路（第１のバイアス回路）は、抵抗Ｒ３、トランジスタＱ１１，Ｑ１３，Ｑ２７，Ｑ２８を有し、トランジスタＱ６のバイアス電圧を生成する回路（第２のバイアス回路）は、抵抗Ｒ４、トランジスタＱ１２，Ｑ１４，Ｑ２９，Ｑ３０を有している。トランジスタＱ１３，Ｑ１４は、利得制御回路３０の第２の制御電圧に応じた電流（Ｉ７，Ｉ８）を抵抗Ｒ３，Ｒ４に流すための電流源である。抵抗Ｒ３，Ｒ４は、この電流Ｉ７，Ｉ８から、トランジスタＱ５，Ｑ６のゲート電圧を生成する（変換する）回路である。トランジスタＱ２８，Ｑ３０は、基準電圧生成回路１３の基準電圧に応じた電流をトランジスタＱ２７，Ｑ２９に流すための電流源である。トランジスタＱ１１，Ｑ２７、トランジスタＱ１２，Ｑ２９は、トランジスタＱ５，Ｑ６のソース電位に基づいて、トランジスタＱ５，Ｑ６のゲート電圧を制御する（調整する）回路である。

トランジスタＱ５と接続される第１のバイアス回路では、直列に（縦に）接続された抵抗Ｒ３，トランジスタＱ１１，Ｑ１３と、直列に接続されたトランジスタＱ２８，Ｑ２７とが、並列に接続されている。抵抗Ｒ３は、一端に電源電位Ｖｄｄが供給され、他端がトランジスタＱ１１のドレイン及びトランジスタＱ５のゲートと共通に接続されている。トランジスタＱ１３は、ドレインがトランジスタＱ１１のソースに接続され、ゲートに利得制御回路３０の第２の制御電圧が入力され、ソースが接地されている。

トランジスタＱ２８は、ソースに電源電位Ｖｄｄが供給され、ゲートに基準電圧生成回路１３の基準電圧が入力され、ドレインがトランジスタＱ２７のソース及びトランジスタＱ１１のゲートと共通に接続されている。トランジスタＱ２７は、ゲートがトランジスタＱ５のソース及びトランジスタＱ１のドレインと共通に接続され、ドレインが接地されている。

トランジスタＱ６に接続される第２のバイアス回路では、第１のバイアス回路と同様に、直列に（縦に）接続された抵抗Ｒ４，トランジスタＱ１２，Ｑ１４と、直列に接続されたトランジスタＱ３０，Ｑ２９とが、並列に接続されている。各素子も同様に接続されており、トランジスタＱ１４のゲートに、利得制御回路３０の第２の制御電圧が入力され、トランジスタＱ２７のゲートが、トランジスタＱ６のソース及びトランジスタＱ２のドレインと共通に接続されている。

基準電圧生成回路１３は、所定電位Ｖｃｏｎｓｔに基づいて基準電圧を生成し、生成した基準電圧をバイアス回路１２のトランジスタＱ２８，Ｑ３０に出力する。この例では、基準電圧生成回路１３は、増幅回路１０と増幅回路２０で共通に用いられ、基準電圧生成回路１３の基準電圧は、バイアス回路１２（トランジスタＱ３３，Ｑ３７）にも出力される。尚、増幅回路１０と増幅回路２０で別の基準電圧生成回路１３を設けて、異なる基準電圧を生成してもよい。

基準電圧生成回路１３は、図に示されるように、Ｐ型のＭＯＳＦＥＴであるトランジスタＱ４０と、Ｎ型のＭＯＳＦＥＴであるトランジスタＱ３９を有している。トランジスタＱ４０とＱ３９は、直列に（縦に）接続されている。トランジスタＱ４０は、ソースに電源電位Ｖｄｄが供給され、ゲートがドレイン及びトランジスタＱ３９のドレインと共通に接続されている。さらに、トランジスタＱ４０のゲートは、トランジスタＱ２８，Ｑ３０，Ｑ３３，Ｑ３７のゲートにそれぞれ接続されている。トランジスタＱ３９は、ゲートに所定電位Ｖｃｏｎｓｔが入力され、ソースが接地されている。

増幅回路２０は、差動増幅器２１、バイアス回路２２を有している。各構成要素は、増幅回路１０と同様であるため、簡単に説明する。

差動増幅器２１は、利得制御回路３０から与えられる第２の制御電圧（バイアス電流Ｉ２制御用の制御電圧）と、バイアス回路２２から与えられるバイアス電圧に基づいて、入力信号と反転入力信号をそれぞれ増幅し出力する。差動増幅器２１は、Ｎ型のＭＯＳＦＥＴであるトランジスタＱ３，Ｑ４，Ｑ７，Ｑ８，Ｑ１０、帰還抵抗Ｒｓ３，Ｒｓ４を有している。トランジスタＱ３，Ｑ４は増幅素子、トランジスタＱ７，Ｑ８はカスコード素子である。トランジスタＱ１０は、利得制御回路３０の第２の制御電圧に応じてバイアス電流Ｉ２（トランジスタＱ３，Ｑ４に流れる電流）を変化させる可変電流源である。

バイアス回路２２は、バイアス回路１２と同様の構成であるが、この例では、所定電位Ｖｃｏｎｓｔにに基づいて、一定のバイアス電圧を生成し、生成したバイアス電圧をトランジスタＱ７，Ｑ８に出力する。バイアス回路２２は、抵抗Ｒ５，Ｒ８、Ｎ型のＭＯＳＦＥＴであるトランジスタＱ３１，Ｑ３４，Ｑ３５，Ｑ３８、Ｐ型のＭＯＳＦＥＴであるトランジスタＱ３２，Ｑ３３，Ｑ３６，Ｑ３７を有している。トランジスタＱ３４，Ｑ３８は、所定電位Ｖｃｏｎｓｔに基づいた一定の電流を抵抗Ｒ５，Ｒ８に流すための電流源であり、抵抗Ｒ５，Ｒ８は、トランジスタＱ７，Ｑ８のゲート電圧を生成する（変換する）回路である。トランジスタＱ３３，Ｑ３７は、基準電圧生成回路１３の基準電圧に応じた電流をトランジスタＱ３２，Ｑ３６に流すための電流源である。トランジスタＱ３１，Ｑ３２、トランジスタＱ３５，Ｑ３６は、トランジスタＱ７，Ｑ８のソース電位に基づいて、トランジスタＱ７，Ｑ８のゲート電圧を制御する（調整する）回路である。尚、バイアス回路２２は、一定のバイアス電圧を生成する回路であるため、バイアス回路２２を設けずに、トランジスタＱ７，Ｑ８のゲートに直接、一定の電圧を与えてもよい。

利得制御回路３０は、利得制御端子ＣＴ１に入力される制御電圧Ｖｃｔｒｌに応じて増幅回路１０，２０の利得を制御する第１，第２の制御電圧を出力する。第１の制御電圧は、トランジスタＱ９で生成されるバイアス電流Ｉ１制御用の制御電圧である。第２の制御電圧は、トランジスタＱ１０で生成されるバイアス電流Ｉ２制御用の制御電圧である。利得制御回路３０は、図６と同様に、制御電圧Ｖｃｔｒｌが変化しても、バイアス電流Ｉ１とＩ２の和が常に一定となるように制御する。

また、本実施形態では、第１の制御電圧を差動増幅器１１の利得制御に用い、第２の制御電圧を差動増幅器２１の利得制御に用いるとともに、さらに、第２の制御電圧をバイアス回路１２のバイアス電圧制御用にも用いる。尚、利得制御回路３０は、トランジスタＱ９，Ｑ１０，Ｑ１３，Ｑ１４に、図６のような適切なバイアスを供給できればよく、この回路構成に限定するものではない。

利得制御回路３０は、Ｎ型のＭＯＳＦＥＴであるトランジスタＱ１９〜Ｑ２２，Ｑ４１，Ｑ４２、Ｐ型のＭＯＳＦＥＴであるトランジスタＱ２３〜Ｑ２６、抵抗Ｒ８〜Ｒ１０を有している。例えば、トランジスタＱ１９とＱ２０，Ｑ２１とＱ２２，Ｑ２３とＱ２４，Ｑ２５，Ｑ２６，Ｑ４１とＱ４２は、それぞれ同じ特性のトランジスタである。

利得制御回路３０のうち、第１の制御電圧を生成する回路（第１の制御電圧生成回路）は、トランジスタＱ１９，Ｑ２１，Ｑ２３，Ｑ２５，Ｑ４１を有し、第２の制御電圧を生成する回路（第２の制御電圧生成回路）は、トランジスタＱ２０，Ｑ２２，Ｑ２４，Ｑ２６，Ｑ４２、抵抗Ｒ９，Ｒ１０を有している。

第１の制御電圧生成回路では、直列に（縦に）接続されたトランジスタＱ２３，Ｑ４１，Ｑ１９と、直列に接続されたトランジスタＱ２５，Ｑ２１とが、並列に接続されている。

トランジスタＱ２３は、ソースに電源電位Ｖｄｄが供給され、ゲートがドレイン及びトランジスタＱ４１のドレインと共通に接続されている。トランジスタＱ４１は、ゲートに制御電圧Ｖｃｔｒｌが入力され、ソースが抵抗Ｒ８の一端及びトランジスタＱ１９のドレインと共通に接続されている。トランジスタＱ１９は、ゲートに所定電位Ｖｃｏｎｓｔが入力され、ソースが接地されている。

トランジスタＱ２５は、ソースに電源電位Ｖｄｄが供給され、ゲートがトランジスタＱ２３のゲート及びトランジスタＱ２３のドレインと共通に接続されている。つまり、トランジスタＱ２３とＱ２５は、カレントミラー接続されている。トランジスタＱ２１は、ドレインがゲートに接続され、ソースが接地されている。また、トランジスタＱ２１のドレインもしくはゲートは、第１の制御電圧を出力する出力端子であり、トランジスタＱ９のゲートと接続されている。つまり、トランジスタＱ２１とＱ９は、カレントミラー接続されている。

第２の制御電圧生成回路では、直列に（縦に）接続されたトランジスタＱ２４，Ｑ４２，Ｑ２０と、直列に接続されたＲ９，Ｒ１０と、直列に接続されたトランジスタＱ２６，Ｑ２２とが、並列に接続されている。

トランジスタＱ２４は、ソースに電源電位Ｖｄｄが供給され、ゲートがドレインとトランジスタＱ４２のドレインに共通に接続されている。トランジスタＱ４２は、ゲートに抵抗Ｒ９とＲ１０の分圧電圧が入力され、ソースが抵抗Ｒ８の他端及びトランジスタＱ２０のドレインと共通に接続されている。トランジスタＱ２０は、ゲートに所定電位Ｖｃｏｎｓｔが入力され、ソースが接地されている。

抵抗Ｒ９は、一端に電源電位Ｖｄｄが供給され、他端が抵抗Ｒ１０の一端及びトランジスタＱ４２のゲートと共通に接続されている。抵抗Ｒ１０は、他端が接地されている。

トランジスタＱ２６は、ソースに電源電位Ｖｄｄが供給され、ゲートがトランジスタＱ２４のゲート及びトランジスタＱ２４のドレインと共通に接続されている。つまり、トランジスタＱ２４とＱ２６は、カレントミラー接続されている。トランジスタＱ２２は、ドレインがゲートに接続され、ソースが接地されている。また、トランジスタＱ２２のドレインもしくはゲートは、第２の制御電圧を出力する出力端子であり、トランジスタＱ１３，Ｑ１４，Ｑ１０のゲートと接続されている。つまり、トランジスタＱ２２とＱ１３，Ｑ１４，Ｑ１０は、カレントミラー接続されている。

ここで、利得可変増幅器１の動作について説明する。まず、利得可変増幅器１では、利得制御回路３０が制御電圧Ｖｃｔｒｌに基づいて増幅回路１０，２０の利得を設定する。

利得制御回路３０において、トランジスタＱ１９，Ｑ２０は、同じ特性で、ゲートに所定電位Ｖｃｏｎｓｔが共通で入力されているので、常に一定の電流が生成される。よって、トランジスタＱ２３に流れる電流Ｉ３とトランジスタＱ２４に流れる電流Ｉ４の和は、トランジスタＱ１９，Ｑ２０で生成される一定の電流となる。例えば、利得制御端子ＣＴ１から入力される制御電圧Ｖｃｔｒｌと、抵抗Ｒ９，Ｒ１０の分圧電圧が同じ場合、Ｉ３＝Ｉ４となり、制御電圧Ｖｃｔｒｌが分圧電圧よりも大きい場合、Ｉ３＞Ｉ４となり、制御電圧Ｖｃｔｒｌが分圧電圧よりも小さい場合、Ｉ３＜Ｉ４となるが、いずれの場合も電流Ｉ３とＩ４の和は一定である。

トランジスタＱ２３とＱ２５，Ｑ２４とＱ２６は、カレントミラー接続となっているため、ミラー比に応じた電流Ｉ５，Ｉ６がトランジスタＱ２５，Ｑ２６で生成され、トランジスタＱ２１，Ｑ２２に流れる。トランジスタＱ２３とＱ２４，Ｑ２５とＱ２６が同じ特性であり、電流Ｉ３とＩ４の和が一定であるため、電流Ｉ５とＩ６の和も一定に保たれる。

さらに、トランジスタＱ２１とＱ９、トランジスタＱ２２とＱ１０は、カレントミラー接続となっているため、ミラー比に応じた電流Ｉ１，Ｉ２がトランジスタＱ９，Ｑ１０で生成され、トランジスタＱ１，Ｑ２、トランジスタＱ３，Ｑ４に流れる。トランジスタＱ２１とＱ２２が同じ特性であり、電流Ｉ５とＩ６の和が一定であるため、電流Ｉ１とＩ２の和も一定に保たれる。

つまり、Ｉ５／Ｉ６＝Ｉ１／Ｉ２の関係が成り立つようにバイアス電流Ｉ１，Ｉ２が設定されることになる。電圧Ｖｃｔｒｌが高くなるに従い、Ｉ３／Ｉ４が大きくなるとともにＩ５／Ｉ６が大きくなり、結果としてＩ１／Ｉ２が大きくなる。

そして、利得可変増幅器１では、設定された利得で増幅回路１０，２０が増幅動作を行う。

増幅回路１０，２０では、入力端子ＩＮ１，ＩＮ２から入力された入力信号，反転入力信号をそれぞれ増幅し、負荷抵抗Ｒ１で加算された出力信号が出力端子ＯＵＴ１から出力され、負荷抵抗Ｒ２で加算された反転出力信号が出力端子ＯＵＴ２から出力される。

増幅回路１０を高利得増幅器、増幅回路２０を低利得増幅器としているため、利得制御回路３０では、図６のように、利得可変増幅器１の利得を大きくするときはバイアス電流Ｉ１の割合を大きく、利得を小さくするときはバイアス電流Ｉ２の割合を大きくするように制御する。バイアス電流Ｉ１の割合が大きくなると、増幅回路１０の増幅動作の割合が大きくなり、利得可変増幅器１の利得が大きくなる。バイアス電流Ｉ２の割合が大きくなると、増幅回路２０の増幅動作の割合が大きくなり、利得可変増幅器１の利得が小さくなる。尚、ここでは、主に増幅回路１０について説明するが、増幅回路２０についても同様の動作原理である。

カスコード接続されているトランジスタＱ５，Ｑ６，Ｑ７，Ｑ８は、トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４の見かけ上のコンダクタンスｇｍを大きくするため、増幅回路１０，２０の利得はＲ１／Ｒｓ１、Ｒ１／Ｒｓ３と近似できる。

つまり利得可変増幅器１の電圧利得Ｇは、次式のように、
Ｇ≒（Ｒ１／Ｒｓ１）＊Ｉ１／（Ｉ１＋Ｉ２）＋（Ｒ１／Ｒｓ３）＊Ｉ２／（Ｉ１＋Ｉ２）
で与えられる。ただし、Ｒｓ１＞Ｒｓ３、Ｒｓ１＝Ｒｓ２、Ｒｓ３＝Ｒｓ４、Ｒ１＝Ｒ２を満たし、トランジスタＱ１とＱ２、Ｑ３とＱ４、Ｑ５とＱ６、Ｑ７とＱ８はそれぞれ同一特性であるとする。

例えば、最大利得時には、バイアス電流Ｉ１がＩｃｏｎｓｔａｎｔとなり、利得はＧ≒（Ｒ１／Ｒｓ１）となる。最小利得時には、バイアス電流Ｉ２がＩｃｏｎｓｔａｎｔとなり、利得はＧ≒（Ｒ１／Ｒｓ３）となる。

さらに、本実施形態の利得可変増幅器１では、利得制御回路３０の利得制御に応じて、差動増幅器１１のバイアス電圧を設定する。

増幅回路１０のバイアス回路１２は、トランジスタＱ５，Ｑ６のソース電圧及びゲート電圧を決定する。トランジスタＱ１３，Ｑ１４のゲートに、それぞれ利得制御回路３０から制御電圧Ｖｃｔｒｌに応じた電圧（第２の制御電圧）が供給されている。上記のように制御電圧Ｖｃｔｒｌが低い程（つまり利得が低い程）、第２の制御電圧は、高く設定される。トランジスタＱ１３，Ｑ１４のゲート電圧が高くなると、電流Ｉ７、Ｉ８が増加する。そうすると、抵抗Ｒ３，Ｒ４における電圧降下が大きくなり、トランジスタＱ５、Ｑ６のゲート電圧は低くなることから、トランジスタＱ１，Ｑ２のドレイン電位が低下する。

また、本実施形態では、電流Ｉ７、Ｉ８がある程度大きくなっても、トランジスタＱ５，Ｑ６が所望の動作（トランジスタＱ１，Ｑ２のドレイン電位や出力インピーダンスを所定値とする等）をするように、トランジスタＱ１１，Ｑ２７、トランジスタＱ１２，Ｑ２９で制御している。例えば、トランジスタＱ１，Ｑ２のドレイン電位（トランジスタＱ５，Ｑ６のソース電位）が低下すると、トランジスタＱ２７，Ｑ２９に流れる電流が増加する。そうすると、トランジスタＱ１１，Ｑ１２のゲート電圧が低下するため、トランジスタＱ５，Ｑ６のゲート電圧が増加する。こうして、トランジスタＱ５，Ｑ６のゲート電圧を安定させ、トランジスタＱ５，Ｑ６の動作を保障している。

一方、低利得時には、利得制御回路３０から低い第１の制御電圧がトランジスタＱ９に印加され、電流Ｉ１が減少しているため、帰還抵抗Ｒｓ１，Ｒｓ２の電圧が低下し、トランジスタＱ１，Ｑ２のソース電位も低下する。

したがって、第２の制御電圧に応じてトランジスタＱ１，Ｑ２のドレイン電位が低下し、第１の制御電圧に応じてトランジスタＱ１，Ｑ２のソース電位も低下するため、トランジスタＱ１，Ｑ２のドレイン・ソース間電圧が大きくなることが回避される。一般にドレイン・ソース間電圧が小さくなるとトランジスタは３極管領域（非飽和領域）で動作するようになる。よって、このとき入力端子ＩＮ，ＩＮＢに信号が入力されると、トランジスタＱ１，Ｑ２は３極管領域で動作するようになる。その結果、大きなレベルの信号が入力（強入力）されても、出力信号の歪みが無くなり、歪特性が向上する。例えば、ドレイン・ソース電圧ＶＤＳ＜＜（ゲート・ソース電圧ＶＧＳ−閾値電圧Ｖｔｈ）の範囲であれば、トランジスタＱ１，Ｑ２が３極管領域で動作する。

図２は、本実施形態にかかる利得可変増幅器における、制御電圧Ｖｃｔｒｌに対する出力電力の特性（Ｐｏ−１ｄＢ特性）を示している。図において、７０は本実施形態にかかる利得可変増幅器の特性を示し、７１は従来の利得可変増幅器の特性を示している。図２中（ｃ）のように、従来の利得可変増幅器では、出力電力特性が線形性を満たさず、歪特性が劣化していたが、本実施形態の利得可変増幅器では、出力電力特性が線形性をほぼ満たしており、歪特性が向上している。

尚、増幅回路２０についても、バイアス電流Ｉ２が小さいと歪特性は悪くなる。しかし、バイアス電流Ｉ２が小さいときは、図６の関係より、バイアス電流Ｉ１が大きく増幅回路１０の利得が大きいため、増幅回路１０の出力成分が支配的になり、増幅回路２０の歪み特性の影響は少ない。よって、本実施形態では、増幅回路２０のトランジスタＱ３４、Ｑ３８に利得に依らず一定の電圧を与えている。

以上のように、本実施形態では、バイアス電流が減少し、差動入力トランジスタの歪特性が悪くなる動作範囲になると、トランジスタのソース・ドレイン間電圧を小さくする。差動入力トランジスタをＶＤＳ＜＜（ＶＧＳ−Ｖｔｈ）のバイアス設定にすることにより、トランジスタが３極間領域で動作するようになる。したがって、トランジスタの増幅作用が小さくなるため、歪特性が向上し、強入力時においても歪に強い回路とすることができる。また、低利得時の歪み特性を改善することで、増幅率のダイナミックレンジを大きくとることができ、増幅回路の段数を減らすことが可能になり、消費電力の低減に貢献することができる。

発明の実施の形態２．
次に、本発明の実施の形態２にかかる利得可変増幅器について説明する。本実施形態にかかる利得可変増幅器は、バイアス回路の回路構成をより簡略化したことを特徴としている。

図３は、本実施形態にかかる利得可変増幅器の構成を示す回路図である。この利得可変増幅器１の基本構成は、図１の構成と同様である。図３において、図１と同一の符号を付されたものは同様の要素であり、それらの説明を適宜省略する。

この利得可変増幅器１において、図１と異なる点は、増幅回路１０，２０のバイアス回路１２，２２の構成の相違と、基準電圧生成回路１３を有していない点である。

本実施形態のバイアス回路１２は、図に示されるように、抵抗Ｒ３，Ｒ４、Ｎ型のＭＯＳＦＥＴであるトランジスタＱ１３，Ｑ１４，Ｑ１６，Ｑ１７を有している。例えば、トランジスタＱ１６とＱ１７は、同じ特性のトランジスタである。すなわち、図１のトランジスタＱ１１，Ｑ２７，Ｑ２８の代わりにトランジスタＱ１６を設け、図１のトランジスタＱ１２，Ｑ２９，Ｑ３０の代わりにトランジスタＱ１７を設けている。トランジスタＱ１６，Ｑ１７は、トランジスタＱ５，Ｑ６のソース電位に基づいて、トランジスタＱ５，Ｑ６のゲート電圧を制御する（調整する）回路である

トランジスタＱ１６は、ドレインが抵抗Ｒ３の他端及びトランジスタＱ５のゲートと共通に接続され、ゲートがトランジスタＱ５のソース及びトランジスタＱ１のドレインと共通に接続され、ドレインがトランジスタＱ１３のドレインに接続されている。トランジスタＱ１７も同様に、ドレインが抵抗Ｒ４の他端及びトランジスタＱ６のゲートと共通に接続され、ゲートがトランジスタＱ６のソース及びトランジスタＱ２のドレインと共通に接続され、ドレインがトランジスタＱ１４のドレインに接続されている。

バイアス回路２２も、同様に、抵抗Ｒ５，Ｒ６、Ｎ型のＭＯＳＦＥＴであるトランジスタＱ１８，Ｑ１９，Ｑ３４，Ｑ３８を有している。図１のトランジスタＱ３１，Ｑ３２，Ｑ３３の代わりにトランジスタＱ１８を設け、図１のトランジスタＱ３５，Ｑ３６，Ｑ３７の代わりにトランジスタＱ１９を設けている。

増幅回路１０，２０の動作は図１と同様である。制御電圧Ｖｃｔｒｌの電圧を下げると、利得制御回路３０からの第２の制御電圧が上がるため、電流Ｉ７、Ｉ８が増加し、トランジスタＱ５、Ｑ６によって、トランジスタＱ１，Ｑ２のドレイン電位が低下する。したがって、トランジスタＱ１，Ｑ２のドレイン・ソース間電圧が低くなり、トランジスタＱ１，Ｑ２が３極管領域で動作する。

また、本実施形態では、トランジスタＱ１，Ｑ２のドレイン電位（トランジスタＱ５，Ｑ６のソース電位）が低下すると、トランジスタＱ１６，Ｑ１７に流れる電流が減少するため、トランジスタＱ５，Ｑ６のゲート電圧が増加する。こうして、トランジスタＱ１６，Ｑ１７によってトランジスタＱ５，Ｑ６のゲート電圧を安定させ、トランジスタＱ５，Ｑ６の動作を保障している。

このように、本実施形態では、バイアス回路１２を抵抗Ｒ３，Ｒ４、トランジスタＱ１３，Ｑ１４，Ｑ１６、Ｑ１７の６個で構成するため、実施の形態１のバイアス回路１２と比べて、半分程度の素子数で実現することができる。同様にバイアス回路２２の素子についても、抵抗Ｒ５、Ｒ６、トランジスタＱ３４，Ｑ３８，Ｑ１８，Ｑ１９の６素子から構成し、実施の形態１のバイアス回路１２と比べて、素子数を半分程度にすることができる。さらに、本実施形態では、基準電圧生成回路１３を設ける必要がない。したがって、本実施形態の利得可変増幅器は、実施の形態１と比べて、回路面積を縮小できるとともに、各素子から発生するノイズを低減することができる。

発明の実施の形態３．
次に、本発明の実施の形態３にかかる利得可変増幅器について説明する。本実施形態にかかる利得可変増幅器は、２つの差動増幅器について、差動入力トランジスタのドレイン電位を利得制御に応じて変化させることを特徴としている。

図４は、本実施形態にかかる利得可変増幅器の構成を示す回路図である。この利得可変増幅器１の基本構成は、図３の構成と同様である。図４において、図１及び図３と同一の符号を付されたものは同様の要素であり、それらの説明を適宜省略する。

この利得可変増幅器１において、図３と異なる点は、増幅回路１０，２０のバイアス回路１２，２２の両方に、利得制御回路３０の制御電圧を入力している点である。

本実施形態では、トランジスタＱ９，Ｑ３４，Ｑ３８の各ゲートが、トランジスタＱ２１のドレイン及びゲートと共通に接続されている。トランジスタＱ１０，Ｑ１３，Ｑ１４の各ゲートが、トランジスタＱ２２のドレイン及びゲートと共通に接続されている。

実施の形態１，２のバイアス回路２２は、所定電位Ｖｃｏｎｓｔに基づいた一定のバイアス電圧を生成していたが、本実施形態のバイアス回路２２は、利得制御回路３０からの第１の制御電圧に基づいて、可変するバイアス電圧を生成、生成したバイアス電圧をトランジスタＱ７，Ｑ８に出力する。

このように、本実施形態では、利得に応じて両方の増幅回路のバイアス電圧を制御することにより、より歪特性を向上することができる。例えば、増幅回路１０，２０の利得の差を小さく設定した場合、低利得の増幅回路２０の歪みが無視できなくなってしまう。このような場合に、利得可変増幅器の利得が大きく、バイアス電流Ｉ２が小さくなっても、増幅回路２０の差動入力トランジスタについて３極管領域で動作させるように制御し、歪特性を向上させる。尚、図１の構成のバイアス回路２２においても同様に接続してもよい。

その他の発明の実施の形態．
上述の例では、バイアス電流Ｉ１とＩ２の和が一定の場合について説明したが、これに限らず、バイアス電流Ｉ１とＩ２の和が変動するような構成であってもよい。バイアス電流Ｉ１もしくはＩ２が小さくなった場合に、歪特性が劣化しうるような構成であれば、上記と同様の効果を得ることができる。

上述の例では、２つの差動増幅器を有する利得可変増幅器について説明したが、これに限らず、２つ以上の任意の数の差動増幅器を有していてもよい。

上述の例では、差動信号を増幅する差動増幅器について説明したが、これに限らず、１つの入力信号のみを増幅する増幅器であってもよい。例えば、図１で、トランジスタＱ１，Ｑ５側のみを増幅段とするような構成であってもよい。

上述の例で示した回路構成は、一例であり、同様に動作する回路であれば、その他の構成であってもよい。例えば、異なる極性のトランジスタを用いて構成してもよいし、ＭＯＳＦＥＴではなく、バイポーラトランジスタを用いて構成してもよい。

このほか、本発明の要旨を逸脱しない範囲で種々の変形、実施が可能である。

本発明にかかる利得可変増幅器の構成を示す回路図である。 本発明にかかる利得可変増幅器の出力電力特性を示すグラフである。 本発明にかかる利得可変増幅器の構成を示す回路図である。 本発明にかかる利得可変増幅器の構成を示す回路図である。 従来の利得可変増幅器の構成を示す回路図である。 従来の利得可変増幅器のバイアス電流の特性を示すグラフである。 従来の利得可変増幅器の出力電力特性を示すグラフである。

符号の説明

１ 利得可変増幅器
１０，２０ 増幅回路
１１，２１ 差動増幅器
１２，２２ バイアス回路
１３ 基準電圧生成回路
３０ 利得制御回路
Ｑ１〜Ｑ１４，Ｑ１９〜Ｑ４２ トランジスタ
Ｒ１〜Ｒ１０ 抵抗
Ｒｓ１〜Ｒｓ４ 帰還抵抗

Claims (7)

1. 共通の第１、第２の入力端子と共通の第１、第２の出力端子とに接続され、利得の異なる複数の差動増幅回路と、利得制御信号に基づいて前記差動増幅回路の利得を制御する利得制御回路とを備える利得可変増幅器であって、
   前記複数の差動増幅回路は、それぞれ、
   制御端子が前記第１の入力端子に接続される第１の増幅素子と、
   前記第２の入力端子に接続される第２の増幅素子と、
   前記第１の増幅素子の第１の端子に接続される第１のカスコード素子と、
   前記第２の増幅素子の第１の端子に接続される第２のカスコード素子と、
   前記第１の増幅素子と前記第２の増幅素子の第２の端子に接続される可変電流源と、
   前記第１のカスコード素子の制御端子に与える電圧を前記利得制御回路からの制御に応じて可変する第１のバイアス回路と、
   前記第２のカスコード素子の制御端子に与える電圧を前記利得制御回路からの制御に応じて可変する第２のバイアス回路と、を有し、
   前記利得の異なる複数の差動増幅器のうち利得の大きい差動増幅器の前記可変電流源の出力電流を削減したことに応じて、前記利得制御回路が、前記利得の大きい差動増幅器の前記第１の増幅素子と前記第１のカスコード素子との間のノードの電位、及び、前記利得の大きい差動増幅器の前記第２の増幅素子と前記第２のカスコード素子との間のノードの電位を低下させるよう前記利得の大きい差動増幅器の前記第１のカスコード素子及び前記第２のカスコード素子を制御することを特徴とする利得可変増幅器。
2. 前記第１の増幅素子は第１の増幅トランジスタであって、前記第１のカスコード素子は前記第１の増幅トランジスタとカスコード接続される第１のカスコードトランジスタであって、前記第１のカスコードトランジスタの電流出力端子は前記第１の増幅トランジスタの電流入力端子と接続され、
   前記第２の増幅素子は第２の増幅トランジスタであって、前記第２のカスコード素子は前記第２の増幅トランジスタとカスコード接続される第２のカスコードトランジスタであって、前記第２のカスコードトランジスタの電流出力端子は前記第２の増幅トランジスタの電流入力端子と接続される請求項１に記載の利得可変増幅器。
3. 前記複数の差動増幅回路の増幅率はそれぞれ異なり、前記利得制御回路は、前記可変電流源の出力電流を制御することで前記差動増幅回路の増幅率を制御する請求項１又は２に記載の利得可変増幅器。
4. 前記利得制御回路は、前記複数の差動増幅回路に含まれる可変電流源が出力する電流の合計値を一定にする請求項１乃至３のいずれか１項に記載の利得可変増幅器。
5. 前記第１のバイアス回路は前記第１のカスコードトランジスタの制御端子に与える電圧
   によって前記第１の増幅トランジスタの第１の端子に与えるバイアス電圧を設定し、
   前記第２のバイアス回路は前記第２のカスコードトランジスタの制御端子に与える電圧によって前記第２の増幅トランジスタの第１の端子に与えるバイアス電圧を設定する請求項２に記載の利得可変増幅器。
6. 前記複数の差動増幅回路は、前記複数の差動増幅回路のそれぞれに含まれる前記第１、第２のカスコード素子に共通に接続される負荷回路を有する請求項１乃至５のいずれか１項に記載の利得可変増幅器。
7. 前記第１、第２の増幅素子は、３極管領域で動作する請求項１乃至６のいずれか１項に記載の利得可変増幅器。

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