JP2009284466A - ミキサー回路、通信装置及び電子機器 - Google Patents

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Abstract

【課題】消費電力を低減し、構成を簡略化できるミキサー回路、通信装置及び電子機器等を提供できる。
【解決手段】ミキサー回路は、入力ノード１０３と第１のノードＮ１との間に設けられるゲート接地増幅回路１０１と、第１のノードＮ１と第２のノードＮ２との間に設けられる第１〜第ｎ（ｎは１以上の整数）の直列トランジスター列とを含み、第１〜第ｎの直列トランジスター列の各直列トランジスター列は、第１のノードＮ１と第２のノードＮ２との間に直列に接続される２個以上のトランジスターを含み、各直列トランジスター列を構成するトランジスターは、第１〜第ｍ（ｍは２以上の整数）の制御信号によって制御される。
【選択図】図１

Description

本発明は、ミキサー回路、通信装置及び電子機器等に関する。
ＵＷＢ（Ultra Wide Band）通信は、非常に広い周波数帯域を利用して高速大容量のデータ通信を行う通信方式である。広帯域の信号を利用する通信方式には、従来のスペクトル拡散による方法や直交周波数分割多重（ＯＦＤＭ：Orthogonal Frequency Division Multiplexing）があるが、ＵＷＢは非常に短時間のパルスを利用したさらに、広帯域の通信方式であり、インパルスラジオ（ＩＲ：Impulse Radio）方式の通信とも呼ばれている。以下、これをＵＷＢ−ＩＲ方式または単にＩＲ方式と記す。ＩＲ方式では、従来の変調によらない時間軸操作のみで変復調が可能であり回路の簡略化や低消費電力化が期待できるとされている（特許文献１，２，３参照）。
先ず、図１５（Ａ）に従来のＩＲ方式のＵＷＢ送受信装置の典型的なブロック図を示し、同図（Ｂ）、（Ｃ）にその動作の概要を説明するタイミング図を示す。これらを用いてその動作と原理について簡単に説明する。
送信するデータは、端子１２０１に入力される。パルス発生回路１２０２は、広帯域のパルスを発生する。その際、端子１２０１に入力される送信データ信号を受けて、発生されるパルスに所定の変調を施す。変調の方式としては、発生パルスの発生位置をずらすパルス位置変調（ＰＰＭ：Pulse Position Modulation）や発生パルスの極性を反転させる２相変調（ＢＰＭ：Bi-Phase Modulation）等が良く使用される、ＰＰＭの波形を図１５（Ｂ）に示し、ＢＰＭの波形を図１５（Ｃ）に示す。同図において、実線と破線でそれぞれビット１または０を表す。このようにして発生変調されたパルスは、送信アンテナ１２０３を通じて空間に放射される。
次に、従来の典型的な受信装置の概要を説明する。受信アンテナ１２０４で受信された信号は、低雑音増幅回路（ＬＮＡ：Low Noise Amplifier）１２０５によって増幅されミキサー回路１２０６に送られる。この際、伝送路において引き起こされる歪みを取り除く等化処理などが適宜行われる。歪みの例としては、マルチパスによる歪みやドプラー効果による周波数のシフトなどがある。
ＬＮＡ１２０５によって増幅された受信信号は、ミキサー回路１２０６に送られ、テンプレートパルス発生回路１２０８によって発生されるテンプレートパルスと乗算が行われる。ミキサー回路１２０６は、乗算回路の一種であり２つの信号（この場合、受信信号及びテンプレートパルス）の乗算値を出力する。ミキサー回路１２０６が出力した信号は、積分回路１２１０によって平滑化され、その結果から送信されたビット情報が判別回路１２１２によって判別され、復調出力として端子１２１３より出力される。すなわちミキサー回路１２０６と積分回路１２１０は、相関器を構成し、この回路によって受信信号とテンプレートパルス相関が計算される。判別回路１２１２は、相関の計算結果に基づき送信された信号の判定（復調）を行う。
図１５（Ｂ）、（Ｃ）のタイミング図に基づき、従来のＩＲ方式のＵＷＢ送受信装置の動作の概要を示す。
図１５（Ｂ）に従ってＰＰＭの動作から説明する。受信アンテナ１２０４で受信され、ＬＮＡ１２０５によって増幅された受信信号ｂは、図１５（Ｂ）に示すような波形となる。以下の説明では、実線がビット１が送られてきた場合、破線がビット０が送られてきた場合を示すものとする。テンプレートパルス発生回路１２０８は、図１５（Ｂ）に示すようなビット１のテンプレートパルスｃを発生する。ミキサー回路１２０６は、受信信号ｂとテンプレートパルスｃとを乗算し、乗算結果信号ｅを出力する。乗算結果信号ｅを積分回路１２１０によって積分し、高周波成分を取り除いた後、判別回路１２１２に入力し、判別回路１２１２において相関値の大きさから送信された情報として判定する。
上記では、ビット１の信号を検出する場合を示したが、ビット０の信号を検出する場合は、テンプレートパルス発生回路１２０８は、ビット１用のテンプレートパルスｃの替わりにビット０用のテンプレートパルスｄを発生し、受信信号ｂとテンプレートパルスｄとを乗算し、ミキサー回路１２０６は、受信信号ｂとテンプレートパルスｄとを乗算し、乗算結果信号ｆを出力する。
このように、テンプレートパルスとの相関を計算して復調する受信方式を一般に同期検波方式という。同期検波方式では、テンプレートパルスと受信信号のタイミングが完全に一致していなければならない。ここに挙げた従来の例では、同期追跡は、判定回路１２１２の判定結果から常に相関値が最大になるようにテンプレートパルス発生回路１２０８のテンプレートパルス発生タイミングを調整していく。この動作は一般に容易ではないが、最近のデバイス技術やデジタル信号処理技術の進歩によってこれらを駆使して高い周波数でも安定な動作ができるようになってきたとされている。
図１５（Ｃ）は、ＢＰＭの場合の従来のＩＲ方式のＵＷＢ送受信装置の動作の概要を説明する図である。受信アンテナ１２０４で受信され、ＬＮＡ１２０５によって増幅された受信信号ｇは、テンプレートパルス発生回路１２０８によって発生されるテンプレートパルスｈとミキサー回路１２０６によって乗算され、乗算結果信号ｉとなる。乗算結果信号ｉは、積分回路１２１０によって高域成分を取り除き、その正負を判定回路１２１２によって判定すれば送信されたビット情報が１か０かを判定できる。積分回路１２１０には、低域通過フィルタ（ＬＰＦ）を使用しても、実質的に相関を取ることに等価であるので良い。
ＩＲ方式のＵＷＢ通信では、信号が間欠的であり、従来の狭帯域通信のように信号が持続的でない。このため、受信信号がある（または信号が受信できると予想される）時だけ受信機の回路に電源を供給し、信号がない時には回路を遮断することによって、受信装置全体の消費電力を大幅に削減できることが知られている（例えば、非特許文献１参照）。
図１５（Ａ）において、パルス発生回路１２０２やテンプレートパルス発生回路１２０８は、例えば非特許文献１や非特許文献２に示す回路を使用できる。これらの回路は、デジタル回路によって構成が可能であり、ＣＭＯＳ（Complementary Metal Oxide Semiconductor、相補型金属酸化膜半導体）を用いて、信号のある時だけ電力を消費し、信号がない時は電力を消費しないように設計することができる。特に非特許文献２では、回路を構成する半導体素子の限界近くの高周波の短パルスが発生でき、ＵＷＢに使用できるような極めて帯域の広い、すなわち幅の短いパルス発生が可能である。しかも、信号を発しない時、すなわち待機時の消費電力は、極めて少なくすることが可能である。
また、例えば非特許文献１及び非特許文献３には、信号のある時だけ動作させ、それ以外の時では電力消費が極小である低雑音増幅回路１２０５が紹介されている。
図１６は、非特許文献３の低雑音増幅回路１３００である。低雑音増幅回路１３００は、差動の信号を増幅するために同一の回路１３１１，１３１２を二つ使用している。回路１３１１において、トランジスター１３０１，１３０２は、カスコード接続と呼ばれ、ソース接地のトランジスター１３０１とゲート接地のトランジスター１３０２を縦に接続してなる増幅回路であり、低雑音増幅回路としてよく用いられる。
差動信号ＲＦ＋は、端子１３０８に印加され、コンデンサ１３０５及びインダクタンス１３０４からなるマッチング回路を経てソース接地のトランジスター１３０１のゲートに印加される。トランジスター１３０１によって増幅された信号は、端子１３０６によりゲート接地（Ｂｉａｓ２）されたトランジスター１３０２に印加され増幅された後、インダクタンス１３０３による電圧降下によって信号ＩＦ＋を取り出す。
端子１３０９は、ソース接地のトランジスター１３０１のゲートにバイアス（Ｂｉａｓ１）を与える端子であり、抵抗１３１０を経てバイアス（Ｂｉａｓ１）を印加する。また端子１３０６は、トランジスター１３０２のゲートにバイアス（Ｂｉａｓ２）を与える端子であるが、このバイアス（Ｂｉａｓ２）をコントロールすることによって増幅回路（トランジスター１３０１，１３０２）に流れる電流を制御できる。すなわち増幅回路を作動させる時は、適当なバイアス電圧（Ｂｉａｓ２）を与え、増幅回路を作動させる必要が無い時は、この電圧値を極小（例えば接地電位）にする。この時、インダクタンス１３０３、トランジスター１３０２，１３０１の経路に流れる電流はゼロとなるので、増幅回路を作動させる必要が無い時は、端子１３０６に与える電位（Ｂｉａｓ２）を極小にすることによって動作を停止させ、回路電流をゼロにすることができる。ＵＷＢ−ＩＲにおいて、信号の無い時に端子１３０６の電位を極小とすることによって低雑音増幅回路の消費電力を減らすことができる。
ミキサー回路１２０６（図１５）には、通常良く使用される二重平衡回路型ミキサー（Ｇｉｌｂｅｒｔ回路とも言う）を使用することができるが、電力を特に気にする時は、ＣＭＯＳトランジスターなどのスイッチ素子を用いた受動型ミキサーを使用することもできる。
図１５（Ａ）に示したＵＷＢ−ＩＲ方式の通信装置において、信号がある時にだけ回路をアクティブにする間欠動作の技術によって回路全体の消費電力を減らせることを述べた。当然、通信装置を構成する各回路要素は、ＵＷＢ−ＩＲの高周波広帯域の信号を扱えるだけの高速動作が要求される。
特にパルス発生回路１２０２やテンプレートパルス発生回路１２０８、低雑音増幅回路１２０５は、その高速動作性能と間欠動作機能を備えた優れた回路が考案されている。しかしながらミキサー回路（乗算回路）１２０６は、このような動作に適する回路が存在しなかった。従来の二重平衡回路型ミキサーは、上記のような間欠動作は不可能であり、また電力を消費しない受動型ミキサーは、変換利得が小さいというという課題がある。
また、従来の技術ではＵＷＢ−ＩＲ方式の通信装置、特にその受信装置において必須の構成要素である低雑音増幅回路、ミキサー及びテンプレートパルス発生回路は、それぞれ個別に設計され組み合わせて構成しなければならないという課題がある。
米国特許第６４２１３８９号明細書 米国特許出願公開第２００３／０１０８１３３Ａ１号明細書 米国特許出願公開第２００１／００３３５７６号明細書
A CMOS IMPULSE RADIO ULTRA−WIDEBAND TRANCEIVER FOR 1Mb/s DATA COMMUNICATION AND ±2.5cm RANGE FINDINGS T.Terada et.al、 2005 Symposium on VLSI Circuits Digest of Technical Papers、pp.30−33 A Low−Power Template Generator for Coherent Impulse−Radio Ultra Wide−Band Receivers. Jose Luis et.al、Proceedings IEEE ICUWB, 2006 pp97−102 A 0.18μm CMOS Switchable Low−Power LNA for Impulse Radio Ultra Wide−Band Receivers. E.Barajas et.al、Proceedings IEEE ICUWB, 2006
本発明の幾つかの態様によれば、消費電力を低減し、構成を簡略化できるミキサー回路、通信装置及び電子機器等を提供できる。
本発明の一態様は、入力ノードと第１のノードとの間に設けられるゲート接地増幅回路と、前記第１のノードと第２のノードとの間に設けられる第１の直列トランジスター列〜第ｎ（ｎは１以上の整数）の直列トランジスター列とを含み、前記第１の直列トランジスター列〜前記第ｎの直列トランジスター列の各直列トランジスター列は、前記第１のノードと前記第２のノードとの間に直列に接続される２個以上のトランジスターを含み、前記各直列トランジスター列を構成するトランジスターは、第１の制御信号〜第ｍ（ｍは２以上の整数）の制御信号によって制御されることを特徴とするミキサー回路に関係する。
本発明の一態様によれば、各直列トランジスター列を構成するトランジスターのゲートを第１〜第ｍの制御信号によって適切にバイアスすることにより、ミキサー回路に低雑音増幅回路の機能を持たせることができる。また、各直列トランジスター列を制御する第１〜第ｍの制御信号の信号波形等を変えることにより、多様なミキシング動作を行わせることができる。
また本発明の一態様では、前記第１の制御信号〜前記第ｍの制御信号の少なくとも１つの制御信号は、その第１の電圧レベルが前記各直列トランジスター列を構成するトランジスターをオフにする電圧レベルとなる制御信号であってもよい。
このようにすれば、回路の動作が不要な時は、ミキサー回路の動作をオフ状態にして消費電力を減らすことができる。特にＵＷＢ−ＩＲのような間欠的信号を扱う時は、パルス信号が入力されない時に回路の動作を停止させて消費電力を低減することが可能となる。
また本発明の一態様では、前記第１の制御信号〜前記第ｍの制御信号の少なくとも１つの制御信号は、その第１の電圧レベルが前記各直列トランジスター列を構成するトランジスターをオフにする電圧レベルとなり、その第２の電圧レベルが前記各直列トランジスター列を構成するトランジスターに与える所定のバイアス電圧となる制御信号である。
このようにすれば、ミキサー回路の動作が不要な時は、各直列トランジスター列をオフにする電圧レベルを与えることによってミキサー回路の動作を停止することができる。また、他の電圧レベルを各直列トランジスター列に与えるバイアス電圧とすることによって、ミキサー回路をカスコード増幅回路とすることが可能となり、これによってミキサー機能に加え、低雑音増幅回路の機能を持たせることが可能となる。
また本発明の一態様では、前記第１の制御信号〜前記第ｍの制御信号は、互いに位相の異なる信号であってもよい。
このようにすれば、第１〜第ｎの直列トランジスター列のうちのいずれかの直列トランジスター列を選択して、選択された直列トランジスター列に所定のバイアス電圧又はオフにする電圧レベルを与えることができる。
また本発明の一態様では、前記ゲート接地増幅回路によって増幅された信号が、前記第１の制御信号〜前記第ｍの制御信号のうちのｊ個（ｊは２≦ｊ≦ｍである整数）の制御信号によってオン状態になった前記第１の直列トランジスター列〜前記第ｎの直列トランジスター列のいずれかの前記直列トランジスター列を介して出力されてもよい。
このようにすれば、第１〜第ｍの制御信号に基づいて、オン状態となる直列トランジスター列を選択して出力信号を得ることができる。さらに第１〜第ｍの制御信号によって直列トランジスター列を制御することで、ミキサー回路内で等価的にＵＷＢ−ＩＲのテンプレート信号を発生させることができる。
また本発明の一態様では、前記第１の制御信号〜前記第ｍの制御信号は、ＵＷＢ−ＩＲ信号のテンプレートパルスよりも幅の広いパルス信号を含んでもよい。
このようにすれば、ＵＷＢ−ＩＲ信号のテンプレートパルスよりも幅の広い、すなわち低周波の制御信号によって各直列トランジスター列を制御することができるから、ミキサー回路にＵＷＢ−ＩＲ信号のテンプレートパルスのような高周波広帯域の信号を入力する必要がなくなる。
また本発明の一態様では、第１の電源ノードと前記第２のノードとの間に設けられる負荷素子を含んでもよい。
このようにすれば、ゲート接地増幅回路及び各直列トランジスター列により構成される増幅回路に最適な負荷素子を設けることができる。
また本発明の一態様では、前記第２のノードから出力信号が出力されてもよい。
このようにすれば、負荷素子を選択することで最適な出力インピーダンスを得ることができる。
また本発明の一態様では、前記負荷素子として、カレントミラー回路が設けられ、前記カレントミラー回路の出力ノードから出力信号が出力されてもよい。
このようにすれば、負荷素子による電圧降下を小さくして、かつ大きな振幅の信号を得ることができる。
また本発明の一態様では、前記出力ノードと第２の電源ノードとの間に設けられるキャパシターと、前記出力ノードと前記第２の電源ノードとの間に設けられるスイッチ素子とを含んでもよい。
このようにすれば、積分回路として十分な性能が得られるから、回路設計を容易にすることができる。
また本発明の一態様では、前記第１の直列トランジスター列〜前記第ｎの直列トランジスター列として、１組の直列トランジスター列が設けられ、前記第１の制御信号〜前記第ｍの制御信号として、第１の制御信号及び第２の制御信号が入力され、前記１組の直列トランジスター列は、前記第１のノードと前記第２のノードとの間に直列に接続された第１のトランジスター及び第２のトランジスターを含み、前記第１のトランジスター及び前記第２のトランジスターは、各々、前記第１の制御信号及び前記第２の制御信号によって制御されてもよい。
このようにすれば、第１及び第２の制御信号に基づいて、１組の直列トランジスター列がオン状態となる期間に、入力された入力信号を増幅して出力することができる。
また本発明の一態様では、前記第１の直列トランジスター列〜前記第ｎの直列トランジスター列として、第１の直列トランジスター列及び第２の直列トランジスター列が設けられ、前記第１の制御信号〜前記第ｍの制御信号として、第１の制御信号〜第４の制御信号が入力され、前記第１の直列トランジスター列は、前記第１のノードと前記第２のノードとの間に直列に接続された第１のトランジスター及び第２のトランジスターを含み、前記第２の直列トランジスター列は、前記第１のノードと前記第２のノードとの間に直列に接続された第３のトランジスター及び第４のトランジスターを含み、前記第１のトランジスター及び前記第２のトランジスターは、各々、前記第１の制御信号及び前記第２の制御信号によって制御され、前記第３のトランジスター及び前記第４のトランジスターは、各々、前記第３の制御信号及び前記第４の制御信号によって制御されてもよい。
このようにすれば、第１〜第４の制御信号に基づいて、第１、第２の直列トランジスター列のどちらか一方がオン状態となる期間に、入力された入力信号を増幅して出力することができる。
また本発明の一態様では、前記入力ノードとして、１組の差動入力信号を構成する第１の入力信号が入力される第１の入力ノードと、前記１組の差動入力信号を構成する第２の入力信号が入力される第２の入力ノードとが設けられ、前記ゲート接地増幅回路として、前記第１の入力ノードと前記第１のノードとの間に設けられる第１のゲート接地増幅回路と、前記第２の入力ノードと第３のノードとの間に設けられる第２のゲート接地増幅回路とを含み、前記第１の直列トランジスター列〜前記第ｎの直列トランジスター列として、第１の直列トランジスター列〜第４の直列トランジスター列が設けられ、前記第１の制御信号〜前記第ｍの制御信号として、第１の制御信号〜第４の制御信号が入力され、前記第１の直列トランジスター列は、前記第１のノードと前記第２のノードとの間に直列に接続された第１のトランジスター及び第２のトランジスターを含み、前記第２の直列トランジスター列は、前記第１のノードと前記第２のノードとの間に直列に接続された第３のトランジスター及び第４のトランジスターを含み、前記第３の直列トランジスター列は、前記第３のノードと前記第２のノードとの間に直列に接続された第５のトランジスター及び第６のトランジスターを含み、前記第４の直列トランジスター列は、前記第３のノードと前記第２のノードとの間に直列に接続された第７のトランジスター及び第８のトランジスターを含み、前記第１のトランジスター及び前記第２のトランジスターは、各々、前記第１の制御信号及び前記第２の制御信号によって制御され、前記第３のトランジスター及び前記第４のトランジスターは、各々、前記第３の制御信号及び前記第４の制御信号によって制御され、前記第５のトランジスター及び前記第６のトランジスターは、各々、前記第２の制御信号及び前記第３の制御信号によって制御され、前記第７のトランジスター及び前記第８のトランジスターは、各々、前記第１の制御信号及び前記第４の制御信号によって制御されてもよい。
このようにすれば、第１〜第４の制御信号に基づいて、第１、第２の直列トランジスター列のどちらか一方がオン状態となる期間に、入力された第１の入力信号を増幅して出力し、第３、第４の直列トランジスター列のどちらか一方がオン状態となる期間に、入力された第２の入力信号を増幅して出力することができる。
また本発明の一態様では、前記入力ノードとして、１組の差動入力信号を構成する第１の入力信号が入力される第１の入力ノードと、前記１組の差動入力信号を構成する第２の入力信号が入力される第２の入力ノードとが設けられ、前記負荷素子として、前記第１の電源ノードと前記第２のノードとの間に設けられる第１の負荷素子と、前記第１の電源ノードと第４のノードとの間に設けられる第２の負荷素子とを含み、前記ゲート接地増幅回路として、前記第１の入力ノードと前記第１のノードとの間に設けられる第１のゲート接地増幅回路と、前記第２の入力ノードと第３のノードとの間に設けられる第２のゲート接地増幅回路とを含み、前記第１の直列トランジスター列〜前記第ｎの直列トランジスター列として、第１の直列トランジスター列〜第８の直列トランジスター列が設けられ、前記第１の制御信号〜前記第ｍの制御信号として、第１の制御信号〜第４の制御信号が入力され、前記第１の直列トランジスター列は、前記第１のノードと前記第２のノードとの間に直列に接続された第１のトランジスター及び第２のトランジスターを含み、前記第２の直列トランジスター列は、前記第１のノードと前記第２のノードとの間に直列に接続された第３のトランジスター及び第４のトランジスターを含み、前記第３の直列トランジスター列は、前記第１のノードと前記第４のノードとの間に直列に接続された第５のトランジスター及び第６のトランジスターを含み、前記第４の直列トランジスター列は、前記第１のノードと前記第４のノードとの間に直列に接続された第７のトランジスター及び第８のトランジスターを含み、前記第５の直列トランジスター列は、前記第３のノードと前記第４のノードとの間に直列に接続された第９のトランジスター及び第１０のトランジスターを含み、前記第６の直列トランジスター列は、前記第３のノードと前記第４のノードとの間に直列に接続された第１１のトランジスター及び第１２のトランジスターを含み、前記第７の直列トランジスター列は、前記第３のノードと前記第２のノードとの間に直列に接続された第１３のトランジスター及び第１４のトランジスターを含み、前記第８の直列トランジスター列は、前記第３のノードと前記第２のノードとの間に直列に接続された第１５のトランジスター及び第１６のトランジスターを含み、前記第１のトランジスター及び前記第２のトランジスターは、各々、前記第１の制御信号及び前記第２の制御信号によって制御され、前記第３のトランジスター及び前記第４のトランジスターは、各々、前記第３の制御信号及び前記第４の制御信号によって制御され、前記第５のトランジスター及び前記第６のトランジスターは、各々、前記第２の制御信号及び前記第３の制御信号によって制御され、前記第７のトランジスター及び前記第８のトランジスターは、各々、前記第１の制御信号及び前記第４の制御信号によって制御され前記第９のトランジスター及び前記第１０のトランジスターは、各々、前記第１の制御信号及び前記第２の制御信号によって制御され、前記第１１のトランジスター及び前記第１２のトランジスターは、各々、前記第３の制御信号及び前記第４の制御信号によって制御され、前記第１３のトランジスター及び前記第１４のトランジスターは、各々、前記第２の制御信号及び前記第３の制御信号によって制御され、前記第１５のトランジスター及び前記第１６のトランジスターは、各々、前記第１の制御信号及び前記第４の制御信号によって制御され、前記第４のノードから前記第１の入力信号に対応する第１の差動出力信号が出力され、前記第２のノードから前記第２の入力信号に対応する第２の差動出力信号が出力されてもよい。
このようにすれば、第１〜第４の制御信号に基づいて、第１、第２の直列トランジスター列のどちらか一方がオン状態となる期間に、入力された第１の入力信号を増幅して第２の差動出力信号を出力し、第３、第４の直列トランジスター列のどちらか一方がオン状態となる期間に、入力された第１の入力信号を増幅して第１の差動出力信号を出力し、第５、第６の直列トランジスター列のどちらか一方がオン状態となる期間に、入力された第２の入力信号を増幅して第１の差動出力信号を出力し、第７、第８の直列トランジスター列のどちらか一方がオン状態となる期間に、入力された第２の入力信号を増幅して第２の差動出力信号を出力することができる。
本発明の他の態様は、上記に記載のミキサー回路と、前記第１の制御信号〜前記第ｍの制御信号を生成する制御信号生成回路とを含むことを特徴とする通信装置に関係する。
本発明の他の態様によれば、ミキサー回路は、低雑音増幅回路の機能、ミキサー回路の機能、制御信号によるテンプレート信号合成の機能及び回路を遮断して消費電力を節約する機能を併せ持つことができる。さらにその入力インピーダンスを低くできるので、入力のマッチング設計が容易になる。その結果、このミキサー回路を用いた通信装置は、その構成をきわめて簡略化することができる。
また本発明の他の態様では、前記第１の制御信号〜前記第ｍの制御信号は、少なくとも第１の周波数の成分を有する信号及び第２の周波数の成分を有する信号であり、受信信号周波数は、前記第１の周波数及び前記第２の周波数の和又は差のいずれか一方に一致してもよい。
このようにすれば、受信信号を直接ベースバンドに周波数変換することができ、これによってダイレクトコンバージョンによる受信装置構成が可能となる。しかも受信信号の周波数と同一の局所発振周波数を用いないので、従来のダイレクトコンバージョン方式受信装置で問題となるＤＣオフセットの問題を回避することができる。
本発明の他の態様は、上記に記載の通信装置を含むことを特徴とする電子機器に関係する。
ミキサー回路の第１の構成例。 ミキサー回路の第１の構成例の動作を説明する図。 制御信号生成回路の構成例。 制御信号生成回路の動作を説明する図。 制御信号生成回路の構成例。 図６（Ａ）、図６（Ｂ）はミキサー回路の第１の変形例。 図７（Ａ）、図７（Ｂ）はミキサー回路の第２の変形例。 図８（Ａ）、図８（Ｂ）はミキサー回路の第３の変形例。 ミキサー回路の第２の構成例。 ミキサー回路の第２の構成例の別の例。 図１１（Ａ）、図１１（Ｂ）はミキサー回路の第３の構成例。 制御信号生成回路の動作を説明する図。 図１３（Ａ）、図１３（Ｂ）はミキサー回路を含む通信装置の第１の構成例。 ミキサー回路を含む通信装置の第２の構成例。 図１５（Ａ）〜図１５（Ｃ）は従来のＵＷＢ−ＩＲ通信装置及びタイミング図。 従来の低雑音増幅回路。
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
１．ミキサー回路の第１の構成例
先ず、本実施形態に係るミキサー回路の第１の構成例について、図１及び図２を参照して説明する。図１は、本実施形態に係るミキサー回路の第１の構成例を示す回路図である。図２は、本実施形態に係るミキサー回路の第１の構成例の動作を示すタイミング図である。なお、本実施形態のミキサー回路は図１の構成に限定されず、その構成要素の一部を省略したり、他の構成要素に置き換えたり、他の構成要素を追加するなどの種々の変形実施が可能である。
図１に示すように、本構成例のミキサー回路は、第１の入力ノード１０３と第１のノードＮ１との間に設けられる第１のゲート接地増幅回路と、第２の入力ノード１０４と第３のノードＮ３との間に設けられる第２のゲート接地増幅回路とを含む。さらに、第１〜第８の直列トランジスター列（広義には第１〜第ｎの直列トランジスター列。ｎは１以上の整数）を含む。さらに、第１の電源ノード１３６と第２のノードＮ２との間に設けられる第１の負荷素子１３４と、第１の電源ノード１３６と第４のノードＮ４との間に設けられる第２の負荷素子１３５とを含む。
より具体的には、第１の直列トランジスター列は、第１のノードＮ１と第２のノードＮ２との間に直列に接続された第１、第２のトランジスター１１２、１１３を含む。さらに第２の直列トランジスター列は、Ｎ１とＮ２との間に直列に接続された第３、第４のトランジスター１１４，１１５を含む。さらに第３の直列トランジスター列は、Ｎ１とＮ４との間に直列に接続された第５、第６のトランジスター１１６、１１７を含む。さらに第４の直列トランジスター列は、Ｎ１とＮ４との間に直列に接続された第７、第８のトランジスター１１８，１１９を含む。
さらに、第５の直列トランジスター列は、第３のノードＮ３と第４のノードＮ４との間に直列に接続された第９、第１０のトランジスター１２２，１２３を含む。第６の直列トランジスター列は、Ｎ３とＮ４との間に直列に接続された第１１、第１２のトランジスター１２４，１２５を含む。第７の直列トランジスター列は、Ｎ３とＮ２との間に直列に接続された第１３、第１４のトランジスター１２６，１２７を含む。第８の直列トランジスター列は、Ｎ３とＮ２との間に直列に接続された第１５、第１６のトランジスター１２８，１２９を含む。
これら１６個のトランジスター１１２〜１２９のゲートは、図１に示すような接続によって端子１３０，１３１，１３２，１３３に与えられる第１〜第４の制御信号Ｇ１〜Ｇ４（広義には第１〜第ｍの制御信号。ｍは２以上の整数）によって制御される。
具体的には、図１に示すように、第１、第２のトランジスター１１２，１１３は、各々第１、第２の制御信号Ｇ１、Ｇ２によって制御される。第３、第４のトランジスター１１４，１１５は、各々第３、第４の制御信号Ｇ３，Ｇ４によって制御される。第５、第６のトランジスター１１６，１１７は、各々第２、第３の制御信号Ｇ２，Ｇ３によって制御される。第７、第８のトランジスター１１８，１１９は、各々第１、第４の制御信号Ｇ１，Ｇ４によって制御される。
同様に、第９、第１０のトランジスター１２２，１２３は、各々第１、第２の制御信号Ｇ１、Ｇ２によって制御される。第１１、第１２のトランジスター１２４，１２５は、各々第３、第４の制御信号Ｇ３，Ｇ４によって制御される。第１３、第１４のトランジスター１２６，１２７は、各々第２、第３の制御信号Ｇ２，Ｇ３によって制御される。第１５、第１６のトランジスター１２８，１２９は、各々第１、第４の制御信号Ｇ１，Ｇ４によって制御される。
図１に示すように、ミキサー回路１は、差動信号を扱う平衡型の回路を提供するため左右で対称な同一の回路１１，１２となっている。電源端子（第１の電源ノード）１３６には、電源電圧ＶＤＤが印加されている。
１組の差動入力信号を構成する第１、第２の入力信号ＲＦ＋，ＲＦ−は、第１、第２の入力端子（入力ノード）１０３，１０４に入力される。ここでは例としてＵＷＢ−ＩＲ信号として図２に示すように周期Ｔ、パルスフィンガー数＝４周期のパルス列をあげる。図２に示すような差動入力信号ＲＦ＋，ＲＦ−は、例えば上記のＵＷＢ−ＩＲ信号を平衡型のアンテナで受信した場合などで得ることができる。これらの差動入力信号ＲＦ＋，ＲＦ−は、各々トランジスター１０１，１０２（ゲート接地トランジスタ）のソースに印加される。
端子１１１は、トランジスター１０１，１０２に与えるバイアス電圧Ｂｉａｓを供給するための端子であり、バイアス電圧Ｂｉａｓは、トランジスター１０１，１０２のゲートに与えられ、トランジスター１０１，１０２は、それぞれ第１、第２のゲート接地増幅回路として動作する。
第１、第２のトランジスター１１２，１１３は、第１のノードＮ１と第２のノードＮ２との間に直列に接続された２個のトランジスター（第１の直列トランジスター列）であり、それぞれのゲートに同一の電圧が与えられたとするとチャネル長がＬ１＋Ｌ２の１つのトランジスターと見ることができる。ここでＬ１，Ｌ２は、それぞれトランジスター１１２，１１３のチャネル長である。直列接続されたトランジスター１１２，１１３を１つのトランジスターと考え、これにトランジスター１０１のドレインが接続されていると見ると、これらのトランジスター１１２，１１３，１０１は、ゲート接地増幅回路を２段縦積みにしたカスコード接続とみなすことができる。
第１のゲート接地増幅回路のトランジスター１０１には、上記の２つの直列接続されたトランジスター１１２，１１３の他に、直列につながれた２個のトランジスター１１４，１１５、トランジスター１１６，１１７及びトランジスター１１８，１１９から構成される第１〜第４の直列トランジスター列が並列に接続される。
端子１３０，１３１，１３２，１３３には、各々、図２に示すような第１〜第４の制御信号Ｇ１，Ｇ２，Ｇ３，Ｇ４を与える。これらの制御信号Ｇ１〜Ｇ４は、第１の電圧レベルＶ0、第２の電圧レベルＶ1の２値を取り、図２に示すような順序で小さな遷移時間を経て変化するものとする。すなわち、第１〜第４の制御信号Ｇ１〜Ｇ４（広義には第１〜第ｍの制御信号）は、互いに位相の異なる信号である。さらに、第１〜第４の制御信号Ｇ１〜Ｇ４はＵＷＢ−ＩＲ信号のテンプレートパルスよりも幅の広いパルス信号を含む。
このような信号をどのように作るかは後述する。また後の説明のために、各信号の遷移する時刻を図のようにｔ１，ｔ２、〜ｔ９と定義する。なお、図２では間欠的なＵＷＢ−ＩＲ信号の存在する部分のみ拡大して描いている。実際には、信号のない時刻ｔ１以前およびｔ９以後の期間の方が時刻ｔ１〜ｔ９の期間よりずっと長い。
今、第１の電圧レベルＶ0を図１においてトランジスター１１２〜１１９及びトランジスター１２２〜１２９をオフにするような低い電圧値とし、第２の電圧レベルＶ1をこれらの直列接続されているトランジスター１１２〜１１９及び１２２〜１２９をゲート接地段の１つのトランジスターと見た場合のゲートバイアス値（所定のバイアス電圧）とする。このように第１、第２の電圧レベルＶ0、Ｖ1を選ぶと、トランジスター１１２，１１３は、図２に示すように制御信号Ｇ１，Ｇ２が共にＶ1となる時刻ｔ２〜ｔ３の期間及び時刻ｔ６〜ｔ７の期間にゲート接地段として作動する。同様に、トランジスター１１４，１１５は、制御信号Ｇ３，Ｇ４が共にＶ1となる時刻ｔ４〜ｔ５の期間及び時刻ｔ８〜ｔ９の期間にゲート接地段として作動し、またトランジスター１２６，１２７は、制御信号Ｇ２，Ｇ３が共にＶ1となる時刻ｔ３〜ｔ４の期間及び時刻ｔ７〜ｔ８の期間にゲート接地段として作動し、トランジスター１２８，１２９は、制御信号Ｇ１，Ｇ４が共にＶ1となる時刻ｔ１〜ｔ２の期間及び時刻ｔ５〜ｔ６の期間にゲート接地段として作動する。
そのためインダクタンス（広義には第１の負荷素子）１３４には、時刻ｔ１〜ｔ２の期間においてトランジスター１０２によって増幅され、さらに直列トランジスター１２８，１２９によるゲート接地段によって増幅された信号が検出される。また、同様に時刻ｔ２〜ｔ３の期間には、トランジスター１０１によって増幅され、さらに直列トランジスター１１２，１１３によって増幅された信号がインダクタンス１３４に検出される。以下同様に、周期Ｔ／２毎にトランジスター１０１，１０２のドレイン出力が切り替わり、直列トランジスターによるゲート接地段で増幅した信号がインダクタンス１３４に検出され、出力端子１２１（広義には第２のノードＮ２）から第２の入力信号ＲＦ−に対応する第２の差動出力信号ＩＦ−として出力される。
一方、インダクタンス（広義には第２の負荷素子）１３５には、上記と相補的な接続によって、すなわち直列トランジスター１１６，１１７によって時刻ｔ３〜ｔ４の期間及び時刻ｔ７〜ｔ８の期間に、また直列トランジスター１１８，１１９によって時刻ｔ１〜ｔ２の期間及び時刻ｔ５〜ｔ６の期間に、トランジスター１０１のドレイン出力をゲート接地増幅し、さらに直列トランジスター１２２，１２３によって時刻ｔ２〜ｔ３の期間及び時刻ｔ６〜ｔ７の期間に、また直列トランジスター１２４，１２５によって時刻ｔ４〜ｔ５の期間及び時刻ｔ８〜ｔ９の期間に、トランジスター１０２のドレイン出力をゲート接地増幅し、出力端子１２０（広義には第４のノードＮ４）から第１の入力信号ＲＦ＋に対応する第１の差動出力信号ＩＦ＋として出力する。
以上をまとめると、第１〜第４の制御信号Ｇ１〜Ｇ４（広義には第１〜第ｍの制御信号。ｍは２以上の整数）のうちの２個の制御信号（広義にはｊ個の制御信号。ｊは２≦ｊ≦ｍである整数）によってオン状態になった第１〜第８の直列トランジスター列（広義には第１〜第ｎの直列トランジスター列。ｎは１以上の整数）のいずれかの直列トランジスター列を介して、ゲート接地増幅回路によって増幅された信号が出力される。
第２の電圧レベルＶ1、第１の電圧レベルＶ0をそれぞれ２値信号の真、偽に当てはめると、論理式Ｇａ＝Ｇ１×Ｇ４＋Ｇ２×Ｇ３が真の時、出力端子１２０には入力端子１０３に入った差動信号ＲＦ＋が増幅されて出力され、また出力端子１２１には入力端子１０４に入った差動信号ＲＦ−が増幅され出力される。また、論理式Ｇｂ＝Ｇ１×Ｇ２＋Ｇ３×Ｇ４が真の時、出力端子１２０には入力端子１０４に入った差動信号ＲＦ−が増幅されて出力され、また出力端子１２１には入力端子１０３に入った差動信号ＲＦ＋が増幅され出力される。上記２つの論理式Ｇａ，Ｇｂがいずれも真でない時、すなわち時刻ｔ１以前または時刻ｔ９以後はこのミキサー回路１は遮断され電力を消費しない。これは、上記２つの論理式Ｇａ，Ｇｂのどちらかが真のとき、これらＧａ，Ｇｂによる２値信号の差Ｇａ−Ｇｂと差動信号ＲＦ＋，ＲＦ−の乗算結果が出力されていることになる。
図２のように制御信号Ｇ１〜Ｇ４を設定することにより、図２の２値信号の差Ｇａ−Ｇｂは、ＵＷＢ−ＩＲ通信に用いるテンプレート信号と等価となり、この回路１つで低雑音増幅回路、乗算回路及びテンプレートパルス発生回路の一部の機能をもたせることが可能となる。すなわち、図１５（Ａ）に示す従来のＵＷＢ−ＩＲ受信機構成図において、低雑音増幅回路１２０５及び乗算回路１２０６とテンプレートパルス発生回路１２０８の一部に置き換えて使用することができる。本実施形態のミキサー回路１では、テンプレートパルスを外部から供給する必要がない。ＵＷＢ−ＩＲ通信において、テンプレート信号として用いられるテンプレートパルスは非常に高速であり、しばしば機器を構成する素子の限界周波数程度になるが、本実施形態のミキサー回路１ではこのような高速の信号を発生する必要がない。また、本実施形態のミキサー回路１は、テンプレートパルスのない時は電力を消費しないので、従来のように回路電源のオン、オフを制御するスイッチ回路が不要である。
図３は、上記に説明した制御信号Ｇ１〜Ｇ４を生成する制御信号生成回路３００の一例であり、図４は、制御信号Ｇ１〜Ｇ４を生成する制御信号生成回路３００のタイミング図である。以下、説明のために否定論理和回路（ＮＯＲ）３０１，３０２，３０３，３０４の出力をそれぞれＱ１，Ｑ２，Ｑ３，Ｑ４とし、それぞれの出力値の状態を表すために例えば（Ｑ１，Ｑ２，Ｑ３，Ｑ４）＝（Ｌ，Ｌ，Ｈ，Ｈ）または単に（ＬＬＨＨ）のように記すものとする。これは、ＮＯＲ３０１，３０２の出力値が偽、ＮＯＲ３０３，３０４の出力値が真、であることを表している。
制御回路３０５は、端子３１１に入力される図４に示す起動信号ＳＳを受けて、制御信号生成回路３００を初期化するための初期化信号ＩＳを発生する。また、端子３１０には常に偽（Ｌ）が入力される。ＮＯＲ３０１，３０４は、２入力ＮＯＲでもよいが、ＮＯＲ３０２，３０３との対称性を保つために３入力ＮＯＲを接続している。制御信号生成回路３００において、ＮＯＲ３０１の出力信号Ｑ１は、Ｑ１＝Ｘ（Ｑ２＋Ｑ４）、ＮＯＲ３０２の出力信号Ｑ２は、Ｑ２＝Ｘ（Ｑ１＋Ｑ３＋ＩＳ）、ＮＯＲ３０３の出力信号Ｑ３は、Ｑ３＝Ｘ（Ｑ１＋Ｑ４＋ＩＳ）、ＮＯＲ３０４の出力信号Ｑ４は、Ｑ４＝Ｘ（Ｑ２＋Ｑ３）、となる。ここでＸは論理の否定を表す記号で論理式または論理値に前置してその論理の否定を表す。
以下、図４のタイミング図を参照しながら図３の制御信号生成回路３００の動作を説明する。
先ず、時刻ｔｂ以前の静止状態においては、制御回路３０５の発する初期化信号ＩＳはＨとなっており、ゆえに（Ｑ２，Ｑ３）＝（Ｌ，Ｌ）となる。これによって（Ｑ１，Ｑ４）＝（Ｌ，Ｈ）となる。すなわち、時刻ｔｂ以前では（Ｑ１，Ｑ２，Ｑ３，Ｑ４）＝（Ｌ，Ｌ，Ｌ，Ｈ）の状態を保持し続ける。
時刻ｔａにおいて起動信号ＳＳが立ち上がると、これに呼応して制御回路３０５は回路を作動させるために初期化信号ＩＳを立ち下げる。すなわち時刻ｔａから遅れを伴い時刻ｔｂにおいてＩＳ＝Ｌに変化させる。
初期化信号ＩＳ＝Ｌの時、ＮＯＲ３０１とＮＯＲ３０２は、ＲＳフリップフロップ回路を形成する。ＮＯＲ３０３とＮＯＲ３０４も同様にＲＳフリップフロップ回路を形成し、正帰還がかかるように接続されているので、制御信号生成回路３００は発振を開始する。すなわち、ＮＯＲの回路動作の遅れを伴って時刻ｔ１以降Ｑ１，Ｑ２，Ｑ３，Ｑ４は、（ＬＨＬＨ）→（ＬＨＨＬ）→（ＨＬＨＬ）→（ＨＬＬＨ）のように変化していく。制御回路３０５は、Ｑ３またはＱ４を監視していて、パルスフィンガー数が所定の値になった時に初期化信号ＩＳ＝Ｈとすれば、上記発振を停止することができ、初期の静止状態に戻すことができる。
上記出力信号Ｑ１，Ｑ２，Ｑ３，Ｑ４は、Ｇ１＝Ｑ２，Ｇ２＝Ｑ３，Ｇ３＝Ｑ１，Ｇ４＝Ｑ４と対応させることにより図１の制御信号Ｇ１，Ｇ２，Ｇ３，Ｇ４になる。制御信号生成回路３００によって発生された出力信号Ｑ１，Ｑ２，Ｑ３，Ｑ４を合成してできるテンプレートパルスは、ＮＯＲ３０１〜３０４の遅延量によって決まる遷移時間に設定できる。ＵＷＢ−ＩＲ通信に使用できるような短いテンプレートパルスに対応可能であるが、上記制御信号Ｇ１，Ｇ２，Ｇ３，Ｇ４は、テンプレートパルスよりもずっと低速の信号であり、このことは制御信号生成回路３００の回路構成をきわめて容易にする。なお、テンプレートパルスとして使用する場合の周波数調整は、ＮＯＲ３０１〜３０４の電源電圧を制御したり、出力に負荷となる小容量の容量を付加してその負荷量を調整する、等の方法で目的の周波数にあわせ込むことが可能である。
図５に、制御信号Ｇ１〜Ｇ４を生成する制御信号生成回路５００の一例を示す。図５において、トランジスター５０１，５０２，５０３，５０４，５０５によって差動増幅回路が形成されている。Ｎチャネルトランジスター５０１は、回路電流を制限する電流源を形成し回路電流を制限する。この回路電流の制御によって差動増幅回路の応答時間が変わり、信号の伝達する遅延量を制御できる。すなわち、端子５１６からＮチャネルトランジスター５０１のゲートに印加する電圧ＶＳに応じて、発生する信号のパルス幅を制御することができる。
Ｐチャネルトランジスター５０４，５０５は、Ｎチャネルトランジスター５０２，５０３で形成される差動増幅段の負荷であり、Ｐチャネルトランジスター５０４，５０５のゲートはお互いのドレインに接続されており、いわゆるクロスカップル回路を形成する。この接続は、互いの変化を強調し信号遷移のずれを最小にする。Ｎチャネルトランジスター５０７は、初期状態をセットするためのスイッチであり、端子５１５に印加される初期化信号ＩＳによって、初期状態と動作状態を切り替えることができる。すなわち初期化信号ＩＳの電位が高い場合、Ｎチャネルトランジスター５０７は強制的にオンとなり、Ｐチャネルトランジスター５０５のドレイン電位（Ｑ２）は強制的にＬとなり、論理回路５００は初期の状態にセットされる。また初期化信号ＩＳの電位が低い場合、Ｎチャネルトランジスター５０７はオフして制御信号生成回路５００は動作状態となる。Ｎチャネルトランジスター５０６は、ゲート電位が常に接地電位にセットされており常にオフとなっている。このＮチャネルトランジスター５０６は、動作には直接影響を及ぼさないが差動増幅器の動作の良好な平衡性（対称性）を得るために付加する。
トランジスター５０８〜５１４による回路は、上記に説明したトランジスター５０１〜５０７による回路と同様に差動増幅回路を構成する。この２つの差動増幅回路を縦続接続して図５に示すような接続にすることによって、出力を正帰還となるように入力側に戻してやると４相の出力を持つ発振回路となる。図３の回路と同様の動作によって端子５１５に印加する初期化信号ＩＳを制御することによって、上記制御信号Ｇ１，Ｇ２，Ｇ３，Ｇ４を得ることができる。すなわちトランジスター５０４，５０５，５１１，５１２のドレインの出力信号をＱ１，Ｑ２，Ｑ３，Ｑ４とし、それぞれをバッファ５１８によって緩衝増幅し取り出すと、それぞれ制御信号Ｇ３，Ｇ１，Ｇ２，Ｇ４となる。
以上に述べた本実施形態のミキサー回路の第１の構成例によれば、以下の効果が得られる。
本構成例のミキサー回路１では、直列接続のトランジスターに与える制御信号Ｇ１〜Ｇ４によって、回路動作の必要ない時にはミキサー回路１を遮断する間欠動作が可能である。これによって、間欠信号によるＵＷＢ−ＩＲのような通信装置に、ミキサー回路１を用いれば装置全体の消費電力の削減が可能となる。
また、本構成例のミキサー回路１では、低雑音増幅回路のカスコード接続においてゲート接地段にミキサーが組み込まれた回路と見ることもできるので、ミキサー機能に加え低雑音増幅回路の機能を持たせることができる。その上、従来、低雑音増幅回路とミキサー回路で別々に電源から電流が流れていたのに対し、ミキサー回路１では電流が流れる経路は１つとなる。そのために従来の技術による回路構成に比べ回路に消費される電力の削減が可能となる。
さらに、従来ではミキサーに対してはテンプレート波形が入力され、受信信号との乗算が行われていたのに対し、ミキサー回路１ではゲート接地段の論理合成によりテンプレートパルスが合成される。このため、ミキサー回路１にテンプレートパルスを入力する必要が無く、テンプレートパルスよりも極端に低い周波数の信号を入力するだけでよい。すなわちミキサー回路１の入力のためにテンプレートパルスを生成する必要が無い。これによって回路素子の限界に近いような高い周波数のテンプレートパルスを扱わなければならないＵＷＢ−ＩＲのような場合において回路設計をきわめて容易にする。
また、従来のＵＷＢ−ＩＲの受信機の構成において、ミキサーに入力するテンプレートパルスは大振幅が要求され、そのため適当なテンプレートパルス発生回路で発生されたテンプレートパルスを増幅するドライブ回路を必要とする。これらの回路の設計は、扱う周波数が高いため困難を伴うが、本実施形態においては、ミキサー回路１に入力される制御信号の組み合わせによりテンプレートパルスを合成できるので、ミキサー回路１に入力する信号は、テンプレートパルスの周波数よりかなり低い周波数の信号でよく設計が容易である。従来の技術で必要であったドライブ回路などの回路の省略が可能であり、このことは、またさらなる低消費電力化を可能にする。また、入力段もゲート接地増幅回路で構成されているため入力インピーダンスを低い値に設定できるので良好な入力マッチング特性を得ることができ、設計が容易になる。
さらに、従来のミキサー回路を用いて受信信号を直接ベースバンドに落とすいわゆるダイレクトコンバージョン方式の受信機を構成する場合には、局所発振器で発生される局所信号が無線信号（差動信号ＲＦ）側に漏洩してその信号が回路のミスマッチなどによる反射し、これが自身の局所信号によって直流成分に変換されるいわゆるＤＣオフセットが生じるという深刻な問題があった。本実施形態のミキサー回路１では、局所信号に当たる信号は無線信号と同じ周波数成分を持たないようにすることができるので、上記のようなＤＣオフセットのような問題は生じない。本実施形態のミキサー回路１は、従来の狭帯域の信号による通信においても効果が大きい。
２．ミキサー回路の変形例
以下に、上述したミキサー回路の第１の構成例の変形例として、第１〜第６の変形例について説明する。
図６（Ａ）は、ミキサー回路の第１の変形例を示す。第１の変形例では、１組の直列トランジスター列が設けられ、第１、第２の制御信号Ｇ１，Ｇ２が入力される。１組の直列トランジスター列は、第１のノードＮ１と第２のノードＮ２との間に直列に接続された第１、第２のトランジスター１１２，１１３を含む。第１、第２のトランジスター１１２，１１３は、各々第１、第２の制御信号Ｇ１，Ｇ２によって制御される。
図６（Ｂ）は、第１の変形例の動作を説明する図である。第１の変形例では、第１、第２の制御信号Ｇ１，Ｇ２が共に第２の電圧レベルＶ1となる期間、すなわちｔ２〜ｔ３及びｔ６〜ｔ７の期間において、直列トランジスター列を構成する第１、第２のトランジスター１１２，１１３がオン状態となる。上記の期間に、入力された入力信号ＲＦが増幅されて、第２のノードＮ２から出力信号ＩＦとして出力される。
このように、第１の変形例によれば、制御信号Ｇ１、Ｇ２の論理積と入力信号ＲＦとの乗算結果が出力される。この変形例によれば、シングルエンドの信号を扱うことができ、ゲインは減少するが、素子数が少なくなり消費電力も低減することができる。
図７（Ａ）は、ミキサー回路の第２の変形例を示す。第２の変形例では、第１、第２の直列トランジスター列が設けられ、第１〜第４の制御信号Ｇ１〜Ｇ４が入力される。第１の直列トランジスター列は、第１のノードＮ１と第２のノードＮ２との間に直列に接続された第１、第２のトランジスター１１２，１１３を含み、第２の直列トランジスター列は、Ｎ１とＮ２との間に直列に接続された第３、第４のトランジスター１１４，１１５を含む。第１、第２のトランジスター１１２，１１３は、各々第１、第２の制御信号Ｇ１，Ｇ２によって制御され、第３、第４のトランジスター１１４，１１５は、各々第３、第４の制御信号Ｇ３，Ｇ４によって制御される。
図７（Ｂ）は、第２の変形例の動作を説明する図である。第２の変形例では、制御信号Ｇ１，Ｇ２が共に第２の電圧レベルＶ1となる期間、及び制御信号Ｇ３、Ｇ４が共に第２の電圧レベルＶ1となる期間、すなわちｔ２〜ｔ３、ｔ４〜ｔ５、ｔ６〜ｔ７及びｔ８〜ｔ９の期間において、入力された入力信号ＲＦが増幅されて、第２のノードＮ２から出力信号ＩＦとして出力される。
このように、第２の変形例によれば、論理式Ｇｂ＝Ｇ１×Ｇ２＋Ｇ３×Ｇ４が真の時に、入力信号ＲＦが増幅されて出力される。すなわち、論理式Ｇｂと入力信号ＲＦとの乗算結果が出力される。この変形例によれば、シングルエンドの信号を扱うことができ、ゲインは減少するが、素子数が少なくなり消費電力も低減することができる。
図８（Ａ）は、ミキサー回路の第３の変形例を示す。第３の変形例では、入力ノードとして、１組の差動入力信号を構成する第１の入力信号ＲＦ＋が入力される第１の入力ノード１０３と、１組の差動入力信号を構成する第２の入力信号ＲＦ−が入力される第２の入力ノード１０４とが設けられる。
さらにゲート接地増幅回路として、第１の入力ノード１０３と第１のノードＮ１との間に設けられる第１のゲート接地増幅回路と、第２の入力ノード１０４と第３のノードＮ３との間に設けられる第２のゲート接地増幅回路とを含む。
さらに第１〜第４の直列トランジスター列が設けられ、第１〜第４の制御信号Ｇ１〜Ｇ４が入力される。
第１の直列トランジスター列は、第１のノードＮ１と第２のノードＮ２との間に直列に接続された第１、第２のトランジスター１１２，１１３を含む。第２の直列トランジスター列は、Ｎ１とＮ２との間に直列に接続された第３、第４のトランジスター１１４，１１５を含む。第３の直列トランジスター列は、Ｎ３とＮ２との間に直列に接続された第５、第６のトランジスター１２６，１２７を含む。第４の直列トランジスター列は、Ｎ３とＮ２との間に直列に接続された第７、第８のトランジスター１２８，１２９を含む。
第１、第２のトランジスター１１２，１１３は、各々第１、第２の制御信号Ｇ１，Ｇ２によって制御される。第３、第４のトランジスター１１４，１１５は、各々第３、第４の制御信号Ｇ３，Ｇ４によって制御される。第５、第６のトランジスター１２６，１２７は、各々第２、第３の制御信号Ｇ２，Ｇ３によって制御される。第７、第８のトランジスター１２８，１２９は、各々第１、第４の制御信号Ｇ１，Ｇ４によって制御される。
図８（Ｂ）は第３の変形例の動作を説明する図である。第３の変形例では、制御信号Ｇ１，Ｇ２が共に第２の電圧レベルＶ1となる期間、及び制御信号Ｇ３、Ｇ４が共に第２の電圧レベルＶ1となる期間、すなわちｔ２〜ｔ３、ｔ４〜ｔ５、ｔ６〜ｔ７及びｔ８〜ｔ９の期間において、入力された第１の入力信号ＲＦ＋が増幅されて、第２のノードＮ２から出力信号ＩＦ−として出力される。また、制御信号Ｇ２，Ｇ３が共に第２の電圧レベルＶ1となる期間、及び制御信号Ｇ１、Ｇ４が共に第２の電圧レベルＶ1となる期間、すなわちｔ１〜ｔ２、ｔ３〜ｔ４、ｔ５〜ｔ６、ｔ７〜ｔ８の期間において、入力された第２の入力信号ＲＦ−が増幅されて、第２のノードＮ２から出力信号ＩＦ−として出力される。
このように、第３の変形例によれば、論理式Ｇａ＝Ｇ１×Ｇ４＋Ｇ２×Ｇ３が真の時に、第２の入力ノード１０４に入力した第２の入力信号ＲＦ−が増幅され出力される。また、論理式Ｇｂ＝Ｇ１×Ｇ２＋Ｇ３×Ｇ４が真の時に、第１の入力ノード１０３に入力した第１の入力信号ＲＦ＋が増幅され出力される。すなわち、論理式Ｇａと第２の入力信号ＲＦ−との積及び論理式Ｇｂと第１の入力信号ＲＦ＋との積の和（Ｇａ×ＲＦ−＋Ｇｂ×ＲＦ＋）が出力される。
この変形例によれば、差動入力信号を増幅してシングルエンドの出力信号を得ることができ、さらに上記の２つの変形例に比べてゲインを大きくできる。また、第１の構成例と比べて、素子数と消費電力を半分に低減することができる。
次に第４の変形例について説明する。上述したミキサー回路の第１の構成例では、ＭＯＳ型のトランジスターを用いた場合を例に説明したが、これに限定されるのではなく、例えば、バイポーラー型のトランジスターを用いて、それぞれ対応電極をソース→エミッター、ゲート→ベース、ドレイン→コレクターに置き換え適当なバイアスを付せば、まったく同様に作動させることができる。
次に第５の変形例について説明する。ゲート接地段を構成するトランジスターを２個でなく３個以上とすれば、さらに制御信号の組合せによる多彩な制御が可能となり、制御信号の発生に何らかの制約が伴う場合にはその制約を緩和する。
次に第６の変形例について説明する。上述したミキサー回路の第１の構成例では、２つの同一の回路を用いて差動信号を扱ったが、入力ゲート接地段のトランジスター１０１，１０２のそれぞれのソースを電流源に接続し、両トランジスターに流れる電流を常に一定になるように制御すれば、同相ゲインをさらに小さくすることができ、より差動増幅の効果を高めることも可能である。
３．ミキサー回路の第２の構成例
次に、本実施形態のミキサー回路の第２の構成例について説明する。第１の構成例（図１）においては、インダクタンス１３４，１３５を用いて増幅された電流信号を電圧に変換して取り出している。一般にミキサー回路（乗算回路）をＵＷＢ−ＩＲに用いる乗算回路や受信機のミキサー回路として周波数変換に用いる場合は、取り出す信号の周波数は入力信号に比較して低くなる。そのような場合、インダクタンスによって信号を取り出そうとすると大きな値のインダクタンスが必要となる。集積回路上にインダクタンスを形成するような場合は、十分な振幅値の取れる大きなインダクタンスを搭載することが困難となり、そのような場合は、信号振幅は小さくなってしまう場合もある。
第２の構成例では、上記のような場合に対応する例を２つ示す。図９は、図１のインダクタンス１３４，１３５にかえて抵抗６０１，６０２を接続したミキサー回路６００の例である。このように構成することにより、インダクタンス値によらず低い周波数成分の信号も取り出すことが可能となる。図９のミキサー回路６００では、大きな信号を取り出すには抵抗６０１，６０２によって大きな電圧降下を引き起こす。そのため、大きな信号を得ようとすると電源電圧ＶＤＤを高くする必要がある。
図１０は、大きな電圧降下なしで大きな信号を取り出すことが可能なミキサー回路７００の例を示す。負荷素子としてカレントミラー回路が設けられ、カレントミラー回路の出力ノードから出力信号が出力される。Ｐチャネルトランジスター７０３，７０４は、ダイオード接続され、各々Ｐチャネルトランジスター７０５，７０６とでカレントミラー回路を構成する。すなわち、Ｐチャネルトランジスター７０３，７０４で検出された信号電流は、Ｐチャネルトランジスター７０５，７０６によってコピーされ出力される。
これらのカレントミラー回路は、電流源であり、十分に高いインピーダンスを持つので、相関回路を構成するための後段に接続する積分回路の設計は容易である。すなわち、キャパシター７０７，７０９を第１、第２の出力ノード１２０，１２１と第２の電源ノード（グランド、ＶＳＳ）との間に設けるだけで十分な性能が得られる。なお、第１、第２の出力ノード１２０，１２１と第２の電源ノードとの間に設けられるスイッチ素子７０８，７１０は、積分の開始時にキャパシターに充電された電荷を放電し、初期状態に戻すためのリセットスイッチである。
４．ミキサー回路の第３の構成例
次に、本実施形態のミキサー回路の第３の構成例について説明する。第１の構成例においては、ゲート接地段の直列トランジスター列が各入力ゲート接地段に４組接続されている。ゲート接地段をもっと多くすると、制御信号のパルス幅はもっと長くすることができる。これによって、制御信号の周波数成分はより低くなり、回路設計が容易になる。
第３の構成例では、直列トランジスター列による８組のゲート接地段を用いて各制御信号の１回の遷移のみで、例えば第１の構成例と同様のパルスフィンガー数４のテンプレートパルスの乗算が可能なミキサー回路を示す。なお、本構成例はこの場合に限られるものではなく、ゲート接地段の数を増やせばより多くのパルスフィンガー数のパルス検出が可能になる。
図１１（Ａ）は、本実施形態のミキサー回路の第３の構成例を示す。図１１（Ｂ）は、制御信号生成回路の一例である。図１１（Ａ）において、直列トランジスター列によるゲート接地段を除いて図１と同じであり、図１の回路と同様動作をするところは簡素化のために図１と同一の番号を付し説明を省略する。
図１１（Ａ）において、一点鎖線の楕円８３３で囲まれた端子群は、１６個の制御信号Ｄ１〜Ｄ８、ＸＤ２〜ＸＤ９を入力する端子で、それぞれ以下に説明するルールに従ってゲート接地段のトランジスター８０１〜８３２のゲートに接続されている。制御信号Ｄ１〜Ｄ８、ＸＤ２〜ＸＤ９の生成方法については図１１（Ｂ）を参照して後述する。また図１２は、制御信号Ｄ１〜Ｄ８、ＸＤ２〜ＸＤ９及びそれらの動作を補足説明するためのタイミング図が示される。
回路の動作を説明するために、ゲート接地段のトランジスター８０１〜８３２を、Ａグループ：トランジスター８０１〜８０８、Ｂグループ：トランジスター８０９〜８１６、Ｃグループ：トランジスター８１７〜８２４、Ｄグループ：トランジスター８２５〜８３２、とする。
Ａグループのトランジスター８０１〜８０８は、入力ゲート接地段のトランジスター１０１によって増幅された信号をさらに直列トランジスター列によりゲート接地増幅し、インダクタンス１３４によって出力端子１２１に出力する。
Ｂグループのトランジスター８０９〜８１６は、入力ゲート接地段のトランジスター１０１によって増幅された信号をさらに直列トランジスター列によりゲート接地増幅し、インダクタンス１３５によって出力端子１２０に出力する。
Ｃグループのトランジスター８１７〜８２４は、入力ゲート接地段のトランジスター１０２によって増幅された信号をさらに直列トランジスター列によりゲート接地増幅し、インダクタンス１３５によって出力端子１２０に出力する。
Ｄグループのトランジスター８２５〜８３２は、入力ゲート接地段のトランジスター１０２によって増幅された信号をさらに直列トランジスター列によりゲート接地増幅し、インダクタンス１３４によって出力端子１２１に出力する。
制御信号Ｄ１〜Ｄ８，ＸＤ２〜ＸＤ９を上記第１実施形態での説明と同様に、第１の電圧レベルＶ0、第２の電圧レベルＶ1の２値を取るものとし、これを論理値と見ると、トランジスター８０１，８０２は、制御信号Ｄ１とＸＤ２の論理積が真の時、ゲート接地増幅回路として作動し、その他の時はオフする。Ａグループの他のトランジスター８０３〜８０８は、３組の直列ペアを形成し、それぞれの組は、Ｄ３とＸＤ４，Ｄ５とＸＤ６，Ｄ７とＸＤ８の論理積が真の時、ゲート接地増幅回路として作動し、その他の時はオフする。つまり、Ａグループのトランジスターは、ｉを偶数とする時Ｄi-1とＸＤiの論理積が真の時、ゲート接地増幅回路として作動し、その他の時はオフする。
Ｃグループのトランジスター８１７〜８２４は、Ａグループのトランジスター８０１〜８０８とまったく同様の接続であるので、Ｄi-1とＸＤiの論理積が真の時、ゲート接地増幅回路として作動し、その他の時はオフする。
Ｂグループのトランジスター８０９〜８１６及びＤグループのトランジスター８２５〜８３２は、ＤiとＸＤi+1の論理積が真の時、ゲート接地増幅回路として作動し、その他の時はオフする。
従って、Ｄi-1とＸＤiの論理積が真の時、トランジスター１０１によって入力ゲート接地増幅された信号は、Ａグループのトランジスター８０１〜８０８によってゲート接地増幅され、出力端子１２１（第２のノードＮ２）に出力される。またこの時、トランジスター１０２によって入力ゲート接地増幅された信号は、Ｃグループのトランジスター８１７〜８２４によってゲート接地増幅され、出力端子１２０（第４のノードＮ４）に出力される。
ＤiとＸＤi+1の論理積が真の時、トランジスター１０１によって入力ゲート接地増幅された信号は、Ｂグループのトランジスター８０９〜８１６によってゲート接地増幅され、出力端子１２０（第４のノードＮ４）に出力される。またこの時、トランジスター１０２によって入力ゲート接地増幅された信号は、Ｄグループのトランジスター８２５〜８３２によってゲート接地増幅され、出力端子１２１（第２のノードＮ２）に出力される。
Ｄi-1とＸＤiの論理積及びＤiとＸＤi+1の論理積において、ｉ＝２〜８の場合のすべてについて総和（総論理和）を取ると、図１２のＳＵＭ１，ＳＵＭ２のようになる。この２つの信号ＳＵＭ１，ＳＵＭ２を差動信号と見ると、ＵＷＢ−ＩＲに使用するテンプレート信号となっている。
以上の動作説明により制御信号Ｄ１〜Ｄ８、ＸＤ２〜ＸＤ９を適切に生成し、それらのＤi-1とＸＤiの論理積及びＤiとＸＤi+1の論理積によって生成される信号がテンプレートパルスになるようにすれば、ミキサー回路８００の出力端子１２０，１２１には、このテンプレートパルスと入力端子（第１、第２の入力ノード）１０３，１０４に印加された差動信号ＲＦ＋，ＲＦ−を増幅した後の乗算を行った結果が得られる。
以下に、制御信号Ｄ１〜Ｄ８、ＸＤ２〜ＸＤ９の生成方法について、図１１（Ｂ）の制御信号生成回路及び図１２の動作を示すタイミング図を参照して説明する。
遅延回路８４１〜８４９は、差動型の遅延回路である。遅延回路８４１〜８４９は、差動信号を所定の遅延を伴って差動出力する遅延回路であり、図３のＮＯＲ回路３０１，３０２（または３０３，３０４）によって構成されたフリップフロップ回路や、図５のトランジスター５０１〜５０５（または５０８〜５１２）による差動増幅回路などを使用できる。また、電流制限されたインバーターの出力をクロスカップルドインバーターで結合した回路なども良く使われる。
今、起動信号としてＤ０，ＸＤ０を遅延回路８４１に入力すると、所定の遅延を伴って出力信号ＸＤ１，Ｄ１を出力する（図１２）。以下、遅延回路８４２〜８４９によって信号は、順に遅延を伴って出力され、Ｄ２〜Ｄ９，ＸＤ２〜ＸＤ９が出力される。なお本構成例のミキサー回路８００では、ＸＤ１及びＤ９は使用していない。
Ｄi-1とＸＤiの論理積及びＤiとＸＤi+1の論理積において、ｉ＝２〜８の場合のすべてについて総和（総論理和）を取ると、図１２のＳＵＭ１，ＳＵＭ２のようになる。この２つの波形を差動信号と見ると、ＵＷＢ−ＩＲに用いたパルスフィンガー数４のパルスであり、遅延回路８４１〜８４９の遅延量を制御してＵＷＢ−ＩＲに用いたパルスの周期に一致させれば、ＵＷＢ−ＩＲに用いるテンプレート波形となる。
第１の構成例では、パルスフィンガー数を規定するためにフィンガー数をカウントする制御回路３０５が必要であったが、第３の構成例では、パルスフィンガー数は遅延回路の数とゲート接地増幅段の直列トランジスター列の組数によって自動的に決まってしまうため、このような回路は必要ない。パルスフィンガー数が多くなると、直列トランジスター列の数も多くなり、寄生容量などの寄生素子の影響が懸念されるところであるが、数が多くなるのはゲート接地段であり、通常ゲート接地段の入出力インピーダンスは、寄生素子に比較し十分に低く、その影響は大きくはならない。
従って、本実施形態のミキサー回路の第３の構成例８００を用いれば、ＵＷＢ−ＩＲのテンプレート信号を生成することなく、受信信号を低雑音増幅しかつテンプレート信号との乗算結果を得ることができる。しかも、信号受信が無い時には、回路の電流をオフにできるので待機時消費電力はきわめて低い。また、テンプレートパルスを発生する必要が無く、遅延回路列の１回の状態遷移で１回のテンプレートパルスを発生できるため、高速動作が要求される回路を極小にすることができる。
上記説明では、起動信号Ｄ０の立ち上がりでＤi-1とＸＤiの論理積及びＤiとＸＤi+1の論理積による信号が発生し、その時に受信信号との乗算が実行されるが、回路に少しの変更を加えればＤ０の立ち下りでもテンプレート信号との乗算を実行させることが可能である。この時は、遅延回路列が電力を消費する立ち上がりと立ち下りの両方の信号遷移時において乗算が可能となるため、回路消費電力あたりの受信可能な情報量を増やすことができる。このためには、Ｄi-1とＸＤiの論理積及びＤiとＸＤi+1の論理積の状態で回路が作動するように、ゲート接地増幅段の直列トランジスター列のゲートに各制御信号を接続し、さらに上記Ａ，Ｂ，Ｃ，Ｄの４つのグループに加え４つのトランジスターグループを作り、並列に接続する。
本実施形態のミキサー回路の第３の構成例８００では、低雑音増幅と、高速なテンプレート信号を外部から入力せずにその増幅された信号とテンプレート信号の乗算を行い、かつ間欠的な信号を扱うＵＷＢ−ＩＲのような通信装置において、特に有効な信号のある時だけ電力を消費する間欠動作を可能とするスイッチ機能を併せ持つ。これによって、本実施形態のミキサー回路の第３の構成例８００をＵＷＢ−ＩＲの通信装置、特に受信装置に用いると装置の大幅な低消費電力化と構成の簡略化が実現できる。
５．通信装置の第１の構成例
次に、本実施形態のミキサー回路を含む通信装置について説明する。図１３（Ａ）、図１３（Ｂ）に、本実施形態のミキサー回路を用いたＵＷＢ−ＩＲの通信装置の第１の構成例を示す。
図１３（Ａ）は、送信装置を示す。送信するデータは、端子１００１に入力される。パルス発生回路１００２は、広帯域のパルスを発生する。その際、端子１００１に入力される送信データ信号を受けて、発生されるパルスに所定の変調を施す。変調の方式としては発生パルスの発生位置をずらすパルス位置変調（ＰＰＭ：Pulse Position Modulation）や発生パルスの極性を反転させる２相変調（ＢＰＭ：Bi-Phase Modulation）等が良く使用される。発生変調されたパルスは送信アンテナ１００３を通じて空間に放射される。
ここで、パルス発生回路１００２に本実施形態のミキサー回路を使用することができる。すなわち、入力ゲート接地段の入力信号として、シリアル化した送信すべき情報をベースバンド信号として入力端子１０３，１０４（図１、図９、図１０、図１１（Ａ））に入力すればよい。この場合、ＰＰＭで送信する時は、パルス位置をずらすために起動信号（図３の初期化信号ＩＳ、図１２のＤ０，ＸＤ０に相当する信号）のタイミングを調整する。また、ＢＰＭの場合は、起動信号に同期して入力端子１０３，１０４に入力する信号の極性を変更する。本実施形態のミキサー回路は、ベースバンド信号と制御信号Ｇ１〜Ｇ４（図１、図４、図９、図１０）、またはＤ１〜Ｄ８及びＸＤ２〜ＸＤ９（図１１、図１２）の論理によって、ミキサー回路内で合成されるテンプレートパルス（図２のＧａ−Ｇｂ、図１２のＳＵＭ１，ＳＵＭ２）と上記ベースバンド信号の乗算値が出力されるので、ＵＷＢ−ＩＲの変調も同時に行うことができる。
次に、本実施形態のミキサー回路を用いた受信装置の構成を図１３（Ｂ）で説明する。アンテナ１００４で受信された信号は、本実施形態のミキサー回路１００５に入力される。ミキサー回路１００５として、図１、図９、図１０、図１１（Ａ）に示したミキサー回路１，６００，７００，８００を使用することができる。これらのミキサー回路１，６００，７００，８００では、差動信号を処理できるので、アンテナ１００４も平衡型のアンテナを使用することができる。差動信号を扱うことによって、回路の低電源電圧化や信号歪の軽減などが可能となる。さらに、入力ゲート接地増幅段によって増幅回路の入力インピーダンスを低く設計することが可能であり、入力の良好なマッチング特性が得られる。本実施形態のミキサー回路では、低雑音増幅の機能とテンプレート信号の発生及び増幅された信号との乗算の機能を併せ持つため、それら１つの回路で行える。制御信号生成回路１００６は、ミキサー回路１００５に送られる制御信号を発生する回路であり、図３，図５または図１１（Ｂ）に示した回路を用いることができる。
ミキサー回路１００５によって増幅され、テンプレートパルスを乗算された受信信号は、積分回路１００７によって平滑化され、その結果から送信されたビット情報が判別回路１００８によって判別され、復調出力として端子１００９より出力される。すなわち、ミキサー回路１００５と積分回路１００７は、相関器を構成し、この回路によって受信信号とテンプレートパルス相関が計算される。相関の計算結果から、送信された信号の判定（復調）が行われる。判別回路１００８では、回路全体の制御も受け持ち、復調された信号に同期し、次に信号がやってくるタイミングを見計らい、ミキサー回路１００５の制御信号生成回路１００６に起動信号を送り、ミキサー回路１００５に与える制御信号を発生させる。
本実施形態のミキサー回路は、低雑音増幅の機能とテンプレート信号の発生及び増幅された入力信号とテンプレート信号の乗算の機能を併せ持つため、回路の構成が極めて簡素化される。さらに、入力ゲート接地増幅段によって増幅回路の入力インピーダンスを低く設計することが可能であり、入力の良好なマッチング特性が得られる。また、本実施形態のミキサー回路は、起動信号が入力されない静止状態（待機状態）では消費電流は、回路素子のリーク電流のみとなりきわめて小さい。これによって、システムの消費電力を極めて小さくすることが可能である。
上記の通信装置の構成は、送信装置、受信装置で同一のミキサー回路を共用することも可能である。これによって、送受信機が一体化されたトランシーバー装置（電子機器）を構成する場合、さらなる構成の簡素化が可能となる。
６．通信装置の第２の構成例
次に、本実施形態のミキサー回路を含む通信装置の第２の構成例について説明する。上述した通信装置の第１の構成例では、ミキサー回路に入力される制御信号は、２値を取るデジタル値として説明したが、正弦波のようなアナログ信号を入力することもできる。
アナログ信号を入力する時は、４つの制御信号を必要とする図１、図９、図１０の回路では、制御信号をＧ１とＧ３またはＧ２とＧ４の２組に分け、それぞれに差動の信号ｖb1±ｖ1，ｖb2±ｖ2を入力する。ここで、ｖb1，ｖb2は、それぞれの組の信号の同相成分であり、信号に与えるバイアスである。ｖb1，ｖb2としては、通常電圧が一定の直流を与える。また、ｖ1，ｖ2は、差動成分でありアナログの制御信号である。
このように信号を印加すると、入力信号（入力端子１０３，１０４に与えられる信号の差動成分）をｖrとすれば、出力端子に現れる出力信号には、これら３つの差動成分の積で表される信号成分ｖ1×ｖ2×ｖrが含まれる。ゆえに、ｖr，ｖ1，ｖ2として周波数ｆr，ｆ1，ｆ2の正弦波を考えると、出力にはｆr±ｆ1±ｆ2の周波数成分の信号が含まれる。
ｆr＝ｆ1＋ｆ2（またはｆ1＝ｆ2＝ｆr／２）に設定すると、ｖrは、周波数変換され直接ベースバンドに落とすことができる。この場合、ローカル発振回路の周波数がｖrの周波数と同一でないので、多くのダイレクトコンバージョン方式の受信機で問題になるＤＣオフセットを生じない。これによって、ＵＷＢに限らず通常の位相変調や周波数変調あるいは振幅変調を用いる狭帯域信号を使う通信の受信機においても、その構成を極めて簡略化することが可能となる。
図１４は、上記原理によって受信機を構成する時のブロック図である。アンテナ１１０１で受信された受信信号は、上記実施形態のミキサー回路１１０２に直接入力される。上記実施形態のミキサー回路は、低雑音増幅の機能も併せ持つので、ミキサー回路に前置して低雑音増幅回路をおく必要がない。ここでは、図１，図９または図１０で説明した回路を用いることができる。
局所発振回路１１０３，１１０４は、それぞれ第１、第２の周波数ｆ1，ｆ2を発振する。今、受信しようとする信号の周波数をｆrとし、ｆr＝ｆ1＋ｆ2に設定すれば、受信信号は、ベースバンドに変換される。回路１１０５は、ミキサー回路１１０２によって変換された信号からベースバンド成分のみを端子１１０６から取り出すフィルター及び復調回路から構成される。受信信号の（位相変調、周波数変調、振幅変調などの）変調方式に従って、受信信号を復調し受信した情報を復元する。局所発振回路１１０３，１１０４は、位相固定ループなどによって受信信号にトラッキングし、常に受信信号と搬送波との位相差を一定に保つなどの制御を行い、高い受信機性能を得ることもできる。
なお、第１、第２の周波数ｆ1，ｆ2の差が受信信号周波数ｆrに一致するようにしてもよい。すなわち、ｆr＝ｆ1−ｆ2又はｆr＝ｆ2−ｆ1としてもよい。
上記の構成によれば、ダイレクトコンバージョン方式の受信機を簡単に構成できる。ダイレクトコンバージョン方式の受信機は、中間周波増幅段がないので、構成そのものが簡単であり、何回も変換を繰り返すヘテロダイン方式に比べて高感度で、混変調などの大信号による妨害や歪みに対しても耐性が強い。しかも従来のダイレクトコンバーシジョン方式では、ＤＣオフセットという深刻な問題があったが、本ミキサー回路では、ＤＣオフセットを生じない。さらに、本ミキサー回路では、低雑音増幅の機能も併せ持つので、回路はより簡素化できる。さらに、上記に説明したように、ミキサー回路１１０２に制御電圧として与えられる局所発振回路１１０３，１１０４の出力電位を所定の値にすることによって、上記ミキサー回路の動作を停止させ、回路電流を最小（ほとんどゼロ）にすることもできる。このことは回路待機時の消費電力を減らすことに対してきわめて有効である。
上記では、局所発振回路として２つ持つ場合を説明したが、さらに多くの信号を入力してもよい。以下、２以上の整数ｎ個の信号を入力する場合について説明する。図１１（Ａ）の回路に、さらに、上記ミキサー回路の第３の構成例で説明したＤi-1とＸＤiの論理積及びＤiとＸＤi+1の論理積の状態で作動する４つのトランジスターグループを追加した回路は、ｎ＝８の回路例である。ここで、信号列ｖi（ｉ＝１〜ｎ）を差動信号としてＤiとＸＤiに与える。ただし、図１１（Ａ）では、ＸＤ１の端子がないがＸＤ９をＸＤ１として代用するものとする。またＤi-1とＸＤiの論理積及びＤiとＸＤi+1の論理積のスイッチグループにはＤ９の信号が必要になるが、これはＤ１で代用するものとする。一般に、各グループにｎ組の直列トランジスター列を配する時は、ｎ＋１番目までの制御信号が必要であるがＤn+1，ＸＤn+1にはそれぞれＤ1，ＸＤ1を当てる物とする。上記のような規則によって、信号列ｖiを差動信号としてＤi，ＸＤi間に与えると、出力には入力信号ｖrとそれらの積の成分、すなわちｖr×ｖ1×ｖ2×・・×ｖnの成分が現れる。これによって、４以上の周波数の混合が可能となる。これらをうまく使うと、機器の簡略化や特定の妨害周波数の除去などに応用が可能である。さらに、入力ゲート接地増幅段によって増幅回路の入力インピーダンスを低く設計することが可能であり、入力の良好なマッチング特性が得られる。
以上、述べたように本実施形態のミキサー回路によれば、低雑音増幅回路の機能、テンプレートパルスの生成機能、待機時の消費電力を最小にする機能を併せ持ったミキサー回路を提供できる。これを用いて、効率のよいＵＷＢ−ＩＲ受信機を構成することができる。また、本実施形態のミキサー回路は、従来の狭帯域の通信方式における受信機に使用してもＤＣオフセットの問題のないミキサー回路を提供できるので、高性能かつ構成の簡単なダイレクトコンバージョン方式の受信機構成が可能である。さらに本構成例のＵＷＢ−ＩＲ受信機（通信装置）を用いることにより、高性能かつ構成の簡略なトランシーバー装置等（電子機器）を実現することができる。
なお、以上のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。またミキサー回路、通信装置及び電子機器の構成、動作も本実施形態で説明したものに限定されず、種々の変形実施が可能である。
１，６００，７００，８００…ミキサー回路、１０１，１０２…トランジスター、１１２〜１１９，１２２〜１２９…トランジスター、３００，５００…制御信号生成回路、３０５…制御回路、８０１〜８３２…トランジスター、１００２…パルス発生回路、１００３…送信アンテナ、１００４…アンテナ、１００５…ミキサー回路、１００６…制御信号生成回路、１００７…積分回路、１００８…判別回路、１００９…端子、１１０１…アンテナ、１１０２…ミキサー回路、１１０３，１１０４…局所発振回路、１１０５…フィルター及び復調回路、１２０５…低雑音増幅回路、１２０６…乗算回路、１２０８…テンプレートパルス発生回路。

Claims (17)

  1. 入力ノードと第１のノードとの間に設けられるゲート接地増幅回路と、
    前記第１のノードと第２のノードとの間に設けられる第１の直列トランジスター列〜第ｎ（ｎは１以上の整数）の直列トランジスター列とを含み、
    前記第１の直列トランジスター列〜前記第ｎの直列トランジスター列の各直列トランジスター列は、前記第１のノードと前記第２のノードとの間に直列に接続される２個以上のトランジスターを含み、
    前記各直列トランジスター列を構成するトランジスターは、第１の制御信号〜第ｍ（ｍは２以上の整数）の制御信号によって制御されることを特徴とするミキサー回路。
  2. 請求項１において、
    前記第１の制御信号〜前記第ｍの制御信号の少なくとも１つの制御信号は、
    その第１の電圧レベルが前記各直列トランジスター列を構成するトランジスターをオフにする電圧レベルとなる制御信号であることを特徴とするミキサー回路。
  3. 請求項２において、
    前記第１の制御信号〜前記第ｍの制御信号の少なくとも１つの制御信号は、
    その第１の電圧レベルが前記各直列トランジスター列を構成するトランジスターをオフにする電圧レベルとなり、
    その第２の電圧レベルが前記各直列トランジスター列を構成するトランジスターに与える所定のバイアス電圧となる制御信号であることを特徴とするミキサー回路。
  4. 請求項３において、
    前記第１の制御信号〜前記第ｍの制御信号は、互いに位相の異なる信号であることを特徴とするミキサー回路。
  5. 請求項４において、
    前記ゲート接地増幅回路によって増幅された信号が、
    前記第１の制御信号〜前記第ｍの制御信号のうちのｊ個（ｊは２≦ｊ≦ｍである整数）の制御信号によってオン状態になった前記第１の直列トランジスター列〜前記第ｎの直列トランジスター列のいずれかの前記直列トランジスター列を介して、出力されることを特徴とするミキサー回路。
  6. 請求項５において、
    前記第１の制御信号〜前記第ｍの制御信号は、ＵＷＢ−ＩＲ（Ultra Wide Band−Impulse Radio）信号のテンプレートパルスよりも幅の広いパルス信号を含むことを特徴とするミキサー回路。
  7. 請求項６において、
    第１の電源ノードと前記第２のノードとの間に設けられる負荷素子を含むことを特徴とするミキサー回路。
  8. 請求項７において、
    前記第２のノードから出力信号が出力されることを特徴とするミキサー回路。
  9. 請求項７において、
    前記負荷素子として、カレントミラー回路が設けられ、
    前記カレントミラー回路の出力ノードから出力信号が出力されることを特徴とするミキサー回路。
  10. 請求項９において、
    前記出力ノードと第２の電源ノードとの間に設けられるキャパシターと、
    前記出力ノードと前記第２の電源ノードとの間に設けられるスイッチ素子とを含むことを特徴とするミキサー回路。
  11. 請求項１乃至１０のいずれかにおいて、
    前記第１の直列トランジスター列〜前記第ｎの直列トランジスター列として、１組の直列トランジスター列が設けられ、
    前記第１の制御信号〜前記第ｍの制御信号として、第１の制御信号及び第２の制御信号が入力され、
    前記１組の直列トランジスター列は、前記第１のノードと前記第２のノードとの間に直列に接続された第１のトランジスター及び第２のトランジスターを含み、
    前記第１のトランジスター及び前記第２のトランジスターは、各々、前記第１の制御信号及び前記第２の制御信号によって制御されることを特徴とするミキサー回路。
  12. 請求項１乃至１０のいずれかにおいて、
    前記第１の直列トランジスター列〜前記第ｎの直列トランジスター列として、第１の直列トランジスター列及び第２の直列トランジスター列が設けられ、
    前記第１の制御信号〜前記第ｍの制御信号として、第１の制御信号〜第４の制御信号が入力され、
    前記第１の直列トランジスター列は、前記第１のノードと前記第２のノードとの間に直列に接続された第１のトランジスター及び第２のトランジスターを含み、
    前記第２の直列トランジスター列は、前記第１のノードと前記第２のノードとの間に直列に接続された第３のトランジスター及び第４のトランジスターを含み、
    前記第１のトランジスター及び前記第２のトランジスターは、各々、前記第１の制御信号及び前記第２の制御信号によって制御され、
    前記第３のトランジスター及び前記第４のトランジスターは、各々、前記第３の制御信号及び前記第４の制御信号によって制御されることを特徴とするミキサー回路。
  13. 請求項１乃至１０のいずれかにおいて、
    前記入力ノードとして、
    １組の差動入力信号を構成する第１の入力信号が入力される第１の入力ノードと、
    前記１組の差動入力信号を構成する第２の入力信号が入力される第２の入力ノードとが設けられ、
    前記ゲート接地増幅回路として、
    前記第１の入力ノードと前記第１のノードとの間に設けられる第１のゲート接地増幅回路と、
    前記第２の入力ノードと第３のノードとの間に設けられる第２のゲート接地増幅回路とが設けられ、
    前記第１の直列トランジスター列〜前記第ｎの直列トランジスター列として、第１の直列トランジスター列〜第４の直列トランジスター列が設けられ、
    前記第１の制御信号〜前記第ｍの制御信号として、第１の制御信号〜第４の制御信号が入力され、
    前記第１の直列トランジスター列は、前記第１のノードと前記第２のノードとの間に直列に接続された第１のトランジスター及び第２のトランジスターを含み、
    前記第２の直列トランジスター列は、前記第１のノードと前記第２のノードとの間に直列に接続された第３のトランジスター及び第４のトランジスターを含み、
    前記第３の直列トランジスター列は、前記第３のノードと前記第２のノードとの間に直列に接続された第５のトランジスター及び第６のトランジスターを含み、
    前記第４の直列トランジスター列は、前記第３のノードと前記第２のノードとの間に直列に接続された第７のトランジスター及び第８のトランジスターを含み、
    前記第１のトランジスター及び前記第２のトランジスターは、各々、前記第１の制御信号及び前記第２の制御信号によって制御され、
    前記第３のトランジスター及び前記第４のトランジスターは、各々、前記第３の制御信号及び前記第４の制御信号によって制御され、
    前記第５のトランジスター及び前記第６のトランジスターは、各々、前記第２の制御信号及び前記第３の制御信号によって制御され、
    前記第７のトランジスター及び前記第８のトランジスターは、各々、前記第１の制御信号及び前記第４の制御信号によって制御されることを特徴とするミキサー回路。
  14. 請求項７乃至１０のいずれかにおいて、
    前記入力ノードとして、
    １組の差動入力信号を構成する第１の入力信号が入力される第１の入力ノードと、
    前記１組の差動入力信号を構成する第２の入力信号が入力される第２の入力ノードとが設けられ、
    前記負荷素子として、
    前記第１の電源ノードと前記第２のノードとの間に設けられる第１の負荷素子と、
    前記第１の電源ノードと第４のノードとの間に設けられる第２の負荷素子とを含み、
    前記ゲート接地増幅回路として、
    前記第１の入力ノードと前記第１のノードとの間に設けられる第１のゲート接地増幅回路と、
    前記第２の入力ノードと第３のノードとの間に設けられる第２のゲート接地増幅回路とを含み、
    前記第１の直列トランジスター列〜前記第ｎの直列トランジスター列として、第１の直列トランジスター列〜第８の直列トランジスター列が設けられ、
    前記第１の制御信号〜前記第ｍの制御信号として、第１の制御信号〜第４の制御信号が入力され、
    前記第１の直列トランジスター列は、前記第１のノードと前記第２のノードとの間に直列に接続された第１のトランジスター及び第２のトランジスターを含み、
    前記第２の直列トランジスター列は、前記第１のノードと前記第２のノードとの間に直列に接続された第３のトランジスター及び第４のトランジスターを含み、
    前記第３の直列トランジスター列は、前記第１のノードと前記第４のノードとの間に直列に接続された第５のトランジスター及び第６のトランジスターを含み、
    前記第４の直列トランジスター列は、前記第１のノードと前記第４のノードとの間に直列に接続された第７のトランジスター及び第８のトランジスターを含み、
    前記第５の直列トランジスター列は、前記第３のノードと前記第４のノードとの間に直列に接続された第９のトランジスター及び第１０のトランジスターを含み、
    前記第６の直列トランジスター列は、前記第３のノードと前記第４のノードとの間に直列に接続された第１１のトランジスター及び第１２のトランジスターを含み、
    前記第７の直列トランジスター列は、前記第３のノードと前記第２のノードとの間に直列に接続された第１３のトランジスター及び第１４のトランジスターを含み、
    前記第８の直列トランジスター列は、前記第３のノードと前記第２のノードとの間に直列に接続された第１５のトランジスター及び第１６のトランジスターを含み、
    前記第１のトランジスター及び前記第２のトランジスターは、各々、前記第１の制御信号及び前記第２の制御信号によって制御され、
    前記第３のトランジスター及び前記第４のトランジスターは、各々、前記第３の制御信号及び前記第４の制御信号によって制御され、
    前記第５のトランジスター及び前記第６のトランジスターは、各々、前記第２の制御信号及び前記第３の制御信号によって制御され、
    前記第７のトランジスター及び前記第８のトランジスターは、各々、前記第１の制御信号及び前記第４の制御信号によって制御され
    前記第９のトランジスター及び前記第１０のトランジスターは、各々、前記第１の制御信号及び前記第２の制御信号によって制御され、
    前記第１１のトランジスター及び前記第１２のトランジスターは、各々、前記第３の制御信号及び前記第４の制御信号によって制御され、
    前記第１３のトランジスター及び前記第１４のトランジスターは、各々、前記第２の制御信号及び前記第３の制御信号によって制御され、
    前記第１５のトランジスター及び前記第１６のトランジスターは、各々、前記第１の制御信号及び前記第４の制御信号によって制御され、
    前記第４のノードから前記第１の入力信号に対応する第１の差動出力信号が出力され、
    前記第２のノードから前記第２の入力信号に対応する第２の差動出力信号が出力されることを特徴とするミキサー回路。
  15. 請求項１乃至１４のいずれかに記載のミキサー回路と、
    前記第１の制御信号〜前記第ｍの制御信号を生成する制御信号生成回路とを含むことを特徴とする通信装置。
  16. 請求項１５において、
    前記第１の制御信号〜前記第ｍの制御信号は、少なくとも第１の周波数の成分を有する信号及び第２の周波数の成分を有する信号であり、
    受信信号周波数は、前記第１の周波数及び前記第２の周波数の和又は差のいずれか一方に一致することを特徴とする通信装置。
  17. 請求項１５又は１６に記載の通信装置を含むことを特徴とする電子機器。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012195638A (ja) * 2011-03-15 2012-10-11 Ricoh Co Ltd 送受信回路
JP2012217157A (ja) * 2011-03-30 2012-11-08 Asahi Kasei Electronics Co Ltd ミキサ回路
JP2014007606A (ja) * 2012-06-25 2014-01-16 Fujitsu Semiconductor Ltd ミキサ回路及び混合装置
US8698529B2 (en) 2012-09-06 2014-04-15 Electronics And Telecommunications Research Institute Delay time control circuit and control method thereof
WO2021117386A1 (ja) * 2019-12-09 2021-06-17 ソニーセミコンダクタソリューションズ株式会社 受信装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8112056B2 (en) * 2007-07-25 2012-02-07 The Regents Of The University Of California Distributed direct conversion receiver (DDCR) for UWB systems
JP2009232451A (ja) * 2008-02-29 2009-10-08 Seiko Epson Corp ミキサ回路及びミキサ回路を含む通信装置
KR101077228B1 (ko) * 2009-09-17 2011-10-27 (주)에프씨아이 믹서회로
JP2012015984A (ja) * 2010-06-04 2012-01-19 Sony Corp クロック逓倍回路、固体撮像装置及び位相シフト回路
US8890736B2 (en) * 2012-09-11 2014-11-18 Mediatek Inc. Signal mixing circuit and associated converter

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08288882A (ja) 1995-02-13 1996-11-01 Hitachi Ltd ディジタル移動通信機器用高周波回路
JPH10126300A (ja) 1996-10-18 1998-05-15 Hitachi Ltd ミクサ回路
US6313688B1 (en) * 1998-07-24 2001-11-06 Gct Semiconductor, Inc. Mixer structure and method of using same
US6421389B1 (en) * 1999-07-16 2002-07-16 Time Domain Corporation Baseband signal converter for a wideband impulse radio receiver
US7027493B2 (en) * 2000-01-19 2006-04-11 Time Domain Corporation System and method for medium wide band communications by impluse radio
US20030108133A1 (en) * 2001-10-11 2003-06-12 Richards James L. Apparatus and method for increasing received signal-to-noise ratio in a transmit reference ultra-wideband system
US6429721B1 (en) * 2001-10-25 2002-08-06 Lsi Logic Corporation Mixer with stepped gain and constant common mode DC output bias voltage
JP3959371B2 (ja) 2002-05-31 2007-08-15 株式会社東芝 可変インダクタ
JP4949632B2 (ja) 2005-01-31 2012-06-13 ルネサスエレクトロニクス株式会社 利得可変増幅器
JP2006279599A (ja) 2005-03-29 2006-10-12 Toyota Industries Corp 増幅回路
US7512393B2 (en) * 2005-10-14 2009-03-31 Skyworks Solutions, Inc. Downconverting mixer

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012195638A (ja) * 2011-03-15 2012-10-11 Ricoh Co Ltd 送受信回路
JP2012217157A (ja) * 2011-03-30 2012-11-08 Asahi Kasei Electronics Co Ltd ミキサ回路
JP2014007606A (ja) * 2012-06-25 2014-01-16 Fujitsu Semiconductor Ltd ミキサ回路及び混合装置
US8698529B2 (en) 2012-09-06 2014-04-15 Electronics And Telecommunications Research Institute Delay time control circuit and control method thereof
WO2021117386A1 (ja) * 2019-12-09 2021-06-17 ソニーセミコンダクタソリューションズ株式会社 受信装置

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