JP5399480B2 - 高速低電力ラッチ - Google Patents

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Description

本開示は、一般的にはエレクトロニクスに関し、より具体的にはラッチ（latch）に関する。
ラッチは、情報の１ビットを記憶することができ、クロック信号或いはいくつかの他の制御信号によって制御されることができる回路である。ラッチは、２つの動作モード、トラッキングモード及びホールディングモードを持つことができ、それらはクロック信号によって選択される。これらの動作モードはまた、他の名前によって参照されるかもしれない。ラッチの出力は、トラッキングモードの間、例えばクロック信号がロジックハイ（logic high）のときに、入力信号に追従する。データ値は、例えばクロック信号がロジックロウ（logic low）に推移するときに、ラッチによって捕捉される。捕捉された値は、ホールディングモードの間、例えばクロック信号がロジックロウのときに、保持され、ラッチ出力に供給される。ラッチはまた、クロック信号のロウロジック、立ち上がりエッジ或いは立ち下がりエッジによってトリガされるかもしれない。
【０００３】
ラッチは一般に、種々の回路及びアプリケーションに用いられる。例えば、ラッチは周波数分周器（frequency divider）に用いられ、それはたびたび受信機（receiver）及び送信機（transmitter）に用いられる。周波数分周器は、電圧制御発振器（voltage controlled oscillator）（ＶＣＯ）からのＶＣＯ信号を受け取り、ＶＣＯ信号を周波数においてＮのファクタ（factor of N）で分周し、ＶＣＯ信号の周波数の１／Ｎの周波数を有する分周器信号を供給し、ここでＮは整数又は非整数値である。ＶＣＯ信号は高い周波数であるため、低電力を消費する高速ラッチが強く望まれている。
【先行技術文献】
【特許文献】
【特許文献１】 国際公開第０１／２９９６５号
【特許文献２】 欧州特許出願公開第１６７９７９６号明細書
【特許文献３】 米国特許第６１６６５７１号明細書
種々の回路及びアプリケーションのために用いられる高速低電力ラッチ（high-speed low-power latch）が、ここで述べられる。一態様では、高速低電力ラッチは、トランジスタの第１、第２及び第３のセットを含む。トランジスタの第１のセットは、非レールトゥレール（non-rail-to-rail）又はレールトゥレール（rail-to-rail）電圧スウィング（voltage swing）を有するクロック信号に基づいてラッチのためのトラッキング（tracking）モード又はホールディング（holding）モードを選択する。トランジスタの第２のセットは、入力信号に基づいてデータ値を捕捉し（capture）、トラッキングモード中に出力信号を供給する。トランジスタの第３のセットは、データ値を記憶し且つホールディングモード中に出力信号を供給する。入力及び出力信号は、レールトゥレール電圧スウィングを有する。クロック信号及び入力及び出力信号は、異なった信号であってもよい。
一設計では、第１のセットは、クロック信号に基づいてイネーブル（enable）又はディセーブル（disable）となる少なくとも１つのプルダウントランジスタ及び又は少なくとも１つのプルアップトランジスタを含む。一設計では、第２のセットは、非反転（non-inverted）及び反転（inverted）入力信号をそれぞれ受け取り、反転及び非反転出力信号を供給する、第１及び第２のスイッチングトランジスタを含む。第２のセットは、追加のスイッチングトランジスタを含んでいてもよい。一設計では、第３のセットは、第１のインバータとして結合される第１及び第２のラッチングトランジスタと、第２のインバータとして結合される第３及び第４のラッチングトランジスタとを含む。第１及び第２のインバータはクロス結合（cross-coupled）している。
他の態様では、周波数分周器（frequency divider）は、直列に結合された複数のラッチを含む。各ラッチは、非レールトゥレール電圧スウィングを有するクロック信号を受け取って、レールトゥレール電圧スウィングを有する出力信号を供給する。複数のラッチは、周波数において（in frequency）クロック信号を分周（divide）して、クロック信号の周波数の数分の１の（a fraction of）周波数を有する分周器信号（divider signal）を供給する。
さらに他の態様では、信号発生器は、少なくとも１つのラッチと、自動的なディーティサイクル調整を行う制御回路とを含んでいる。少なくとも１つのラッチは、クロック信号を受け取って出力信号を生成する。制御回路は、出力信号に由来するフィードバック信号のディーティサイクルをセンスする。制御回路は、そして、少なくとも１つのラッチの動作を調整してフィードバック信号のための５０％デューティサイクルを得るために制御信号を生成する。一設計において、信号発生器は、発振器信号を受け取ってクロック信号を供給するバイアス回路をさらに含む。制御回路は、制御信号としてバイアス電圧を供給すし、クロック信号はバイアス電圧によって決まる直流（ＤＣ）レベルを有する。ディーティサイクルは、少なくとも１つのラッチ内の少なくとも１つのトランジスタをクロック信号のＤＣレベルに基づいてより強く又はより弱くターンオンさせることによって調整される。
開示の種々の態様及び特徴は、以下にさらに詳しく説明される。
図１は、局部発振器（ＬＯ）信号発生器のブロック図を示している。 図２Ａは、電流モードロジック（ＣＭＬ）ラッチの概略図を示している。 図２Ｂは、相補的金属酸化物半導体（ＣＭＯＳ）スタティックラッチの概略図を示している。 図３Ａは高速低電力ラッチの設計の概略図を示している。 図３Ｂは高速低電力ラッチの設計の概略図を示している。 図３Ｃは高速低電力ラッチの設計の概略図を示している。 図３Ｄは高速低電力ラッチの設計の概略図を示している。 図３Ｅは高速低電力ラッチの設計の概略図を示している。 図４は、入力信号をラッチするためのプロセスを示している。 図５は、自動的なディーティサイクル調整を有するＬＯ信号発生器のブロック図を示している。 図６は、自動的なディーティサイクル調整を実行するためのプロセスを示している。 図７は、無線通信デバイスのブロック図を示している。
ここで説明する高速低電力ラッチは、種々の回路及びアプリケーションに用いられる。明確化のため、周波数分周器（frequency divider）における高速低電力ラッチの典型的な用途を以下に説明する。
図１は、ＬＯ信号発生器１００の設計のブロック図を示しており、それは受信機（receiver）又は送信機（transmitter）の一部分であり得る。ＬＯ信号発生器１００内では、ＶＣＯ１１０は周波数ｆ0でＶＣＯ信号を発生する。周波数分周器１２０は、周波数において２でＶＣＯ信号を分周し、ｆ0／２の周波数を有する分周信号を供給する。周波数分周器１２０内では、電圧レベルシフタ１２２が、ＶＣＯ信号を受け取り、ＤＣレベルをシフトさせる及び／又はＶＣＯ信号の増幅率を変化させ、クロック信号を供給する。ラッチ１２４及び１２６は、直列に結合している。ラッチ１２４は、ラッチ１２６の反転データ出力に結合したデータ入力を有し、そのクロック入力はクロック信号を受け取る。ラッチ１２６は、ラッチ１２４のデータ出力に結合したデータ入力を有し、そのクロック入力はクロック信号を受け取り、そのデータ出力は分周器信号（divider signal）を供給する。ドライバ（ＤＲＶ）１３０は、分周器信号を受け取り、ＬＯ信号をミキサ（mixer）１４０に供給する。送信機のために、ミキサ１４０はＬＯ信号を持つベースバンド入力信号をアップコンバートし、アップコンバートされた出力信号を供給する。受信機のために、ミキサ１４０はＬＯ信号を持つ高周波（ＲＦ）入力信号をダウンコンバートし、ダウンコンバートされた出力信号を供給する。
図１の周波数分周器１２０のような高速周波数分周器は、一般的に通信システムに用いられ、典型的には多量の電力を消費する。多くの通信システムにおいて、周波数分周器は、ＶＣＯ信号を分周するために用いられ、例えば図１に示されるように、ミキサのためのＬＯ信号を生成する。ＶＣＯ信号は、典型的には非レールトゥレール電圧スウィング（non-rail-to-rail voltage swing）を有し、ＬＯ信号は、典型的にはレールトゥレール電圧スウィング（rail-to-rail voltage swing）を有する。レールトゥレール電圧スウィングは、高（ＶDD）供給電圧（upper supply voltage）と、回路接地（circuit ground）であるかもしれない低（ＶSS）供給電圧（lower supply voltage）との間の電圧スウィングを指す。非レールトゥレール電圧スウィングは、ＶDDからＶSSまでの範囲の一部分にわたる（over a fraction of）電圧スウィングを指す。
最もコンベンショナルなラッチは、同一の入力及び出力電圧スウィングで動作する。例えば、ＣＭＬラッチは、非レールトゥレールクロック信号を受け取り、非レールトゥレール出力信号を生成する。ＣＭＯＳスタティックラッチは、レールトゥレールクロック信号を受け取り、レールトゥレール出力信号を生成する。電圧レベルシフタは、非レールトゥレール信号をレールトゥレール信号に変換するために用いられる。例えば、電圧レベルシフタは、図１に示されるように、非レールトゥレールＶＣＯ信号をＣＭＯＳスタティックラッチのためにレールトゥレールクロック信号に変換する。或いは、電圧レベルシフタは、ＣＭＬラッチからの非レールトゥレール出力信号をレールトゥレールドライバ信号に変換する（図１には示されていない）。どのような場合も、電圧レベルシフタは典型的には、多量の電力を、特に高い周波数において、消費する。
図２Ａは、ＣＭＬラッチ２００の概略的な図を示しており、それは周波数分周器に利用される。ＣＭＬラッチ２００内では、Ｎチャネル金属酸化物半導体（ＮＭＯＳ）トランジスタ２１２及び２２２は、ノードＡに結合されたソース、クロック（ＣＬＫ）入力及び反転クロック（ＣＬＫＢ）入力に結合されたゲートを、それぞれ有する。電流源２１０は、ノードＡと回路接地との間に結合されている。
ＮＭＯＳトランジスタ２１４及び２１６は、ＮＭＯＳトランジスタ２１２のドレインに結合されたソース、データ（Ｄ）入力及び反転データ（Ｄバー）入力に結合されたゲートを、それぞれ有し、反転データ（Ｑバー）出力及びデータ（Ｑ）出力に結合されたドレインを、それぞれ有する。ＮＭＯＳトランジスタ２２４及び２２６は、ＮＭＯＳトランジスタ２２２のドレインに結合されたソース、Ｑ及びＱバー出力に結合されたゲートを、それぞれ有し、Ｑバー及びＱ出力に結合されたドレインを、それぞれ有する。抵抗２１８は、ＶDDサプライ（supply）とＱバー出力との間に結合され、抵抗２２０は、ＶDDサプライとＱ出力との間に結合されている。
ＣＭＬラッチ２００は、以下のように動作する。トラッキングモードでは、ＮＭＯＳトランジスタ２１２はターンオンし、ＮＭＯＳトランジスタ２２２はターンオフし、Ｑ及びＱバー出力での電圧はＤ及びＤバー入力上の差動（differential）入力電圧によって決まる。ホールディングモードでは、ＮＭＯＳトランジスタ２１２はターンオフし、ＮＭＯＳトランジスタ２２２はターンオンし、ＮＭＯＳトランジスタ２２４及び２２６は、Ｑ及びＱバー出力での電圧を維持する。電流源２１０は、所与の時に、ＮＭＯＳトランジスタ２１４及び２１６或いはＮＭＯＳトランジスタ２２４及び２２６のいずれかのために、バイアス電流を供給する。ＣＭＬラッチ２００は、それ故に、全ての時間で電力を消費する。ＣＭＬラッチ２００の、ＣＬＫ及びＣＬＫＢ入力での差動クロック信号、Ｄ及びＤバー入力での差動入力信号、及びＱ及びＱバー出力での差動出力信号は、非レールトゥレール信号である。例えば、１．３ボルト（Ｖ）供給電圧では、クロック信号は０．３から１．０Ｖの範囲を、入力及び出力信号は０．８から１．３Ｖの範囲を取り得る。
ＣＭＬラッチ２００は、いくつかの不利を有している。第１に、ＣＭＬラッチ２００は、非レールトゥレールクロック信号を受け取り、非レールトゥレール出力信号を供給する。電圧レベルシフタは、非レールトゥレール出力信号をレールトゥレール出力信号に変換する必要がある。第２に、ＣＭＬラッチ２００は、良好なパフォーマンスのために高い電力を消費する。
図２Ｂは、ＣＭＯＳスタティックラッチ２５０の概略的な図を示しており、それはまた周波数分周器に利用される。ＣＭＯＳスタティックラッチ２５０内では、ＮＭＯＳトランジスタ２５２は、回路接地に結合されたソース、及びクロック入力に結合されたゲートを有する。ＮＭＯＳトランジスタ２５４は、ＮＭＯＳトランジスタ２５２のドレインに結合されたソース、データ入力に結合されたゲート、及びデータ出力に結合されたドレインを有する。ＰチャネルＭＯＳ（ＰＭＯＳ）トランジスタ２５６は、データ入力に結合されたゲート、及びデータ出力に結合されたドレインを有する。ＰＭＯＳトランジスタ２５８は、ＶDDサプライに結合されたソース、反転クロック入力に結合されたゲート、及びＰＭＯＳトランジスタ２５６のソースに結合されたドレインを有する。
ＣＭＯＳスタティックラッチ２５０は、以下のように動作する。トラッキングモードでは、ＭＯＳトランジスタ２５２及び２５８はターンオンし、Ｑ出力での出力信号はＤ入力での入力信号によって決定される。ホールディングモードでは、ＭＯＳトランジスタ２５２及び２５８はターンオフし、出力信号はＱ出力でのキャパシティブな負荷によって維持される。ＣＭＯＳスタティックラッチ２５０は、キャパシティブな負荷のリーク電流ゆえに、低い周波数では動作できないかもしれない。
ＣＭＯＳスタティックラッチ２５０は、いくつかの不利を有している。第１に、ＣＭＯＳスタティックラッチ２５０は、レールトゥレールクロック信号を受け取る。電圧レベルシフタは、図１に示されるように、非レールトゥレールＶＣＯ信号をレールトゥレールクロック信号に変換する必要がある。第２に、ＣＭＯＳスタティックラッチ２５０は、シングルエンドの（single-ended）出力信号を生成し、いくつかのアプリケーションは差動出力信号を要求する。
一態様では、非レールトゥレール又はレールトゥレールクロック信号を受け取り、レールトゥレール差動出力信号を供給することができる高速低電力ラッチが、ここで説明される。これらのラッチについては、電圧レベルシフタは必要とされない。高速低電力ラッチのいくつかの設計が、以下に説明される。
図３Ａは、高速低電力ラッチ３００の設計の概略図を示している。ラッチ３００内では、ＮＭＯＳトランジスタＭ０ ３１０は、回路接地に結合されたソース、ＣＬＫ入力に結合されたゲート、及びノードＸに結合されたドレインを有する。ＮＭＯＳトランジスタＭ６ ３１２は、ノードＸに結合されたソース、Ｄ入力に結合されたゲート、及びＱバー出力に結合されたドレインを有する。ＰＭＯＳトランジスタＭ７ ３１４は、ノードＹに結合されたソース、Ｄ入力に結合されたゲート、及びＱバー出力に結合されたドレインを有する。ＮＭＯＳトランジスタＭ８ ３２２は、ノードＸに結合されたソース、Ｄバー入力に結合されたゲート、及びＱ出力に結合されたドレインを有する。ＰＭＯＳトランジスタＭ９ ３２４は、ノードＹに結合されたソース、Ｄバー入力に結合されたゲート、及びＱ出力に結合されたドレインを有する。ＰＭＯＳトランジスタＭ１ ３５０は、ＶDDサプライに結合されたソース、ＣＬＫＢ入力に結合されたゲート、及びノードＹに結合されたドレインを有する。
ＮＭＯＳトランジスタＭ２ ３３２及びＰＭＯＳトランジスタＭ３ ３３４は、インバータ３３０として結合され、それらのゲートは互いに且つＱ出力に結合され、それらのドレインは互いに且つＱバー出力に結合され、それらのソースは回路接地及びＶDDサプライにそれぞれ結合されている。ＮＭＯＳトランジスタＭ４ ３４２及びＰＭＯＳトランジスタＭ５ ３４４は、インバータ３４０として結合され、それらのゲートは互いに且つＱバー出力に結合され、それらのドレインは互いに且つＱ出力に結合され、それらのソースは回路接地及びＶDDサプライにそれぞれ結合されている。インバータ３３０及び３４０は、クロス結合し、各インバータは他のインバータの入力に結合された出力を有している。
ラッチ３００は、ＣＬＫ及びＣＬＫＢ入力で、それぞれ、非反転クロック（Ｃｌｏｃｋｐ）信号及び反転クロック（Ｃｌｏｃｋｎ）信号からなる差動クロック信号を受け取る。Ｃｌｏｃｋｐ及びＣｌｏｃｋｎ信号は、相補的（complementary）クロック信号とも呼ばれる。Ｃｌｏｃｋｐ及びＣｌｏｃｋｎ信号は、非レールトゥレール又はレールトゥレール電圧スウィングを有し、同じ又は異なったＤＣレベルを有していてもよい。ラッチ３００はまた、Ｄ及びＤバー入力で、それぞれ、非反転入力（Ｄｉｎｐ）信号及び反転入力（Ｄｉｎｎ）信号からなる差動入力信号を受け取る。ラッチ３００は、Ｑ及びＱバー出力で、それぞれ、非反転出力（Ｄｏｕｔｐ）信号及び反転出力（Ｄｏｕｔｎ）信号からなる差動出力信号を供給する。相補的入力信号及び相補的出力信号は、レールトゥレール電圧スウィングを有する。
ラッチ３００は、以下の３セットのトランジスタを含んでいる。
・ プルダウントランジスタＭ０及びプルアップトランジスタＭ１の第１のセット、
・ スイッチングトランジスタＭ６からＭ９の第２のセット、
・ ラッチングトランジスタＭ２からＭ５の第３のセット。
ラッチ３００は、以下のように動作する。ＣＬＫ入力がトラッキングモード中にハイ（High）であるとき、プルダウン及びプルアップトランジスタＭ０及びＭ１は、ターンオンし且つラッチングトランジスタＭ２からＭ５よりも強い（stronger）。スイッチングトランジスタＭ６からＭ９は、Ｄ及びＤバー入力で、相補的入力信号にしたがって、Ｑ及びＱバー出力をセットする。ラッチングトランジスタは、Ｑ及びＱバー出力での電圧をレールトゥレールレベルへと増幅する。Ｑ及びＱバー出力はそこで、トラッキングモード中にＤ及びＤバー入力上の電圧をトラック（track）する。ラッチングトランジスタは、ＣＬＫ入力遷移がハイからロウのときに、Ｑ及びＱバー出力でのデータ値を捕捉する。ＣＬＫ入力がホールディングモード中にロウであるとき、プルダウン及びプルアップトランジスタＭ０及びＭ１は、部分的にターンオフし、ラッチングトランジスタよりも弱い（weaker）。ラッチングトランジスタはそして、捕捉されたデータ値に応じて、Ｑ及びＱバー出力を維持する。
プルダウン及びプルアップトランジスタの第１のセットは、クロック信号に基づいて、ラッチ３００がトラッキングモード或いはホールディングモードにおいて動作するかどうかを制御する。スイッチングトランジスタの第２のセットは、トラッキングモード中に入力信号に基づいて、ラッチ３００のためのデータ値を決定する。ラッチングトランジスタの第３のセットは、トラッキングモード中に信号増幅を供給し、ホールディングモード中にデータ値を記憶する。スイッチングトランジスタの第２のセットは、トラッキングモード中に出力信号を供給し、ラッチングトランジスタの第３のセットは、ホールディングモード中に出力信号を供給する。
図３Ｂは、高速低電力ラッチ３０２の設計の概略図を示している。ラッチ３０２内において、ＭＯＳトランジスタ３１０から３４４は、以下の違いを持って上述した図３Ａのように結合している。ＰＭＯＳトランジスタＭ１Ａ ３１４は、ＣＬＫＢ入力に結合されたゲートと、ＶDDサプライに結合されたソースとを有している。ＰＭＯＳトランジスタＭ１Ｂ ３２４は、ＣＬＫＢ入力に結合されたゲートと、ＶDDサプライに結合されたソースとを有している。ＰＭＯＳトランジスタ３５０は、ラッチ３０２から除外されている。
ラッチ３０２は、以下の３セットのトランジスタを含んでいる。
・ プルダウントランジスタＭ０及びプルアップトランジスタＭ１Ａ及びＭ１Ｂの第１のセット、
・ スイッチングトランジスタＭ６及びＭ８の第２のセット、
・ ラッチングトランジスタＭ２からＭ５の第３のセット。
ラッチ３０２は、図３Ａのラッチ３００と同様に動作する。ＣＬＫ入力がトラッキングモード中にハイ（High）であるとき、プルダウン及びプルアップトランジスタＭ０、Ｍ１Ａ及びＭ１Ｂは、ターンオンし且つラッチングトランジスタＭ２からＭ５よりも強い（stronger）。Ｑ及びＱバー出力は、Ｄ及びＤバー入力で、相補的入力信号にしたがって、スイッチングトランジスタＭ６及びＭ８によってセットされ、ラッチングトランジスタによってレールトゥレールレベルへと増幅される。ラッチングトランジスタは、ＣＬＫ入力遷移がハイからロウのときに、Ｑ及びＱバー出力でのデータ値を捕捉する。ラッチングトランジスタは、ＣＬＫ入力がロウのときに、ホールディングモード中に捕捉されたデータ値に応じて、Ｑ及びＱバー出力を維持する。
図３Ｃは、高速低電力ラッチ３０４の設計の概略図を示している。ラッチ３０４内において、ＭＯＳトランジスタ３１２から３５０は、以下の違いを持って上述した図３Ａのように結合している。ＮＭＯＳトランジスタＭ０Ａ ３１２及びＮＭＯＳトランジスタＭ０Ｂ ３２２は、ＣＬＫ入力に結合されたゲートと、回路接地に結合されたソースとを有している。ＮＭＯＳトランジスタ３１０は、ラッチ３０４から除外されている。
ラッチ３０４は、以下の３セットのトランジスタを含んでいる。
・ プルダウントランジスタＭ０Ａ及びＭ０Ｂ及びプルアップトランジスタＭ１の第１のセット、
・ スイッチングトランジスタＭ７及びＭ９の第２のセット、
・ ラッチングトランジスタＭ２からＭ５の第３のセット。
ラッチ３０４は、図３Ａのラッチ３００と同様に動作する。ＣＬＫ入力がトラッキングモード中にハイであるとき、プルダウン及びプルアップトランジスタＭ０Ａ、Ｍ０Ｂ及びＭ１は、ターンオンし且つラッチングトランジスタＭ２からＭ５よりも強い（stronger）。Ｑ及びＱバー出力は、Ｄ及びＤバー入力で、相補的入力信号にしたがって、スイッチングトランジスタＭ７及びＭ９によってセットされ、ラッチングトランジスタによってレールトゥレールレベルへと増幅される。ラッチングトランジスタは、ＣＬＫ入力遷移がハイからロウのときに、Ｑ及びＱバー出力でのデータ値を捕捉する。ラッチングトランジスタは、ＣＬＫ入力がロウのときに、ホールディングモード中に捕捉されたデータ値に応じて、Ｑ及びＱバー出力を維持する。
図３Ｄは、高速低電力ラッチ３０６の設計の概略図を示している。ラッチ３０６は、ラッチ３０６から除外されたＰＭＯＳトランジスタ３３４及び３４４以外は、図３Ｂのラッチ３０２内の全てのＭＯＳトランジスタを含んでいる。
ラッチ３０６は、以下の３セットのトランジスタを含んでいる。
・ プルダウントランジスタＭ０及びプルアップトランジスタＭ１Ａ及びＭ１Ｂの第１のセット、
・ スイッチングトランジスタＭ６及びＭ８の第２のセット、
・ ラッチングトランジスタＭ２及びＭ４の第３のセット。
ラッチ３０６は、図３Ｂのラッチ３０２と同様に動作する。トラッキングモード中では、ラッチングトランジスタＭ２及びＭ４は、ハイからロウへの遷移のために増幅を与えることができる。ホールディングモード中では、ラッチングトランジスタは、捕捉されたデータ値に応じて、Ｑ及びＱバー出力を維持する。
図３Ｅは、高速低電力ラッチ３０８の設計の概略図を示している。ラッチ３０８は、ラッチ３０８から除外されたＮＭＯＳトランジスタ３３２及び３４２以外は、図３Ｂのラッチ３０２内の全てのＭＯＳトランジスタを含んでいる。
ラッチ３０８は、以下の３セットのトランジスタを含んでいる。
・ プルダウントランジスタＭ０及びプルアップトランジスタＭ１Ａ及びＭ１Ｂの第１のセット、
・ スイッチングトランジスタＭ６及びＭ８の第２のセット、
・ ラッチングトランジスタＭ３及びＭ５の第３のセット。
ラッチ３０８は、図３Ｂのラッチ３０２と同様に動作する。トラッキングモード中では、ラッチングトランジスタＭ３及びＭ５は、ロウからハイへの遷移のために増幅を与えることができる。ホールディングモード中では、ラッチングトランジスタは、捕捉されたデータ値に応じて、Ｑ及びＱバー出力を維持する。
図３Ａから図３Ｅは、高速低電力ラッチの５つの例示的設計を示している。これらのラッチは、高速且つ広い周波数レンジで動作することができる。スイッチングトランジスタＭ６からＭ９及びラッチングトランジスタＭ２からＭ５は、スイッチのように動作することができ、小さなＭＯＳトランジスタであり得る。これは、Ｑ及びＱバー出力の寄生キャパシタンスを低減し、ラッチを高い周波数で動作させ得る。これらのラッチはまた、低電力消費で、非レールトゥレールクロック信号を増幅し、且つレールトゥレールデジタル信号を提供することができる。これらのラッチはまた、差動出力信号を供給することができ、そのことはいくつかのアプリケーションで要求されることである。
ここで述べる高速低電力ラッチは、種々の回路及びアプリケーションのために利用され、ＲＦ集積回路（ＲＦＩＣ）上にインプリメントされる周波数分周器（frequency divider）に適している。これらの集積化された周波数分周器はたびたび、高速であるが低電力であることを必要とする。高速低電力ラッチは、周波数分周器が、周波数において（in frequency）非レールトゥレールクロック信号を分周し、クロック信号を増幅することを可能とする。結局、これらのラッチは、レールトゥレールクロック信号を得るために電圧レベルシフタが非レールトゥレールクロック信号を増幅することの必要性を、排除することができる。
図４は、入力信号をラッチするためのプロセス４００の設計を示している。ラッチに対するトラッキングモード或いはホールディングモードは、非レールトゥレール又はレールトゥレール電圧スウィングを有するクロック信号によって制御されるトランジスタの第１のセットで選択される（ブロック４１２）。ラッチのためのデータ値は、レールトゥレール電圧スウィングを有する入力信号によって制御されるトランジスタの第２のセットでトラッキングモード中に捕捉される（ブロック４１４）。データ値は、トランジスタの第３のセットでホールディングモード中に記憶される（ブロック４１６）。レールトゥレール電圧スウィングを有する出力信号は、トラッキングモード中にトランジスタの第２のセットで、ホールディングモード中にトランジスタの第３のセットで、供給される。
一設計において、第１のセットは、トラッキングモードのためにイネーブル（enable）となり、ホールディングモードのためにディセーブル（disable）となる、少なくとも１つのプルダウントランジスタ及び／又は少なくとも１つのプルアップトランジスタを含んでいる。ブロック４１４の一設計において、第２のセットのトランジスタは、トラッキングモード中に出力信号を得るために入力信号によってスイッチされ、出力信号は、トラッキングモード中に第３のセットのトランジスタで増幅される。
ラッチからの出力信号は、デューティサイクルを有し、それは各サイクルにおいて出力信号がロジックハイである時間のパーセンテージである。５０％にできるだけ近いデューティサイクルを有していることが望ましい。例えば、ラッチからの出力信号はＬＯ信号を生成するために用いられ、アップコンバージョン（upconversion）或いはダウンコンバージョン（downconversion）性能は、５０％デューティサイクルから逸脱することによって悪影響を受ける。
図３Ａから図３Ｅに示された設計において、トラッキングモードの間のセッティング時間は、ラッチ出力信号のデューティサイクルを調整するために変動する。セッティング時間、したがってデューティサイクルは、以下の１以上を実行することによって調整される。
・ 相補的クロック信号のＤＣレベルを変える、
・ プルアップトランジスタＭ１、Ｍ１Ａ及びＭ１Ｂに対するＶDDサプライ電圧を変える、
・ ラッチングトランジスタＭ３及びＭ５に対するＶDDサプライ電圧を変える、
・ ラッチングトランジスタＭ２及びＭ４に対するＶSSサプライ電圧を変える、
・ プルダウントランジスタＭ０、Ｍ０Ａ及びＭ０Ｂに対するＶSSサプライ電圧を変える。
明確化のため、相補的クロック信号のＤＣレベルを変えることによってセッティング時間及びデューティサイクルを調整することを、以下に説明する。トラッキングモードの間のセッティング時間は、プルダウン及びプルアップトランジスタＭ０及びＭ１の強さ（strength）に依存し、それはこれらのトランジスタのゲートでのバイアス電圧に依存することとなる。ゲートバイアス電圧は、相補的クロック信号のＤＣレベルによって設定される。それ故、プルダウン及びプルアップトランジスタのゲートに供給される相補的クロック信号のＤＣレベルをチューニング（tuning）することにより、Ｑ及びＱバー出力での相補的出力信号の立ち上がり及び立ち下がりエッジが、相応してチューニングされる。例えば、もしＤＣレベルが増加すると、プルダウントランジスタＭ０がより強く（stronger）なり、相補的出力信号の立ち下がりエッジはより速く（faster）なり、デューティサイクルは減少する。もしＤＣレベルが減少すると、その逆が真である。
他の態様では、ラッチからの出力信号のデューティサイクルは、フィードバックループで自動的に調整されて、５０％デューティサイクルを実現する。一設計において、フィードバックループは、出力信号に由来するフィードバック信号のデューティサイクルをセンス（sense）し、バイアス電圧を生成する。クロック信号のＤＣレベルは、デューティサイクルが約５０％に調整されるように、バイアス電圧によって変動させられる。
図５は、自動的なデューティサイクル調整を有するＬＯ信号発生器５００の設計のブロック図を示している。この設計において、ＬＯ信号発生器５００は、ＶＣＯ５１０、バイアス回路５２０、周波数分周器５３０、ＬＯドライバ５４０、及び制御回路５５０を含んでいる。
ＶＣＯ５１０は、ｆ0の周波数でＶｏｕｔｐ及びＶｏｕｔｎ信号からなる差動ＶＣＯ信号を生成する。バイアス回路５２０は、差動ＶＣＯ信号を受け取り、Ｃｌｏｃｋｐ及びＣｌｏｃｋｎ信号からなる差動クロック信号を供給する。バイアス回路５２０内では、ＡＣ結合キャパシタ５２２及び５２４が、第１端（first end）でＶｏｕｔｐ及びＶｏｕｔｎ信号を受け取り、第２端（second end）でＣｌｏｃｋｐ及びＣｌｏｃｋｎ信号を供給する。抵抗５２６及び５２８は、キャパシタ５２２及び５２４の第２端に結合された一端をそれぞれ有し、他端はバイアス電圧Ｖｂｉａｓを受け取る。
周波数分周器５３０は、クロック信号を周波数において２分周し、ｆ0／２の周波数でＤｏｕｔｐ及びＤｏｕｔｎ信号からなる差動分周器信号（differential divider signal）を供給する。周波数分周器５３０は、直列に結合された２つのラッチ５３２及び５３４を含んでいる。ラッチ５３２は、それぞれＣｌｏｃｋｐ及びＣｌｏｃｋｎ信号を受け取るＣＬＫ及びＣＬＫＢ入力、及びラッチ５３４のそれぞれＱバー及びＱ出力に結合されたＤ及びＤバー入力を有する。ラッチ５３４は、それぞれＣｌｏｃｋｎ及びＣｌｏｃｋｐ信号を受け取るＣＬＫ及びＣＬＫＢ入力、及びラッチ５３２のそれぞれＱ及びＱバー出力に結合されたＤ及びＤバー入力を有する。ラッチ５３４は、そのＱ及びＱバー出力でそれぞれＤｏｕｔｐ及びＤｏｕｔｎ信号を供給する。ラッチ５３２及び５３４のそれぞれは、図３Ａのラッチ３００、図３Ｂのラッチ３０２、図３Ｃのラッチ３０４、図３Ｄのラッチ３０６、或いは図３Ｅのラッチ３０８でインプリメントされ得る。
ＬＯドライバ５４０は、周波数分周器５３０からＤｏｕｔｐ及びＤｏｕｔｎ信号を受け取り、Ｌｏｕｔｐ及びＬｏｕｔｎ信号からなる差動ＬＯ信号を供給する。ＬＯドライバ５４０内では、インバータ５４２及び５４４が直列に結合され、インバータ５４２の入力はＤｏｕｔｐ信号を受け取り、インバータ５４４の出力はＬｏｕｔｐ信号を供給する。インバータ５４６及び５４８が直列に結合され、インバータ５４６の入力はＤｏｕｔｎ信号を受け取り、インバータ５４８の出力はＬｏｕｔｎ信号を供給する。
制御回路５５０は、フィードバック信号のデューティサイクルをセンスし、フィードバック信号のデューティサイクルが約５０％となるようにバイアス電圧を生成する。通常は、フィードバック信号は、分周器信号、ＬＯ信号等に基づいて得られる。図５に示された設計では、ＰＭＯＳトランジスタ５６４及びＮＭＯＳトランジスタ５６６は、互いに結合され且つフィードバック信号を受け取るゲートと、互いに結合され且つノードＺ結合されたドレインとを有する。電流源５６２は、ＶDDサプライとＰＭＯＳトランジスタ５６４のソースとの間に結合されている。電流源５６８は、ＮＭＯＳトランジスタ５６６のソースと回路接地との間に結合されている。キャパシタ５７０は、ノードＺと回路接地との間に結合されている。ユニティ（unity）ゲインバッファ５７２は、ノードＺに結合された非反転入力と、その出力に結合された反転入力と、バイアス電圧を供給する出力とを有している。
自動的なデューティサイクル調整は、以下のように動作する。電流源５６２はＩｂｉａｓのソーシング（sourcing）電流を供給し、電流源５６８はＩｂｉａｓのシンキング（sinking）電流を供給する。もしデューティサイクルが５０％であるとすると、電流源５６２は半分のサイクルでキャパシタ５７０を充電し、電流源５６８は他の半分のサイクルでキャパシタ５７０を放電し、キャパシタ５７０は各サイクルにおいてゼロの正味電荷（net charge）を有する。もしデューティサイクルが５０％よりも大きいとすると、電流源５６２は半分よりも大きいサイクルでキャパシタ５７０を充電し、キャパシタ５７０は各サイクルにおいて正味の正電荷を有する。キャパシタ５７０にまたがる（across）電圧はそれ故、デューティサイクルが５０％よりも大きいときには増加し、デューティサイクルが５０％よりも小さいときには減少する。バッファ５７２は１のゲインを有し、バイアス電圧はキャパシタ５７０にまたがる電圧と等しい。デューティサイクルが５０％よりも大きいときには、バイアス電圧は増加する。より高いバイアス電圧はプルダウントランジスタをより強く（stronger）し、それはセッティング時間を短くし、デューティサイクルを減少させる。デューティサイクルが５０％よりも小さいときには、その逆が真となる。制御回路５５０はバイアス電圧を変化させ、それ故、フィードバック信号が５０％デューティサイクルを有するまで、Ｃｌｏｃｋｐ及びＣｌｏｃｋｎ信号のコモンモード電圧を変化させる。
図５は、フィードバック信号のセンスされたデューティサイクルに基づいてバイアス電圧を生成するための制御回路５５０の一設計を示している。他の設計では、フィードバック信号はバッファされてロウパスフィルタに結合され、それはフィードバック信号のデューティサイクルに比例した電圧を有するフィルタされた信号を供給する。コンパレータはフィルタされた信号を基準電圧と比較し、比較結果に基づいてバイアス電圧を生成する。バイアス電圧は、他の方法で生成することもできる。コモンバイアス電圧は、図５に示すように、Ｃｌｏｃｋｐ及びＣｌｏｃｋｎ信号の両方のために生成される。或いは、Ｃｌｏｃｋｐ及びＣｌｏｃｋｎ信号のために、異なったバイアス電圧が生成されてもよい。
上述したように、デューティサイクルは、プルアップ或いはラッチングトランジスタのためのＶDDサプライ電圧を変えることによって、或いはプルダウン或いはラッチングトランジスタのためのＶSSサプライ電圧を変えることによって調整される。制御回路は、フィードバック信号のデューティサイクルをセンスし、それに応じてＶDD或いはＶSSサプライ電圧を変化させる。
図６は、自動的なデューティサイクル調整を実行するためのプロセス６００の設計を示している。出力信号は、クロック信号に基づいて少なくとも１つのラッチ動作で生成される（ブロック６１２）。出力信号に由来するフィードバック信号のデューティサイクルがセンスされる（ブロック６１４）。少なくとも１つのラッチの動作を調整して、フィードバック信号のための５０％デューティサイクルを得るために、制御信号が生成される（ブロック６１６）。制御信号は、バイアス電圧、サプライ電圧等を備えている。ブロック６１６の一設計では、キャパシタは、フィードバック信号の第１のロジックレベルの間に充電され、フィードバック信号の第２のロジックレベルの間に放電される。バイアス電圧は、キャパシタにまたがる電圧に基づいて生成される。一設計では、クロック信号のＤＣレベルは、制御信号からのバイアス電圧に基づいて調整される（ブロック６１８）。他の設計では、少なくとも１つのトランジスタのための高（upper）及び低（lower）サプライ電圧が調整される
クロック信号は、少なくとも１つのラッチで周波数において（in frequency）分周され、出力信号は、クロック信号の周波数の数分の１（a fraction of）の周波数を有している（ブロック６２０）。ＬＯ信号及びフィードバック信号は、出力信号に基づいて生成される（ブロック６２２）。
ここで述べる高速低電力ラッチは、通信（communication）、ネットワーキング、コンピューティング等の種々のシステム及びアプリケーションのために用いられる。無線通信装置におけるラッチの用途は、以下に説明される。
図７は、無線通信のために用いられる無線装置７００のブロック図を示している。無線装置７００は、セルラ電話（cellular phone）、パーソナルデジタルアシスタント（personal digital assistant）（ＰＤＡ）、ターミナル、ハンドセット、ワイヤレスモデム、ラップトップコンピュータ、等である。無線装置７００は、送信経路（transmit path）及び受信経路（receive path）を介して、双方向通信（bi-directional communication）を提供することが可能である。
送信経路では、デジタルプロセッサ７１０は、送信されるべきデータを処理し、トランシーバーユニット７２０に１以上のチップの流れ（streams of chips）を供給する。トランシーバーユニット７２０内では、１以上のデジタル−アナログ変換器（ＤＡＣ）７２２が、１以上のチップの流れを１以上のアナログ信号に変換する。アナログ信号は、フィルタ７２４によってフィルタされ、可変ゲイン増幅器（variable gain amplifier）（ＶＧＡ）７２６によって増幅され、ミキサ（mixer）７２８によってベースバンドからＲＦに周波数アップコンバートされて、アップコンバートされた信号が生成される。周波数アップコンバージョンは、送信ＬＯ信号発生器７３０からのＬＯ信号に基づいて実行される。アップコンバートされた信号は、フィルタ７３２によってフィルタされ、電力増幅器（ＰＡ）７３４によって増幅され、デュプレクサ（duplexer）（Ｄ）７３６を通してラウト（rout）され、アンテナ７４０を介して送信される。
受信経路では、ＲＦ信号がアンテナ７４０によって受信され、デュプレクサ（duplexer）（Ｄ）７３６を通してラウト（rout）され、低ノイズ増幅器（ＬＮＡ）７４４によって増幅され、フィルタ７４６によってフィルタされ、受信ＬＯ信号発生器７５０からのＬＯ信号とともに、ミキサ７４８によってＲＦからベースバンドに周波数ダウンコンバートされる。ミキサ７４８からのダウンコンバートされた信号は、バッファ（ＢＵＦ）７５２によってバッファされ、フィルタ７５４によってフィルタされ、１以上のアナログ−デジタル変換器（ＡＤＣ）７５６によってデジタル化されて、１以上のサンプルの流れ（streams of samples）を得る。サンプルの流れは、プロセッシングのためのデジタルプロセッサ７１０に供給される。
図７は、特定のトランシーバー設計を示している。通常は、各経路のための信号コンディショニングは、１以上の段階（stage）の増幅器、フィルタ及びミキサで実行される。図７は、送信及び受信経路上の信号コンディショニングに用いられるいくつかの回路ブロックを示している。ここで述べる高速低電力ラッチは、デジタルプロセッサ７１０及び／又はトランシーバーユニット７２０で用いられる。
図７に示された設計では、トランシーバーユニット７２０は、それぞれ送信及び受信経路のための２つのＬＯ信号発生器７３０及び７５０を含んでいる。ＬＯ信号発生器７３０及び７５０はそれぞれ、図５のＬＯ信号発生器５００で、或いはここで述べた高速低電力ラッチを用いた他の設計でインプリメントされる。フェーズロックループ（phase locked loop）（ＰＬＬ）７６０は、デジタルプロセッサ７１０から制御情報を受け取り、ＬＯ信号発生器７３０及び７５０内でＶＣＯのための制御を提供して、適切な周波数でＬＯ信号を生成する。
ここで述べる高速低電力ラッチは、ＩＣ、アナログＩＣ、ＲＦＩＣ、ミックスされた信号ＩＣ（mixed signal IC）、アプリケーションスペシフィック集積回路（ＡＳＩＣ）、プリント回路基板（ＰＣＢ）エレクトロニクスデバイス等にインプリメントされる。高速低電力ラッチは、ＣＭＯＳ、ＮＭＯＳ、ＰＭＯＳ、バイポーラ接合トランジスタ（ＢＪＴ）、バイポーラ−ＣＭＯＳ（ＢｉＣＭＯＳ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）等の、種々のＩＣプロセス技術で製造されることができる。
ここで述べる高速低電力ラッチをインプリメントする装置は、スタンドアローンデバイス、或いはより大きなデバイスの一部とされ得る。デバイスは、（i）スタンドアローンＩＣ、（ii）データ及び／又は命令を記憶するためのメモリＩＣを含む１以上のＩＣのセット、（iii）ＲＦ受信機（ＲＦＲ）或いはＲＦ送信機／受信機（ＲＴＲ）といったＲＦＩＣ、（iv）モバイルステーションモデム（ＭＳＭ）といったＡＳＩＣ、（v）他のデバイスに埋め込まれた（embedded）モジュール、（vi）受信機、セルラ電話、無線デバイス、ハンドセット、モバイルユニット、（vii）等々、であり得る。
１又はそれ以上の典型的な設計では、説明された機能は、ハードウェア、ソフトウェア、ファームウェア、或いはそれらの任意の組み合わせでインプリメントされ得る。もしソフトウェアでインプリメントされたとすると、ファンクションは、コンピュータ可読媒体（computer-readable medium）上に、１以上の命令又はコードとして、記憶され或いは伝送される。コンピュータ可読媒体は、コンピュータ記憶媒体（computer storage media）及び通信媒体（communication media）の両方を含み、それらはある場所から他の場所へのコンピュータプログラムの伝達を容易にする任意の媒体を含む。記憶媒体は、コンピューによってアクセスされることのできる任意の入手可能な媒体であり得る。例として、限定ではなく、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭ又は他の光学的ディスクストレージ（disk storage）、磁気的ディスクストレージ又は他の磁気的ストレージデバイス、或いは、所望のプログラムコードを命令或いはデータ構造の形で伝え（carry）或いは記憶するために用いられることができ且つコンピュータによってアクセスされることのできる任意の他の媒体、を含むことができる。また、任意の関連（connection）は適切にコンピュータ可読媒体と名付けられる。例えば、もしソフトウェアが、ウェブサイト、サーバー、或いは同軸ケーブル、光ファイバーケーブル、ツイストペア、デジタル加入者線（digital subscriber line）（ＤＳＬ）、或いは紫外、ラジオ、マイクロ波といった無線技術を用いた他のリモートソースから送られてきた場合、同軸ケーブル、光ファイバーケーブル、ツイストペア、ＤＳＬ、或いは紫外、ラジオ、マイクロ波といった無線技術は、媒体の定義に含まれる。ここで用いられるようなディスク（disk）及びディスク（disc）は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、及びブルーレイディスクを含み、ディスク（disk）は通常はデータを磁気的に再生し、ディスク（disc）はレーザーでデータを光学的に再生する。上記の組み合わせもまた、コンピュータ可読媒体の範囲に含まれる。
開示の前記の記述は、任意の当業者が開示を作り用いることができるように提供されている。開示に対する種々の修正は当業者にとって明白であり、ここで規定した一般的な原理は、開示の範囲から逸脱することなく、他の変更に適用され得る。それ故、開示は、ここで述べられた実施例及び設計に限定されることを意図しておらず、ここで述べられた原理及び発明の特徴に矛盾することなく、最も広い範囲として与えられるべきでる。
以下、本願出願時の発明を付記する。
［付記１］
非レールトゥレール又はレールトゥレール電圧スウィングを有するクロック信号に基づいてラッチのためのトラッキングモード又はホールディングモードを選択するように動作するトランジスタの第１のセットと、
前記トランジスタの第１のセットに結合され、入力信号に基づいてデータ値を捕捉し且つ前記トラッキングモード中に出力信号を供給するように動作するトランジスタの第２のセットであって、前記入力及び出力信号がレールトゥレール電圧スウィングを有するトランジスタの第２のセットと、
前記トランジスタの第２のセットに結合され、前記データ値を記憶し且つ前記ホールディングモード中に前記出力信号を供給するように動作するトランジスタの第３のセットと、
を備えた装置。
［付記２］
前記トランジスタの第１のセットは、反転及び非反転クロック信号を備えた差動クロック信号を受け取るように動作し、前記トランジスタの第２のセットは、反転及び非反転入力信号を備えた差動入力信号を受け取るように動作し、前記トランジスタの第２及び第３のセットは、反転及び非反転出力信号を備えた差動出力信号を供給するように動作する
付記１の装置。
［付記３］
前記トランジスタの第１のセットは、前記非反転クロック信号に基づいてイネーブル又はディセーブルとなる少なくとも１つのプルダウントランジスタを備える
付記２の装置。
［付記４］
前記トランジスタの第１のセットは、前記反転クロック信号に基づいてイネーブル又はディセーブルとなる少なくとも１つのプルアップトランジスタを備える
付記２の装置。
［付記５］
前記トランジスタの第２のセットは、
前記非反転入力信号を受け取り且つ前記反転出力信号を供給するように動作する第１のトランジスタと、
前記反転入力信号を受け取り且つ前記非反転出力信号を供給するように動作する第２のトランジスタと、
を備える付記２の装置。
［付記６］
前記トランジスタの第２のセットは、
前記非反転入力信号を受け取り且つ前記反転出力信号を供給するように動作する第３のトランジスタと、
前記反転入力信号を受け取り且つ前記非反転出力信号を供給するように動作する第４のトランジスタと、
をさらに備え、
前記第１及び第２のトランジスタはＮ−チャネル金属酸化物半導体（ＮＭＯＳ）トランジスタを備え、前記第３及び第４のトランジスタはＰ−チャネル金属酸化物半導体（ＰＭＯＳ）トランジスタを備える
付記６の装置。
［付記７］
前記トランジスタの第３のセットは、
前記非反転出力信号を受け取り且つ前記反転出力信号を供給するように動作する第１のトランジスタと、
前記反転出力信号を受け取り且つ前記非反転出力信号を供給するように動作する第２のトランジスタと、
を備える付記２の装置。
［付記８］
前記トランジスタの第３のセットは、
前記非反転出力信号を受け取り且つ前記反転出力信号を供給するように動作する第３のトランジスタと、
前記反転出力信号を受け取り且つ前記非反転出力信号を供給するように動作する第４のトランジスタと、
をさらに備え、
前記第１及び第２のトランジスタはＮ−チャネル金属酸化物半導体（ＮＭＯＳ）トランジスタを備え、前記第３及び第４のトランジスタはＰ−チャネル金属酸化物半導体（ＰＭＯＳ）トランジスタを備える
付記７の装置。
［付記９］
前記第１及び第３のトランジスタは第１のインバータを形成し、前記第２及び第４のトランジスタは第２のインバータを形成し、前記第１及び第２のインバータはクロス結合している
付記８の装置。
［付記１０］
前記第１のセット中の前記トランジスタは、イネーブルのときに、前記第３のセット中の前記トランジスタよりも強いドライブ力を有している
付記１の装置。
［付記１１］
前記第３のセットのトランジスタは、前記トラッキングモード中に増幅を与えるように動作する
付記１の装置。
［付記１２］
非レールトゥレール又はレールトゥレール電圧スウィングを有するクロック信号に基づいてラッチのためのトラッキングモード又はホールディングモードを選択するように動作するトランジスタの第１のセットと、
前記トランジスタの第１のセットに結合され、入力信号に基づいてデータ値を捕捉し且つ前記トラッキングモード中に出力信号を供給するように動作するトランジスタの第２のセットであって、前記入力及び出力信号がレールトゥレール電圧スウィングを有するトランジスタの第２のセットと、
前記トランジスタの第２のセットに結合され、前記データ値を記憶し且つ前記ホールディングモード中に前記出力信号を供給するように動作するトランジスタの第３のセットと、
を備えた集積回路。
［付記１３］
前記クロック信号は反転及び非反転クロック信号を備え、前記トランジスタの第１のセットは、
前記非反転クロック信号に基づいてイネーブル又はディセーブルとなる少なくとも１つのプルダウントランジスタと、
前記反転クロック信号に基づいてイネーブル又はディセーブルとなる少なくとも１つのプルアップトランジスタと、
を備える付記１２の集積回路。
［付記１４］
前記入力信号は反転及び非反転入力信号を備え、前記出力信号は反転及び非反転出力信号を備え、前記トランジスタの第２のセットは、
前記非反転入力信号を受け取り且つ前記反転出力信号を供給するように動作する第１のトランジスタと、
前記反転入力信号を受け取り且つ前記非反転出力信号を供給するように動作する第２のトランジスタと、
を備える付記１２の集積回路。
［付記１５］
前記入力信号は反転及び非反転入力信号を備え、前記出力信号は反転及び非反転出力信号を備え、前記トランジスタの第３のセットは、
前記非反転出力信号を受け取り、前記反転出力信号を供給するように動作する第１のＮ−チャネル金属酸化物半導体（ＮＭＯＳ）トランジスタと、
前記非反転出力信号を受け取り、前記反転出力信号を供給するように動作する第１のＰ−チャネル金属酸化物半導体（ＰＭＯＳ）トランジスタと、
前記反転出力信号を受け取り、前記非反転出力信号を供給するように動作する第２のＮＭＯＳトランジスタと、
前記反転出力信号を受け取り、前記非反転出力信号を供給するように動作する第２のＰＭＯＳトランジスタと、
を備える付記１２の集積回路。
［付記１６］
非レールトゥレール又はレールトゥレール電圧スウィングを有するクロック信号によって制御されるトランジスタの第１のセットで、ラッチのためのトラッキングモード又はホールディングモードを選択することと、
レールトゥレール電圧スウィングを有する入力信号によって制御されるトランジスタの第２のセットで、前記トラッキングモード中に前記ラッチのためのデータ値を捕捉することと、
トランジスタの第３のセットで、前記ホールディングモード中に前記データ値を記憶することと、
前記トラッキングモード中に前記トランジスタの第２のセットで、及び前記ホールディングモード中に前記トランジスタの第３のセットで、レールトゥレール電圧スウィングを有する出力信号を供給することと、
を備えた方法。
［付記１７］
前記トラッキングモード又は前記ホールディングモードを選択することは、
前記クロック信号に基づいて前記第１のセット内の少なくとも１つのプルダウントランジスタ及び少なくとも１つのプルアップトランジスタをイネーブル又はディセーブルにすることを備える
付記１６の方法。
［付記１８］
前記データを捕捉することは、
前記入力信号で前記第２のセット内の前記トランジスタをスイッチして出力信号を得ることと、
前記第３のセット内の前記トランジスタで前記出力信号を増幅することと、
を備える
付記１６の方法。
［付記１９］
非レールトゥレール又はレールトゥレール電圧スウィングを有するクロック信号に基づいてラッチのためのトラッキングモード又はホールディングモードを選択するための手段と、
レールトゥレール電圧スウィングを有する入力信号に基づいて前記トラッキングモード中に前記ラッチのためのデータ値を捕捉するための手段と、
前記ホールディングモード中に前記データ値を記憶するための手段と、
レールトゥレール電圧スウィングを有する出力信号を供給するための手段と、
を備えた装置。
［付記２０］
直列に結合された複数のラッチを備え、各ラッチが非レールトゥレール電圧スウィングを有するクロック信号を受け取ってレールトゥレール電圧スウィングを有する出力信号を供給し、前記複数のラッチが周波数において前記クロック信号を分周して前記クロック信号の前記周波数の数分の１の周波数を有する分周器信号を供給する、装置。
［付記２１］
前記複数のラッチは、直列に結合された２つのラッチを備え、周波数において２のファクタで前記クロック信号を分周し、前記クロック信号の前記周波数の２分の１の周波数を有する前記分周器信号を供給するように動作する
付記２０の装置。
［付記２２］
前記複数のラッチのそれぞれは、差動クロック信号及び差動入力信号を受け取り、差動出力信号を供給するように動作する
付記２０の装置。
［付記２３］
クロック信号を受け取って出力信号を生成するように動作する少なくとも１つのラッチと、
前記出力信号に由来するフィードバック信号のディーティサイクルをセンスし、前記少なくとも１つのラッチの動作を調整して前記フィードバック信号のための５０％デューティサイクルを得るために制御信号を生成するように動作する制御回路と、
を備えた装置。
［付記２４］
発振器信号を受け取って前記少なくとも１つのラッチのための前記クロック信号を供給するように動作するバイアス回路をさらに備え、前記制御信号はバイアス電圧を備え、前記クロック信号は前記バイアス電圧によって決まるＤＣレベルを有する
付記２３の装置。
［付記２５］
前記制御回路は、前記フィードバック信号の第１のロジックレベルの間に充電され且つ第２のロジックレベルの間に放電されるキャパシタを備え、前記キャパシタは前記フィードバック信号の前記ディーティサイクルによって決まる電圧を有し、前記バイアス電圧は前記キャパシにまたがる前記電圧に基づいて生成される
付記２５の装置。
［付記２６］
前記少なくとも１つのラッチのそれぞれは、前記クロック信号を受け取り、前記クロック信号に基づいてターンオン及びオフし、前記クロック信号の前記ＤＣレベルに基づいてより強く又はより弱くターンオンするように動作する少なくとも１つのトランジスタを備える
付記２４の装置。
［付記２７］
前記制御信号は、前記少なくとも１つのラッチ内の少なくとも１つのトランジスタの上供給電圧又は下供給電圧を調整する
付記２３の装置。
［付記２８］
前記少なくとも１つのラッチは、直列に結合された複数のラッチを備え、周波数において前記クロック信号を分周するように動作し、前記装置は、
前記複数のラッチから前記出力信号を受け取り、局部発振器（ＬＯ）信号及び前記フィードバック信号を供給するように動作するドライバをさらに備える
付記２３の装置。
［付記２９］
クロック信号を受け取って出力信号を生成するように動作する少なくとも１つのラッチと、
前記出力信号に由来するフィードバック信号のディーティサイクルをセンスし、前記少なくとも１つのラッチの動作を調整して前記フィードバック信号のための５０％デューティサイクルを得るために制御信号を生成するように動作する制御回路と、
を備えた集積回路。
［付記３０］
発振器信号を受け取って前記少なくとも１つのラッチのための前記クロック信号を供給するように動作するバイアス回路をさらに備え、前記制御信号はバイアス電圧を備え、前記クロック信号は前記バイアス電圧によって決まるＤＣレベルを有する
付記２９の集積回路。
［付記３１］
前記制御回路は、前記フィードバック信号の第１のロジックレベルの間に充電され且つ第２のロジックレベルの間に放電されるキャパシタを備え、前記キャパシタは前記フィードバック信号の前記ディーティサイクルによって決まる電圧を有し、前記バイアス電圧は前記キャパシにまたがる前記電圧に基づいて生成される
付記３０の集積回路。
［付記３２］
前記少なくとも１つのラッチのそれぞれは、前記クロック信号を受け取り、前記クロック信号に基づいてターンオン及びオフし、前記クロック信号の前記ＤＣレベルに基づいてより強く又はより弱くターンオンするように動作する少なくとも１つのトランジスタを備える
付記３０の集積回路。
［付記３３］
クロック信号に基づいて動作する少なくとも１つのラッチで出力信号を生成することと、
前記出力信号に由来するフィードバック信号のディーティサイクルをセンスすることと、
前記少なくとも１つのラッチの動作を調整して前記フィードバック信号のための５０％デューティサイクルを得るために制御信号を生成することと、
を備えた方法。
［付記３４］
前記制御信号からのバイアス電圧に基づいて前記クロック信号のＤＣレベルを調整することをさらに備える
付記３３の方法。
［付記３５］
前記制御信号を生成することは、
前記フィードバック信号の第１のロジックレベルの間にキャパシタを充電することと、
前記フィードバック信号の第２のロジックレベルの間に前記キャパシタを放電することと、
前記キャパシにまたがる電圧に基づいて前記バイアス電圧を生成することと、
を備える付記３４の方法。
［付記３６］
前記少なくとも１つのラッチで周波数において前記クロック信号を分周して、前記クロック信号の前記周波数の数分の１の周波数を有する前記出力信号を得ることと、
前記出力信号に基づいて局部発振器（ＬＯ）信号及び前記フィードバック信号を生成することと、
をさらに備える付記３３の方法。
［付記３７］
クロック信号に基づいて出力信号を生成する手段と、
前記出力信号に由来するフィードバック信号のディーティサイクルをセンスする手段と、
前記出力信号を生成する手段の動作を調整して前記フィードバック信号のための５０％デューティサイクルを得るために制御信号を生成する手段と、
を備えた装置。
［付記３８］
前記制御信号からのバイアス電圧に基づいて前記クロック信号のＤＣレベルを調整する手段をさらに備える
付記３７の方法。
［付記３９］
前記制御信号を生成する手段は、
前記フィードバック信号の第１のロジックレベルの間にキャパシタを充電する手段と、
前記フィードバック信号の第２のロジックレベルの間に前記キャパシタを放電する手段と、
前記キャパシにまたがる電圧に基づいて前記バイアス電圧を生成する手段と、
を備える付記３８の方法。

Claims (47)

  1. 非反転クロック入力と、
    反転クロック入力と、
    非反転データ信号入力と、
    反転データ信号入力と、
    非反転出力と、
    反転出力と、
    前記反転クロック入力及び前記非反転クロック入力をそれぞれ受け取るように構成された第１のプルアップトランジスタ及び第１のプルダウントランジスタを備えたトランジスタの第１のセットと、
    前記トランジスタの第１のセットに結合されたトランジスタの第２のセットであって、前記非反転データ信号入力及び前記反転データ信号入力を受け取り、前記反転出力で反転出力信号を前記非反転出力で非反転出力信号をそれぞれ供給するように構成され、前記トランジスタの第１のセットの第１のドレイン及び前記反転出力に直接結合された第１のトランジスタドレインを有する第１のトランジスタを備えるトランジスタの第２のセットと、
    前記トランジスタの第２のセットに結合され、ラッチを形成するように構成されたトランジスタの第３のセットと、
    を備えた装置。
  2. 前記第１のプルアップトランジスタは、第１のプルアップトランジスタソース、第１のプルアップトランジスタゲート及び第１のプルアップトランジスタドレインを備えるＰＭＯＳトランジスタであり、
    前記第１のプルアップトランジスタは、前記第１のプルアップトランジスタソースをＶ DD 電源に結合し、前記第１のプルアップトランジスタゲートを前記反転クロック入力に結合し、前記第１のプルアップトランジスタドレインを前記トランジスタの第２のセットに結合するように構成され、
    前記第１のプルダウントランジスタは、第１のプルダウントランジスタソース、第１のプルダウントランジスタゲート及び第１のプルダウントランジスタドレインを備えるＮＭＯＳトランジスタであり、
    前記第１のプルダウントランジスタは、前記第１のプルアップトランジスタソースをグラウンドに結合し、前記第１のプルダウントランジスタゲートを前記非反転クロック入力に結合し、前記第１のプルダウントランジスタドレインを前記トランジスタの第２のセットに結合するように構成される
    請求項１の装置。
  3. 前記トランジスタの第１のセットは、第２のプルアップトランジスタを備え、
    前記第２のプルアップトランジスタは、第２のプルアップトランジスタソース、第２のプルアップトランジスタゲート及び第２のプルアップトランジスタドレインを備えるＰＭＯＳトランジスタであり、
    前記第２のプルアップトランジスタは、前記第２のプルアップトランジスタソースをＶ DD 電源に結合し、前記第２のプルアップトランジスタゲートを前記反転クロック入力に結合し、前記第２のプルアップトランジスタドレインを前記トランジスタの第２のセットに結合するように構成される
    請求項２の装置。
  4. 前記トランジスタの第１のセットは、第２のプルダウントランジスタを備え、
    前記第２のプルダウントランジスタは、第２のプルダウントランジスタソース、第２のプルダウントランジスタゲート及び第２のプルダウントランジスタドレインを備えるＮＭＯＳトランジスタであり、
    前記第２のプルダウントランジスタは、前記第２のプルダウントランジスタソースをグラウンドに結合し、前記第２のプルダウントランジスタゲートを前記非反転クロック入力に結合し、前記第２のプルダウントランジスタドレインを前記トランジスタの第２のセットに結合するように構成される
    請求項２の装置。
  5. 前記トランジスタの第２のセットは、
    第１のトランジスタソース及び第１のトランジスタゲートを有する前記第１のトランジスタであって、前記第１のトランジスタゲートを前記非反転データ信号入力に結合し、前記第１のトランジスタソースを前記トランジスタの第１のセットの第２のドレインに結合するように構成された前記第１のトランジスタと、
    第２のトランジスタソース、第２のトランジスタゲート及び第２のトランジスタドレインを有する第２のトランジスタであって、前記第２のトランジスタゲートを前記反転データ信号入力に結合し、前記第２のトランジスタソースを前記トランジスタの第１のセットの第２のドレインに結合し、前記第２のトランジスタドレインを前記トランジスタの第１のセットの第３のドレイン及び前記非反転出力に結合するように構成された第２のトランジスタと、
    をさらに備える請求項２の装置。
  6. 前記第１のトランジスタは、第１のＰＭＯＳトランジスタゲート、第１のＰＭＯＳトランジスタソース及び第１のＰＭＯＳトランジスタドレインを有する第１のＰＭＯＳトランジスタを備え、前記第１のプルアップトランジスタドレインは前記第１のＰＭＯＳトランジスタソースに結合され、前記第１のＰＭＯＳトランジスタゲートは前記非反転データ信号入力に結合され、前記第１のＰＭＯＳトランジスタドレインは前記反転出力に結合され、
    前記第２のトランジスタは、第２のＰＭＯＳトランジスタゲート、第２のＰＭＯＳトランジスタソース及び第２のＰＭＯＳトランジスタドレインを有する第２のＰＭＯＳトランジスタを備え、前記第１のプルアップトランジスタドレインは前記第２のＰＭＯＳトランジスタソースに結合され、前記第２のＰＭＯＳトランジスタゲートは前記反転データ信号入力に結合され、前記第２のＰＭＯＳトランジスタドレインは前記非反転出力に結合される
    請求項５の装置。
  7. 前記ラッチは、
    第３のＮＭＯＳトランジスタゲート、第３のＮＭＯＳトランジスタソース及び第３のＮＭＯＳトランジスタドレインを有する第３のＮＭＯＳトランジスタであって、前記第３のＮＭＯＳトランジスタゲートが前記非反転出力に結合され、前記第３のＮＭＯＳトランジスタドレインが前記反転出力に結合され、前記第３のＮＭＯＳトランジスタソースがグラウンドに結合された第３のＮＭＯＳトランジスタと、
    第４のＮＭＯＳトランジスタゲート、第４のＮＭＯＳトランジスタソース及び第４のＮＭＯＳトランジスタドレインを有する第４のＮＭＯＳトランジスタであって、前記第４のＮＭＯＳトランジスタゲートが前記反転出力に結合され、前記第４のＮＭＯＳトランジスタドレインが前記非反転出力に結合され、前記第４のＮＭＯＳトランジスタソースがグラウンドに結合された第４のＮＭＯＳトランジスタと、
    を備える請求項２の装置。
  8. 前記ラッチは、
    第３のＰＭＯＳトランジスタゲート、第３のＰＭＯＳトランジスタソース及び第３のＰＭＯＳトランジスタドレインを有する第３のＰＭＯＳトランジスタであって、前記第３のＰＭＯＳトランジスタゲートが前記非反転出力に結合され、前記第３のＰＭＯＳトランジスタドレインが前記反転出力に結合され、前記第３のＰＭＯＳトランジスタソースがＶ DD 電源に結合された第３のＰＭＯＳトランジスタと、
    第４のＰＭＯＳトランジスタゲート、第４のＰＭＯＳトランジスタソース及び第４のＰＭＯＳトランジスタドレインを有する第４のＰＭＯＳトランジスタであって、前記第４のＰＭＯＳトランジスタゲートが前記反転出力に結合され、前記第４のＰＭＯＳトランジスタドレインが前記非反転出力に結合され、前記第４のＰＭＯＳトランジスタソースがＶ DD 電源に結合された第４のＰＭＯＳトランジスタと、
    を備える請求項２の装置。
  9. 前記第１のセット中の前記トランジスタは、イネーブルのときに、前記第３のセット中の前記トランジスタよりも強いドライブ力を有している
    請求項１の装置。
  10. 前記トランジスタの第３のセットは、トラッキングモード中に増幅を与えるように構成される
    請求項１の装置。
  11. 非反転クロック入力と、
    反転クロック入力と、
    非反転データ信号入力と、
    反転データ信号入力と、
    非反転出力と、
    反転出力と、
    前記反転クロック入力及び前記非反転クロック入力をそれぞれ受け取るように構成された第１のプルアップトランジスタ及び第１のプルダウントランジスタを備えたトランジスタの第１のセットと、
    前記トランジスタの第１のセットに結合されたトランジスタの第２のセットであって、前記非反転データ信号入力及び前記反転データ信号入力を受け取り、前記反転出力で反転出力信号を前記非反転出力で非反転出力信号をそれぞれ供給するように構成され、前記トランジスタの第１のセットの第１のドレイン及び前記反転出力に直接結合された第１のトランジスタドレインを有する第１のトランジスタを備えるトランジスタの第２のセットと、
    前記トランジスタの第２のセットに結合され、ラッチを形成するように構成されたトランジスタの第３のセットと、
    を備えた集積回路。
  12. 前記第１のプルアップトランジスタは、第１のプルアップトランジスタソース、第１のプルアップトランジスタゲート及び第１のプルアップトランジスタドレインを備えるＰＭＯＳトランジスタであり、
    前記第１のプルアップトランジスタは、前記第１のプルアップトランジスタソースをＶ DD 電源に結合し、前記第１のプルアップトランジスタゲートを前記反転クロック入力に結合し、前記第１のプルアップトランジスタドレインを前記トランジスタの第２のセットに結合するように構成され、
    前記第１のプルダウントランジスタは、第１のプルダウントランジスタソース、第１のプルダウントランジスタゲート及び第１のプルダウントランジスタドレインを備えるＮＭＯＳトランジスタであり、
    前記第１のプルダウントランジスタは、前記第１のプルダウントランジスタソースをグラウンドに結合し、前記第１のプルダウントランジスタゲートを前記非反転クロック入力に結合し、前記第１のプルダウントランジスタドレインを前記トランジスタの第２のセットに結合するように構成される
    を備える請求項１１の集積回路。
  13. 前記トランジスタの第２のセットは、
    第１のトランジスタソース及び第１のトランジスタゲートを有する前記第１のトランジスタであって、前記第１のトランジスタゲートを前記非反転データ信号入力に結合し、前記第１のトランジスタソースを前記トランジスタの第１のセットの第２のドレインに結合するように構成された前記第１のトランジスタと、
    第２のトランジスタソース、第２のトランジスタゲート及び第２のトランジスタドレインを有する第２のトランジスタであって、前記第２のトランジスタゲートを前記反転データ信号入力に結合し、前記第２のトランジスタソースを前記トランジスタの第１のセットの第２のドレインに結合し、前記第２のトランジスタドレインを前記トランジスタの第１のセットの第３のドレイン及び前記非反転出力に結合するように構成された第２のトランジスタと、
    をさらに備える請求項１２の集積回路。
  14. 前記第１のトランジスタは、第１のＰＭＯＳトランジスタゲート、第１のＰＭＯＳトランジスタソース及び第１のＰＭＯＳトランジスタドレインを有する第１のＰＭＯＳトランジスタを備え、前記第１のプルアップトランジスタドレインは前記第１のＰＭＯＳトランジスタソースに結合され、前記第１のＰＭＯＳトランジスタゲートは前記非反転データ信号入力に結合され、前記第１のＰＭＯＳトランジスタドレインは前記反転出力に結合され、
    前記第２のトランジスタは、第２のＰＭＯＳトランジスタゲート、第２のＰＭＯＳトランジスタソース及び第２のＰＭＯＳトランジスタドレインを有する第２のＰＭＯＳトランジスタを備え、前記第１のプルアップトランジスタドレインは前記第２のＰＭＯＳトランジスタソースに結合され、前記第２のＰＭＯＳトランジスタゲートは前記反転データ信号入力に結合され、前記第２のＰＭＯＳトランジスタドレインは前記非反転出力に結合される
    請求項１３の集積回路。
  15. 非レールトゥレール電圧スウィングを有するクロック信号によって制御されるトランジスタの第１のセット内で、ラッチのためのトラッキングモード又はホールディングモードを選択することであって、前記非レールトゥレール電圧スウィングは、高供給電圧及び低供給電圧間のレンジのフラクションにわたる電圧スイングを備えることと、
    レールトゥレール電圧スウィングを有する入力信号によって制御されるトランジスタの第２のセットで、前記トラッキングモード中に前記ラッチのためのデータ値を捕捉することであって、前記トランジスタの第２のセットは、前記トランジスタの第１のセットの第１のドレイン及び反転出力に直接結合された第１のトランジスタドレインを有する第１のトランジスタを備えることと、
    トランジスタの第３のセットで、前記ホールディングモード中に前記データ値を記憶することと、
    前記トラッキングモード中に前記トランジスタの第２のセットで、及び前記ホールディングモード中に前記トランジスタの第３のセットで、レールトゥレール電圧スウィングを有する出力信号を供給することと、
    を備えた方法。
  16. 前記トラッキングモード又は前記ホールディングモードを選択することは、
    前記クロック信号に基づいて前記第１のセット内の少なくとも１つのプルダウントランジスタ及び少なくとも１つのプルアップトランジスタをそれぞれイネーブル又はディセーブルにすることを備える
    請求項１５の方法。
  17. 前記データを捕捉することは、
    前記入力信号で前記第２のセット内の前記トランジスタをスイッチして出力信号を得ることと、
    前記第３のセット内の前記トランジスタで前記出力信号を増幅することと、
    を備える
    請求項１５の方法。
  18. 非レールトゥレール電圧スウィングを有するクロック信号に基づいてラッチのためのトラッキングモード又はホールディングモードを選択するための手段であって、前記非レールトゥレール電圧スウィングは、高供給電圧及び低供給電圧間のレンジのフラクションにわたる電圧スイングを備える、手段と、
    レールトゥレール電圧スウィングを有する入力信号に基づいて前記トラッキングモード中に前記ラッチのためのデータ値を捕捉するための手段であって、入力信号でトランジスタの第２のセット内のトランジスタをスイッチングして出力信号を得るための手段と、トランジスタの第３のセット内のトランジスタで前記出力信号を増幅するための手段とを備え、前記トランジスタの第２のセットが、トランジスタの第１のセットの第１のドレイン及び反転出力に直接結合された第１のトランジスタドレインを有する第１のトランジスタを備える、手段と、
    前記ホールディングモード中に前記データ値を記憶するための手段と、
    レールトゥレール電圧スウィングを有する出力信号を供給するための手段と、
    を備えた装置。
  19. 直列に結合された複数のラッチであって、前記複数のラッチのそれぞれは、
    非反転クロック入力と、
    反転クロック入力と、
    非反転データ信号入力と、
    反転データ信号入力と、
    非反転出力と、
    反転出力と、
    前記非反転クロック入力及び前記反転クロック入力を受け取るように構成された第１のプルアップトランジスタ及び第１のプルダウントランジスタを備えたトランジスタの第１のセットと、
    前記トランジスタの第１のセットに結合されたトランジスタの第２のセットであって、前記非反転データ信号入力及び前記反転データ信号入力を受け取り、前記非反転出力及び前記反転出力を供給するように構成され、前記トランジスタの第１のセットの第１のドレイン及び前記反転出力に直接結合された第１のトランジスタドレインを有する第１のトランジスタを備えるトランジスタの第２のセットと、
    前記トランジスタの第２のセットに結合され、クロス結合されたラッチを形成するように構成されたトランジスタの第３のセットと、
    を備えた装置であって、
    前記複数のラッチのそれぞれが、非反転クロック入力及び反転クロック入力からそれぞれが非レールトゥレール電圧スウィング及び周波数を有する非反転及び反転クロック信号を受け取り、前記反転出力及び非反転出力にそれぞれがレールトゥレール電圧スウィングを有する出力信号を供給するように構成され、前記装置が、前記非反転及び反転クロック信号の周波数を分周し、前記非反転及び反転クロック信号の周波数のフラクションである周波数を有する分周器信号を供給するように構成され、前記非レールトゥレール電圧スウィングが高供給電圧及び低供給電圧間のレンジのフラクションにわたる電圧スウィングを備える
    装置。
  20. 前記複数のラッチは、直列に結合された２つのラッチを備え、周波数において２のファクタで前記非反転及び反転クロック信号を分周し、前記非反転及び反転クロック信号の前記周波数の２分の１の周波数を有する前記分周器信号を供給するように構成される
    請求項１９の装置。
  21. 前記複数のラッチのそれぞれは、差動クロック信号及び差動入力信号を受け取り、差動出力信号を供給するように構成される
    請求項１９の装置。
  22. 前記第１のトランジスタは、第１のＮＭＯＳトランジスタゲート、第１のＮＭＯＳトランジスタソース及び第１のＮＭＯＳトランジスタドレインを有する第１のＮＭＯＳトランジスタを備え、前記第１のプルダウントランジスタドレインは前記第１のＮＭＯＳトランジスタソースに結合され、前記第１のＮＭＯＳトランジスタゲートは前記非反転データ信号入力に結合され、前記第１のＮＭＯＳトランジスタドレインは前記反転出力に結合され、
    前記第２のトランジスタは、第２のＮＭＯＳトランジスタゲート、第２のＮＭＯＳトランジスタソース及び第２のＮＭＯＳトランジスタドレインを有する第２のＮＭＯＳトランジスタを備え、前記第１のプルダウントランジスタドレインは前記第２のＮＭＯＳトランジスタソースに結合され、前記第２のＮＭＯＳトランジスタゲートは前記反転データ信号入力に結合され、前記第２のＮＭＯＳトランジスタドレインは前記非反転出力に結合される
    請求項５の装置。
  23. 前記ラッチは、
    第３のＰＭＯＳトランジスタゲート、第３のＰＭＯＳトランジスタソース及び第３のＰＭＯＳトランジスタドレインを有する第３のＰＭＯＳトランジスタであって、前記第３のＰＭＯＳトランジスタゲートが前記非反転出力に結合され、前記第３のＰＭＯＳトランジスタドレインが前記反転出力に結合され、前記第３のＰＭＯＳトランジスタソースがＶ DD 電源に結合された第３のＰＭＯＳトランジスタと、
    第４のＰＭＯＳトランジスタゲート、第４のＰＭＯＳトランジスタソース及び第４のＰＭＯＳトランジスタドレインを有する第４のＰＭＯＳトランジスタであって、前記第４のＰＭＯＳトランジスタゲートが前記反転出力に結合され、前記第４のＰＭＯＳトランジスタドレインが前記非反転出力に結合され、前記第４のＰＭＯＳトランジスタソースがＶ DD 電源に結合された第４のＰＭＯＳトランジスタと、
    をさらに備える請求項７の装置。
  24. 前記ラッチは、第１のインバータ出力が第２のインバータ入力に結合されて反転出力に反転出力信号を供給し、第２のインバータ出力が第１のインバータ入力に結合されて非反転出力に非反転出力信号を供給するように、互いにクロス結合された第１のインバータ及び第２のインバータを備える
    請求項２の装置。
  25. 第４のＮＭＯＳトランジスタ及び第４のＰＭＯＳトランジスタが前記第１のインバータを形成し、第３のＮＭＯＳトランジスタ及び第３のＰＭＯＳトランジスタが前記第２のインバータを形成する
    請求項２４の装置。
  26. 前記トランジスタの第２のセットは、トラッキングモード中に前記装置に対するデータ値を決定するように構成される
    請求項１の装置。
  27. 前記反転及び前記非反転クロック入力は、非レールトゥレール電圧スウィングを有する
    請求項２の装置。
  28. 前記反転及び前記非反転クロック入力は、レールトゥレール電圧スウィングを有する
    請求項２の装置。
  29. 前記反転データ信号入力及び非反転データ信号入力、及び前記反転出力及び前記非反転出力は、それぞれレールトゥレール電圧スウィングを有する
    請求項１の装置。
  30. 前記第１のトランジスタは、第１のＮＭＯＳトランジスタゲート、第１のＮＭＯＳトランジスタソース及び第１のＮＭＯＳトランジスタドレインを有する第１のＮＭＯＳトランジスタを備え、前記第１のプルダウントランジスタドレインは前記第１のＮＭＯＳトランジスタソースに結合され、前記第１のＮＭＯＳトランジスタゲートは前記非反転データ信号入力に結合され、前記第１のＮＭＯＳトランジスタドレインは前記反転出力に結合され、
    前記第２のトランジスタは、第２のＮＭＯＳトランジスタゲート、第２のＮＭＯＳトランジスタソース及び第２のＮＭＯＳトランジスタドレインを有する第２のＮＭＯＳトランジスタを備え、前記第１のプルダウントランジスタドレインは前記第２のＮＭＯＳトランジスタソースに結合され、前記第２のＮＭＯＳトランジスタゲートは前記反転データ信号入力に結合され、前記第２のＮＭＯＳトランジスタドレインは前記非反転出力に結合される、
    請求項１３の集積回路。
  31. 前記トランジスタの第３のセットは、
    第３のＮＭＯＳトランジスタゲート、第３のＮＭＯＳトランジスタソース及び第３のＮＭＯＳトランジスタドレインを有する第３のＮＭＯＳトランジスタであって、前記第３のＮＭＯＳトランジスタゲートが前記非反転出力に結合され、前記第３のＮＭＯＳトランジスタドレインが前記反転出力に結合され、前記第３のＮＭＯＳトランジスタソースがグラウンドに結合された第３のＮＭＯＳトランジスタと、
    第４のＮＭＯＳトランジスタゲート、第４のＮＭＯＳトランジスタソース及び第４のＮＭＯＳトランジスタドレインを有する第４のＮＭＯＳトランジスタであって、前記第４のＮＭＯＳトランジスタゲートが前記反転出力に結合され、前記第４のＮＭＯＳトランジスタドレインが前記非反転出力に結合され、前記第４のＮＭＯＳトランジスタソースがグラウンドに結合された第４のＮＭＯＳトランジスタと、
    を備える請求項１３の集積回路。
  32. 前記トランジスタの第３のセットは、
    第３のＰＭＯＳトランジスタゲート、第３のＰＭＯＳトランジスタソース及び第３のＰＭＯＳトランジスタドレインを有する第３のＰＭＯＳトランジスタであって、前記第３のＰＭＯＳトランジスタゲートが前記非反転出力に結合され、前記第３のＰＭＯＳトランジスタドレインが前記反転出力に結合され、前記第３のＰＭＯＳトランジスタソースがＶ DD 電源に結合された第３のPＭＯＳトランジスタと、
    第４のＰＭＯＳトランジスタゲート、第４のＰＭＯＳトランジスタソース及び第４のＰＭＯＳトランジスタドレインを有する第４のＰＭＯＳトランジスタであって、前記第４のＰＭＯＳトランジスタゲートが前記反転出力に結合され、前記第４のＰＭＯＳトランジスタドレインが前記非反転出力に結合され、前記第４のＰＭＯＳトランジスタソースがＶ DD 電源に結合された第４のＰＭＯＳトランジスタと、
    を備える請求項３１の集積回路。
  33. 前記ラッチは、第１のインバータ出力が第２のインバータ入力に結合されて前記反転出力に反転出力信号を供給し、第２のインバータ出力が第１のインバータ入力に結合されて前記非反転出力に非反転出力信号を供給するように、互いにクロス結合された第１のインバータ及び第２のインバータを備える
    請求項１２の装置。
  34. 前記トラッキング又はホールディングモードを選択するための手段は、前記クロック信号に基づいて前記第１のセット内の少なくとも１つのプルダウントランジスタ及び少なくとも１つのプルアップトランジスタをそれぞれイネーブル又はディセーブルにするための手段を備える
    請求項１８の装置。
  35. 非反転クロック入力と、
    反転クロック入力と、
    非反転データ信号入力と、
    反転データ信号入力と、
    非反転出力と、
    反転出力と、
    非レールトゥレール又はレールトゥレール電圧スウィングを有する非反転クロック入力及び反転クロック入力に基づいて、ラッチのためのトラッキングモード又はホールディングモードを選択するための手段を備えたトランジスタの第１のセットと、
    前記トランジスタの第１のセットに結合され、前記非反転データ信号入力及び反転データ信号入力に基づいてデータ値を捕捉するための手段を備え、前記トラッキングモード中に前記非反転出力で非反転出力信号を供給し且つ前記反転出力で反転出力信号を供給するトランジスタの第２のセットであって、前記非反転データ信号入力及び反転データ信号入力及び前記非反転出力及び反転出力がレールトゥレール電圧スウィングを有し、前記トランジスタの第１のセットの第１のドレイン及び前記反転出力に直接結合された第１のトランジスタドレインを有する第１のトランジスタを備えるトランジスタの第２のセットと、
    前記トランジスタの第２のセットに結合され、前記データ値を記憶するための手段を備え、前記ホールディングモード中に前記非反転出力で非反転出力信号を供給し且つ前記反転出力で反転出力信号を供給するトランジスタの第３のセットと、
    を備えた装置。
  36. 前記ラッチのためのトラッキングモード又はホールディングモードを選択するための手段は、前記反転クロック入力及び前記非反転クロック入力をそれぞれ受け取るように構成された第１のプルアップトランジスタ及び第１のプルダウントランジスタを備える
    請求項３５の装置。
  37. 前記第１のプルアップトランジスタは、第１のプルアップトランジスタソース、第１のプルアップトランジスタゲート及び第１のプルアップトランジスタドレインを備えるＰＭＯＳトランジスタであり、
    前記第１のプルアップトランジスタは、前記第１のプルアップトランジスタソースをＶ DD 電源に結合し、前記第１のプルアップトランジスタゲートを前記反転クロック入力に結合し、前記第１のプルアップトランジスタドレインを前記トランジスタの第２のセットに結合するように構成され、
    前記第１のプルダウントランジスタは、第１のプルダウントランジスタソース、第１のプルダウントランジスタゲート及び第１のプルダウントランジスタドレインを備えるＮＭＯＳトランジスタであり、
    前記第１のプルダウントランジスタは、前記第１のプルダウントランジスタソースをグラウンドに結合し、前記第１のプルダウントランジスタゲートを前記非反転クロック入力に結合し、前記第１のプルダウントランジスタドレインを前記トランジスタの第２のセットに結合するように構成される
    請求項３６の装置。
  38. 前記ラッチのためのトラッキングモード又はホールディングモードを選択するための手段は、第２のプルアップトランジスタをさらに備え、
    前記第２のプルアップトランジスタは、第２のプルアップトランジスタソース、第２のプルアップトランジスタゲート及び第２のプルアップトランジスタドレインを備えるＰＭＯＳトランジスタであり、
    前記第２のプルアップトランジスタは、前記第２のプルアップトランジスタソースをＶ DD 電源に結合し、前記第２のプルアップトランジスタゲートを前記反転クロック入力に結合し、前記第２のプルアップトランジスタドレインを前記トランジスタの第２のセットに結合するように構成される
    請求項３７の装置。
  39. 前記ラッチのためのトラッキングモード又はホールディングモードを選択するための手段は、第２のプルダウントランジスタをさらに備え、
    前記第２のプルダウントランジスタは、第２のプルダウントランジスタソース、第２のプルダウントランジスタゲート及び第２のプルダウントランジスタドレインを備えるＮＭＯＳトランジスタであり、
    前記第２のプルダウントランジスタは、前記第２のプルアップトランジスタソースをグラウンドに結合し、前記第２のプルダウントランジスタゲートを前記非反転クロック入力に結合し、前記第２のプルダウントランジスタドレインを前記トランジスタの第２のセットに結合するように構成される
    請求項３７の装置。
  40. 前記トランジスタの第２のセットは、
    第１のトランジスタソース及び第１のトランジスタゲートを有する前記第１のトランジスタであって、前記第１のトランジスタゲートを前記非反転データ信号入力に結合し、前記第１のトランジスタソースを前記トランジスタの第１のセットの第２のドレインに結合するように構成された前記第１のトランジスタと、
    第２のトランジスタソース、第２のトランジスタゲート及び第２のトランジスタドレインを有する第２のトランジスタであって、前記第２のトランジスタゲートを前記反転データ信号入力に結合し、前記第２のトランジスタソースを前記トランジスタの第１のセットの第２のドレインに結合し、前記第２のトランジスタドレインを前記トランジスタの第１のセットの第３のドレイン及び前記非反転出力に結合するように構成された第２のトランジスタと、
    をさらに備える請求項３７の装置。
  41. 前記非反転データ信号入力及び反転データ信号入力に基づいてデータ値を捕捉し、前記トラッキングモード中に前記非反転出力で非反転出力信号を供給し且つ前記反転出力で反転出力信号を供給する手段において、
    前記第１のトランジスタは、第１のＰＭＯＳトランジスタゲート、第１のＰＭＯＳトランジスタソース及び第１のＰＭＯＳトランジスタドレインを有する第１のＰＭＯＳトランジスタを備え、前記第１のプルアップトランジスタドレインは前記第１のＰＭＯＳトランジスタソースに結合され、前記第１のＰＭＯＳトランジスタゲートは前記非反転データ信号入力に結合され、前記第１のＰＭＯＳトランジスタドレインは前記反転出力に結合され、
    前記第２のトランジスタは、第２のＰＭＯＳトランジスタゲート、第２のＰＭＯＳトランジスタソース及び第２のＰＭＯＳトランジスタドレインを有する第２のＰＭＯＳトランジスタを備え、前記第１のプルアップトランジスタドレインは前記第２のＰＭＯＳトランジスタソースに結合され、前記第２のＰＭＯＳトランジスタゲートは前記反転データ信号入力に結合され、前記第２のＰＭＯＳトランジスタドレインは前記非反転出力に結合される
    請求項４０の装置。
  42. 前記非反転データ信号入力及び反転データ信号入力に基づいてデータ値を捕捉し、前記トラッキングモード中に前記非反転出力で非反転出力信号を供給し且つ前記反転出力で反転出力信号を供給する手段において、
    前記第１のトランジスタは、第１のＮＭＯＳトランジスタゲート、第１のＮＭＯＳトランジスタソース及び第１のＮＭＯＳトランジスタドレインを有する第１のＮＭＯＳトランジスタを備え、前記第１のプルダウントランジスタドレインは前記第１のＮＭＯＳトランジスタソースに結合され、前記第１のＮＭＯＳトランジスタゲートは前記非反転データ信号入力に結合され、前記第１のＮＭＯＳトランジスタドレインは前記反転出力に結合され、
    前記第２のトランジスタは、第２のＮＭＯＳトランジスタゲート、第２のＮＭＯＳトランジスタソース及び第２のＮＭＯＳトランジスタドレインを有する第２のＮＭＯＳトランジスタを備え、前記第１のプルダウントランジスタドレインは前記第２のＮＭＯＳトランジスタソースに結合され、前記第２のＮＭＯＳトランジスタゲートは前記反転データ信号入力に結合され、前記第２のＮＭＯＳトランジスタドレインは前記非反転出力に結合される
    請求項４０の装置。
  43. 前記データ値を記憶し、前記ホールディングモード中に前記非反転出力で非反転出力信号を供給し且つ前記反転出力で反転出力信号を供給する手段は、
    第１のインバータ出力が第２のインバータ入力に結合されて反転出力に反転出力信号を供給し、第２のインバータ出力が第１のインバータ入力に結合されて非反転出力に非反転出力信号を供給するように、互いにクロス結合された第１のインバータ及び第２のインバータを備える
    請求項３７の装置。
  44. 前記データ値を記憶し、前記ホールディングモード中に前記非反転出力で非反転出力信号を供給し且つ前記反転出力で反転出力信号を供給する手段は、
    第３のＮＭＯＳトランジスタゲート、第３のＮＭＯＳトランジスタソース及び第３のＮＭＯＳトランジスタドレインを有する第３のＮＭＯＳトランジスタであって、前記第３のＮＭＯＳトランジスタゲートが前記非反転出力に結合され、前記第３のＮＭＯＳトランジスタドレインが前記反転出力に結合され、前記第３のＮＭＯＳトランジスタソースがグラウンドに結合された第３のＮＭＯＳトランジスタと、
    第４のＮＭＯＳトランジスタゲート、第４のＮＭＯＳトランジスタソース及び第４のＮＭＯＳトランジスタドレインを有する第４のＮＭＯＳトランジスタであって、前記第４のＮＭＯＳトランジスタゲートが前記反転出力に結合され、前記第４のＮＭＯＳトランジスタドレインが前記非反転出力に結合され、前記第４のＮＭＯＳトランジスタソースがグラウンドに結合された第４のＮＭＯＳトランジスタと、
    を備える請求項３７の装置。
  45. 前記データ値を記憶し、前記ホールディングモード中に前記非反転出力で非反転出力信号を供給し且つ前記反転出力で反転出力信号を供給する手段は、
    第３のＰＭＯＳトランジスタゲート、第３のＰＭＯＳトランジスタソース及び第３のＰＭＯＳトランジスタドレインを有する第３のＰＭＯＳトランジスタであって、前記第３のＰＭＯＳトランジスタゲートが前記非反転出力に結合され、前記第３のＰＭＯＳトランジスタドレインが前記反転出力に結合され、前記第３のＰＭＯＳトランジスタソースがＶ DD 電源に結合された第３のＰＭＯＳトランジスタと、
    第４のＰＭＯＳトランジスタゲート、第４のＰＭＯＳトランジスタソース及び第４のＰＭＯＳトランジスタドレインを有する第４のＰＭＯＳトランジスタであって、前記第４のＰＭＯＳトランジスタゲートが前記反転出力に結合され、前記第４のＰＭＯＳトランジスタドレインが前記非反転出力に結合され、前記第４のＰＭＯＳトランジスタソースがＶ DD 電源に結合された第４のＰＭＯＳトランジスタと、
    を備える請求項３７の装置。
  46. 前記データ値を記憶し、前記ホールディングモード中に前記非反転出力で非反転出力信号を供給し且つ前記反転出力で反転出力信号を供給する手段は、
    第３のＰＭＯＳトランジスタゲート、第３のＰＭＯＳトランジスタソース及び第３のＰＭＯＳトランジスタドレインを有する第３のＰＭＯＳトランジスタであって、前記第３のＰＭＯＳトランジスタゲートが前記非反転出力に結合され、前記第３のＰＭＯＳトランジスタドレインが前記反転出力に結合され、前記第３のＰＭＯＳトランジスタソースがＶ DD 電源に結合された第３のＰＭＯＳトランジスタと、
    第４のＰＭＯＳトランジスタゲート、第４のＰＭＯＳトランジスタソース及び第４のＰＭＯＳトランジスタドレインを有する第４のＰＭＯＳトランジスタであって、前記第４のＰＭＯＳトランジスタゲートが前記反転出力に結合され、前記第４のＰＭＯＳトランジスタドレインが前記非反転出力に結合され、前記第４のＰＭＯＳトランジスタソースがＶ DD 電源に結合された第４のＰＭＯＳトランジスタと、
    を備える請求項４４の装置。
  47. 非反転クロック入力と、
    反転クロック入力と、
    非反転データ信号入力と、
    反転データ信号入力と、
    非反転出力と、
    反転出力と、
    を備え
    前記反転クロック入力、前記反転クロック入力及び前記非反転クロック入力をそれぞれ受け取るように構成された第１のプルアップトランジスタ、第２のプルアップトランジスタ及び第１のプルダウントランジスタを備え、
    前記第１のプルアップトランジスタは、第１のプルアップトランジスタソース、第１のプルアップトランジスタゲート及び第１のプルアップトランジスタドレインを備えるＰＭＯＳトランジスタであり、
    前記第２のプルアップトランジスタは、第２のプルアップトランジスタソース、第２のプルアップトランジスタゲート及び第２のプルアップトランジスタドレインを備えるＰＭＯＳトランジスタであり、
    前記第１のプルアップトランジスタは、前記第１のプルアップトランジスタソースをＶ DD 電源に結合し、前記第１のプルアップトランジスタゲートを前記反転クロック入力に結合し、前記第１のプルアップトランジスタドレインを前記トランジスタの第２のセットに結合するように構成され、
    前記第２のプルアップトランジスタは、前記第２のプルアップトランジスタソースをＶ DD 電源に結合し、前記第２のプルアップトランジスタゲートを前記反転クロック入力に結合し、前記第２のプルアップトランジスタドレインを前記トランジスタの第２のセットに結合するように構成され、
    前記第１のプルダウントランジスタは、第１のプルダウントランジスタソース、第１のプルダウントランジスタゲート及び第１のプルダウントランジスタドレインを備えるＮＭＯＳトランジスタであり、
    前記第１のプルダウントランジスタは、前記第１のプルダウントランジスタソースをグラウンドに結合し、前記第１のプルダウントランジスタゲートを前記非反転クロック入力に結合し、前記第１のプルダウントランジスタドレインを前記トランジスタの第２のセットに結合するように構成され、
    前記トランジスタの第１のセットに結合されたトランジスタの第２のセットであって、前記非反転データ信号入力及び前記反転データ信号入力を受け取り、前記反転出力で反転出力信号を前記非反転出力で非反転出力信号を供給するように構成されたトランジスタの第２のセットを備え、
    前記トランジスタの第２のセットは、
    第１のトランジスタソース、第１のトランジスタゲート及び第１のトランジスタを有する第１のトランジスタであって、前記第１のトランジスタゲートを前記非反転データ信号入力に直接結合し、前記第１のトランジスタソースを前記第１のプルダウントランジスタドレインに結合し、前記第１のトランジスタドレインを前記第１のプルアップトランジスタドレイン及び前記反転出力に結合するように構成された前記第１のトランジスタと、
    第２のトランジスタソース、第２のトランジスタゲート及び第２のトランジスタドレインを有する第２のトランジスタであって、前記第２のトランジスタゲートを前記反転データ信号入力に結合し、前記第２のトランジスタソースを前記第１のプルダウントランジスタドレインに結合し、前記第２のトランジスタドレインを前記第２のプルアップトランジスタドレイン及び前記非反転出力に結合するように構成された第２のトランジスタと、
    を備え、
    前記トランジスタの第２のセットに結合されたトランジスタの第３セットであって、第１のインバータ出力が第２のインバータ入力に結合されて前記反転出力に反転出力信号を供給し、第２のインバータ出力が第１のインバータ入力に結合されて前記非反転出力に非反転出力信号を供給するように、互いにクロス結合された第１のインバータ及び第２のインバータを形成するように構成されたトランジスタの第３セットを備え、
    前記トランジスタの第３のセットは、
    第３のＮＭＯＳトランジスタゲート、第３のＮＭＯＳトランジスタソース及び第３のＮＭＯＳトランジスタドレインを有する第３のＮＭＯＳトランジスタであって、前記第３のＮＭＯＳトランジスタゲートが前記非反転出力に結合され、前記第３のＮＭＯＳトランジスタドレインが前記反転出力に結合され、前記第３のＮＭＯＳトランジスタソースがいかなるトランジスタも介さずにグラウンドに結合された第３のＮＭＯＳトランジスタと、
    第４のＮＭＯＳトランジスタゲート、第４のＮＭＯＳトランジスタソース及び第４のＮＭＯＳトランジスタドレインを有する第４のＮＭＯＳトランジスタであって、前記第４のＮＭＯＳトランジスタゲートが前記反転出力に結合され、前記第４のＮＭＯＳトランジスタドレインが前記非反転出力に結合され、前記第４のＮＭＯＳトランジスタソースがグラウンドに結合された第４のＮＭＯＳトランジスタと、
    第３のＰＭＯＳトランジスタゲート、第３のＰＭＯＳトランジスタソース及び第３のＰＭＯＳトランジスタドレインを有する第３のＰＭＯＳトランジスタであって、前記第３のＰＭＯＳトランジスタゲートが前記非反転出力に結合され、前記第３のＰＭＯＳトランジスタドレインが前記反転出力に結合され、前記第３のＰＭＯＳトランジスタソースがＶ DD 電源に結合された第３のＰＭＯＳトランジスタと、
    第４のＰＭＯＳトランジスタゲート、第４のＰＭＯＳトランジスタソース及び第４のＰＭＯＳトランジスタドレインを有する第４のＰＭＯＳトランジスタであって、前記第４のＰＭＯＳトランジスタゲートが前記反転出力に結合され、前記第４のＰＭＯＳトランジスタドレインが前記非反転出力に結合され、前記第４のＰＭＯＳトランジスタソースがＶ DD 電源に結合され、前記第４のＮＭＯＳトランジスタゲート及び前記第４のＰＭＯＳトランジスタゲートがいかなるトランジスタも介さずに互いに結合されている、第４のＰＭＯＳトランジスタと、
    を備える、集積回路。
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Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8615205B2 (en) 2007-12-18 2013-12-24 Qualcomm Incorporated I-Q mismatch calibration and method
US8970272B2 (en) 2008-05-15 2015-03-03 Qualcomm Incorporated High-speed low-power latches
EP2146432A1 (fr) * 2008-07-17 2010-01-20 EM Microelectronic-Marin SA Dispositif de sauvegarde de la configuration de terminaux d'un circuit intégré, et procédé de mise en action du dispositif
US7961057B2 (en) * 2008-08-28 2011-06-14 Mediatek Singapore Pte Ltd Voltage controlled oscillator
US8712357B2 (en) 2008-11-13 2014-04-29 Qualcomm Incorporated LO generation with deskewed input oscillator signal
US8718574B2 (en) * 2008-11-25 2014-05-06 Qualcomm Incorporated Duty cycle adjustment for a local oscillator signal
US8265568B2 (en) * 2009-03-19 2012-09-11 Qualcomm Incorporated Frequency divider with synchronized outputs
EP2237418B1 (en) * 2009-04-03 2017-10-04 Nxp B.V. Frequency synthesiser
US8847638B2 (en) * 2009-07-02 2014-09-30 Qualcomm Incorporated High speed divide-by-two circuit
US8791740B2 (en) 2009-07-16 2014-07-29 Qualcomm Incorporated Systems and methods for reducing average current consumption in a local oscillator path
US7936186B1 (en) * 2009-12-04 2011-05-03 Intel Corporation Method and apparatus for correcting duty cycle via current mode logic to CMOS converter
US8164361B2 (en) * 2009-12-08 2012-04-24 Qualcomm Incorporated Low power complementary logic latch and RF divider
US8294493B2 (en) * 2010-03-23 2012-10-23 Analog Devices, Inc. Low-power frequency dividers
US8471618B2 (en) 2010-04-12 2013-06-25 Mediatek Inc. Flip-flop for low swing clock signal
US20120154009A1 (en) * 2010-12-15 2012-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. Latch circuitry
TWI456493B (zh) * 2010-12-29 2014-10-11 Silicon Motion Inc 除法方法及除法裝置
US8854098B2 (en) 2011-01-21 2014-10-07 Qualcomm Incorporated System for I-Q phase mismatch detection and correction
US8390328B2 (en) * 2011-05-13 2013-03-05 Arm Limited Supplying a clock signal and a gated clock signal to synchronous elements
US8692583B2 (en) * 2011-08-26 2014-04-08 Nxp B.V. Differential integrated input circuit
US8570111B2 (en) * 2011-11-02 2013-10-29 Realtek Semiconductor Corp. Single-staged balanced-output inductor-free oscillator and method thereof
CN103166625B (zh) * 2011-12-16 2017-11-21 恩智浦美国有限公司 电压电平移位器
US9154077B2 (en) 2012-04-12 2015-10-06 Qualcomm Incorporated Compact high frequency divider
KR101995938B1 (ko) * 2012-06-27 2019-07-03 에스케이하이닉스 주식회사 신호 증폭 회로 및 신호 증폭 방법
CN103684424B (zh) * 2012-09-20 2017-03-01 复旦大学 一种基于源极退化电容的宽锁定范围电流模锁存分频器
TWI501558B (zh) 2012-11-13 2015-09-21 Ind Tech Res Inst 栓鎖裝置及其應用
US8866652B2 (en) 2013-03-07 2014-10-21 Analog Devices, Inc. Apparatus and method for reducing sampling circuit timing mismatch
US20140361814A1 (en) * 2013-06-11 2014-12-11 Futurewei Technologies, Inc. High Speed Latch
US9166571B2 (en) * 2013-06-11 2015-10-20 Futurewei Technologies, Inc. Low power high speed quadrature generator
US9059686B2 (en) 2013-06-25 2015-06-16 Qualcomm Incorporated Pseudo-CML latch and divider having reduced charge sharing between output nodes
US9071233B2 (en) * 2013-07-24 2015-06-30 Nvidia Corporation Low power master-slave flip-flop
CN104700901B (zh) * 2013-12-05 2017-09-22 中芯国际集成电路制造(上海)有限公司 Sram中的存储单元的检测方法
CN103812499A (zh) * 2014-01-20 2014-05-21 天津大学 针对总剂量辐射效应进行加固的数字缓冲器电路
US9178554B2 (en) * 2014-03-28 2015-11-03 Futurewei Technologies, Inc. Phase correction apparatus and method
US9843329B2 (en) * 2014-05-27 2017-12-12 Nxp B.V. Multi-modulus frequency divider
US9647476B2 (en) 2014-09-16 2017-05-09 Navitas Semiconductor Inc. Integrated bias supply, reference and bias current circuits for GaN devices
US9571093B2 (en) 2014-09-16 2017-02-14 Navitas Semiconductor, Inc. Half bridge driver circuits
US9712113B2 (en) * 2015-12-01 2017-07-18 Analog Devices Global Local oscillator paths
US9755678B2 (en) 2015-12-01 2017-09-05 Analog Devices Global Low noise transconductance amplifiers
US9831867B1 (en) 2016-02-22 2017-11-28 Navitas Semiconductor, Inc. Half bridge driver circuits
CN107294535B (zh) * 2016-04-11 2021-07-13 中芯国际集成电路制造(上海)有限公司 比较器及逐次逼近型模数转换器
US10057090B2 (en) * 2016-09-26 2018-08-21 Qualcomm Incorporated Apparatus and method for transmitting data signal based on various transmission modes
US20180115306A1 (en) * 2016-10-20 2018-04-26 Advanced Micro Devices, Inc. Low power master-slave flip-flop
KR101849923B1 (ko) * 2016-12-28 2018-04-19 한국과학기술원 주파수 분주기
US10148277B1 (en) * 2017-05-19 2018-12-04 Stmicroelectronics International N.V. Current steering digital to analog converter with decoder free quad switching
US10262704B1 (en) * 2017-10-13 2019-04-16 Micron Technology, Inc. Apparatuses and methods for providing multiphase clock signals
CN107800413B (zh) * 2017-11-20 2020-04-21 北京华大九天软件有限公司 一种低失调高速动态比较器
KR102460575B1 (ko) * 2017-12-21 2022-10-31 에스케이하이닉스 주식회사 증폭 회로, 이를 이용하는 주파수 분주 회로, 반도체 장치 및 반도체 시스템
CN108494388B (zh) * 2018-03-22 2020-10-09 中国电子科技集团公司第二十四研究所 一种高速低噪声动态比较器
CN108599757A (zh) * 2018-05-07 2018-09-28 清能华波（北京）科技有限公司 锁存器、基于电流模逻辑的二分频器电路以及分频器
US10566957B1 (en) 2019-04-08 2020-02-18 Semiconductor Components Industries, Llc Current-mode logic latches for a PVT-robust mod 3 frequency divider
US11431358B2 (en) 2019-08-23 2022-08-30 Samsung Electronics Co., Ltd. Device and method for upconverting signal in wireless communication system
CN110601690A (zh) * 2019-10-10 2019-12-20 无锡安趋电子有限公司 一种低工作电压的快速下行电平移位电路
CN110739963B (zh) * 2019-10-23 2021-09-10 西安电子科技大学 一种GaAs pHEMT 2/3双模分频电路
TWI736121B (zh) * 2020-02-03 2021-08-11 瑞昱半導體股份有限公司 工作週期校正器
CN115917969B (zh) * 2020-06-19 2024-01-30 宜普电源转换公司 用于基于GaN的电平移位器的差分激活的锁存器
TWI739489B (zh) * 2020-06-23 2021-09-11 華邦電子股份有限公司 輸入接收器
JP6978549B1 (ja) 2020-06-23 2021-12-08 華邦電子股▲ふん▼有限公司Winbond Electronics Corp. 入力レシーバ
WO2022093870A1 (en) * 2020-10-28 2022-05-05 Intel Corporation Latch-based hash engine, and apparatus and method to reduce glitch power in datapath
KR20220101280A (ko) 2021-01-11 2022-07-19 에스케이하이닉스 주식회사 반도체 장치 및 이를 위한 데이터 출력 장치
US11742839B2 (en) 2021-08-16 2023-08-29 Qualcomm Incorporated Local oscillator divider with reduced applied current variation
CN117713768B (zh) * 2024-02-05 2024-04-26 安徽大学 一种互补输入比较器电路、模块

Family Cites Families (197)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4061882A (en) 1976-08-13 1977-12-06 Quadracast Systems, Inc. Quadrature multiplying four-channel demodulator
US4333020A (en) * 1979-05-23 1982-06-01 Motorola, Inc. MOS Latch circuit
JPS598112A (ja) 1982-07-06 1984-01-17 Sanyo Electric Co Ltd スライスレベル調整回路
FR2548487B1 (fr) 1983-06-29 1985-10-25 Labo Electronique Physique Diviseur de frequence par deux
EP0167979B1 (en) * 1984-07-04 1989-03-15 Hitachi Construction Machinery Co., Ltd. Lateral hole boring method and apparatus
US4555777A (en) * 1984-08-14 1985-11-26 Texas Instruments Incorporated Sense amplifier circuit for dynamic read/write memory
JPH0430817Y2 (ja) 1986-02-27 1992-07-24
US4716320A (en) * 1986-06-20 1987-12-29 Texas Instruments Incorporated CMOS sense amplifier with isolated sensing nodes
JPS6378610A (ja) 1986-09-22 1988-04-08 Nec Corp ２逓倍クロツク発生回路
JPH0194723A (ja) 1987-10-06 1989-04-13 Nec Corp デイジタル信号の分周装置
JPH01314013A (ja) 1988-06-11 1989-12-19 Sony Corp デューティ可変回路
US4959557A (en) 1989-05-18 1990-09-25 Compaq Computer Corporation Negative feedback circuit to control the duty cycle of a logic system clock
US4995589A (en) * 1990-01-29 1991-02-26 Sequioa Controls Company, Ltd. Bellows valve
JP2687655B2 (ja) 1990-03-13 1997-12-08 日本電気株式会社 フリップフロップ回路
US5103114A (en) * 1990-03-19 1992-04-07 Apple Computer, Inc. Circuit technique for creating predetermined duty cycle
US5103144A (en) * 1990-10-01 1992-04-07 Raytheon Company Brightness control for flat panel display
JPH04152711A (ja) 1990-10-16 1992-05-26 Nec Corp 電圧制御発振回路
US5097157A (en) * 1990-11-01 1992-03-17 Hewlett-Packard Company Fast cmos bus receiver for detecting low voltage swings
JPH05505297A (ja) 1990-12-21 1993-08-05 モトローラ・インコーポレーテッド 直角位相信号を発生するための装置および方法
US5103116A (en) * 1991-04-15 1992-04-07 California Institute Of Technology CMOS single phase registers
US5192875A (en) * 1991-11-04 1993-03-09 Motorola, Inc. Analog frequency divider utilizing two amplifiers and a LC resonant circuit
JP2944292B2 (ja) 1992-02-21 1999-08-30 富士通株式会社 Ｃｍｏｓゲート
JP3349170B2 (ja) * 1992-06-15 2002-11-20 日本電信電話株式会社 Ｃｍｏｓ可変分周回路
US5375258A (en) 1992-12-07 1994-12-20 Motorola, Inc. Circuit for generating signals in phase quadrature and associated method therefor
US8089323B2 (en) * 2006-08-05 2012-01-03 Min Ming Tarng Green technology: green circuit and device designs of green chip
DE69413478T2 (de) 1993-07-30 1999-02-11 Sgs Thomson Microelectronics Inverter mit Verzögerungselement mit variabler Impedanz
US5477180A (en) 1994-10-11 1995-12-19 At&T Global Information Solutions Company Circuit and method for generating a clock signal
JP2002515190A (ja) 1994-12-30 2002-05-21 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 正確な直角信号を発生する回路及び方法
JP3642079B2 (ja) * 1995-02-13 2005-04-27 直 柴田 半導体集積回路
US5534803A (en) * 1995-04-12 1996-07-09 International Business Machines Corporation Process insensitive off-chip driver
JPH09153741A (ja) * 1995-09-13 1997-06-10 Fujitsu Ltd 変調器、間接変調型変調器、及び周波数逓倍器
KR100466457B1 (ko) * 1995-11-08 2005-06-16 마츠시타 덴끼 산교 가부시키가이샤 신호전송회로,신호수신회로및신호송수신회로,신호전송방법,신호수신방법및신호송수신방법과반도체집적회로및그제어방법
JP3550868B2 (ja) 1996-04-16 2004-08-04 株式会社日立製作所 可変遅延回路
TW325608B (en) * 1996-04-17 1998-01-21 Toshiba Co Ltd Timing signal generation circuit and a display device using such a circuit
JPH10111674A (ja) 1996-04-17 1998-04-28 Toshiba Corp タイミング信号発生回路およびこれを含む表示装置
CA2224767A1 (en) 1996-12-31 1998-06-30 Huang Chaogang Variable cmos vernier delay
JP3856892B2 (ja) 1997-03-03 2006-12-13 日本電信電話株式会社 自己同期型パイプラインデータパス回路および非同期信号制御回路
US5907589A (en) * 1997-04-10 1999-05-25 Motorola, Inc. GHZ range frequency divider in CMOS
JP3114649B2 (ja) 1997-04-18 2000-12-04 日本電気株式会社 ラッチ回路
US6247138B1 (en) * 1997-06-12 2001-06-12 Fujitsu Limited Timing signal generating circuit, semiconductor integrated circuit device and semiconductor integrated circuit system to which the timing signal generating circuit is applied, and signal transmission system
US6169434B1 (en) * 1997-09-05 2001-01-02 Rambus Inc. Conversion circuit with duty cycle correction for small swing signals, and associated method
US5983082A (en) 1997-10-31 1999-11-09 Motorola, Inc. Phase quadrature signal generator having a variable phase shift network
US6014047A (en) * 1998-01-07 2000-01-11 International Business Machines Corporation Method and apparatus for phase rotation in a phase locked loop
JP3653170B2 (ja) 1998-01-27 2005-05-25 三菱電機株式会社 ラッチ回路およびフリップフロップ回路
JPH11298077A (ja) 1998-04-15 1999-10-29 Ricoh Co Ltd 半導体レーザ制御装置
JP3510507B2 (ja) 1998-11-27 2004-03-29 Ｎｅｃマイクロシステム株式会社 ラッチ回路
JP4030213B2 (ja) * 1999-02-22 2008-01-09 株式会社ルネサステクノロジ 半導体回路装置
TW420452U (en) * 1999-02-23 2001-01-21 Silicon Integrated Sys Corp Bi-directional edge triggered flip-flop
JP3251260B2 (ja) 1999-04-07 2002-01-28 エヌイーシーマイクロシステム株式会社 スルーレート検知回路及び半導体集積回路装置
US7693230B2 (en) * 1999-04-16 2010-04-06 Parkervision, Inc. Apparatus and method of differential IQ frequency up-conversion
JP4146965B2 (ja) * 1999-05-17 2008-09-10 株式会社アドバンテスト 遅延信号生成装置および半導体試験装置
US6188291B1 (en) * 1999-06-30 2001-02-13 Lucent Technologies, Inc. Injection locked multi-phase signal generator
US6166571A (en) 1999-08-03 2000-12-26 Lucent Technologies Inc. High speed frequency divider circuit
US6191629B1 (en) * 1999-09-27 2001-02-20 Conexant Systems, Inc. Interlaced master-slave ECL D flip-flop
US6417711B2 (en) 1999-10-19 2002-07-09 Honeywell Inc. High speed latch and flip-flop
US6316987B1 (en) 1999-10-22 2001-11-13 Velio Communications, Inc. Low-power low-jitter variable delay timing circuit
US6674772B1 (en) * 1999-10-28 2004-01-06 Velio Communicaitons, Inc. Data communications circuit with multi-stage multiplexing
JP2001245007A (ja) 2000-02-29 2001-09-07 Matsushita Electric Ind Co Ltd 直流オフセット補正機能付受信機及び受信機における直流オフセット補正方法
JP2001313228A (ja) 2000-04-28 2001-11-09 Matsushita Electric Ind Co Ltd 積層体の製造方法及び製造装置
JP2001312328A (ja) 2000-04-28 2001-11-09 Mitsubishi Electric Corp クロック信号生成回路
JP2002043900A (ja) 2000-07-24 2002-02-08 Kenwood Corp スライス回路
JP3641782B2 (ja) 2000-08-16 2005-04-27 日本電信電話株式会社 クロック逓倍回路
US6320438B1 (en) 2000-08-17 2001-11-20 Pericom Semiconductor Corp. Duty-cycle correction driver with dual-filter feedback loop
US6674998B2 (en) 2000-10-02 2004-01-06 Intersil Americas Inc. System and method for detecting and correcting phase error between differential signals
JP3636657B2 (ja) * 2000-12-21 2005-04-06 Ｎｅｃエレクトロニクス株式会社 クロックアンドデータリカバリ回路とそのクロック制御方法
FI111489B (fi) * 2000-12-22 2003-07-31 Iws Int Oy Valinnaisella lähtöjännitteellä toimiva älykäs virranjakelujärjestelmä
US6462585B1 (en) * 2001-02-20 2002-10-08 International Business Machines Corporation High performance CPL double-gate latch
US6661269B2 (en) 2001-02-23 2003-12-09 Intel Corporation Selectively combining signals to produce desired output signal
US6542015B2 (en) * 2001-03-28 2003-04-01 Texas Instruments Incorporated Duty cycle correction circuit and apparatus and method employing same
US6535725B2 (en) 2001-03-30 2003-03-18 Skyworks Solutions, Inc. Interference reduction for direct conversion receivers
US6433589B1 (en) * 2001-04-12 2002-08-13 International Business Machines Corporation Sense amplifier and method for sensing signals in a silicon-on-insulator integrated circuit
JP2003078348A (ja) * 2001-08-30 2003-03-14 Sharp Corp 電圧制御発振器及びそれを用いた通信装置
US6426660B1 (en) * 2001-08-30 2002-07-30 International Business Machines Corporation Duty-cycle correction circuit
JP4680448B2 (ja) * 2001-09-04 2011-05-11 ルネサスエレクトロニクス株式会社 高速サンプリングレシーバー
JP2003101397A (ja) 2001-09-25 2003-04-04 Toshiba Corp 半導体セル
US6904538B2 (en) * 2001-11-20 2005-06-07 Agere Systems Inc. System and method for differential data detection
US6737927B2 (en) * 2001-12-04 2004-05-18 Via Technologies, Inc. Duty cycle correction circuit for use with frequency synthesizer
US6593789B2 (en) * 2001-12-14 2003-07-15 International Business Machines Corporation Precise and programmable duty cycle generator
KR100441463B1 (ko) 2001-12-26 2004-07-23 한국전자통신연구원 저역통과필터 및 고역통과필터 특성의 로드를 이용한 능동직교위상신호 발생기
US7110469B2 (en) 2002-03-08 2006-09-19 Broadcom Corporation Self-calibrating direct conversion transmitter
JP3649194B2 (ja) 2002-01-31 2005-05-18 ソニー株式会社 Ｐｌｌ回路および光通信受信装置
CA2375291C (en) 2002-03-08 2005-05-17 Sirific Wireless Corporation Generation of virtual local oscillator inputs for use in direct conversion radio systems
JP2003298441A (ja) 2002-04-01 2003-10-17 Hitachi Ltd 低消費電力受信装置
US7116729B2 (en) * 2002-04-29 2006-10-03 Broadcom Corporation Trimming of local oscillation in an integrated circuit radio
WO2003107536A2 (en) * 2002-06-17 2003-12-24 California Institute Of Technology Self-dividing oscillators
KR100475736B1 (ko) * 2002-08-09 2005-03-10 삼성전자주식회사 고속 테스트에 적합한 편이온도 검출회로를 갖는온도감지기 및 편이온도 검출방법
US20040036541A1 (en) * 2002-08-26 2004-02-26 Fang Sher Jiun Differential CMOS latch and digital quadrature LO generator using same
US6667703B1 (en) 2002-08-30 2003-12-23 Lsi Logic Corporation Matching calibration for digital-to-analog converters
US7715836B2 (en) * 2002-09-03 2010-05-11 Broadcom Corporation Direct-conversion transceiver enabling digital calibration
TWI283515B (en) 2002-10-02 2007-07-01 Via Tech Inc Method and device for adjusting reference level
KR100486268B1 (ko) 2002-10-05 2005-05-03 삼성전자주식회사 내부에서 자체적으로 듀티싸이클 보정을 수행하는지연동기루프 회로 및 이의 듀티싸이클 보정방법
US6967514B2 (en) 2002-10-21 2005-11-22 Rambus, Inc. Method and apparatus for digital duty cycle adjustment
CN1209875C (zh) 2002-10-30 2005-07-06 威盛电子股份有限公司 可调整占空比的缓冲器及其操作方法
EP1416691B1 (en) 2002-11-04 2006-03-22 Sony Deutschland GmbH I/Q imbalance correction in a quadrature transceiver
US7027793B2 (en) 2002-11-15 2006-04-11 Qualcomm Incorporated Direct conversion with variable amplitude LO signals
TW586263B (en) * 2003-01-29 2004-05-01 Mediatek Inc Analog demodulator in a low-IF receiver
JP3906173B2 (ja) 2003-03-17 2007-04-18 松下電器産業株式会社 可変利得増幅回路
KR100694644B1 (ko) 2003-04-11 2007-03-13 인터내셔널 비지네스 머신즈 코포레이션 프로그래머블 반도체 전자 퓨즈
US6836240B1 (en) 2003-05-13 2004-12-28 Sandia Corporation Waveform synthesis for imaging and ranging applications
US7099643B2 (en) * 2003-05-27 2006-08-29 Broadcom Corporation Analog open-loop VCO calibration method
US6995589B2 (en) * 2003-06-13 2006-02-07 Via Technologies Inc. Frequency divider for RF transceiver
KR100531004B1 (ko) * 2003-08-25 2005-11-28 학교법인 한국정보통신학원 백게이트를 이용한 저전력 4위상 전압 제어 발진기
US7307461B2 (en) 2003-09-12 2007-12-11 Rambus Inc. System and method for adaptive duty cycle optimization
JP4319502B2 (ja) 2003-10-01 2009-08-26 株式会社ルネサステクノロジ 通信用半導体集積回路および無線通信システム
KR100545148B1 (ko) 2003-12-09 2006-01-26 삼성전자주식회사 듀티 사이클 보정회로 및 그것을 사용한 지연동기루프회로 및듀티 사이클 보정방법
US6933759B1 (en) * 2004-02-05 2005-08-23 Texas Instruments Incorporated Systems and methods of performing duty cycle control
ITVA20040005A1 (it) * 2004-02-06 2004-05-06 St Microelectronics Sa Rete di attenuazione variabile
TWI288531B (en) 2004-02-26 2007-10-11 Mediatek Inc Phase locked loop for generating an output signal
US7474715B1 (en) * 2004-05-27 2009-01-06 Rf Micro Devices, Inc. Variable load circuit for reducing quadrature phase error
US7075377B2 (en) 2004-06-10 2006-07-11 Theta Microeletronics, Inc. Quadrature voltage controlled oscillators with phase shift detector
ATE394830T1 (de) * 2004-07-06 2008-05-15 Acp Advanced Circuit Pursuit A Symmetrischer mischer mit fets
US8682784B2 (en) * 2004-07-16 2014-03-25 Ebay, Inc. Method and system to process credit card payment transactions initiated by a merchant
JP2004336822A (ja) 2004-08-06 2004-11-25 Toshiba Corp 無線機
KR100551478B1 (ko) 2004-08-13 2006-02-14 삼성전자주식회사 중간 주파수 수신기의 이미지 리젝션을 위한 다운 컨버팅장치 및 방법
US7457605B2 (en) 2004-09-10 2008-11-25 Silicon Laboratories, Inc. Low noise image reject mixer and method therefor
US7616938B2 (en) 2004-09-10 2009-11-10 Broadcom Corporation Mixer offset cancellation without generating I/Q imbalance
US7266707B2 (en) * 2004-09-16 2007-09-04 International Business Machines Corporation Dynamic leakage control circuit
JP4642417B2 (ja) 2004-09-16 2011-03-02 ルネサスエレクトロニクス株式会社 半導体集積回路装置
GB0420842D0 (en) * 2004-09-20 2004-10-20 Frontier Silicon Ltd Low intermediate frequency (if) radio receiver circuits
WO2006033203A1 (ja) 2004-09-21 2006-03-30 Advantest Corporation 遅延ロックループ回路、位相ロックループ回路、タイミング発生器、半導体試験装置及び半導体集積回路
US8144806B2 (en) * 2004-09-27 2012-03-27 Marvell International Ltd. Device, system and method of I/Q mismatch correction
JP4335113B2 (ja) 2004-10-14 2009-09-30 パナソニック株式会社 Ｄｃオフセットキャリブレーションシステム
JP3954059B2 (ja) * 2004-10-21 2007-08-08 シャープ株式会社 発振器、通信装置
US7102417B2 (en) 2004-11-05 2006-09-05 International Business Machines Corporation Integrated circuit die including a temperature detection circuit, and system and methods for calibrating the temperature detection circuit
DE102004058300B4 (de) * 2004-12-02 2016-09-15 Austriamicrosystems Ag Schaltungsanordnung zur Erzeugung eines komplexen Signals und Verwendung in einem Hochfrequenz-Sender oder -Empfänger
US7233211B2 (en) * 2004-12-06 2007-06-19 Broadcom Corporation Method to improve high frequency divider bandwidth coverage
US7521976B1 (en) * 2004-12-08 2009-04-21 Nanoamp Solutions, Inc. Low power high speed latch for a prescaler divider
JP2006173897A (ja) 2004-12-14 2006-06-29 Matsushita Electric Ind Co Ltd 直接直交復調器及び無線通信装置
JP4152969B2 (ja) * 2005-01-07 2008-09-17 富士通株式会社 ラッチ回路および４相クロック発生器
US7123103B1 (en) 2005-03-31 2006-10-17 Conexant Systems, Inc. Systems and method for automatic quadrature phase imbalance compensation using a delay locked loop
JP4492415B2 (ja) 2005-04-04 2010-06-30 株式会社豊田自動織機 オフセット調整回路
US7323944B2 (en) * 2005-04-11 2008-01-29 Qualcomm Incorporated PLL lock management system
JP2006314029A (ja) 2005-05-09 2006-11-16 Renesas Technology Corp 無線通信用半導体集積回路装置
JP4696701B2 (ja) 2005-06-07 2011-06-08 ソニー株式会社 抵抗回路
JP2008545320A (ja) 2005-06-30 2008-12-11 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 他ビットのプログラマブル分周器
FI20055401A0 (fi) * 2005-07-11 2005-07-11 Nokia Corp Parannuksia integroituihin RF-piireihin
CN100465822C (zh) 2005-07-27 2009-03-04 卡西欧计算机株式会社 电波接收装置、电波接收电路及电波表
GB2429351B (en) 2005-08-17 2009-07-08 Wolfson Microelectronics Plc Feedback controller for PWM amplifier
JP2007102483A (ja) * 2005-10-04 2007-04-19 Toshiba Corp 半導体集積回路
GB0522477D0 (en) * 2005-11-03 2005-12-14 Analog Devices Inc Modulator
US7554380B2 (en) * 2005-12-12 2009-06-30 Icera Canada ULC System for reducing second order intermodulation products from differential circuits
KR100701704B1 (ko) 2006-01-12 2007-03-29 주식회사 하이닉스반도체 듀티 교정 회로
US7315220B1 (en) * 2006-01-27 2008-01-01 Xilinx, Inc. Voltage controlled oscillator
KR100889742B1 (ko) 2006-02-08 2009-03-24 한국전자통신연구원 Ｉ/ｑ 변조 장치 및 방법
US7336114B2 (en) * 2006-04-05 2008-02-26 Wionics Research High-speed latching technique and application to frequency dividers
JP2007281139A (ja) 2006-04-05 2007-10-25 Toshiba Corp 温度制御システム
KR100757856B1 (ko) 2006-05-02 2007-09-11 삼성전자주식회사 소스 커플링을 이용한 차동 상보성 콜피츠 발진기
US7587190B2 (en) 2006-05-08 2009-09-08 Texas Instruments Incorporated Systems and methods for low power clock generation
US7501851B2 (en) 2006-05-26 2009-03-10 Pmc Sierra Inc. Configurable voltage mode transmitted architecture with common-mode adjustment and novel pre-emphasis
US7603094B2 (en) 2006-06-14 2009-10-13 Freescale Semiconductor Inc. DC offset correction for direct conversion receivers
FI125577B (en) * 2006-06-22 2015-11-30 Wärtsilä Finland Oy A method for handling a crankshaft
JP2008011132A (ja) * 2006-06-29 2008-01-17 Nec Electronics Corp ９０度移相器
US7352229B1 (en) * 2006-07-10 2008-04-01 Altera Corporation Reference clock receiver compliant with LVPECL, LVDS and PCI-Express supporting both AC coupling and DC coupling
KR100861919B1 (ko) 2006-07-18 2008-10-09 삼성전자주식회사 다 위상 신호 발생기 및 그 방법
KR100791934B1 (ko) * 2006-07-24 2008-01-04 삼성전자주식회사 고속 신호 전송 시스템의 고전압 출력 버퍼 회로
US7609090B2 (en) * 2006-08-23 2009-10-27 Stmicroelectronics Pvt. Ltd. High speed level shifter
JP2008054134A (ja) * 2006-08-25 2008-03-06 Matsushita Electric Ind Co Ltd リング発振器及びそれを備えた半導体集積回路及び電子機器
TWI326979B (en) * 2006-10-23 2010-07-01 Univ Nat Taiwan Science Tech Back gate coupled voltage control oscillator
US8295296B2 (en) * 2006-11-02 2012-10-23 Redmere Technology Ltd. Programmable high-speed cable with printed circuit board and boost device
JP4773318B2 (ja) 2006-11-13 2011-09-14 日本無線株式会社 ダイレクトコンバージョン復調器のローカル周波数信号検出回路
KR100824785B1 (ko) * 2006-11-22 2008-04-24 삼성전자주식회사 아이피투 교정기 및 아이피투 교정방법
US7773968B2 (en) * 2006-11-30 2010-08-10 Silicon Laboratories, Inc. Interface/synchronization circuits for radio frequency receivers with mixing DAC architectures
US20080180139A1 (en) * 2007-01-29 2008-07-31 International Business Machines Corporation Cmos differential rail-to-rail latch circuits
JP5086660B2 (ja) 2007-02-27 2012-11-28 株式会社日立製作所 論理回路
JP4241847B2 (ja) 2007-03-15 2009-03-18 セイコーエプソン株式会社 テレビ接続検出装置および画像表示装置
TW200840226A (en) 2007-03-22 2008-10-01 Univ Nat Taiwan Science Tech Injection locked frequency divider
US8285508B2 (en) 2007-07-10 2012-10-09 Nec Corporation Signal processing apparatus and signal processing method
TWI339505B (en) * 2007-08-01 2011-03-21 Univ Nat Taiwan Science Tech Injection-locked frequency divider
US8599938B2 (en) 2007-09-14 2013-12-03 Qualcomm Incorporated Linear and polar dual mode transmitter circuit
WO2009036399A1 (en) 2007-09-14 2009-03-19 Qualcomm Incorporated Local oscillator buffer and mixer having adjustable size
US7941115B2 (en) 2007-09-14 2011-05-10 Qualcomm Incorporated Mixer with high output power accuracy and low local oscillator leakage
TWI348281B (en) * 2007-10-18 2011-09-01 Univ Nat Taiwan Direct injection locked frequency divider circuit with inductive-coupling feedback
US20090108885A1 (en) * 2007-10-31 2009-04-30 International Business Machines Corporation Design structure for CMOS differential rail-to-rail latch circuits
US7821315B2 (en) 2007-11-08 2010-10-26 Qualcomm Incorporated Adjustable duty cycle circuit
US20090131006A1 (en) * 2007-11-20 2009-05-21 Mediatek Inc. Apparatus, integrated circuit, and method of compensating iq phase mismatch
JP4982350B2 (ja) * 2007-12-17 2012-07-25 ルネサスエレクトロニクス株式会社 送受信機
US8615205B2 (en) 2007-12-18 2013-12-24 Qualcomm Incorporated I-Q mismatch calibration and method
TWI348280B (en) * 2008-01-21 2011-09-01 Univ Nat Taiwan Dual injection locked frequency dividing circuit
KR101533679B1 (ko) 2008-03-11 2015-07-03 삼성전자주식회사 개선된 구조를 갖는 플립플롭, 이를 이용한 주파수 분주기및 알 에프 회로
US7965111B2 (en) * 2008-04-29 2011-06-21 Qualcomm Incorporated Method and apparatus for divider unit synchronization
US8970272B2 (en) 2008-05-15 2015-03-03 Qualcomm Incorporated High-speed low-power latches
TWI369878B (en) 2008-06-16 2012-08-01 Realtek Semiconductor Corp Transmitter, receiver and adjusting method for reducing i/q mismatch
JP5515240B2 (ja) 2008-06-20 2014-06-11 凸版印刷株式会社 半導体装置
US8095103B2 (en) * 2008-08-01 2012-01-10 Qualcomm Incorporated Upconverter and downconverter with switched transconductance and LO masking
US7808329B2 (en) 2008-08-07 2010-10-05 Agere Systems Inc. Methods and apparatus for improved phase linearity in a multi-phase based clock/timing recovery system
US7932844B1 (en) * 2008-08-19 2011-04-26 Marvell International Ltd. Circuits and methods for calibrating a frequency response of a filter
US7683682B1 (en) * 2008-08-28 2010-03-23 Korea Electronics Technology Institute Frequency divider for wireless communication system and driving method thereof
US8712357B2 (en) * 2008-11-13 2014-04-29 Qualcomm Incorporated LO generation with deskewed input oscillator signal
US8718574B2 (en) * 2008-11-25 2014-05-06 Qualcomm Incorporated Duty cycle adjustment for a local oscillator signal
US8031019B2 (en) * 2009-02-02 2011-10-04 Qualcomm Incorporated Integrated voltage-controlled oscillator circuits
US8847638B2 (en) * 2009-07-02 2014-09-30 Qualcomm Incorporated High speed divide-by-two circuit
US8791740B2 (en) * 2009-07-16 2014-07-29 Qualcomm Incorporated Systems and methods for reducing average current consumption in a local oscillator path
US8212592B2 (en) * 2009-08-20 2012-07-03 Qualcomm, Incorporated Dynamic limiters for frequency dividers
US8487670B2 (en) * 2009-09-03 2013-07-16 Qualcomm, Incorporated Divide-by-two injection-locked ring oscillator circuit
KR20110034433A (ko) 2009-09-28 2011-04-05 삼성전자주식회사 Ｉ/ｑ 부정합을 보상하는 발진 신호 발생기 및 이를 포함하는 통신 시스템
US8164361B2 (en) * 2009-12-08 2012-04-24 Qualcomm Incorporated Low power complementary logic latch and RF divider
US9154077B2 (en) 2012-04-12 2015-10-06 Qualcomm Incorporated Compact high frequency divider

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