JP4492415B2 - オフセット調整回路 - Google Patents
オフセット調整回路 Download PDFInfo
- Publication number
- JP4492415B2 JP4492415B2 JP2005108046A JP2005108046A JP4492415B2 JP 4492415 B2 JP4492415 B2 JP 4492415B2 JP 2005108046 A JP2005108046 A JP 2005108046A JP 2005108046 A JP2005108046 A JP 2005108046A JP 4492415 B2 JP4492415 B2 JP 4492415B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- common mode
- circuit
- differential
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Noise Elimination (AREA)
Description
さらに、出力回路は、差動入力を入力する第1の差動回路と、DC電圧信号及びオフセットキャンセル回路の出力信号が入力する第2の差動回路と、第1の差動回路と第2の差動回路の差動出力の各端子に接続され、その中央部より出力コモンモード電圧が取り出される抵抗と、設定コモンモード電圧及び出力コモンモード電圧が入力される出力コモンモード電圧を設定コモンモード電圧にあわせる第3の差動回路からなるコモンモードフィードバック回路を具備する。
本発明のオフセット調整回路は、入力される差動入力が複数ある場合でも、設定コモンモード電圧を共通にすることにより、複数の差動信号の各成分のDCレベルを共通に合わせる。
図1は本発明の実施形態の受信装置を示す。入力RFまたはIF信号は受信部1を介して入力されておりこの出力はI分岐及びクアドラチャQ分岐に出力されている。Iベースバンド分岐を介した信号処理とQベースバンド分岐を介した信号処理は同じであるので、以下の説明はI分岐についてのみ行う。
補正機能付きバッファ回路41はバッファ部42、オフセットキャンセル部43、及びコモンモードフィードバック回路44とから構成されている。
オフセットキャンセル回路21bからオフセット調整信号Vaが第3のトランジスタ61のゲートに入力されており、一方第4のトランジスタ62のゲートには固定電圧Vsが入力されている。定常状態では第3及び第4のトランジスタ61、62を流れる電流は等しく、第3のトランジスタのゲートに加えられるオフセット調整信号Vaによって、差動出力Voutn、VoutpのDCオフセットが0になるように制御される。
2,12 ミキサ
3,13 ローパスフィルタ
4,14 バッファ
5,15,25,35 比較器
6,16,26,36 ISAR
7,17,27,37 IDAC
I I成分
Q Q成分
21a 従来のオフセットキャンセル回路
21b 本発明のオフセットキャンセル回路
41,141 補正機能付きバッファ回路
42 バッファ部
43 オフセットキャンセル部
44 コモンモードフィードバック回路
Claims (3)
- 差動出力と、この差動出力の各成分の中点電圧である出力コモンモード電圧とを出力し、前記出力コモンモード電圧をあらかじめ決められた設定コモンモード電圧に固定することにより、前記各成分のDC電圧を固定DC電圧にする出力回路と、
前記出力コモンモード電圧と、差動出力の一方を入力し、両者の差信号をキャンセルするように前記出力回路を制御するオフセットキャンセル回路とを具備することを特徴とするオフセット調整回路。 - 前記出力回路は、差動入力を入力する第1の差動回路と、
DC電圧信号及び前記オフセットキャンセル回路の出力信号が入力する第2の差動回路と、
該第1の差動回路と該第2の差動回路の差動出力の各端子に接続され、その中央部より前記出力コモンモード電圧が取り出される抵抗と、
前記設定コモンモード電圧及び前記出力コモンモード電圧が入力され、前記出力コモンモード電圧を前記設定コモンモード電圧にあわせる第3の差動回路からなるコモンモードフィードバック回路からなることを特徴とする請求項1記載のオフセット調整回路。 - 差動入力を受信し、I成分を抽出する第1のミキサと、
該ミキサに接続され差動出力をAD変換器に送信するとともにこの差動出力の各成分の中点電圧に対応する出力コモンモード電圧を出力し、前記出力コモンモード電圧をあらかじめ決められた第1の設定コモンモード電圧に固定することにより、前記各成分のDC電圧を固定DC電圧にする第1の出力回路と、
該出力コモンモード電圧と、差動出力の一方を入力し、両者の差信号をキャンセルするように前記第1の出力回路を制御する第1のオフセットキャンセル回路と、
差動入力を受信し、Q成分を抽出する第2のミキサと、
該ミキサに接続され差動出力をAD変換器に送信するとともにこの差動出力の各成分の中点電圧に対応する出力コモンモード電圧を出力し、前記出力コモンモード電圧をあらかじめ決められた第2の設定コモンモード電圧に固定することにより、前記各成分のDC電圧を固定DC電圧にする第2の出力回路と、
該出力コモンモード電圧と、差動出力の一方を入力し、両者の差信号をキャンセルするように前記第2の出力回路を制御する第2のオフセットキャンセル回路と、
前記第1の設定コモンモード電圧及び第2の設定コモンモード電圧は同一の値に設定されているオフセット調整回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005108046A JP4492415B2 (ja) | 2005-04-04 | 2005-04-04 | オフセット調整回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005108046A JP4492415B2 (ja) | 2005-04-04 | 2005-04-04 | オフセット調整回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006287819A JP2006287819A (ja) | 2006-10-19 |
JP4492415B2 true JP4492415B2 (ja) | 2010-06-30 |
Family
ID=37409209
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005108046A Expired - Fee Related JP4492415B2 (ja) | 2005-04-04 | 2005-04-04 | オフセット調整回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4492415B2 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8615205B2 (en) * | 2007-12-18 | 2013-12-24 | Qualcomm Incorporated | I-Q mismatch calibration and method |
US8970272B2 (en) | 2008-05-15 | 2015-03-03 | Qualcomm Incorporated | High-speed low-power latches |
US8712357B2 (en) | 2008-11-13 | 2014-04-29 | Qualcomm Incorporated | LO generation with deskewed input oscillator signal |
US8718574B2 (en) | 2008-11-25 | 2014-05-06 | Qualcomm Incorporated | Duty cycle adjustment for a local oscillator signal |
US8847638B2 (en) | 2009-07-02 | 2014-09-30 | Qualcomm Incorporated | High speed divide-by-two circuit |
US8791740B2 (en) | 2009-07-16 | 2014-07-29 | Qualcomm Incorporated | Systems and methods for reducing average current consumption in a local oscillator path |
US8854098B2 (en) | 2011-01-21 | 2014-10-07 | Qualcomm Incorporated | System for I-Q phase mismatch detection and correction |
US9154077B2 (en) | 2012-04-12 | 2015-10-06 | Qualcomm Incorporated | Compact high frequency divider |
US9729164B2 (en) * | 2015-08-14 | 2017-08-08 | Cirrus Logic, Inc. | Dual processing paths for differential mode and common mode signals for an adaptable analog-to-digital converter (ADC) topology |
CN113721129B (zh) * | 2021-08-27 | 2023-11-17 | 厦门优迅高速芯片有限公司 | 光收发驱动芯片直流失调补偿电路的测试方法和相关设备 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001358544A (ja) * | 2000-06-12 | 2001-12-26 | Mitsubishi Electric Corp | 増幅回路 |
JP2002232271A (ja) * | 2001-02-01 | 2002-08-16 | Fujitsu Ltd | Dcオフセットキャンセル回路、光−電気パルス変換回路、及びパルス整形回路 |
JP2003229918A (ja) * | 2002-02-05 | 2003-08-15 | Fujitsu Ltd | Dcオフセットキャンセル回路 |
JP2005064990A (ja) * | 2003-08-18 | 2005-03-10 | Sharp Corp | I/q復調回路 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6223224A (ja) * | 1985-07-22 | 1987-01-31 | Oki Electric Ind Co Ltd | デイジタル中継器用直流再生回路 |
JPH04135305A (ja) * | 1990-09-27 | 1992-05-08 | Nec Corp | 差動増幅回路 |
JPH08288761A (ja) * | 1995-04-10 | 1996-11-01 | Fujitsu Ltd | 差動増幅&出力オフセット回路及びこれを備えた半導体集積回路並びにノイズ除去方法 |
-
2005
- 2005-04-04 JP JP2005108046A patent/JP4492415B2/ja not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001358544A (ja) * | 2000-06-12 | 2001-12-26 | Mitsubishi Electric Corp | 増幅回路 |
JP2002232271A (ja) * | 2001-02-01 | 2002-08-16 | Fujitsu Ltd | Dcオフセットキャンセル回路、光−電気パルス変換回路、及びパルス整形回路 |
JP2003229918A (ja) * | 2002-02-05 | 2003-08-15 | Fujitsu Ltd | Dcオフセットキャンセル回路 |
JP2005064990A (ja) * | 2003-08-18 | 2005-03-10 | Sharp Corp | I/q復調回路 |
Also Published As
Publication number | Publication date |
---|---|
JP2006287819A (ja) | 2006-10-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4492415B2 (ja) | オフセット調整回路 | |
US7701290B2 (en) | Amplifier gain control circuit for the wireless transceiver | |
JP5940537B2 (ja) | 調整可能な帯域幅を備えたトラックアンドホールドアーキテクチャ | |
US20140036982A1 (en) | High Bandwidth Equalizer and Limiting Amplifier | |
US20070010228A1 (en) | Mixer arrangement, use of the mixer arrangement and method for frequency conversion | |
CN113812086B (zh) | 高线性输入和输出轨到轨放大器 | |
JP2009105810A (ja) | 増幅装置及びバイアス回路 | |
JP3410901B2 (ja) | 増幅回路 | |
US20190369168A1 (en) | Signal processing arrangement for a hall sensor and signal processing method for a hall sensor | |
JP2006086857A (ja) | 移相装置 | |
JP4718271B2 (ja) | D/aコンバータ | |
JPH06216772A (ja) | A/d変換器、及び完全差動演算増幅回路 | |
JP2008147735A (ja) | 増幅回路、並びに半導体装置および制御方法 | |
JP5429191B2 (ja) | 受信装置、イメージ信号の減衰方法及びミスマッチ補償方法 | |
JP2008067157A (ja) | 差動増幅回路、周波数変換回路、並びに無線通信装置 | |
JP7174152B2 (ja) | 定電圧回路及び電子機器 | |
US7675315B2 (en) | Output stage with low output impedance and operating from a low power supply | |
JP2008017336A (ja) | 増幅器 | |
JP2005536925A (ja) | 演算増幅器 | |
US20190058462A1 (en) | Error elimination amplifier and moter control circuit using the same | |
US7978112B2 (en) | Flash converter differential reference ladder adjustment with stable common mode voltage | |
US7009442B2 (en) | Linear multiplier circuit | |
JP2006303601A (ja) | 相関二重サンプリング回路およびこれを用いた固体撮像装置 | |
JP4332726B2 (ja) | 受信機および受信機用ic | |
JP2008028446A (ja) | 高精度プルアップ/プルダウン回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070927 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100309 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100316 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100329 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130416 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |