JP5940537B2

JP5940537B2 - 調整可能な帯域幅を備えたトラックアンドホールドアーキテクチャ

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Publication number: JP5940537B2
Application number: JP2013525986A
Authority: JP
Inventors: エフペインロバート; コルシマルコ
Original assignee: 日本テキサス・インスツルメンツ株式会社; テキサスインスツルメンツインコーポレイテッド
Priority date: 2010-08-17
Filing date: 2011-08-17
Publication date: 2016-06-29
Anticipated expiration: 2031-08-17
Also published as: US9013339B2; JP2013535943A; WO2012024371A3; US20130015990A1; CN103026630A; CN103026630B; US8248282B2; WO2012024371A2; US20120044004A1

Description

本願は、全般的にアナログ・デジタル・コンバータ（ＡＤＣ）に関し、更に特定して言えば、時間インターリーブされた（ＴＩ）ＡＤＣに関連する。

図１は、従来のアナログ・デジタル・コンバータ（ＡＤＣ）１００を示す。ＡＤＣ１００は全般的に、トラックアンドホールド（Ｔ／Ｈ）回路１０２及びサブＡＤＣ１０４を含み、これらは、オペレーションにおいて、ＡＤＣ１００が、複数のサンプリング時点でアナログ入力信号Ｘ（ｔ）をサンプリングし、サンプリングされた信号をデジタル信号Ｙ［ｎ］に変換することができるように実装される。図１に示すように、Ｔ／Ｈ回路１０４は全般的にスイッチ及びキャパシタを含む。スイッチはノンゼロ抵抗を有し、ノンゼロ抵抗は、Ｔ／Ｈ回路１０２をフィルタ（典型的に、単極低域フィルタ）として機能させる。

図２に移ると、ＡＤＣ１００のモデル２００が示されている。モデル２００において、ＡＤＣ１００のフィルタの態様はフィルタ２０２で表し、ＡＤＣ１００の残りの機能を理想的ＡＤＣ２０４で表す。フィルタ２０２は、ｈ_ａ（ｔ）の時間ドメインの伝達関数を有し、これは、周波数ドメインでは次のように表すことができる。
ここで、ｇ_ａはＡＤＣ１００の利得であり、Δｔ_αは基準に対する時間遅延であり、ω_ａはカットオフ周波数（帯域幅）である。このモデル２００は、例えば、テキサス・インスツルメンツ（ＴＩ）からのＡＤＣのためのミスマッチを決定するとき有用となり得る。

図３Ａにおいて、ＴＩＡＤＣ３００の一例を見ることができる。ＴＩＡＤＣ３００は全般的に、ＡＤＣ１００−１〜１００−Ｍ（ここで、ＡＤＣ１００−１〜１００−Ｍの各々は、一般に、図１からのＡＤＣ１００と同じ構造を有する）を含み、これらのＡＤＣは、分周器３０２によりクロックされて、ＡＤＣ１００−１〜１００−Ｍからの出力がマルチプレクサ３０４により多重化され得、デジタル信号Ｙ［ｎ］を生成するようにする。ただし、ＴＩＡＤＣ３００を構築するとき、ＡＤＣ１００−１〜１００−Ｍは互いに同一ではなく、わずかな構造的及び動作的変動がある。これらのわずかな変動は、ＡＤＣ１００−１〜１００−Ｍ間の直流（ＤＣ）オフセットミスマッチ、タイミングスキュー（skew）、利得ミスマッチ、及び帯域幅ミスマッチとなる。

列挙した異なるタイプのミスマッチの中でも、帯域幅ミスマッチの結果の性能インパクトは、最も弱く、これまで大抵無視されてきたが、高精度で（一般的に６ビットより大きく）、高速な（一般的に１ＧＳ／ｓより大きい）ＴＩＡＤＣを構築するために、インターリーブされたＡＤＣブランチ間の帯域幅ミスマッチを補正する必要がある。ＴＩＡＤＣ３００をみると、入力信号が周波数ω_*を備えたトーンであるとき、出力スペクトルは下記のように表すことができる。
一般的に帯域幅ミスマッチのための上界又は最悪のケースを表す、双方向ＴＩＡＤＣ（Ｍ=２）と仮定すると、数式（２）は下記まで還元され得る。
のスプリアスフリーダイナミックレンジ（ＳＦＤＲ）を備えた、
である。従って、Ｍ方向インターリーブされたＴＩＡＤＣのためのＳＦＤＲは、下記の通りであると判断することができる。
ここで、
である。ここで、数式（１）は、シミュレーションの目的のためＴＩＡＤＣ３００に適用され得るため、下記のようになる。
ここで、Ｔ_ｓはクロック信号ＣＬＫの期間である。このようなシミュレーションは、帯域幅ミスマッチの変動が利得ミスマッチ及びタイミングスキューに依存すること、及び（高精度、高速のＴＩＡＤＣ）帯域幅ミスマッチが性能に著しい影響を与えることをもたらす。有効帯域幅ミスマッチのシミュレーションの一例は、異なる利得及びスキュー補償に対する図３Ｂで見ることができる。このため、ＴＩＡＤＣのための所望のＳＦＤＲ（即ち、７０ｄＢより大きい）を達成するには、ＴＩＡＤＣ内のＡＤＣの帯域幅は、０．１％〜０．２５％内にマッチングされるべきである。

しかし、帯域幅ミスマッチを盲目的に決定するための推定アルゴリズム又は回路はこれまで存在していない。２つの既知の最も関連する従来の回路は、下記文献に記載されている。
２００７年の回路及びシステムに関する２００７ＩＥＥＥインターナショナルシンポジウムの議事録のＳａｔａｒｚａｄｅｈらの「２チャネル時間インターリーブされたＡ／Ｄコンバータのための帯域幅ミスマッチ補正」（Satarzadeh et al., "Bandwidth MismatchCorrection for a Two-Channel Time-Interleaved A/D Converter," Proceedingsof 2007 IEEE International Symposium on Circuits and Systems, 2007）２００６年１０月２３日の回路及びシステムにＩＥＥＥ報告書ＩＩ：エクスプレスブリーフ、Ｖｏｌ．５３、Ｎｏ．１０、１１３３〜１１３７頁のＴｓａｉらの「時間インターリーブされたアナログ・デジタル・コンバータにおける帯域幅ミスマッチ及びその補正」（Tsai et al., "Bandwidth Mismatch andIts Correction in Time-Interleaved Analog-to-Digital Converters," IEEETransactions on Circuits and Systems II: Express Briefs, Vol. 53, No. 10, pp.1133-1137, Oct. 23, 2006.）これらの回路のいずれも盲目的帯域幅ミスマッチ推定を適切に対処していない。

しかし、盲目的帯域幅ミスマッチ推定が適切に実行できると仮定すると、ＴＩＡＤＣ３００内のＴ／Ｈ回路（Ｔ／Ｈ回路１０２など）の帯域幅の調節は、少なくとも部分的に、帯域幅マッチングの精度のため困難であり得る。Ｔ／Ｈ回路１０２内に含まれるスイッチド・キャパシタ配置は、それが実行困難であり得るため望ましくなく、容量性調整（バラクター及び調整電圧を備えるなど）も信号依存性のため望ましくない。このため、盲目的帯域幅ミスマッチ推定から調節され得る帯域幅調節回路が求められている。

幾つかの他の従来の回路は下記文献に記載されている。
米国特許番号第５，５００，６１２号米国特許番号第６，２３２，８０４号米国特許番号第６，２５５，８６５号米国特許公報番号２００４／００７０４３９米国特許公報番号２００４／０２３９５４５米国特許公報番号２００９／０００９２１９１９９９年５月のＩＥＥＥジャーナルオブソリッドステートサーキット、Ｖｏｌ．３４、Ｎｏ．５、５９９〜６０６頁のＡｂｏらの出版物「１．５Ｖ、１０ビット、１４．３ＭＳ／ｓＣＭＯＳパイプラインアナログ・デジタル・コンバータ」（Abo et al. "A 1.5-V, 10-bit, 14.3-MS/s CMOS PipelineAnalog-to-Digital Converter," IEEE J. of Solid State Circuits, Vol. 34,No. 5, pp. 599-606, May 1999.）

例示の一実施例は或る装置を提供し、この装置は、クロック信号を受け取るクロック分周器、各々がアナログ入力信号を受け取る複数のアナログ・デジタル・コンバータ（ＡＤＣ）ブランチであって、各ＡＤＣブランチが、クロック分周器に結合される遅延回路と、ＡＤＣであって、遅延回路に結合されるブートストラップ回路、ブートストラップ回路に結合されるサンプリングスイッチ、制御電圧をブートストラップ回路に提供するためにブートストラップ回路に結合されるコントローラであって、サンプリングスイッチが作動されるときサンプリングスイッチのゲート電圧を制御してサンプリングスイッチのインピーダンスを調節するようになっているコントローラ、及びサンプリングスイッチに結合されるサンプリングキャパシタを有するＡＤＣと、ＡＤＣに結合される補正回路と、を含むＡＤＣブランチ、及び各遅延回路、各補正回路、及び各コントローラに結合されるミスマッチ推定回路であって、各コントローラに制御信号を提供してＡＤＣブランチ間の相対的帯域幅ミスマッチに対して調節するミスマッチ推定回路を含む。

例示の一実施例に従って、この装置は、各ＡＤＣブランチに結合されるマルチプレクサを更に含む。

例示の一実施例に従って、この補正回路は、ＤＣオフセット及び利得ミスマッチに対して補正するようにそのＡＤＣの出力を調節する。

例示の一実施例に従って、このブートストラップ回路は、ＡＤＣのホールド位相の間充電されるブーストキャパシタ、第１の受動電極と第２の受動電極と制御電極とを有するトランジスタであって、トランジスタの第１の受動電極がブーストキャパシタに結合され、トランジスタの第２の受動電極がサンプリングスイッチに結合されるトランジスタ、遅延回路に結合され、トランジスタの制御電極に結合され、制御電圧を受け取るパスゲート回路、及びサンプリングスイッチに結合され、制御電圧により制御されるスキュー回路を更に含む。

例示の一実施例に従って、このトランジスタは第１のトランジスタを更に含み、パスゲート回路は、第１の受動電極と第２の受動電極と制御電極とを有する第２のトランジスタであって、第２のトランジスタの第１の受動電極が、制御電圧を受け取るようにコントローラに結合され、第２のトランジスタの制御電極が遅延回路に結合され、第２のトランジスタの第２の受動電極が、第１のトランジスタの制御電極に結合される第２のトランジスタ、第１の受動電極と第２の受動電極と制御電極とを有する第３のトランジスタであって、第３のトランジスタの第１の受動電極が、第２のトランジスタの第２の受動電極に結合され、第３のトランジスタの制御電極が遅延回路に結合される第３のトランジスタ、及び第１の受動電極と第２の受動電極と制御電極とを有する第４のトランジスタであって、第４のトランジスタの第１の受動電極が、第１のトランジスタの制御電極に結合され、第４のトランジスタの制御電極がサンプリングスイッチに結合され、第４のトランジスタの第２の受動電極が、第３のトランジスタの第２の受動電極に結合される第４のトランジスタを更に含む。

例示の一実施例に従って、スキュー回路は、第１の受動電極と第２の受動電極と制御電極とを有する第５のトランジスタを更に含み、第５のトランジスタの第１の受動電極がサンプリングスイッチに結合され、第５のトランジスタの制御電極が、制御電圧を受け取るようにコントローラに結合される。

例示の一実施例に従って、コントローラはデジタル・アナログ・コンバータ（ＤＡＣ）である。

例示の一実施例に従って、コントローラはチャージポンプである。

例示の一実施例に従って或る装置が、クロック信号を受け取るクロック分周器、各々がアナログ入力信号を受け取る複数のＡＤＣブランチであって、各ＡＤＣブランチが、クロック分周器に結合される遅延回路と、ＡＤＣであって、遅延回路に結合されるブートストラップ回路、ブートストラップ回路に結合されるサンプリングスイッチ、制御電圧をブートストラップ回路に提供するためにブートストラップ回路に結合されるコントローラであって、サンプリングスイッチが作動されるときサンプリングスイッチのゲート電圧を制御してサンプリングスイッチのインピーダンスを調節するようになっているコントローラ、及びサンプリングスイッチに結合されるサンプリングキャパシタ、サンプリングキャパシタに結合される出力回路、及び出力回路に結合されるサブＡＤＣを有するＡＤＣと、ＡＤＣに結合される補正回路と、を含むＡＤＣブランチ、及び各遅延回路、各補正回路、及び各コントローラに結合されるミスマッチ推定回路であって、各コントローラに制御信号を提供してＡＤＣブランチ間の相対的帯域幅ミスマッチに対して調節するミスマッチ推定回路を含む。

例示の一実施例に従って或る装置が提供され、この装置は、クロック信号を受け取るクロック分周器、各々がアナログ入力信号を受け取る複数のＡＤＣブランチであって、各ＡＤＣブランチが、クロック分周器に結合される遅延回路と、ＡＤＣであって、遅延回路に結合されるブートストラップ回路、ブートストラップ回路に結合されるＰＭＯＳトランジスタ、制御電圧をブートストラップ回路に提供するためにブートストラップ回路に結合されるコントローラであって、サンプリングスイッチが作動されるときサンプリングスイッチのゲート電圧を制御してサンプリングスイッチのインピーダンスを調節するようになっているコントローラ、そのドレインでＰＭＯＳトランジスタに結合されるサンプリングスイッチ、サンプリングキャパシタに結合される出力回路、及び出力回路に結合されるサブＡＤＣを有するＡＤＣと、ＡＤＣに結合される補正回路であって、ＤＣオフセット及び利得ミスマッチに対し補正するようにそのＡＤＣの出力を調節する補正回路と、を含むＡＤＣブランチ、及び各遅延回路、各補正回路、及び各コントローラに結合されるミスマッチ推定回路であって、各コントローラに制御信号を提供してＡＤＣブランチ間の相対的帯域幅ミスマッチに対して調節するミスマッチ推定回路を含む。

例示の一実施例に従って、ＰＭＯＳトランジスタは第１のＰＭＯＳトランジスタを更に含み、ブートストラップ回路は、ＡＤＣのホールド位相の間充電されるブーストキャパシタ、そのソースでブーストキャパシタ及びそのドレインで第１のＰＭＯＳスイッチのゲートに結合される第２のＰＭＯＳトランジスタ、遅延回路に結合され、第２のＰＭＯＳトランジスタのゲートに結合され、制御電圧を受け取るパスゲート回路、及びサンプリングスイッチに結合され、制御電圧により制御されるスキュー回路を更に含む。

例示の一実施例に従って、パスゲート回路は、そのソースでコントローラ、そのゲートで遅延回路、及びそのドレインで第２のＰＭＯＳトランジスタのゲートに結合される第３のＰＭＯＳトランジスタ、そのドレインで第３のＰＭＯＳトランジスタのドレイン、及びそのゲートで遅延回路に結合される第１のＮＭＯＳトランジスタ、及びそのドレインで第３のＰＭＯＳトランジスタのドレイン、そのソースで第１のＮＭＯＳトランジスタのソース、及びそのゲートで第１のＰＭＯＳトランジスタのゲートに結合される第２のＮＭＯＳトランジスタを更に含む。

例示の一実施例に従って、スキュー回路は、そのドレインで第１のＰＭＯＳトランジスタのゲート、及びそのゲートでコントローラに結合される第３のＮＭＯＳトランジスタを更に含む。

例示の一実施例に従って、コントローラはＤＡＣ又はチャージポンプである。

例示の実施例を添付の図面を参照して説明する。
図１は従来のＡＤＣの回路図である。図２は、図１のＡＤＣのモデルのブロック図である。図３Ａは、図１のＡＤＣを用いた従来のＴＩＡＤＣの回路図である。図３Ｂは、ＴＩＡＤＣのスプリアスフリーダイナミックレンジ（ＳＦＤＲ）に対する帯域幅ミスマッチの影響を示すシミュレーションの一例である。図４は、本発明の例示の一実施例に従ったＴＩＡＤＣの回路図である。図５は、図４のＴ／Ｈ回路の回路図である。図６は、図５のブートストラップ回路の回路図である。図７は、図５のＴ／Ｈ回路の帯域幅に対する、図５のＴ／Ｈ回路のサンプリングスイッチの「オン」抵抗を示すグラフである。

図４において、参照符号４００は全般的に、本発明の例示の一実施例に従ったＴＩＡＤＣを示す。ＡＤＣ４００は全般的にＡＤＣブランチ４０２−１〜４０２−Ｍ、分周器４０４、マルチプレクサ又はＭＵＸ４０８、及びミスマッチ推定回路４０６を含む。各ＡＤＣブランチ４０２−１〜４０２−Ｍもまた全般的に（それぞれ）ＡＤＣ４１０−１〜４１０−Ｍ、補正回路４１６−１〜４１６−Ｍ、及び調節可能な遅延要素又は回路４１８−１〜４１８−Ｍを含む。また、各ＡＤＣ４１０−１〜４１０−Ｍは全般的に（それぞれ、）Ｔ／Ｈ回路４１２−１〜４１２−Ｍ及びサブＡＤＣ４１４−１〜４１４−Ｍを含む。

オペレーションにおいて、ＴＩＡＤＣ４００は、アナログ入力信号Ｘ（ｔ）をデジタル信号Ｙ［ｎ］に変換する。これを達成するには、分周器４０４がクロック信号ＣＬＫ（Ｆｓの周波数又はＴｓの期間を有する）を、遅延回路４１８−１〜４１８−Ｍによりスタガされ、ＡＤＣ４１０−１〜４１０−Ｍに供給される、Ｍ個のクロック信号（各々Ｆｓ／Ｍの周波数を有する）に分周する。これにより、ＡＤＣ４１０−１〜４１０−Ｍの各々が、アナログ信号Ｘ（ｔ）をデジタル信号Ｘ_１（ｋ）〜Χ_Μ（ｋ）に変換することが可能となる。補正回路４１６−１〜４１６−Ｍによりデジタル信号Ｙ［１］〜Ｙ［Ｍ］に利得及びＤＣオフセット調節が適用されてデジタル信号Ｘ_１（ｋ）〜Χ_Μ（ｋ）が生成され、これらの信号はその後、ＭＵＸ４０８により多重化され得、デジタル信号Ｙ［ｎ］を生成する。

信号Ｙ［０］〜Ｙ［Ｍ−１］がマッチングされることを確実にするため、ミスマッチ推定回路４０６は、利得ミスマッチ、ＤＣオフセットミスマッチ、タイミングスキュー、及び帯域幅ミスマッチを計算し、補償する。ミスマッチ推定回路４０６は一般的に、利得ミスマッチ、ＤＣオフセットミスマッチ、タイミングスキュー、及び帯域幅ミスマッチを決定し、かつ、利得、ＤＣオフセット、タイミングスキュー、及び帯域幅のための調節を補正回路４１６−１〜４１６−Ｍ及びＴ／Ｈ回路４１２−１〜４１２−Ｍに提供することが可能な、デジタル信号プロセッサ（ＤＳＰ）又は専用のハードウェアである。ミスマッチ推定回路４０６のより完全な説明は、同時係属中の米国特許出願番号１２／５７２，７１７、発明の名称「時間インターリーブされたアナログ・デジタル・コンバータにおける帯域幅ミスマッチ推定」で見つけることができ、これはあらゆる目的のため参照としてここに組み込む。

ここで図５に移ると、Ｔ／Ｈ回路４１２−１〜４１２−Ｍ（後述では、簡潔にするため４１２と称する）がより詳細に分かる。Ｔ／Ｈ回路４１２は全般的に、ブートストラップ回路５０２、コントローラ５０４、サンプリングスイッチＳ１（これは典型的にＮＭＯＳトランジスタ又はＮＭＯＳスイッチである）、サンプリングキャパシタＣＳＡＭＰＬＥ、及び出力回路５０６を含む。オペレーションにおいて、ブートストラップ回路５０２は、少なくとも部分的に、クロック信号ＣＬＫＩＮ（これは、それぞれの遅延回路４１８−１〜４１８−Ｍから受信される）及びコントローラ５０４からの制御電圧ＶＣＮＴＬに基づいて、サンプリングスイッチＳ１の作動及び不作動を制御する。一般的に、ミスマッチ推定回路４０６は、制御信号をコントローラ５０４（これは、デジタル・アナログ・コンバータ（ＤＡＣ）又はチャージポンプであり得る）に提供して、制御電圧ＶＣＮＴＬを生成する。サンプリングスイッチＳ１が作動するとき制御電圧ＶＣＮＴＬは、ブートストラップ回路５０２を介して、サンプリングスイッチＳ１のインピーダンス又は「オン」抵抗を調節するようにサンプリングスイッチＳ１のゲート電圧を制御することができる。

図６を見ると、ブートストラップ回路５０２がより詳細に分かる。クロック信号ＣＬＫＩＮが論理ローであるとき（ホールド位相の間など）、インバータ５０８がトランジスタＱ１（これは典型的にＮＭＯＳトランジスタである）を「オン」にし、一方、パスゲート回路（これは全般的にトランジスタＱ２、Ｑ３、及びＱ５を含む）は、トランジスタＱ４（これは一般的にＰＭＯＳトランジスタである）を「オフ」状態に保つ。トランジスタＱ８及びＱ９（これらは典型的にＮＭＯＳトランジスタである）が「オン」状態にあるように信号ＣＬＫＺが論理ハイであると仮定し、かつ、クロック信号ＣＬＫＩＮのこの論理ローの期間中、供給電圧ＶＤＤがブーストキャパシタＣＢＯＯＳＴを充電する。クロック信号ＣＬＫＩＮが論理ハイに遷移するとき、パスゲート回路はトランジスタＱ４を「オン」にし、一方、トランジスタＱは「オフ」にされる。この時点で、サンプリングスイッチＳ１のゲートに電圧が印加されて、それを「オン」にする。サンプリングスイッチＳ１のためのこのゲート電圧は、少なくとも部分的に、キャパシタＣＢＯＯＳＴの放電、入力信号ＩＮ（これはトランジスタＱ６を介して印加される）、及び制御電圧ＶＣＮＴＬ（これは、パスゲート回路及びスキュー回路（これは全般的にトランジスタＱ７及びＱ８を含む）を介して印加される）から生成される。一般的に、この制御電圧ＶＣＮＴＬは、トランジスタＱ２（これは一般的にＰＭＯＳトランジスタである）のソース及びトランジスタＱ７（これは一般的にＮＭＯＳトランジスタである）のゲートに印加されて、サンプリングスイッチＳ１のゲート電圧を調節する。このため、サンプリングスイッチＳ１のゲート電圧は、制御電圧ＶＣＮＴＬを変えることにより容易に制御され得る。また、サンプリングスイッチＳ１は一般的に、線形領域において動作するＮＭＯＳスイッチであるため、このゲート電圧の変動がサンプリングスイッチＳ１の「オン」抵抗を変え、これが、サンプリングスイッチＳ１、レジスタＲ１、及びサンプリングキャパシタＣＳＡＭＰＬＥによってつくられるフィルタのフィルタ特性（及び帯域幅）を調節する。

ブートストラップ回路５０２及びサンプリングスイッチＳ１に対するオペレーションを図示するため、図７において、サンプリングスイッチＳ１の「オン」抵抗に対する、Ｔ／Ｈ回路４１２の帯域幅を示すグラフを見ることができる。グラフから分かるように、Ｔ／Ｈ回路４１２のための帯域幅は、ゼロΩのＶＣＮＴＬＤＡＣコードに対する約２．９５６ＧＨｚから１０２３ΩのＶＣＮＴＬＤＡＣコードに対する約３．０５１ＧＨｚの間で変化する。このため、３ＧＨｚの公称帯域幅を有する多数のＴ／Ｈ回路４１２（４１２−１〜４１２−Ｍなど）のための帯域幅は、互いに約０．２５％〜約０．１％までマッチングするように調節され得る。

本発明に関連する技術の習熟者であれば、説明された例示の実施例に変更を加えることができること、及び特許請求の範囲内で他の多くの実施例が可能であることが分かるであろう。

Claims

装置であって、
クロック信号を受け取るクロック分周器、
各々がアナログ入力信号を受け取る複数のアナログ・デジタル・コンバータ（ＡＤＣ）ブランチであって、各ＡＤＣブランチが、
前記クロック分周器に結合される遅延回路と、
ＡＤＣであって、
前記遅延回路に結合されるブートストラップ回路、
前記ブートストラップ回路に結合されるサンプリングスイッチ、
制御電圧を前記サンプリングスイッチに提供するために前記ブートストラップ回路に結合されるコントローラであって、前記制御電圧における変化に伴って前記サンプリングスイッチのインピーダンスが変わる、前記コントローラ、及び
前記サンプリングスイッチに結合されるサンプリングキャパシタ、
を有する、前記ＡＤＣと、
前記ＡＤＣに結合される補正回路と、
を含む、前記複数のＡＤＣブランチ、及び
各遅延回路、各補正回路、及び各コントローラに結合されるミスマッチ推定回路であって、各コントローラに制御信号を提供して、前記ＡＤＣブランチ間の相対的帯域幅ミスマッチに対して調節する、前記ミスマッチ推定回路、
を含む、装置。
請求項１に記載の装置であって、
各ＡＤＣブランチに結合されるマルチプレクサを更に含む、装置。
請求項２に記載の装置であって、
前記補正回路が、ＤＣオフセット及び利得ミスマッチに対し補正するようにそのＡＤＣの出力を調節する、装置。
請求項２に記載の装置であって、
前記ブートストラップ回路が、
前記ＡＤＣのホールド位相の間に充電されるブーストキャパシタ、
第１の受動電極と第２の受動電極と制御電極とを有するトランジスタであって、前記第１の受動電極が前記ブーストキャパシタに結合され、前記第２の受動電極が前記サンプリングスイッチに結合される、前記トランジスタ、
前記遅延回路に結合され、前記トランジスタの前記制御電極に結合され、前記制御電圧を受け取る、パスゲート回路、及び
前記サンプリングスイッチに結合され、前記制御電圧により制御されるスキュー（Ｓｋｅｗ）回路、
を更に含む、装置。
請求項４に記載の装置であって、
前記トランジスタが第１のトランジスタを更に含み、
前記パスゲート回路が、
第１の受動電極と第２の受動電極と制御電極とを有する第２のトランジスタであって、前記第２のトランジスタの前記第１の受動電極が前記制御電圧を受け取るように前記コントローラに結合され、前記第２のトランジスタの前記制御電極が前記遅延回路に結合され、前記第２のトランジスタの前記第２の受動電極が前記第１のトランジスタの前記制御電極に結合される、前記第２のトランジスタ、
第１の受動電極と第２の受動電極と制御電極とを有する第３のトランジスタであって、前記第３のトランジスタの前記第１の受動電極が第２のトランジスタの前記第２の受動電極に結合され、前記第３のトランジスタの前記制御電極が前記遅延回路に結合される、前記第３のトランジスタ、及び
第１の受動電極と第２の受動電極と制御電極とを有する第４のトランジスタであって、前記第４のトランジスタの前記第１の受動電極が前記第１のトランジスタの前記制御電極に結合され、前記第４のトランジスタの前記制御電極が前記サンプリングスイッチに結合され、前記第４のトランジスタの前記第２の受動電極が前記第３のトランジスタの前記第２の受動電極に結合される、前記第４のトランジスタ、
を更に含む、装置。
請求項５に記載の装置であって、
前記スキュー回路が、第１の受動電極と第２の受動電極と制御電極とを有する第５のトランジスタを更に含み、前記第５のトランジスタの前記第１の受動電極が前記サンプリングスイッチに結合され、前記第５のトランジスタの前記制御電極が前記制御電圧を受け取るように前記コントローラに結合される、装置。
請求項６に記載の装置であって、
前記コントローラがデジタル・アナログ・コンバータ（ＤＡＣ）である、装置。
請求項６に記載の装置であって、
前記コントローラがチャージポンプである、装置。
請求項１に記載の装置であって、
各ＡＤＣブランチに結合されるマルチプレクサを更に含み、各ＡＤＣが出力回路に結合されるサブＡＤＣを更に含む、装置。
請求項１に記載の装置であって、
各ＡＤＣブランチに結合されるマルチプレクサを更に含み、
前記サンプリングスイッチが、前記ブートストラップ回路に結合されるＰＭＯＳトランジスタを含み、前記サンプリングキャパシタが、前記ＰＭＯＳトランジスタのドレインに結合され、前記ＡＤＣが、前記サンプリングキャパシタに結合される出力回路を含み、かつ、前記出力回路に結合されるサブＡＤＣを含み、
前記補正回路が、ＤＣオフセット及び利得ミスマッチに対し補正するようにそのＡＤＣの出力を調節する、装置。