TWI849512B - 自舉式切換電路 - Google Patents

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Abstract

無線通訊接收器的發展傾向於接收更多帶寬，以支持更高的處理能力，並直接取樣射頻（RF）訊號，以提供可重新設定之能力並降低成本。其他如儀器設備等用途亦需要使寬頻射頻訊號數位化之能力。能妥善處理高速、寬頻射頻訊號之輸入電路可有利於該等用途。一輸入緩衝器及自舉式開關係經設計以提供該等用途，並可經實施於28奈米（nm）互補式金氧半導體（CMOS）技術。

Description

自舉式切換電路
本發明揭露內容係關於積體電路領域，更詳而言之，係關於類比數位轉換器（ADC）之輸入電路。
於諸多電子裝置用途中，一類比數位轉換器（ADC）可將一類比輸入訊號轉換成一數位輸出訊號，例如用於更進一步之數位訊號處理或透過數位電子裝置進行儲存。廣義而言，類比數位轉換器可轉換代表真實環境現象，例如將光線、聲音、溫度、電磁波或壓力等之類比電訊號用於資料處理之目的。舉例而言，於測量系統中，一感測器可進行測量並產生一類比訊號，該類比訊號再提供至一類比數位轉換器作為輸入，以產生一數位輸出訊號，用於進一步處理。於另一範例中，一發射器（transmitter）可使用電磁波產生一類比訊號以於空氣中攜帶資訊，或者一發射器可發射一類比訊號以透過電纜（cable）攜帶資訊，該類比訊號並提供至位於一接收器處之一類比數位轉換器作為輸入，以產生一數位輸出訊號，例如透過數位電子裝置用於更進一步處理。
由於其廣泛應用於各種用途，類比數位轉換器存在於如寬頻通訊（broadband communication）系統、音頻系統、接收器系統等。由於各種應用對於效能、功率、成本與尺寸上有不同需求，因此設計一類比數位轉換器內部電路係屬重要。類比數位轉換器可廣泛使用於各種用途中，包括通訊、能源、醫療照護、儀器與測量、馬達與動力控制、工業自動化與航太/國防。隨著需要類比數位轉換器之應用增加，對於快速且精確轉換之需求亦隨之增長。
本發明提供一種輸入緩衝器，其包含一輸入、一推挽電路、以及一第一位準偏移器。上述輸入接收電壓輸入訊號。推挽電路於一輸出上輸出電壓輸出訊號，其中，推挽電路包括第一型的第一電晶體以及互補於第一型之第二型的第二電晶體。第一位準偏移器耦接上述輸入，用以藉由跨越第一位準偏移器之第一電壓偏移量偏移電壓輸入訊號之電壓位準，並產生第一位準偏移電壓訊號以偏壓第一電晶體。由第一位準偏移器提供的第一電壓偏移量係獨立於電壓輸入訊號的頻率外。
本發明提供一種緩衝電壓輸入訊號之方法，包含以下步驟：藉由第一位準偏移器之第一電壓偏移，位準偏移電壓輸入訊號，以產生第一訊號，其中，第一電壓偏移係獨立於電壓輸入訊號之頻率外；藉由第一訊號偏移第一型的第一電晶體；藉由第二訊號偏移互補於第一型之第二型的一第二電晶體，其中，第一電晶體及第二電晶體係耦接於推挽架構中；以及藉由第一電晶體及第二電晶體輸出電壓輸出訊號。
本發明提供一種裝置，其包含接收輸入訊號之裝置、用於產生輸出訊號之推挽裝置、以及用以產生第一訊號以偏壓推挽裝置第一電晶體之被動裝置。第一訊號係隨耦於跨越輸入訊號之所有頻率的輸入訊號。
概述
無線通訊接收器的發展傾向於接收更多帶寬，以支持更高的處理能力，並直接取樣射頻（RF）訊號，以提供可重新設定之能力並降低成本。其他如儀器設備等用途亦需要使寬頻射頻訊號數位化之能力。能妥善處理高速、寬頻射頻訊號之輸入電路可有利於該等用途。一輸入緩衝器及自舉式開關係經設計以提供該等用途，並可經實施於28奈米（nm）互補式金氧半導體（CMOS）技術。
高速類比數位轉換器
類比數位轉換器（ADC）係為電子裝置，其可將由一類比訊號所攜帶之一連續物理量（physical quantity）轉換成代表該量振幅之一數位輸出或數字（或轉換成攜帶該數位號碼之一數位訊號）。一類比數位轉換器可由以下應用需求所定義：其帶寬（類比訊號可適當轉換成一數位訊號之頻率範圍）與其解析度（最大類比訊號可被分成數位訊號並於數位訊號中所表示之離散等級數字）。一類比數位轉換器亦具有用於量化類比數位轉換器動態效能之各種規格，包括訊號雜訊失真比（SINAD）、有效位元數（ENOB）、訊噪比（signal to noise ratio，SNR）、總諧波失真（total harmonic distortion，THD）、總諧波失真加噪聲（THD+N）以及無雜波動態範圍（spurious free dynamic range，SFDR）。類比數位轉換器具有多種不同設計，可根據應用需求與規格進行選擇。
高速用途於通訊及儀器設備中特別重要。輸入訊號係可具有位於千兆赫（gigahertz）範圍內之頻率，而類比數位轉換器可能需要於每秒10億次之範圍內取樣。高頻輸入訊號係可對於接收該輸入訊號之電路有各種需求，例如類比數位轉換器之「前端」電路系統。該電路必須能夠高速處理，於某些用途中，該電路需要符合特定功效需求，例如SNR及SFDR。設計能符合速度與功效需求之類比數位轉換器係屬重要。
圖1顯示本發明揭露實施例中一類比數位轉換器之一前端。一般而言，一輸入訊號V IN（例如兆赫範圍內之一高頻輸入訊號）提供至一輸入緩衝器102，該輸入緩衝器之輸出V INX再提供至一取樣器106，其中來自該輸入緩衝器之輸出，並以V INX形式呈現之輸入訊號被取樣至一取樣電容C S112上。
設置一電晶體MN108（例如一N型互補式金氧場效（CMOS）電晶體，或NMOS電晶體），使該輸入訊號V INX可提供至該取樣電容C S112。電晶體MN108於此有時係可表示該取樣開關。於取樣操作中，電晶體MN108係為啟動，而開關110係為關閉。輸入緩衝器之輸出V INX係可通過由輸入緩衝器102連接至取樣器106之一傳輸線（T-LINE）104。當類比數位轉換器具有複數並聯類比數位轉換器之情況下（例如該類比數位轉換器係為一時序交錯類比數位轉換器或隨機時脈交錯類比數位轉換器），其設置有並聯之多數（相互匹配）取樣器，包括取樣器106在內。可包括多數（相互匹配）傳輸線，以將輸出訊號V INX自一常見輸入緩衝器102提供至各取樣器。時序交錯類比數位轉換器或隨機時序交錯類比數位轉換器係可每次取樣一輸入訊號V INX。於某些情況下，一基準類比數位轉換器以及該等時序交錯類比數位轉換器其中一者，係實質上於相同時間取樣該輸出訊號V INX。對時序交錯類比數位轉換器或隨機時序交錯類比數位轉換器而言，當至少一取樣器對於輸入緩衝器提供負載時，該等取樣器中某些者係可於任何時間關閉。為減少SFDR之降級，該等取樣器中經過耦接以接收輸入訊號V INX之該等電晶體後閘極（例如電晶體MN108）係可接設於一負電壓，例如-1 V INX，藉此將該等電晶體中之非線性降至最小。
自舉式切換電路
再如圖1所示，電晶體MN108啟動時間極快，足以使V INX被取樣至取樣電容C S112上，此點相當重要，尤其係對於高速用途而言。就類比數位轉換器具有每秒100億取樣數之取樣率範例而言，電晶體MN108之啟動速度必須快至足以使輸入訊號V INX被取樣至取樣電容C S112上，每次取樣之間僅間隔1兆分之100秒。啟動電晶體MN108所需之時間係可取決於電晶體MN108本身之電晶體性質，以及相對於源極訊號於閘極V INX驅動電晶體MN108之訊號V BSTRP。於此所示之範例，係指會升高或下降之訊號，其代表該等訊號之不同邏輯位準。
圖2顯示本發明揭露實施例之一自舉式切換電路200。該自舉式切換電路包含圖1之電晶體MN108，其係於其源極接收輸入訊號V INX，且其汲極係連接至取樣電容（例如圖1之取樣電容C S112）之一極板。該自舉式切換電路也包括一自舉式閘電壓產生器（電路），以產生驅動電晶體MN108（取樣開關）閘極之一閘電壓訊號V BSTRP。該自舉式閘電壓產生器透過可確保電晶體MN108快速啟動之方式啟動閘電壓V BSTRP。
該自舉式閘電壓產生器係可接收V INX，並包含一啟動電容，用以產生等同於V INX+ V BOOT的一自舉式電壓，該自舉式閘電壓產生器具有一正回饋迴路，該正回饋迴路將V INX作為正回饋迴路之輸入，且該正回饋迴路包含正回饋迴路路徑中之啟動電容。正回饋迴路之一輸出產生驅動電晶體MN108（該取樣開關）閘極之閘電壓訊號V BSTRP。
正回饋迴路用於將閘電壓訊號V BSTRP高速傳遞，使其足以確保迅速啟動電晶體MN108。正回饋迴路係為自舉連接至輸入訊號V INX，其中該正回饋迴路之目標係驅使閘電壓訊號V BSTRP成為V INX加上電壓V BOOT（V BOOT係為跨越啟動電容C BOOT之電壓），以啟動電晶體MN108。更特定而言，該正回饋迴路驅使閘電壓訊號V BSTRP高至足以使導致充足之跨越閘極與源極的電壓V GS，使電晶體MN108得以啟動。該自舉式閘電壓產生器係由一時脈訊號CLK所驅動，而CLKB係為CLK之相反版本。自舉式閘電壓產生器亦可接收一充電相位時脈訊號CLKB BST，其控制該啟動電容C BOOT之充電相位時間點。電晶體MN108係經期望得以於CLK升高時迅速啟動，且電晶體MN108係經期望於CLK降低時關閉。
於充電相位（CLKB與CLKB BST皆升高時）期間，電晶體MN224以及電晶體MN210（例如NMOS電晶體）係為啟動，以充電跨越啟動電容C BOOT的一電壓V BOOT（例如V BOOT= V DD-V SS）。將電晶體MN224啟動係可將電容C BOOT頂部極板連接至V DD。將電晶體MN210啟動係可將電容C BOOT底部極板連接至V SS。若V SS係為接地面，則啟動電容C BOOT係被充電至V DD。
於正回饋迴路啟動前，由於CLK於先前相位（充電相位）時較低，故節點X係處於V DD。CLK驅動電晶體MP214（例如一P型互補式金氧場效電晶體（CMOS）或PMOS電晶體）之閘極。較低之CLK將使電晶體MP214啟動，當電晶體MP214啟動時，電晶體MP214之閘極（節點X）係處於V DD。當節點X處於V DD且CLKB升高時，電晶體MP202（例如PMOS電晶體）係為關閉。於此，電晶體MP202係可指將驅動電晶體MN108閘極（取樣開關）之V BSTRP輸出之輸出電晶體。V BSTRP係於一較低狀態，以如保持電晶體MN108之取樣開關為關閉狀態。
CLK由低升高（或CLKB由高降低）可啟動該正回饋迴路。當驅動電晶體MP204（例如PMOS電晶體）閘極之CLKB降低時（例如CLK升高時），電晶體MP204（例如PMOS電晶體）係受到啟動，將電晶體MN208（例如NMOS電晶體）汲極拉升至接近V DD（升高），並將電晶體MN206（例如NMOS電晶體）之汲極拉升（例如V DD），可藉此使V BSTRP電極升高。
V BSTRP驅動電晶體MN216（例如NMOS電晶體）以及電晶體MN212（例如NMOS電晶體）之閘極。電晶體MN212係可指該輸入電晶體，因為電晶體MN212係接收該輸入訊號V INX。V BSTRP升高可啟動電晶體MN216（例如NMOS電晶體）以及電晶體MN212（例如NMOS電晶體）。同時，由於CLK升高，電晶體MP214關閉。透過啟動的電晶體MN216以及M212，電晶體MP202之閘極，例如節點X，係可有效地接設於V INX。
於先前相位（例如充電相位）中，啟動電容C BOOT係被充電，以具有跨越該啟動電容的V BOOT。當正回饋迴路連接時，電晶體MP202之閘極係可具有V INX，電晶體MP202之源極係可具有V INX+ V BOOT之一電壓。電晶體MP202被啟動，使V BTSTRP提升至V INX+ V BOOT，藉以增加跨越該取樣開關（例如電晶體MN108）之該閘極以及源極V GS之電壓（例如V BSTRP-V INX= V BOOT），使其啟動。當V BTSTRP升高時，升高之V BTSTRP係迴圈通過電晶體MN201及電晶體MN212，藉此再次使V BTSTRP進一步升高，以啟動電晶體MN108。因此，該正回饋迴路係可提供電晶體MN108之快速啟動。
於某些情況下，當電晶體MP202之閘極，例如節點X，接設於V INX時於正回饋迴路之啟動，正回饋迴路中有助於帶動節點X之電晶體MN216及電晶體MN212兩者係可較延遲啟動，藉此大幅減緩當節點X無法及時接設於V INX時之正回饋迴路。
考量當V INX（例如於電晶體MN212之源極）係於某一特定時刻接近於V DD，且當CLKB於啟動時（啟動表示CLKB正好降低，或CLK正好升高）降低時，電晶體MN216之閘極與電晶體MN212之閘極（例如該V BSTRP電極）亦係接近V DD。節點X係於啟動（由於CLK降低，且節點X係透過電晶體MP214位於V DD）時處於V DD。此狀態係可使電晶體MN216所有終端大略處於V DD。電晶體MN216與電晶體MN212可能無法具有充足之跨越個別電晶體之閘極與源極的電壓（V GS）以藉此啟動。因此，由於並無充足之V GS，電晶體MN216及電晶體MN212可能勉強/微弱地啟動，因此減緩迴路之正回饋作用。迴路最終係當電晶體MN216及電晶體MN212更充分啟動，並將節點X拉升至更接近V INX以啟動電晶體MP202時開始運作，其可使V INX+V BOOT通過電晶體MP202並朝向電晶體MN108之閘極，使V BSTRP升高。
跨接啟動該正回饋迴路
為解決正回饋迴路之減緩，可實施一跨接啟動電路，以於該正回饋迴路作用啟動時迅速啟動電晶體MP202（輸出電晶體），使V INX+V BOOT得以更快速通過電晶體MP202並流向電晶體MN108，使V BSTRP更快速提升，藉此更快速啟動電晶體MN216與電晶體MN212。因此達成一更快速自舉式切換電路。
圖3顯示本發明揭露實施例中經加速啟動之自舉式切換電路300。自舉式切換電路300具有一取樣開關，例如電晶體MN108，其接收一電壓輸入訊號，例如V INX，以及一閘電壓，例如V BTSTRP。該自舉式切換電路亦具有一自舉式電壓產生器，該自舉式電壓產生器產生該閘電壓，例如V BTSTRP，提供於該取樣開關。
該自舉式切換電路包含一正回饋迴路，以產生該閘電壓，以啟動該取樣開關。該正回饋迴路可包含一輸入電晶體，例如電晶體MN212，以接收該電壓輸入訊號，例如V INX，以及一輸出電晶體，例如電晶體MP202，以輸出該取樣開關之閘電壓。該正回饋迴路具有一啟動電容，例如C BOOT，其可用以產生一啟動電壓，例如V INX+V BOOT。由於該取樣開關，例如電晶體MN108於其源極具有V INX，位於該取樣開關閘極之啟動電壓可啟動該取樣開關。換言之，正回饋迴路透過帶動閘電壓至根據電壓輸入訊號V INX以及跨越該啟動電容C BOOT之電壓所產生的啟動電壓，啟動該取樣開關，例如電晶體MN108。該輸入電晶體，例如電晶體MN212，係耦接至該啟動電容之一第一極板。該輸出電晶體，例如電晶體MP202之源極，係耦接至該啟動電容之一第二極板。
該正回饋迴路之運作係利用該閘電壓作為正回饋以於迴路中驅動該等電晶體，例如電晶體MN212及電晶體MN216。該等電晶體再帶動該輸出電晶體之閘電壓至V INX，例如電晶體MP202之閘電壓，並協助該輸出電晶體，例如電晶體MP202，使啟動電壓通過或帶動該閘電壓至該啟動電壓。該啟動電壓可啟動該取樣開關，例如電晶體MN108。
就所示正回饋迴路範例而言，該輸入電晶體，例如電晶體MN212，係由該取樣電路之閘電壓所驅動，例如電晶體MN108之閘電壓。該正回饋迴路進一步具有一第一電晶體，例如電晶體MN216，其係耦接於該輸出電晶體，例如電晶體MP202之閘極，以及該輸入電晶體之一汲極，例如電晶體MN212。該第一電晶體亦係由該取樣開關之閘電壓所驅動。相互結合後，該第一電晶體以及該輸入電晶體於啟動時，可於正回饋迴路作用期間帶動節點X至V INX。
自舉式切換電路亦包含一跨接啟動電路302，以於輸出電容在正回饋迴路啟動階段的啟動期間，啟動該輸出電晶體達一有限期間。該跨接啟動電路302係耦接於節點X，例如於電晶體MP202之閘極，其中電晶體MP202係為該正回饋迴路之輸出電晶體。於某些實施例中，跨接啟動電路302係可例如於節點X提供/輸出一訊號，以當CLKB降低時短暫啟動電晶體MP202，藉以跨接啟動該正回饋迴路之作用。在該有限期間以後，該跨接啟動電路302係中止啟動該輸出電晶體，並使該正回饋迴路得以操作。
換言之，跨接啟動電路302於正回饋迴路作用開始時連接輸出電晶體MP202，並且與輸出電晶體MP202脫離，使該正回饋迴路之作用可驅動該輸出電晶體MP202（使該正回饋迴路作用以帶動節點X至V INX）。此跨接啟動電路302可幫助正回饋迴路於電晶體MN216及電晶體MN212延遲啟動期間（短時間內）時更快速移動。跨接啟動電路302係可藉由於電晶體MP202之閘極暫時將節點X拉向一低邏輯位準（例如接地面或某些其他基礎電壓），跨接啟動該正回饋迴路作用，使電晶體MP202啟動，並使V INX+V BOOT（例如該啟動電容C BOOT之頂部極板電壓）得以通過輸出電晶體MP202，更快速流向電晶體MN108之閘極，使V BSTRP更快速上升。
須注意跨接啟動電路302僅將節點X暫時拉向一低邏輯位準，但較佳者係不讓節點X完全到達接地面或低邏輯位準。將節點X完全拉向接地面可能導致電晶體MP202之意外壓力，原因在於電晶體MP202之源極會接觸V INX+ V BOOT。再者，跨接啟動電路302迅速「釋放」節點X（或中止將節點X拉向低邏輯位準），以使該正回饋迴路得以操作，且較佳者係於電晶體MN216及電晶體MN212充分將節點X接設於V INX之前進行「釋放」。跨接啟動電路302之時間點係可依照實施方式有所變化。
於正回饋迴路啟動階段，且於CLKB降低之前，節點X係處於V DD，以於啟動電容C BOOT被充電時維持輸出電晶體MP202關閉，並保持低V BSTRTP。然而，當節點X在正回饋迴路作用啟動階段開始處於V DD時，節點X會減緩回饋機制。該跨接啟動電路302透過將節點X拉向合適邏輯位準，藉此迅速啟動電晶體MP202，因此，節點X起始於V DD時將不再阻礙回饋迴路之作用速度。
於某些情況中，可以一額外電晶體MN218（例如N型新氧半導體電晶體）之閘極連接至CLK，及其源極連接至輸入電晶體如電晶體MN212之汲極（以及該電晶體MN216之源極），及其汲極連接至節點X（例如該輸出電晶體MP202之閘極），藉以協助將節點X於該正回饋迴路作用期間接設於V INX。該額外電晶體係由可驅動該正回饋迴路之一時脈訊號所控制，例如CLK。當CLK於啟動階段升高時，電晶體MN218係為啟動，以協助接設節點X於V INX，以試圖克服電晶體MN216之延遲啟動。跨接啟動電路302之操作係異於該額外電晶體MN218，且該跨接啟動電路302較單獨該額外電晶體MN218而言，係可提供該自舉式切換電路一更大速度增加量。
將節點X向一低邏輯位準拉低並迅速釋放之時間點，必須考量或根據之因素係例如該電路之設計、電路製造過程，以及該自舉式切換電路中之寄生性質。該時間點係可由該電路之模擬或測試操作來決定。該時間點係為可變或可受控制。於某些情況中，該時間點係可取決於該自舉式電路中至少一電壓位準或訊號而定，其可指示該跨接啟動電路302何時應該開始該拉低作用以及/或停止該拉低作用。
假如該電晶體MP202係為一PMOS電晶體（於一互補式/等效實施方式中），該跨接啟動電路302係可提供一暫時性拉高作用，以快速跨接啟動該回饋迴路。
跨接啟動電路實施範例
圖4A至4B顯示本發明揭露實施例一跨接啟動電路之實施範例。如圖4A所示範例中，該跨接啟動電路包含一電晶體MN404（例如一NMOS）。電晶體MN404於源極接收CLKB（用以啟動該正回饋迴路，以CLK及CLKB之型態呈現）並於閘極接收CLKB DEL。CLKB於該正回饋迴路之啟動階段降低。CLKB DEL係為CLKB之一延遲版本，因此當CLKB降低時，CLKB DEL於一短暫期間維持較高。於此期間，當CLKB較低而CLKB DEL較高，可啟動電晶體MN404並將節點X拉向CLBK之低邏輯位準（例如接地面）。當該延遲期間結束後，CLKB DEL降低以關閉電晶體MN404。此跨接啟動電路可有效將節點X拉向一低邏輯位準，並迅速釋放節點X，使該正回饋迴路繼續其操作。換言之，該電晶體係受一延遲版本之時脈訊號所啟動，以將該時脈訊號輸出，藉以啟動該輸出電晶體長達一有限期間。
如圖4B所示，該跨接啟動電路可包含兩個反向器，用以根據時脈訊號CLKB產生該延遲版本之時脈訊號CLKB DEL。因此，CLKB DEL可具有與CLKB之相同極性，但具有兩個反向器延遲。用以產生具有期望延遲量之CLKB DEL的其他實施例，係可經過本揭露內容所知悉，其中包括利用一通閘、電阻電容延遲電路等。如圖4B所示之實施例並非用於限制目的。
圖5A至5C顯示本發明揭露實施例跨接啟動電路另一實施範例。於圖5A所示範例中，跨接啟動電路包含一開關501，其係由控制訊號CTRL所控制。該開關501將該輸出電晶體（例如電晶體MP202）之一閘極連接至一偏壓V ON，藉以啟動該輸出電晶體。該控制訊號係可具有一脈衝，以關閉該開關501。該脈衝係可跨接啟動該輸出電晶體一有限期間（將該閘極拉向該偏壓，並釋放該閘極，使該正回饋迴路得以操作）。圖5B顯示該控制訊號CTRL之一範例波型，其具有一短脈衝，用以關閉該開關501並將節點X拉向偏壓V ON，以及快速釋放節點X（打開開關並將節點X自V ON切斷連接），使該正回饋迴路得以持續其操作。電壓V ON係可為一適當偏壓，用以啟動電晶體MP202，例如一接地面，或其他適當電壓位準。開關501係可利用電晶體加以實施。
於某些實施例中，該跨接啟動電路包含一感測電路502（如圖5C所示），因此可實施一封閉迴路延遲。該感測電路根據指示該正回饋迴路啟動階段之該自舉式切換電路之至少一狀態，啟動該跨接啟動電路。一封閉迴路延遲係表示，該控制訊號CTRL或該跨接啟動電路將節點X拉向低邏輯位準以及/或釋放節點X之時間點，係取決於該自舉式切換電路之至少一狀態。較佳而言，該至少一狀態係指示該正回饋迴路之啟動階段。該感測電路502係可感測一電壓V SENSE，並依此產生該控制訊號CTRL。該電壓V SENSE係可代表於該自舉式切換電路中任何適用節點之一電壓。該節點係可為該正回饋迴路中之一節點。
於一範例中，該感測電路502包含一比較器，其耦接於該電晶體MP202之源極，以將電晶體MP202源極之電壓與一預定義門檻值、或與該正回饋迴路中另一節點進行比較。跨過該預定義門檻值之電壓，係可指示該正回饋迴路之啟動狀態。假如該電壓（例如該電晶體之源極）上升超過該預定義門檻值（代表該正回饋迴路開始其運作），該比較器之輸出係可依此驅使該控制訊號CTRL關閉該跨接啟動作用。
加速啟動一取樣開關之方法
圖6係為一流程圖，顯示加速啟動一取樣開關之方法。於步驟602中，一正回饋迴路中之一輸出電晶體（例如圖3之電晶體MP202），係輸出一自舉式電壓產生器之一輸出電壓（例如圖3之V BSTRP），以驅動該取樣開關（例如圖3之電晶體MN108）。於某些實施例中，該取樣開關係接收一電壓輸入訊號（例如被取樣之V INX）。該正回饋迴路係可於一輸入電晶體（例如圖3之電晶體MN212）接收由該輸出電晶體所輸出並由該輸出電壓（例如圖3之V BSTRP）所驅動之電壓輸入訊號。該正回饋迴路係可根據電壓輸入訊號，產生一自舉式電壓訊號（例如V INX+V BOOT之自舉式電壓）作為該自舉式電壓產生器輸出電壓，以於該正回饋電路連接時啟動該取樣開關。
於步驟604中，一跨接啟動電路係可將該輸出電晶體（例如圖3之節點X）之一閘電壓拉向一啟動電壓位準，以於該正回饋迴路被啟動後啟動該輸出電晶體達一期間。於某些實施例中，拉調該輸出電晶體之閘電壓，包括使該閘電壓自一關閉電壓位準改變至一啟動電壓位準。於該正回饋作用連接之前，該閘電壓係可處於V DD，如圖2及圖3所示，其係視為電晶體MP202之一「關閉電壓位準」。該跨接啟動電路係可暫時將該閘電壓拉向一「啟動電壓位準」，例如一邏輯低電壓位準，以將該輸出電晶體啟動達一短期間。
於步驟606中，該跨接啟動電壓係可於一段期間後中止或中斷拉調該閘電壓。舉例而言，該跨接啟動電路係可於一段期間後將該輸出電晶體之閘電壓釋放回到由該正回饋迴路所送達之一電壓。舉例而言，該跨接啟動電路係可使該正回饋迴路操作，並將該閘電壓帶動至接近將被取樣之輸入訊號V INX。於某些實施例中，於一期間後中止拉調該閘電壓或釋放該輸出電晶體之閘電壓，係包括使該正回饋迴路得以將閘極電壓帶動至提供給該自舉式電壓產生器以及取樣開關之電壓輸入訊號（例如V INX）之一電壓位準。
於某些實施例中，該感測電路（例如圖5C之感應電路502）係可感測指示該正回饋迴路已經啟動之至少一狀態。該感測電路係可產生一控制訊號，以回應對於該至少一狀態之感測。該控制訊號係可驅使拉調該輸出電晶體之閘電壓。
用以加速啟動一取樣開關之一裝置
為加速啟動一取樣開關，一裝置係可包含取樣手段（例如圖3之電晶體MN108），其接收將被取樣之一輸入訊號（例如圖3之V INX），以及啟動與關閉該取樣手段之一控制訊號（例如圖3之V BSTRP）。該裝置可進一步包含用以根據該輸入訊號（例如V INX+V BOOT之自舉式電壓）產生一升壓電壓訊號之手段（例如電晶體MN210、C BOOT以及圖3之電晶體MN224）。該裝置係可包含用以輸出該控制訊號之輸出手段（例如圖3之電晶體MP202）。該裝置係可包含用以將該控制訊號透過該控制訊號的正回饋作用帶至該升壓電壓之手段，如圖2及圖3所示。該裝置係可包含用以於該正回饋作用啟動階段啟動該等輸出手段達一有限期間之手段（例如圖3之跨接啟動電路302以及圖4A至4B以及5A至5C相關範例）。
輸入緩衝器
CMOS輸入緩衝器（單端）係可包含一疊NMOS電晶體以及一電流源。輸入至輸入緩衝器之電壓係可直接連接於該NMOS電晶體（其源極係連接於該電流源）之一閘極，且該NMOS電晶體之源極係為該輸出。於此種輸入緩衝器中，該輸出係經一電壓所偏移，該電壓V GS向下跨越該閘極與源極，並係由該NMOS電晶體將輸入電壓由其閘極輸入緩衝至其源極之電壓（例如該輸出）。由輸入至輸出的電壓偏移，代表該輸出電壓之範圍係取決於該輸入電壓範圍。換言之，於該輸入電壓及輸出電壓之間具有一偏置（offset）。假如該輸入緩衝器正驅動需要一特定電壓範圍之電路，此偏置係為該電路設計中非期望者或待解決之問題。
圖7顯示本發明揭露實施例輸入緩衝器之一範例。該輸入緩衝器係可依圖1所示之方式利用。該輸入緩衝器具有一輸入V IN，用以接收一電壓輸入訊號。該電壓輸入訊號係可為將由一資料轉換器進行轉換之一高頻率資料訊號，例如一高速類比數位轉換器。該輸入緩衝器包含一推挽電路，其係於一輸出V INX上輸出一電壓輸出訊號。該推挽電路具有一第一型的第一電晶體，以及互補於該第一型之一第二型的第二電晶體。舉例而言，該第一電晶體係可為NMOS電晶體MN702（例如NMOS電晶體），且該第二電晶體係可為PMOS電晶體MP704（例如PMOS電晶體）。該二電晶體之源極係彼此耦接，且該等源極亦作為該輸出緩衝器之輸出V INX，提供輸出訊號V INX。
對此輸入緩衝器而言，NMOS電晶體MN702及PMOS電晶體MP704非直接連接至該輸入V IN，而係由NMOS電晶體MN702之閘極透過位準偏移器703連接至輸入V IN，且PMOS電晶體MP704之閘極係透過位準偏移器705連接至輸入V IN。於某些實施例中，該輸入緩衝器係可包含一第一位準偏移器，其係耦接至該輸入，以藉由跨越該第一位準偏移器之一第一電壓偏移量使該電壓輸入訊號之電壓位準偏移，並產生一第一位準偏移電壓訊號，以使該第一電晶體偏壓。舉例而言，位準偏移器703係可藉由跨越該位準偏移器703之一第一電壓偏移量（例如電壓量有所提升）偏移V IN，並產生一第一位準偏移電壓V 1，以使該第一電晶體偏壓，例如電晶體MN702。於某些實施例中，該輸入緩衝器係可包含一第二位準偏移器，其係耦接於該輸入，以藉由跨越該第二位準偏移器之一第二電壓偏移量使該電壓輸入訊號之電壓位準偏移，並產生一第二位準偏移電壓訊號，以使該第二電晶體偏壓。舉例而言，位準偏移器705係可透過跨越該位準偏移器705之一第二電壓偏移量（例如電壓量有所降低）偏移V IN，並產生一第二位準偏移電壓V 2，以使該第二電晶體偏壓，例如PMOS電晶體MP704。
於圖7之輸入緩衝器中，該輸入緩衝器具有一推挽架構。該推挽架構具有至少一NMOS電晶體MN702以及PMOS電晶體MP704，其源極係連接至一PMOS電晶體MP704之源極。該等源極係相互耦接並形成該輸出V INX。就28奈米CMOS製程而言，PMOS及NMOS於帶寬、電容率、每單位電流跨導等效能中係為互補係為互補。於某些其他製程中，PMOS電晶體與NMOS電晶體之效能係可具有極大差異。此互補式推挽架構於一側利用NMOS電晶體，並於另一測利用PMOS電晶體，係可於如28奈米CMOS半導體之製程中，使一互補式緩衝器於PMOS之一側與NMOS之一側具有相同效能。無論由何側提供電流至該輸出V INX以驅動該負載，該結構可提供對稱之上拉與下拉性質。該兩側之長度相等，因此可達成對稱之上拉與下拉效果。就失真方面而言，互補式結構代表可能有較少的偶次失真（例如減少二次諧波失真）。
除了對稱效能之外，該輸入緩衝器效率高，因為在一定電流量通過電晶體時，NMOS電晶體MN702及PMOS電晶體MP704係可有效使該輸入緩衝器之跨導加倍。對相同電流量而言，NMOS電晶體MN702及PMOS電晶體MP704係可使該輸入緩衝器取得兩平行互導。
對此輸入緩衝器而言，不可能將NMOS電晶體MN702及PMOS電晶體MP704之閘極相互接設在一起，原因在於NMOS電晶體MN702及PMOS電晶體MP704之閘極短路時，由於不會有任何電壓跨越該等電晶體任一者之源極（V GS不足），故兩者電晶體皆無法啟動。因此，該兩位準偏移器703及705中至少一者，係設置於NMOS電晶體MN702及PMOS電晶體MP704之閘極之間。該等位準偏移器將該兩電晶體之閘極相互拉引分開，使得跨越閘極與源極的電壓具有足夠的差異，藉以保持電晶體啟動。
連接至V IN之位準偏移器703及位準偏移器705係視為（可程式化的）電壓偏移，以偏壓位於個別電晶體閘極之NMOS電晶體MN702及PMOS電晶體MP704。換言之，該第一電壓偏移量係為可程式化，該第二電壓偏移量亦為可程式化。如此所採用，一位準偏移器係為一電路，其係可使輸入至該位準偏移器之一電壓位準偏移一定量，以於該位準偏移器之輸出產生一位準偏移電壓位準。
偏壓NMOS電晶體MN702及PMOS電晶體MP704，例如設定適當之電壓V 1及V 2係屬重要。假如該兩閘極太過分離，可能有太多電流流經該兩電晶體。但若該兩閘極距離太進（兩電晶體沒有充足之V GS，例如低於兩個V GS），則該等電晶體又無法充分啟動。較佳者，係具有理想電流量流經該等電晶體。為確保該等電晶體可具有理想電流量流過，可利用一複製偏壓件設定位準偏移器703及位準偏移器705之電壓，以確保NMOS電晶體MN702及PMOS電晶體MP704可具有理想電流。
較佳者，電晶體MN702及PMOS電晶體MP704閘極間之電壓差必須至少為兩個V GS，例如NMOS電晶體MN702之門檻電壓V GS以及PMOS電晶體MP704之門檻電壓V GS，並設定以確保一理想電流量流過NMOS電晶體MN702及PMOS電晶體MP704。於某些實施例中，該第一電壓偏移量（例如位準偏移器703）以及該第二電壓偏移量（例如位準偏移器705）之總和，係至少為該第一電晶體（例如NMOS電晶體MN702）之一第一門檻電壓以及該第二電晶體（例如PMOS電晶體MP704）之一第二門檻電壓之總和。
該等位準偏移器之輸入至輸出偏置及設計考量
基於位準偏移器之結果，輸入V IN及輸出V INX係為各自獨立，且該輸入之電壓範圍及該輸出之電壓範圍不再取決於彼此或必須互為相同。可透過實施適當之位準偏移器（例如適當實施位準偏移器703及705），選擇於該輸入與該輸出間之任何偏置。藉由選擇適當之第一電壓偏移量及第二電壓偏移量，位於V INX之電壓輸出訊號係可為偏置，或具有來自該電壓輸入訊號V INX的偏置。於一範例中，該電壓輸入訊號係可集中於0.5伏特，且該電壓輸入訊號係可集中於0.25伏特。該輸入緩衝器具有較大彈性。
於某些情況中，位於V IN之輸入電壓以及位於V INX之輸出電壓係可粗略為相同電壓。舉例而言，V IN透過位準偏移器703上升，並於輸出V INX下降PMOS電晶體MP704之一閘極至源極電壓。V IN隨著位準偏移器705下降，並於輸出V INX上升PMOS電晶體MP704之一閘極至源極電壓。若使用適當之位準偏移器，則無輸入至輸出偏置。此特徵於其他實施單一元及隨耦器之輸入緩衝器中並不存在。
然而，該輸入至輸出偏置並非必為零。具有該兩位準偏移器，代表該輸入V IN之電壓範圍係可與該輸出V INX之電壓範圍相異。隨著該兩位準偏移器，只要該NMOS電晶體MN702之閘極與該PMOS電晶體MP704之閘極間存在適當電壓差（例如偏壓該等電晶體，以使理想電流流經其等），該輸入至輸出電壓係可被調整以適配於該用途（例如當該偏置係為理想時。）
該輸入至輸出偏置係為可變。如此所述者，可變代表隨時間而不同，或於各種用途間有所不同。由該等位準偏移器所提供之電壓偏移亦為可變（反之亦然）。該輸入緩衝器一定程度之自由度在於，該等位準偏移器703及705係為可調整，藉以具有特定輸出電壓範圍或電壓位準。
於某些實施例中，位準偏移器703及705（以及於此所揭露其他位準偏移器）係為可變或可程式化。於某些實施例中，由一位準偏移器所產生之電壓偏移量，係可與該輸入緩衝器衝另一位準偏移器所產生之另一電壓偏移量相異。該電壓偏移量係可經使用者調整，並/或可由晶片控制。該電壓偏移量係可基於其他因子進行最佳化，例如失真、靜電放電（ESD）等。
於某些情況下，位準偏移器703及705其中一者係可完全省略，其中該NMOS電晶體MN702閘極之電壓或PMOS電晶體MP704閘極之電壓其中一者係經位準偏移，以達到該兩電晶體閘極間之適當電壓差。
實施一位準偏移器
該位準偏移器之一方面係關於其提供自該輸入至該等電晶體閘極的一電壓偏移量之能力，具有獨立輸入頻率，或可直至DC（例如靈頻率或恆定輸入V IN）等性質。換言之，該位準偏移訊號可隨耦跨越該輸出的所有頻率之輸入V IN。某些其他位準偏移器無法具有如此頻率響應。
該位準偏移器係可經不同方式實施。舉例而言，一位準偏移器係可包含下列至少一者：至少一電流源、至少一電阻、至少一電晶體、至少一二極體、至少一二極體形式的電晶體、至少一電容、至少一電池，以及至少一非線性電阻。於某些實施例中，該位準偏移器包含提供一電壓偏移之手段，該電壓偏移係受流經該位準偏移器之電流量所控制，並可獨立於該輸入頻率外。舉例而言，一二極體形式電晶體係可提供一電壓位準偏移，其取決於流經該二極體形式電晶體之電流（該電流係可由至少一電流源提供）。於某些實施例中，該位準偏移器係可包含開關電容電路。較佳者，係利用被動電路元件（相反於包含互補式電晶體作為隨耦器，自該輸入上下偏移之主動元件）實施一位準偏移器。被動電路元件使用較少電流，噪度較低，且線性程度高於主動電路元件。被動電路元件係可包含二極體形式的電晶體、電阻、電容、電路，以及其等之適當組合。
圖8顯示本發明揭露實施例中位準偏移器之一實施範例。該位準偏移器範例包含電流源，並具有於該等電流源之間並聯之一電阻及一電容。舉例而言，於此所提及之一位準偏移器係可包含至少一電流源（例如I 1及I 2），以及一電阻（或電阻性元件，例如R）與一並聯於該電阻之電容（或電容性元件，例如C）。該電阻及並聯於電阻之電容係介於電流源I 1及I 2之間。此等電路元件之其他設置係可由本揭露內容所知悉。由該等電流源所提供之任何電流，將流經該並聯之電阻及電容。該電阻以及流經該電阻之電流量，可設定該電壓偏移跨越該位準偏移器（電壓偏移係可等同於由該阻抗所放大之電流量）。換言之，流經該電阻並由該等電流源所提供之一電流量，係可設定一電壓量跨越該位準偏移器。對一可程式化位準偏移器而言，該電流量係為可程式化，或該電阻之阻抗量係為可程式化。該等位準偏移器任一者係可利用於此所述與所示之方式加以實施。根據該位準偏移器之特定用途，該等位準偏移器中之該等不同元件值係可有所變化。
自舉連接該等主要電晶體之後閘極
對於一輸入緩衝器而言，欲達到高效能係屬重要，例如達到良好之線性。於某些實施例中，該第一電晶體（例如電晶體MN702）之一第一後閘極以及該第二電晶體之一第二後閘極，係耦接至該輸出V INX或隨耦於該電壓輸出訊號V INX。舉例而言，該NMOS電晶體MN702級PMOS電晶體MP704之後閘極（本體）係直接接設於該輸出V INX，例如該等後閘極係自舉連接至該輸出節點V INX。假如NMOS電晶體MN702及PMOS電晶體MP704係接設於某些固定定壓，例如接地面及V DD，當該輸入V IN改變時，該兩電晶體之V GS亦會改變。該源及與後閘極間之電壓變化會改變該等電晶體之V GS。該變化亦會調節該電壓V GS以及電晶體之電容量。該變化可能導致失真。為避免此問題，該後閘極NMOS電晶體MN702以及PMOS電晶體MP604係接設或自舉連接至該輸出V INX。對該輸入訊號V IN（以及隨耦V IN之V INX）而言，該等電晶體後閘極及源極間之電壓係為零。當該輸入訊號V IN變化時，V GS不再改變。該電晶體之電容係可能短少。效能係有所改善。圖7中所示之輸入緩衝器以及目前為止所述之至少某些特徵，係可減少某些非線性或變化（一次）。
最小化電容量以改善效能
當該輸入緩衝器驅動一高頻率輸入訊號V IN時，其較佳者係將相關之電容量最小化，或至少使該電容量維持恆定。或假如該等電容量即將變化，較佳者係可盡量逆向偏壓造成電容量之該接點，使電容量之變化較小，或至少使電壓恆定跨越電容，以減少變化。盡可能逆向偏壓該接點，例如依賴該電壓之接點電容，係可使電容量更小，並更減少其非線性性質。
將後閘極接設至電晶體MN702之源極（以及輸出V INX）係可於該後閘極與深N型井（deep N-well）間創造電容量。該N型井係為一固定電位，且該後閘極係與該訊號繞行移動。NMOS電晶體MN702係可於其獨立P型井（後閘極）中，其係可置於一深N型井獨立區域中。一第一電晶體（例如電晶體MN702）之一後閘極及一N型井間之一電容量係可被逆向偏壓。舉例而言，該深N行井係可接設至一高電位，使該閘極（P）及深N型井（N）間之電容量盡可能受到強力逆向偏壓（原因如上所述）。因此，該電容之非理想影響係可降低（例如提升其線性）。圖7中所示之輸入緩衝器與前述至少部分特徵，於此係可減少某些非線性或變數（一次）。
自舉式疊接以改善效能
假如該輸入緩衝器係以28奈米CMOS製成技術製造，該輸出導性，或該導性G DS對於跨導性G M之比率較小，或者高度非線性。此可能使NMOS電晶體MN702汲極以及PMOS電晶體MP704汲極接設至一固定供給之作法不理想，因為當訊號V IN或V INX向上或向下移動時，會改變跨越該電晶體之電壓，例如使V DS（汲極至源極電壓）上下移動。此可能造成例如25至40dBs之失真。修正此失真方法之一，係將NMOS電晶體MN702汲極自舉連接至PMOS電晶體MP704汲極（例如該輸入V IN或輸出V INX），使其不再被固定於某些供給電壓。
圖9顯示本發明揭露實施例輸入緩衝器之另一範例。該輸入緩衝器之推挽電路進一步包含與該第一電晶體（例如電晶體MN702）疊接設置之一第一型第三電晶體（例如電晶體MN706），以及與該第二電晶體（例如電晶體MP704）疊接設置之一第二型第四電晶體（例如電晶體MP708）。至少一自舉式疊接設置，例如與該第一/第二電晶體疊接設置之電晶體，係可被設置以提升有效輸出阻抗，因此影響無雜散動態範圍（SFDR）。該等疊接設置係可需要利用高供給電壓，以改善該輸入緩衝器之效能。額外疊接設置可進一步改善效能。
其中第一疊接係為電晶體MN706（例如NMOS電晶體），其係為接設於該輸入V IN之另一隨耦器。電晶體MN706之閘極係可透過串聯之位準偏移器707以及位準偏移器703接設於該輸出V IN（如圖所示）。於某些實施例中，位準偏移器707係可直接耦接於該輸出V IN。位準偏移器707或串聯之位準偏移器707與703係可坐為一第三位準偏移器，其耦接於該輸出V IN，以使由跨越該第三位準偏移器之一第三電壓偏移量所產生之電壓輸入訊號之電壓位準偏移，並產生一第三位準偏移電壓訊號V 3，以偏壓該第三電晶體，例如電晶體MN706。該第一疊接結構MN706，其閘極係藉由該輸入V IN（會上下變動）驅動，該第一疊接結構MN706具有一特定位準偏移器707，因此該輸入電壓（MN706之源極）可提供充足之V DS至電晶體MN702，以於所有狀態之飽和狀態下運作。電晶體MN706係自舉連接至該輸入V IN，以將該電晶體MN702自V DS中之變化隔離。假如電晶體MN706（確切）之源極隨耦於該輸入或輸出，則V DS將為實質上恆定（無變化）。
根據所能容許之失真位準而定，可增加更多疊接結構以提供此功能，例如電晶體MN710（例如NMOS電晶體）。各疊接係可於效能上提供一額外20dB。由於該輸入緩衝器具有一互補式設計，增設至該NMOS側之疊接結構亦係增設至該PMOS側。依此，係可增設電晶體MP708（例如PMOS電晶體）以自舉連接並固定電晶體MP704之V DS。電晶體MP708之閘極係可透過串聯之位準偏移器709以及位準偏移器705接設至該輸入V IN。於某些實施例中，位準偏移器709係可直接耦接於該輸入V IN。位準偏移器709或串聯之位準偏移器709與705係可坐為一第四位準偏移器，其係耦接於該輸入V IN，以透過跨越該第四位準偏移器之一第四電壓偏移量使該電壓輸入訊號之電壓位準偏移，並產生一第四位準偏移電壓訊號V 4，以偏壓該第四電晶體，例如電晶體MP708。
於所示範例中，該輸入緩衝器之推挽電路進一步包含與該第三電晶體（例如電晶體MN706）疊接設置之一第一型第四電晶體（例如電晶體MN710），以及與該第四電晶體（例如電晶體MP708）疊接設置之一第二型第六電晶體（例如電晶體MP712）。換言之，位於該NMOS側之第二疊接結構，例如電晶體MN710，最終連接至該供給。此外，位於該PMOS側之一第二疊接結構，例如電晶體MP712（例如PMOS電晶體），最終連接至該供給。
最上層疊接結構MN710之閘極係自該NMOS側之第一疊接結構之源極驅動，例如透過位準偏移器711驅動。位準偏移器711係可為一第五位準偏移器，其耦接於該第三電晶體（例如電晶體706）之一源極，以透過跨越該第五位準偏移器之一第五電壓偏移量偏移該第三電晶體源極之一電壓，並產生一第五位準偏移電壓訊號V 5，以偏壓該第五電晶體（例如電晶體MN710）。最下層疊接結構MP712係自該PMOS側之第一疊接結構源極驅動，例如透過位準偏移器713驅動。位準偏移器716係可為一第六位準偏移器，其耦接於該第四電晶體（例如電晶體MP708）之一源極，以透過跨越該第六位準偏移器之一第六電壓偏移量偏移於該第四電晶體源極之一電壓，並產生一第六位準偏移電壓訊號V 6，以偏壓該第六電晶體（例如電晶體MN710）。此自舉式結構（例如自舉連接至該第三/第四電晶體之源極以及該第一/第二電晶體之汲極）係可自連接至該供給之上疊接結構的非自舉式閘極至源極電容量卸載該緩衝器輸入與輸出（該兩者係為自舉式連接來源之選擇），而該供給係為失真之重大來源。
於圖7及圖9所示範例中，該自舉式結構主要係透過將該等電晶體之閘極接設至該輸出（或隨耦於該輸出之某些其他節點）之方式完成。此特徵係經遠用以減少可能之振鈴（ringing），此係可能由閘極自舉式連接至該輸出所導致。由於自舉式連接至該輸出係可能附載該輸出，並增加額外之寄生性，故於高速應用上可能偏好受振鈴影響較低之輸入緩衝器。雖然可能存在來自該上疊接結構之振鈴，原因在於其係自舉連接至該第一疊接結構之源極，但相較於其他方案將其自舉連接至該輸入或輸出時，該上疊接結構源極之失真可能造成該輸入V IN及輸出V INX之失真而言，該振鈴仍屬於可容忍範圍。
再者，該輸入緩衝器中不同疊接電晶體之閘極，係如圖9所示為自舉式結構，以改善SFDR。與電晶體MN702及MP704後閘極之敘述類似，該等疊接結構之後閘極較佳者亦係為自舉式結構（例如不期望跨越該後閘極及源極之電壓變化）。可惜的是於某些實施例中，V SS係為負，代表電晶體MP708之汲極係為負擺盪。於28奈米CMOS製程技術中，PMOS電晶體之N型井係位於基材中，且基材係處於0伏特。若N型井係為負，則會促使P基材（處於0伏特）以及所有N型井（二極體陰極）之間之二極體產生偏壓。若N端位於接地面下，則使二極體偏壓並導致失真。將該PMOS側之疊接結構後閘極接設至各相對疊接結構（相同疊接結構）之源極，代表其可能造成失真。其解決方案係將該等疊接結構之後閘極彼此接設，例如一NMOS疊接結構之後閘極連接至對應/互補PMOS疊接結構之源極，反之亦然。該等源極係隨耦於該輸出，因此將其等彼此接設有助於自舉連接該等疊接結構之後閘極（至該輸出）。以V BGN1標示者，該第三電晶體（例如電晶體MN706）之一後閘極係耦接於該第四電晶體（例如電晶體MP708）之一源極。以V BGP1標示者，該第四電晶體（例如電晶體MP708）之一後閘極係耦接於該第三電晶體（電晶體MN706）之一源極。以V BGN2標示者，該第五電晶體（例如電晶體MN710）之一後閘極係耦接於該第六電晶體（例如電晶體MP712）之一源極。以V BGP2標示者，該第六電晶體（例如電晶體MP712）之一後閘極係耦接於該第五電晶體（例如電晶體MN710）之一源極。
將該後閘極接設至該輸出係較非為理想，因為將使其負載一非線性電容量。由於現有跨越該接面之一大電壓，故線性係有所改善。由於該NMOS側上之疊接結構係可將該等後閘極接設至其等之個別源極，將該等後閘極接設置該互補疊接結構源極之互補式設計，對於達成一互補式設計以及用於對稱式上拉或下拉作用之等效負載而言係較為理想。
緩衝一電壓輸入訊號之方法
圖10係為本發明揭露實施例緩衝一輸入訊號之流程圖。於步驟1002中，由一第一位準偏移器（之至少一電流源）所設定之一第一電壓偏移，係偏移該電壓輸入訊號以產生一第一訊號。於步驟1002中，由一第二位準偏移器（之至少一電壓來源）所設定之一第二電壓偏移，係偏移該電壓輸入訊號以產生一第二訊號。該第一電壓偏移及第二電壓偏移係可代表圖7及圖9中之該等位準偏移器703與705。該第一訊號及該第二訊號係可代表圖7及圖9中之V 1及V 2。該第一訊號偏移一第一型第一電晶體。於步驟1004中，該第二訊號偏壓互補於該第一型之一第二型第二電晶體。該第一電晶體及第二電晶體係耦接於一推挽結構中，如圖7及圖9之電晶體MN702及電晶體MP704所示。於步驟1006中，該第一電晶體及該第二電晶體輸出一電壓輸出訊號，例如圖7及圖9之V INX。
於某些實施例中，依第三訊號偏壓耦接於該第一電晶體之一第一疊接電晶體。該第三訊號系可隨耦於該電壓輸入訊號。於某些實施例中，依第四訊號偏壓耦接於該第二電晶體之一第二疊接電晶體。該第四訊號系可隨耦於該電壓輸入訊號。舉例而言，該第三/第四訊號係可為圖9所示之訊號V 3或V 4。
於某些實施例中，依第五訊號偏壓耦接至該第一疊接電晶體之一第三疊接電晶體。該第五訊號係可隨耦於該電壓輸入訊號。於某些實施例中，一第六訊號偏壓耦接至該第一疊接電晶體之一第四疊接電晶體。該第六訊號亦係可隨耦於該電壓輸入訊號。舉例而言，該第五/第六訊號係可為圖9所示之訊號V 5或V 6。
緩衝一輸入訊號之裝置
用於緩衝一輸入訊號之裝置係可包含於此所述方法之實施手段。於某些實施例中，該裝置包含接收一輸入訊號之手段。舉例而言，可具有一輸入節點以接收一輸入訊號（例如圖1、圖7及圖9所示之V IN），例如欲由一資料轉換器轉換之一高頻率訊號。該裝置係可進一步包含推挽手段，以產生一輸出訊號。推挽代表可包含於此所述之推挽電路以及推挽結構（例如圖7及圖9中所見之電晶體）。該裝置係可進一步包含產生一第一訊號用以偏壓該推挽手段一第一電晶體之手段。該第一訊號跨越該輸入訊號所有頻率隨耦於該輸入訊號。並可包含進一步手段，以產生其他訊號，藉以偏壓該推挽手段之其他電晶體。產生用於偏壓電晶體之訊號的手段係可包含圖7至圖9所示之相關位準偏移器。
用以偏壓電晶體（自舉連接該等電晶體至該輸入）之訊號的產生手段係可自其他電路區分，該等電路係根據一固定/預定義偏壓電壓產生一偏壓訊號。用以偏壓電晶體之該等訊號的產生手段係隨耦於該輸入訊號，或經自舉連接至跨越該輸入訊號所有頻率之該輸入訊號，例如直至直流電（DC）。相反地，根據固定/預定義偏壓電壓產生一偏壓訊號該等其他電路，係未隨耦於跨越該輸入訊號所有頻率之該輸入訊號。
對其他電路而言，用於偏壓電晶體之訊號係可透過利用一固定偏壓電壓以及一電阻，以及與該輸入串聯之一電容所產生。用於偏壓電晶體之該等訊號未緩衝或隨耦於位於低頻率之該輸入訊號，原因在於該電容於低頻率之一高阻抗以及電阻控制。因此，該非自舉式偏壓訊號可於低頻率藉由該固定偏壓電壓以及電阻所設定（且未回應於該輸入訊號）。相反而言，於此所述做為產生偏壓電晶體（自舉式）訊號產生手段之位準偏移器，係可回應於跨越所有頻率（於低頻率與高頻率）之該輸入訊號，因為於此所述之該等位準偏移器具有不同頻率響應。
範例
範例1係為一輸入緩衝器，其具有：一輸入，接收一電壓輸入訊號；一推挽電路，輸出一電壓輸出訊號於一輸出，其中該推挽電路具有一第一型第一電晶體，互補於該第一型之一第二型第二電晶體；以及一第一位準偏移器，耦接於該輸入，用以藉由跨越該第一位準偏移器之一第一電壓偏移量偏移該電壓輸入訊號之一電壓位準，並產生一第一位準偏移電壓訊號，以偏壓該第一電晶體，其中由該第一位準偏移器所提供之該第一電壓偏移量，係獨立於該電壓輸入訊號之一頻率外。
範例2中，範例1係可進一步包含一第二位準偏移器，其耦接於該輸入，用以透過跨越該第二位準偏移器之一第二電壓偏移量，偏移該電壓輸入訊號之電壓位準，並產生一第二位準偏移電壓訊號，以偏壓該第二電晶體。
範例3中，範例1或2係可進一步包含，該第一電壓偏移量係為可程式化。
範例4中，範例1至3任一者係可進一步包含一電流量，其流經一電阻性元件，並且係由至少一電流源所提供，以設定跨越該第一位準偏移器之該第一電壓偏移量。
範例5中，範例1至4任一者係可進一步包含，該第一電壓偏移量及該第二電壓偏移量之總和，至少係為該第一電晶體之一第一門檻電壓與該第二電晶體一第二門檻電壓之總和。
範例6中，範例1至5任一者係可進一步包含，該第一電壓偏移量係異於該第二電壓偏移量。
範例7中，範例1至6任一者係可進一步包含，該電壓輸出訊號係偏置自該電壓輸入訊號。
範例8中，範例1至7任一者係可進一步包含，該第一電晶體之一第一後閘及以及該第二電晶體之一第二後閘極係耦接於該輸出或隨耦於該電壓輸出訊號。
範例9中，範例1至8任一者係可進一步包含一電容量，其介於一後閘極與被逆向偏壓之一第一電晶體之一深N型井之間。
範例10中，範例1至9任一者係可包含，該推挽電路進一步具有：一第一型第三電晶體，與該第一電晶體疊接設置；以及一第二型第四電晶體，與該第二電晶體疊接設置。
範例11中，範例1至10任一者可進一步包含一第三位準偏移器，其係耦接於該輸出，用以透過跨越該第三位準偏移器之一第三電壓偏移量，偏移該電壓輸入訊號之電壓位準，並產生一第三位準偏移電壓訊號，以偏壓該第三電晶體。
範例12中，範例1至11任一者係可進一步包含，該推挽電路進一步具有：一第一型第五電晶體，與該第三電晶體疊接設置；以及一第二型第六電晶體，與該第四電晶體疊接設置。
範例13中，範例1至12任一者係可進一步包含一第四位準偏移器，其係耦接於該第三電晶體之一源極，以透過跨越該第四位準偏移器之一第四電壓偏移量，偏移該第三電晶體源極之一電壓，並產生一第四位準偏移電壓訊號，以偏壓該第五電晶體。
範例14中，範例1至13任一者係可進一步包含：該第三電晶體之一後閘極係耦接於該第四電晶體之一源極；且該第四電晶體之一後閘極係耦接於該第三電晶體之一源極。
範例15中，範例1至14任一者係可進一步包含：該第五電晶體之一後閘極係耦接於該第六電晶體之一源極；且該第六電晶體之一後閘極係耦接於該第五電晶體之一源極。
範例16中係為緩衝一電壓輸入訊號之方法，該方法包含：藉由一第一位準偏移器之一第一電壓偏移位準偏移該電壓輸入訊號，以產生一第一訊號，其中該第一電壓偏移係獨立於該電壓輸入訊號之一頻率外；藉由該第一訊號偏移一第一型第一電晶體；藉由一第二訊號偏移互補於該第一型之一第二型第二電晶體，其中該第一電晶體及該第二電晶體係耦接於一推挽架構中；以及藉由該第一電晶體及該第二電晶體輸出一電壓輸出訊號。
範例17中，範例16係可進一步包含，藉由一第二位準偏移器所設定之一第二電壓偏移，位準偏移該電壓輸入訊號，以產生該第二訊號。
範例18中，範例16或17係可進一步包含，藉由一第三訊號偏移耦接至該第一電晶體之一第一疊接電晶體，其中該第三訊號係隨耦於該電壓輸入訊號。
範例19中，範例16至18任一者係可進一步包含，藉由一第四訊號偏移耦接於該第一疊接電晶體之一第二疊接電晶體，其中該第四訊號係隨耦於該電壓輸入訊號。
範例20係為一裝置，其包含：接收一輸入訊號之手段、用於產生一輸出訊號之推挽手段；以及用以產生一第一訊號以偏壓該推挽手段一第一電晶體之（被動）手段，其中該第一訊號係隨耦於跨越該輸入訊號所有頻率之該輸入訊號。
範例21係為一裝置，其包含實施/施行範例16至19所述任一方法之手段。
範例101係為一可加速啟動之自舉式切換電路，其包含：一取樣開關，接收一電壓輸入訊號以及一閘電壓；一自舉式電壓產生器，其包含一正回饋迴路，以產生該閘電壓，藉以啟動該取樣開關，該正回饋迴路包含一輸入電晶體，接收該電壓輸入訊號，以及輸出該取樣開關之閘電壓之一輸出電晶體；以及一跨接啟動電路，用以於該輸入電晶體在該正回饋迴路啟動階段啟動時，啟動該輸出電晶體達一有限期間。
範例102中，範例101係可進一步包含，該跨接啟動電路係耦接於該輸出電晶體之一閘極。
範例103中，範例101至102係可進一步包含，該跨接啟動電路於該有限期間之後中止啟動該輸出電晶體，並使該正回饋迴路得以操作。
範例104中，範例101至103任一者係可進一步包含：該跨接啟動電路具有一電晶體，接收用以啟動該正回饋迴路之一時脈訊號；且該電晶體係藉由一延遲版本之該時脈訊號所啟動，以輸出該時脈訊號以啟動該輸出電晶體達該有限期間。
範例105中，範例101至104任一者係可進一步包含，該跨接啟動電路進一步具有兩個反向器，以根據該時脈訊號產生該延遲版本之時脈訊號。
範例106中，範例101至105任一者係可進一步包含：該跨接啟動電路具有一開關，以將該輸出電晶體之一閘極連接至一偏壓電壓，以啟動該輸出電晶體，且該開關係藉由具有一脈衝之一控制訊號所控制，藉以關閉該開關。
範例107中，範例101至106任一者係可進一步包含，該跨接啟動電路具有一感測電路，以根據該自舉式切換電路指示正回饋迴路啟動階段之至少一狀態啟動該跨接啟動電路。
範例108中，範例101至107任一者係可進一步包含，該感測電路係感測一電壓，該電壓係代表該自舉式切換電路中位於一節點之一電壓位準。
範例109中，範例101至108任一者係可進一步包含，該節點係位於該正回饋迴路中之一節點。
範例110中，範例101至109任一者係可進一步包含，該感測電路具有一比較器，其係將該電壓與指示該正回饋迴路啟動狀態之一預定義門檻值比較。
範例111中，範例101至110任一者係可進一步包含：該正回饋迴路具有一啟動電容；且該正回饋迴路透過將該閘電壓帶動至根據該電壓輸入訊號以及跨越該啟動電容之一電壓所產生之一啟動電壓，藉以啟動該取樣開關。
範例112中，範例101至111任一者係可進一步包含：該輸入電晶體係耦接於該啟動電容之一第一極板；且該輸出電晶體係耦接於該啟動電容之一第二極板。
範例113中，範例101至112任一者係可進一步包含：該輸入電晶體係藉由該取樣開關之閘電壓驅動；且該正回饋迴路進一步具有一第一電晶體，其耦接於該輸出電晶體之一閘極以及該輸入電晶體之一汲極，其中該第一電晶體係藉由該取樣開關之閘電壓驅動。
範例114中，範例101至113任一者係可進一步包含：該正回饋迴路進一步具有：一額外電晶體，其耦接於該輸出電晶體之一閘極以及該輸入電晶體之一汲極，其中該額外電晶體係藉由驅動該正回饋迴路之一時脈訊號所控制。
範例115係為一取樣開關之加速啟動方法，其包含：藉由一正回饋迴路之一輸出電晶體輸出一自舉式電壓產生器之一輸出電壓，以驅動該取樣開關；將該輸出電晶體之一閘電壓拉向一啟動電壓位準，以於該正回饋迴路被啟動後，啟動該輸出電晶體達一期間；以及於該期間後中止拉調該閘電壓。
範例116中，範例115係可進一步包含：該取樣開關接收一電壓輸入訊號；且該正回饋迴路於受該輸出電晶體之輸出電壓所驅動之一輸入電晶體接收該電壓輸入訊號，並根據該電壓輸入訊號產生一自舉電壓訊號做為該自舉式電壓產生器之輸出電壓，以於該正回饋迴路連接時啟動該取樣開關。
範例117中，範例115或116係可進一步包含，拉調該輸出電晶體之閘電壓，其中包括將該閘電壓自一關閉電壓位準改變至一啟動電壓位準。
範例118中，範例115至117任一者係可進一步包含：使該正回饋迴路於該期間後得以帶動該閘電壓至一電壓輸入訊號之一電壓位準，該電壓輸入訊號係提供至該自舉式電壓產生器以及該取樣開關。
範例119中，範例115至118任一者係可進一步包含：感測只是該正回饋迴路已經啟動之至少一狀態；以及產生一控制訊號，以回應對於該至少一狀態之感測，其中該控制訊號可驅動該輸出電晶體之閘電壓的拉調。
範例120係為一裝置，其包含：取樣手段，接收一將被取樣之輸入訊號以及啟動與關閉該取樣手段之一控制訊號；根據該輸入訊號產生一自舉式電壓之手段；輸出手段，輸出該控制訊號；透過該控制訊號之正回饋作用帶動該控制訊號至該自舉式電壓之手段；以及於該正回饋作用一啟動階段啟動該輸出手段達一有限期間之手段。
範例121係為一裝置，其包含用以實施/施行範例115至119任一者之方法之手段。
變化與實施
一電晶體，例如金氧半導體場效電晶體（MOSFET），其一源極係為電荷載體進入電晶體渠道之位置。該電晶體之一汲極係為該等電荷載體離開該渠道之位置。於某些情況下，該源極與該汲極係可是為該電晶體之兩端子。一電晶體之一閘極係可視為該電晶體之一控制終端，因為該閘極係可控制該渠道之傳導性（例如通過一電晶體之電流量）。一電晶體之一後閘極（本體）亦可視為該電晶體之一控制終端。閘極與後閘極係可做為用以偏壓一電晶體之終端。
須注意於上參照圖示所述之活動，係可應用於任何參與處理類比訊號，並利用至少一類比數位轉換器（ADC）將該等類比訊號轉換為數位資料之積體電路。於特定背景下，於此所論及之特徵一般係關於類比數位轉換器，例如各種類比數位轉換器，包括管道類比數位轉換器（pipeline ADC）、Delta-Sigma類比數位轉換器（Delta-Sigma ADC）、循續漸近式類比數位轉換器（successive approximation register ADC）、多階類比數位轉換器（multi-stage ADC）、時間交織類比數位轉換器（time-interleaved ADC）、隨機化時間交織類比數位轉換器（randomized time-interleaved ADC）等。該等特徵對於高速類比數位轉換器而言特別有其效益，其輸入頻率係相對較高，位於千兆赫（gigahertz）範圍內。該類比數位轉換器係可應用於醫療系統、科學儀器、無線及有線通訊系統（尤指需要高取樣率之系統）、雷達、工業製程控制、音訊/視頻設備、儀器設備及其他使用類比數位轉換器之系統。由高速類比數位轉換器所提供之效能層級，對於目前市場所需如高速通訊、醫療成像、合成孔徑雷達、數位撥數成行通訊系統、寬頻通訊系統、高效能成像以及進階測試/測量系統（示波器）而言效益尤佳。
本案揭露內容涵蓋可進行於此所述各種內容之裝置。此等裝置係可包含如圖示以及於此所示之電路系統。不同裝置之部件係可包含電子電路，以進行於此所述之功能。該電路系統係可於類比域、數位域或混合訊號域中操作。於某些情況下，該裝置至少一部件係可由一被特別設置以執行於此所述功能之處理器所提供（例如控制相關功能、時間點相關功能）。於某情況下，該處理器係可為具有該類比數位轉換器之晶片上處理器。該處理器係可包含至少一特定用途元件，或可包含被設置以實施於此所述功能之可程式化邏輯閘。於某些範例中，該處理器係可被設置以透過一非暫態電腦媒介上所儲存之指令，實施於此所述之功能。
於此之實施例討論中，該等部件與元件係可經過取代、替換或以其他方式修改，以符合特定電路系統需求。再者，應注意互補式電子裝置、硬體等之使用，係可提供等效之可用選項，藉以實施於此所揭露之教示。舉例而言，利用PMOS電晶體（P型金氧半導體電晶體）取代NMOS電晶體（N型金氧半導體電晶體）之互補式設置，或反之亦然，皆可由本揭露內容所知悉。舉例而言，本揭露內容/申請專利範圍涵蓋以PMOS裝置取代所有NMOS裝置之實施方式，或反之亦然。連接關係與電路係可經重新設置以達成相同功能。此等實施方式係等效於利用互補式電晶體裝置之實施方式，因為該等實施方式係可以實值上相同之方式，達成實質上相同之功能，或得實質上相同之結果。精通該領域技藝者係了解，一電晶體裝置一般係可為具有三（主要）端子之裝置。此外，精通該領域技藝者係了解，一開關、電晶體或電晶體裝置，於操作中係可具有與例如NMOS、PMOS裝置（以及任何其他等效電晶體裝置）等裝置相對應之電晶體特性作用。
於一範例實施例中，圖式中任何數量之組件可經實施於一相關聯之電子裝置之一電路板（board）上。該電路板可為一通用電路板，其可含有該電子裝置內部電子系統之各種組件，並進一步可為其他周邊設備提供連接器。更具體而言，該電路板可提供電連接，使該系統其他組件可藉以進行電通訊。任何合適之處理器（包括數位訊號處理器、微處理器、支持晶片組等），基於特定設置需求、處理要求、電腦設計等，可適當地耦接至該電路板上。如外部儲存器、附加感測器、用於音訊/視頻顯示器之控制器以及周邊裝置之其他組件，可作為插入卡（plug-in cards）經由電纜附接至該電路板，或被整合至該電路板本身。於各種實施例中，於此所述之功能性可以仿真形式所實施，作為於支持該些功能之一結構中所設置之至少一可設置（如，可程式化）元件內所運行之軟體或硬體。提供該仿真之軟體或韌體可設置於包含以允許一處理器執行該些功能之指令之非暫態電腦可讀取媒體。
於另一範例實施例中，圖式中之組件可被實施作為獨立模組（如，具有相關聯組件與配置以執行一特定應用或功能之電路系統之一裝置）或被實施作為應用於電子裝置之特定硬體中之插入式模組。值得注意者，本發明所揭露之特定實施例可部分地或全部地易於被包括於一系統單晶片（system on chip，SOC）封裝中。一系統單晶片表示一積體電路（IC）將一電腦或其他電子系統之組件整合至一單一晶片中。其可包含數位、類比、混合訊號與常見之射頻功能：該些功能皆可設置於一單一晶片基板上。其他實施例可包括一多晶片模組（multi-chip-module，MCM），其具有複數個單獨積體電路，其等係位於一單一電子封裝內，並設置以透過該電子封裝彼此緊密地交互作用。於各種其他實施例中，該誤差校正功能性可於特殊應用積體電路（Application Specific Integrated Circuits，ASIC）、現場可程式化閘陣列（Field Programmable Gate Arrays，FPGA）與其他半導體晶片中之至少一矽芯（silicon cores）中所實施。
仍須注意者，於此所述之所有規格、尺寸與關係（如，處理器數量、邏輯操作等）僅提供用於例示與教示目的。於不脫離本發明所揭露之精神與申請專利範圍或（適用的話）此處所述實施例之範疇下，此種資訊可相當地進行變化。這些規範僅適用於一個非限制性實例，因此，其等應依此解釋。於前所述，範例實施例已藉由參考特定處理器與/或組件配置進行描述。於不脫離本發明之申請專利範圍或（適用的話）此處所述實施例之範疇下，可對該些實施例進行各種修改與改變。因此，實施方式與圖式僅為說明之用而非用以限制。
須注意於此所提供之多個範例，可用二個、三個、四個或更多之電子組件或部件描述其交互作用。然而，此僅用於明確性與範例之目的上。其應當理解為，可以任何適當方式加強該系統。參酌相似設計替代方式，圖式中所示之組件、模組、區塊與元件中之任一者可以各種可能之設置相組合，該些設置皆明確地落入本說明書之範疇內。於某些情況下，僅透過參酌一有限數量之電子元件來描述給定的一組流的一個或多個功能可能更容易。其應當理解為，圖式中之電路與其教示係可易於地調整並可配適更大量之組件以及更複雜/精密之配置與設置。因此，於此所提供之範例不應用於限制該範圍或抑制該電路潛在地應用於無數其他架構之廣泛教示。
須注意於本說明書中，關於「一實施例」、「範例實施例」、「一個實施例」、「另一實施例」、「某些實施例」、「各種實施例」、「其他實施例」、「替代實施例」等中所包括之各種特徵（如，元件、結構、模組、組件、步驟、操作、特性等）意指包括於本發明之至少一實施例中之任該等特徵，可以或非必須於相同實施例中相結合。仍應注意者，於此所述之功能僅顯示出可由圖式中所示之系統/電路所執行之可能功能之一部份。該些操作中之某些部分可於適當情況下被刪除或移除，或該些操作可於不脫離本發明所揭露之範圍下進行修改或改變。此外，該些操作之時序可進行相當之改變。上述操作流程僅提供用於例示與討論之目的。於此所述之實施例係提供實質上彈性，於不脫離本發明所揭露之教示下，可具有任何適當之配置、時間順序（chronologies）、設置與定時機制。數種其他改變、取代、變化、變更與修改可為本發明所述技術領域之通常知識者所確立，且所有該等改變、取代、變化、變更與修改皆落入本發明之申請專利範圍之範疇或（適用的話）此處所述實施例內。值得注意者，上述裝置之所有可選擇之特徵亦可相對於此所述之方法或過程所實施，且於該等範例中之細節可於至少一實施例中之任何地方所使用。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
102:輸入緩衝器 104:傳輸線 106:取樣器 108:電晶體MN 110:開關 112:取樣電容C S104:傳輸線 200:自舉式切換電路 202:電晶體MP 204:電晶體MP 206:電晶體MN 208:電晶體MN 210:電晶體MN 212:電晶體MN 214:電晶體MP 216:電晶體MN 218:電晶體MN 224:電晶體MN 302:跨接啟動電路 404:電晶體MN 502:感測電路 602:步驟 604:步驟 606:步驟 702:電晶體MN 703:位準偏移器 704:電晶體MP 705:位準偏移器 706:電晶體MN 707:位準偏移器 708:電晶體MP 709:位準偏移器 710:電晶體MN 711:位準偏移器 712:電晶體MP 713:位準偏移器 716:位準偏移器 1002:步驟 1004:步驟 1006:步驟
為對本發明揭露內容與技術特徵提供完整理解，請參照下列敘述與參考圖式，圖中相似標號代表相同部件： 圖1係為本發明揭露實施例中一類比數位轉換器之前端。 圖2係為本發明揭露實施例中之一自舉式切換電路。 圖3係為本發明揭露實施例中具有加速啟動之一自舉式切換電路。 圖4A至4B係為本發明揭露實施例中一跨接啟動電路之實施範例。 圖5A至5C係為本發明揭露實施例中跨接啟動電路之另一實施範例。 圖6係為加速啟動一取樣電路之方法流程圖。 圖7係為本發明揭露實施例中一輸入緩衝器之範例。 圖8係為本發明揭露實施例中一位準偏移器之範例。 圖9係為本發明揭露實施例中輸入緩衝器之另一範例。 圖10係為本發明揭露實施例中緩衝一輸入訊號之一流程圖。
MN 108:電晶體
200:自舉式切換電路
MP 202:電晶體
MP 204:電晶體
MN 206:電晶體
MN 208:電晶體
MN 210:電晶體
MN 212:電晶體
MP 214:電晶體
MN 216:電晶體
MN 224:電晶體

Claims (20)

  1. 一種自舉式切換電路，包括：一接地節點以及一供給節點，其中，該供給節點相對於該接地節點而處於一供給電壓；一取樣開關，接收一電壓輸入訊號以及一閘電壓；一自舉式電壓產生器，包括一正回饋迴路，其中：該正回饋迴路由一時脈訊號啟動，以產生該閘電壓用於啟動該取樣開關；以及該正回饋迴路包括：一輸出電晶體，輸出該取樣開關的該閘電壓；一僅一個電容器，具有一第一極板以及一第二極板，其中，該僅一個電容器在一第一相位以該供給電壓充電，且該第二極板將該電壓輸入訊號耦接該輸出電晶體的一源極；以及一輸入電晶體，接收該電壓輸入訊號以及該閘電壓，該輸入電晶體在一第二相位期間將該電壓輸入訊號耦合至該第一極板；以及一跨接啟動電路，耦接該輸出電晶體的一閘極，經配置於該正回饋迴路的一啟動期間藉由使該輸出電晶體的該閘極的一閘極電壓朝向一接地節點電壓減少來啟動該輸出電晶體長達一有限期間，且在該閘極電壓到達該接地節點電壓之前中止減少該閘極電壓。
  2. 如請求項1之自舉式切換電路，其中：該跨接啟動電路包括一數位區塊，以及 該有限期間透過該數位區塊對應一傳播時間。
  3. 如請求項1之自舉式切換電路，更包括：一第一電晶體，在該第一相位期間將該輸出電晶體的該閘極耦接至該供給節點。
  4. 如請求項1之自舉式切換電路，其中，該取樣開關為一時序交錯數位類比轉換器的一部分。
  5. 如請求項1之自舉式切換電路，其中，該電壓輸入訊號的頻率位於千兆赫(gigahertz)範圍內。
  6. 如請求項1之自舉式切換電路，更包括：一另一取樣開關，與該取樣開關並聯。
  7. 如請求項6之自舉式切換電路，更包括：一另一自舉式電壓產生器，由一第二時脈訊號啟動，其中，該另一自舉式電壓產生器具有與該自舉式電壓產生器相同的電路架構並耦接至該另一取樣開關。
  8. 如請求項7之自舉式切換電路，更包括：一另一跨接啟動電路，耦接該另一自舉式電壓產生器的一輸出電晶體，其中，該另一跨接啟動電路具有與該跨接啟動電路相同的電路架構。
  9. 一種自舉式切換電路，包括：一接地節點以及一供給節點，其中，該供給節點相對於該接地節點而處於一供給電壓；一取樣開關，接收一電壓輸入訊號以及一閘電壓；一自舉式電壓產生器，包括一正回饋迴路，其中：該正回饋迴路由一時脈訊號啟動，以產生該閘電壓用 於啟動該取樣開關；以及該正回饋迴路包括：一輸出電晶體，輸出該取樣開關的該閘電壓；一輸入電晶體，接收該電壓輸入訊號以及該閘電壓；以及一僅一個電容器，耦接該輸入電晶體的一汲極，其中，該僅一個電容器在一第一相位以該供給電壓充電；以及一跨接啟動電路，耦接該輸出電晶體的一閘極，經配置於該正回饋迴路的一啟動期間藉由使該輸出電晶體的該閘極的一閘極電壓朝向一接地節點電壓減少來啟動該輸出電晶體長達一有限期間，且於該正回饋迴路的該啟動期間在該閘極電壓到達該接地節點電壓之前中止減少該閘極電壓。
  10. 如請求項9之自舉式切換電路，其中：該跨接啟動電路包括一數位區塊，以及該有限期間透過該數位區塊對應一傳播時間。
  11. 如請求項9之自舉式切換電路，更包括：一第一電晶體，在該第一相位期間將該輸出電晶體的該閘極耦接至該供給節點。
  12. 如請求項9之自舉式切換電路，其中，該取樣開關為一時序交錯數位類比轉換器的一部分。
  13. 如請求項9之自舉式切換電路，其中，該電壓輸入訊號的頻率位於千兆赫(gigahertz)範圍內。
  14. 如請求項9之自舉式切換電路，更包括： 一另一取樣開關，與該取樣開關並聯。
  15. 如請求項14之自舉式切換電路，更包括：一另一自舉式電壓產生器，由一第二時脈訊號啟動，其中，該另一自舉式電壓產生器具有與該自舉式電壓產生器相同的電路架構並耦接至該另一取樣開關的一閘極。
  16. 如請求項15之自舉式切換電路，更包括：一另一跨接啟動電路，耦接該另一自舉式電壓產生器的一輸出電晶體，其中，該另一跨接啟動電路具有與該跨接啟動電路相同的電路架構。
  17. 一種自舉式切換電路，包括：一接地節點以及一供給節點，其中，該供給節點相對於該接地節點而處於一供給電壓；一取樣開關，接收一電壓輸入訊號以及一閘電壓；一自舉式電壓產生器，包括一正回饋迴路，其中：該正回饋迴路由一時脈訊號啟動，以產生該閘電壓用於啟動該取樣開關；以及該正回饋迴路包括：一輸出電晶體，輸出該取樣開關的該閘電壓；一輸入電晶體，接收該電壓輸入訊號以及該閘電壓；以及一電容器，具有耦接該輸出電晶體的一源極的一第一極板以及耦接該輸入電晶體的一汲極的一第二極板，其中，該電容器在一第一相位以該供給電壓充電，且沒有電容器將該輸入電晶體的該汲極耦接至該 接地節點；以及一跨接啟動電路，於該正回饋迴路的一啟動期間藉由使該輸出電晶體的該閘極的一閘極電壓朝向一接地節點電壓減少來啟動該輸出電晶體長達一有限期間，且在該閘極電壓到達該接地節點電壓之前中止減少該閘極電壓。
  18. 如請求項17之自舉式切換電路，其中，該取樣開關為一時序交錯數位類比轉換器的一部分。
  19. 如請求項17之自舉式切換電路，其中，該電壓輸入訊號的頻率位於千兆赫(gigahertz)範圍內。
  20. 如請求項17之自舉式切換電路，更包括：一另一取樣開關，與該取樣開關並聯；一另一自舉式電壓產生器，由一第二時脈訊號啟動，其中，該另一自舉式電壓產生器具有與該自舉式電壓產生器相同的電路架構並耦接至該另一取樣開關的一閘極；以及一另一跨接啟動電路，耦接該另一自舉式電壓產生器的一輸出電晶體，其中，該另一跨接啟動電路具有與該跨接啟動電路相同的電路架構。
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