CN110690884B - 一种采用cmos传输门的栅压自举开关电路 - Google Patents

一种采用cmos传输门的栅压自举开关电路 Download PDF

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Abstract

本发明请求保护一种采用CMOS传输门的栅压自举开关电路，包括开关管、控制逻辑电路、自举电容和负载电容。控制逻辑电路包括NMOS管M1、PMOS管M2、PMOS管M3、PMOS管M4、NMOS管M5、PMOS管M6、NMOS管M7、NMOS管M8、PMOS管M9、PMOS管M10、NMOS管M11、NMOS管M12，自举电容包括电容C1和C2，本发明目的在于提高开关电路的线性度和信噪比。创新在于使用CMOS传输门(M6和M7)将输入电压反馈到开关管的栅极，使得开关管的栅源电压保持恒定，使NMOS开关管在采样阶段成为一个定值电阻，从而实现一种高性能的栅压自举开关电路。

Description

一种采用CMOS传输门的栅压自举开关电路
技术领域
本发明属于微电子技术领域，具体涉及一种高性能的栅压自举开关电路。
背景技术
开关电路是集成电路系统中的重要模块，开关电路主要实现的是将在跟随阶段，跟随外部信号变换，在保持阶段，保持信号不变，广泛应用于与信号采集相关的电路中，包括在ADC电路中，可以实现跟随保持电路和采样保持电路。
传统的栅压自举开关结构，其基本思路是在采样阶段对电容C1充电V1电压升至VDD，在保持阶段继续对电容C1充电V1电压升至2VDD，并通过NMOS管反馈，使得开关管在跟随阶段，栅源电压为2VDD，在保持阶段，栅压为零。但是电路采用PMOS管反馈输入电压，所以电路不能良好的传输低的输入电压，导致栅源电压在输入电压为低电压时，线性度下降，性能变差。
发明内容
本发明旨在解决以上现有技术的问题。提出了一种解决了传统电路在输入信号较低时，无法保持栅源电压稳定的问题，从而提高了栅压自举开关的线性度以及动态特性的采用CMOS传输门的栅压自举开关电路。本发明的技术方案如下：
一种采用CMOS传输门的栅压自举开关电路，其包括开关管NMOS管M13、PMOS管M1、NMOS管M2、PMOS管M3、PMOS管M4、NMOS管M5、PMOS管M6、NMOS管M7、NMOS管M8、PMOS管M9、PMOS管M10、NMOS管M11、NMOS管M12、自举电容C1和C2、负载电容CL，所述PMOS管M6和NMOS管M7并联连接构成CMOS传输门，所述PMOS管M6的源极与NMOS管M7的漏极相连接，PMOS管M6的漏极与NMOS管M7的源极相连接，所述CMOS传输门将输入电压反馈到开关管NMOS管M13的栅极，使得开关管NMOS管M13的栅源电压保持恒定，栅源电压指的是栅极和源极的电压差，使NMOS开关管M13在采样阶段成为一个定值电阻，所述晶体管M1-M12在栅压自举开关跟随阶段CLK为高电平，开关管NMOS管M13栅压为2VDD+Vin，Vout跟随Vin；所述晶体管M1-M12在栅压自举开关保持阶段CLK为低电平，开关管NMOS管M13栅压为GND，Vout保持不变；
所述PMOS管M1的源极与外部电源VDD相连，PMOS管M1的漏极分别与NMOS管M2的漏极以及电容C1的正端相连，PMOS管M1的栅极分别与NMOS管M2的栅极以及外部控制信号CLK相连，NMOS管M2的源极与外部地线GND相连，PMOS管M3的源极与外部电源VDD相连，PMOS管M3的漏极分别与电容C1的负端以及PMOS管M4的源极相连，PMOS管M3的栅极分别与PMOS管M6的栅极、NMOS管M8的栅极、PMOS管M4的漏极、NMOS管M5的漏极、PMOS管M9的源极、PMOS管M10的栅极以及NMOS管M12的栅极相连，PMOS管M4的栅极分别与NMOS管M5的栅极以及外部控制信号CLK相连，NMOS管M5的源极与外部地线GND相连，PMOS管M6的源极与NMOS管M7的漏极、NMOS管M13的源极以及外部输入信号Vin相连，PMOS管M6的漏极与NMOS管M7的源极、NMOS管M8的漏极以及电容C2的正端相连，NMOS管M7的栅极与外部控制信号CLK相连，NMOS管M8的源极与外部地线GND相连，PMOS管M9的漏极与PMOS管M10的源极以及电容C2的负端相连，PMOS管M9的栅极与PMOS管M10的漏极以及NMOS管M13的栅极相连，NMOS管M11的源极与M12的漏极相连，NMOS管M11的栅极与外部电源VDD相连，NMOS管M12的源极与外部地线GND相连，NMOS管M13漏极与负载电容CL的正端以及输出端Vout相连，负载电容CL的负端与外部地线GND相连；
当CLK为高电位即跟随状态时，NMOS管M2、NMOS管M5以及NMOS管M7导通，PMOS管M1与PMOS管M4截止，V2电压降为GND，PMOS管M3、PMOS管M6与PMOS管M10导通,NMOS管M8与NMOS管M12截止，V1电压拉至VDD，V3电压为Vin，PMOS管M10导通，PMOS管M9截止，G点电压等于V4等于Vin加上V4原来存储的电压，输出电压Vout等于输入电压Vin；当CLK为低电位保持状态时，NMOS管M2、NMOS管M5以及NMOS管M7截止，PMOS管M1与PMOS管M4导通，V1电压升至2VDD，V2电压等于V1电压为2VDD，PMOS管M3、PMOS管M6与PMOS管M10截止，NMOS管M8与NMOS管M12导通，V3电压降为VDD，PMOS管M10截止，PMOS管M9导通，G点电压拉至GND，V4电压等于V2电压等于2VDD，输出电压Vout保持不变，且跟随阶段G点电压为2VDD+Vin；
当CLK为高电位时，栅压自举开关输出Vout等于输入Vin；当CLK为低电位时，栅压自举开关输出Vout保持之前的电压不变。
本发明的优点及有益效果如下：
本发明通过提供一种采用CMOS传输门的栅压自举开关电路，对比传统栅压自举开关电路，将输入电压Vin通过CMOS传输门(PMOS管M6和NMOS管M7)、自举电容C2和PMOS管M10反馈到开关管(NMOS管M13)的栅极，从而使开关管的栅源电压在跟随阶段为一个与输入无关的常数(2VDD)，解决了传统电路在输入信号较低时，无法保持栅源电压稳定的问题，从而提高了栅压自举开关的线性度以及动态特性。
附图说明
图1是本发明提供优选实施例的一种高性能的栅压自举开关电路原理图；
图2为本发明提供优选实施例的一种高性能的栅压自举开关的频谱仿真图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、详细地描述。所描述的实施例仅仅是本发明的一部分实施例。
本发明解决上述技术问题的技术方案是：
本申请实施例中通过CMOS传输门(PMOS管M6和NMOS管M7)、自举电容C2和PMOS管M10将输入电压反馈到开关管(NMOS管M13)的栅极。从而实现栅压自举开关在全输入范围内的高线性度。CMOS传输门(Transmission Gate)是一种既可以传送数字信号又可以传输模拟信号的可控开关电路。CMOS传输门由一个PMOS和一个NMOS管并联构成，其具有很低的导通电阻(几百欧)和很高的截止电阻(大于10^9欧)。在开关应用中，PMOS管具有良好的高电压传输，差的低电压传输，NMOS管开关具有良好的低电压传输，差的高电压传输，本发明正是利用这一特性原理将两者结合形成CMOS传输门，使用CMOS传输门可以具有良好的全电压的传输，输入动态范围更大，现有技术人员不容易发现该问题且不容易想到用CMOS传输门来解决这一问题。
为了更好的理解上述技术方案，下面将结合说明书附图以及具体的实施方式，对上述技术方案进行详细说明。
一种采用CMOS传输门的栅压自举开关电路，如图1所示，包括：开关管(NMOS管M13)、控制逻辑(M1-M12)、自举电容(C1和C2)和负载电容(CL)。
其中，所述栅压自举开关电路，所述控制逻辑(M1-M12)在栅压自举开关跟随阶段(CLK为高电平)，开关管(M13)栅压为2VDD+Vin，Vout跟随Vin；所述控制逻辑(M1-M12)在栅压自举开关保持阶段(CLK为低电平)，开关管(M13)栅压为GND，Vout保持不变。
作为一种优选的技术方案，如图2所示，所述的栅压自举开关电路包括：PMOS管M1、NMOS管M2、PMOS管M3、PMOS管M4、NMOS管M5、PMOS管M6、NMOS管M7、NMOS管M8、PMOS管M9、PMOS管M10、NMOS管M11及NMOS管M12，开关管M13，电容C1及电容C2，负载电容CL，其中PMOS管M1的源极与外部电源VDD相连，PMOS管M1的漏极分别与NMOS管M2的漏极以及电容C1的正端相连，PMOS管M1的栅极分别与NMOS管M2的栅极以及外部控制信号CLK相连，NMOS管M2的源极与外部地线GND相连，PMOS管M3的源极与外部电源VDD相连，PMOS管M3的漏极分别与电容C1的负端以及PMOS管M4的源极相连，PMOS管M3的栅极分别与PMOS管M6的栅极、NMOS管M8的栅极、PMOS管M4的漏极、NMOS管M5的漏极、PMOS管M9的源极、PMOS管M10的栅极以及NMOS管M12的栅极相连，PMOS管M4的栅极分别与NMOS管M5的栅极以及外部控制信号CLK相连，NMOS管M5的源极与外部地线GND相连，PMOS管M6的源极与NMOS管M7的漏极、NMOS管M13的源极以及外部输入信号Vin相连，PMOS管M6的漏极与NMOS管M7的源极、NMOS管M8的漏极以及电容C2的正端相连，NMOS管M7的栅极与外部控制信号CLK相连，NMOS管M8的源极与外部地线GND相连，PMOS管M9的漏极与PMOS管M10的源极以及电容C2的负端相连，PMOS管M9的栅极与PMOS管M10的漏极以及NMOS管M13的栅极相连，NMOS管M11的源极与M12的漏极相连，NMOS管M11的栅极与外部电源VDD相连，NMOS管M12的源极与外部地线GND相连，NMOS管M13漏极与负载电容CL的正端以及输出端Vout相连，负载电容CL的负端与外部地线GND相连。
进一步的，所述栅压自举开关中，当CLK为高电位时，栅压自举开关输出Vout等于输入Vin；当CLK为低电位时，栅压自举开关输出Vout保持之前的电压不变。
图2为本发明的栅压自举开关电路的频谱仿真曲线，其中横坐标为频率MHz，纵坐标为幅度dB。仿真结果显示，在输入Vin约为5MHz,开关频率为10MHz的情况下，信噪比达到113dB，无杂散动态范围达到75dB，二次和三次谐波分别为81dB，105dB。
本申请的上述实施例中，一种高性能的栅压自举开关电路，包括：包括开关管(NMOS管M13)、控制逻辑(M1-M12)、自举电容(C1和C2)和负载电容(CL)。本申请实施例中通过CMOS传输门(PMOS管M6和NMOS管M7)、自举电容C2和PMOS管M10将输入电压反馈到开关管(NMOS管M13)的栅极。从而实现栅压自举开关在全输入范围内的高线性度。
以上这些实施例应理解为仅用于说明本发明而不用于限制本发明的保护范围。在阅读了本发明的记载的内容之后，技术人员可以对本发明作各种改动或修改，这些等效变化和修饰同样落入本发明权利要求所限定的范围。

Claims (1)

1.一种采用CMOS传输门的栅压自举开关电路，其特征在于，包括开关管NMOS管M13、PMOS管M1、NMOS管M2、PMOS管M3、PMOS管M4、NMOS管M5、PMOS管M6、NMOS管M7、NMOS管M8、PMOS管M9、PMOS管M10、NMOS管M11、NMOS管M12、自举电容C1和C2、负载电容CL，所述PMOS管M6和NMOS管M7并联连接构成CMOS传输门，所述PMOS管M6的源极与NMOS管M7的漏极相连接，PMOS管M6的漏极与NMOS管M7的源极相连接，所述CMOS传输门将输入电压反馈到开关管NMOS管M13的栅极，使得开关管NMOS管M13的栅源电压保持恒定，栅源电压指的是栅极和源极的电压差，使NMOS开关管M13在采样阶段成为一个定值电阻，所述晶体管M1-M12在栅压自举开关跟随阶段CLK为高电平，开关管NMOS管M13栅压为2VDD+Vin，Vout跟随Vin；所述晶体管M1-M12在栅压自举开关保持阶段CLK为低电平，开关管NMOS管M13栅压为GND，Vout保持不变；
所述PMOS管M1的源极与外部电源VDD相连，PMOS管M1的漏极分别与NMOS管M2的漏极以及电容C1的正端相连，PMOS管M1的栅极分别与NMOS管M2的栅极以及外部控制信号CLK相连，NMOS管M2的源极与外部地线GND相连，PMOS管M3的源极与外部电源VDD相连，PMOS管M3的漏极分别与电容C1的负端以及PMOS管M4的源极相连，PMOS管M3的栅极分别与PMOS管M6的栅极、NMOS管M8的栅极、PMOS管M4的漏极、NMOS管M5的漏极、PMOS管M9的源极、PMOS管M10的栅极以及NMOS管M12的栅极相连，PMOS管M4的栅极分别与NMOS管M5的栅极以及外部控制信号CLK相连，NMOS管M5的源极与外部地线GND相连，PMOS管M6的源极与NMOS管M7的漏极、NMOS管M13的源极以及外部输入信号Vin相连，PMOS管M6的漏极与NMOS管M7的源极、NMOS管M8的漏极以及电容C2的正端相连，NMOS管M7的栅极与外部控制信号CLK相连，NMOS管M8的源极与外部地线GND相连，PMOS管M9的漏极与PMOS管M10的源极以及电容C2的负端相连，PMOS管M9的栅极与PMOS管M10的漏极以及NMOS管M13的栅极相连，NMOS管M11的源极与M12的漏极相连，NMOS管M11的栅极与外部电源VDD相连，NMOS管M12的源极与外部地线GND相连，NMOS管M13漏极与负载电容CL的正端以及输出端Vout相连，负载电容CL的负端与外部地线GND相连；
当CLK为高电位即跟随状态时，NMOS管M2、NMOS管M5以及NMOS管M7导通，PMOS管M1与PMOS管M4截止，V2电压降为GND，PMOS管M3、PMOS管M6与PMOS管M10导通,NMOS管M8与NMOS管M12截止，V1电压拉至VDD，V3电压为Vin，PMOS管M10导通，PMOS管M9截止，输出电压Vout等于输入电压Vin；当CLK为低电位保持状态时，NMOS管M2、NMOS管M5以及NMOS管M7截止，PMOS管M1与PMOS管M4导通，V1电压升至2VDD，V2电压等于V1电压为2VDD，PMOS管M3、PMOS管M6与PMOS管M10截止，NMOS管M8与NMOS管M12导通， V3电压降为VDD，PMOS管M10截止，PMOS管M9导通，G点电压拉至GND，V4电压等于V2电压等于2VDD，输出电压Vout保持不变，且跟随阶段G点电压为2VDD+Vin；
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