KR101925355B1 - 비디오 신호 처리 장치 - Google Patents

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Abstract

비디오 신호 처리 장치가 제공된다. 상기 비디오 신호 처리 장치는 제1 클록에 따라, 아날로그 비디오 신호를 제1 디지털 비디오 신호로 변환하는 제1 아날로그 디지털 컨버터, 및 상기 제1 클록과 다른 제2 클록에 따라, 상기 아날로그 비디오 신호를 제2 디지털 비디오 신호로 변환하는 제2 아날로그 디지털 컨버터를 포함하되, 상기 아날로그 비디오 신호의 제1 구간에서, 상기 제1 클록과 상기 제2 클록이 제1 위상차가 나도록 생성되어, 상기 제1 아날로그 디지털 컨버터 및 상기 제2 아날로그 디지털 컨버터의 순서로 교대로 동작하고, 상기 제1 구간과 다른 제2 구간에서, 상기 제1 클록과 상기 제2 클록이 상기 제1 위상차와 다른 제2 위상차가 나도록 생성되어, 상기 제2 아날로그 디지털 컨버터 및 상기 제1 아날로그 디지털 컨버터의 순서로 교대로 동작한다.

Description

비디오 신호 처리 장치{Video signal processing apparatus}
본 발명은 비디오 신호 처리 장치에 관한 것이다.
비디오 신호 처리 장치의 아날로그 디지털 컨버터는 아날로그 비디오 신호를 디지털 비디오 신호로 변환한다. 비디오 신호 처리 장치는 고해상도의 비디오 신호를 처리하기 위해서, 복수의 아날로그 디지털 컨버터를 채용한 인터리빙 방식의 아날로그 디지털 컨버터를 사용할 수 있다.
본 발명이 해결하려는 과제는, 인터리빙 방식의 아날로그 디지털 컨버터를 사용함에 따른 오프셋을 보상하고 고속으로 신호를 처리할 수 있는 비디오 신호 처리 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 태양은 제1 클록에 따라, 아날로그 비디오 신호를 제1 디지털 비디오 신호로 변환하는 제1 아날로그 디지털 컨버터, 및 상기 제1 클록과 다른 제2 클록에 따라, 상기 아날로그 비디오 신호를 제2 디지털 비디오 신호로 변환하는 제2 아날로그 디지털 컨버터를 포함하되, 상기 아날로그 비디오 신호의 제1 구간에서, 상기 제1 클록과 상기 제2 클록이 제1 위상차가 나도록 생성되어, 상기 제1 아날로그 디지털 컨버터 및 상기 제2 아날로그 디지털 컨버터의 순서로 교대로 동작하고, 상기 제1 구간과 다른 제2 구간에서, 상기 제1 클록과 상기 제2 클록이 상기 제1 위상차와 다른 제2 위상차가 나도록 생성되어, 상기 제2 아날로그 디지털 컨버터 및 상기 제1 아날로그 디지털 컨버터의 순서로 교대로 동작한다.
또한, 상기 비디오 신호 처리 장치는 상기 제1 클록 및 상기 제2 클록을 생성하되, 상기 아날로그 비디오 신호의 제1 구간에서, 상기 제1 클록과 상기 제2 클록이 제1 위상차가 나도록 생성하고, 상기 아날로그 비디오 신호의 상기 제2 구간에서, 상기 제1 클록과 상기 제2 클록이 상기 제1 위상차와 다른 제2 위상차가 나도록 생성하는 클록 제너레이터를 더 포함할 수 있다.
상기 클록 제너레이터는 수평 동기 신호를 입력 받고, 상기 수평 동기 신호를 기초로 상기 아날로그 비디오 신호의 상기 제2 구간을 판단할 수 있다.
상기 클록 제너레이터는 수직 동기 신호를 입력 받고, 상기 수직 동기 신호를 기초로 상기 아날로그 비디오 신호의 상기 제2 구간을 판단할 수 있다.
또한, 상기 비디오 신호 처리 장치는 상기 제1 클록 및 상기 제2 클록을 기준 클록과 동기화하여 생성하는 클록 제너레이터를 더 포함하되, 상기 제1 클록의 주파수와 상기 제2 클록의 주파수는 상기 기준 클록의 주파수의 1/2일 수 있다.
또한, 상기 제1 디지털 비디오 신호와 상기 제2 디지털 비디오 신호를 합성한 단일 디지털 비디오 신호를 생성하는 보정 로직과, 상기 단일 디지털 비디오 신호의 오프셋을 보상하는 애더를 더 포함할 수 있다.
상기 보정 로직은 상기 제1 디지털 비디오 신호를 odd 필드로 하고 상기 제2 디지털 비디오 신호를 even 필드로 하는 단일 디지털 비디오 신호를 생성할 수 있다.
상기 애더는 상기 odd 필드 또는 상기 even 필드 중 어느 하나의 필드를 선택하는 선택 신호를 입력 받고, 상기 선택된 필드의 디지털 비디오 신호의 오프셋을 보상할 수 있다.
또한, 상기 비디오 신호 처리 장치는 상기 아날로그 비디오 신호의 직류 레벨을 조정하는 클램프 회로를 더 포함하되, 상기 클램프 회로는 제1 전압과 연결된 제1 전류원과, 제2 전압과 연결된 제2 전류원과, 상기 제1 전류원을 상기 아날로그 비디오 신호의 수신단에 연결하는 제1 스위치와, 상기 제2 전류원을 상기 아날로그 비디오 신호의 수신단에 연결하는 제2 스위치를 포함할 수 있다.
상기 아날로그 비디오 신호의 수신단은 교류 커플링 커패시터를 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 일 태양은 아날로그 비디오 신호를 제1 디지털 비디오 신호로 변환하는 제1 아날로그 디지털 컨버터, 상기 아날로그 비디오 신호를 제2 디지털 비디오 신호로 변환하는 제2 아날로그 디지털 컨버터, 및 상기 제1 아날로그 디지털 컨버터를 동작시키는 제1 클록 및 상기 제2 아날로그 디지털 컨버터를 동작시키는 상기 제1 클록과 다른 제2 클록을 생성하는 클록 제너레이터를 포함하되, 상기 클록 제너레이터는 상기 아날로그 비디오 신호의 라인 또는 프레임의 변경 시, 상기 제1 클록 및 상기 제2 클록의 위상차를 변경하여, 상기 제1 아날로그 디지털 컨버터 및 상기 제2 아날로그 디지털 컨버터가 교대로 동작하는 순서를 변경할 수 있다.
또한, 상기 클록 제너레이터는 수평 동기 신호를 입력 받고, 상기 수평 동기 신호를 기초로 상기 아날로그 비디오 신호의 라인의 변경 여부를 판단할 수 있다.
또한, 상기 클록 제너레이터는 수직 동기 신호를 입력 받고, 상기 수직 동기 신호를 기초로 상기 아날로그 비디오 신호의 프레임의 변경 여부를 판단할 수 있다.
또한, 상기 비디오 신호 처리 장치는 상기 제1 디지털 비디오 신호를 odd 필드로 하고, 상기 제2 디지털 비디오 신호를 even 필드로 하는 단일 디지털 비디오 신호를 생성하는 보정 로직과, 상기 odd 필드 또는 even 필드 중 어느 하나의 필드를 선택하는 선택 신호를 입력 받고, 상기 선택된 필드의 디지털 비디오 신호의 오프셋을 보상하는 애더를 더 포함할 수 있다.
또한, 상기 비디오 신호 처리 장치는 상기 아날로그 비디오 신호의 직류 레벨을 조정하는 클램프 회로를 더 포함하되, 상기 클램프 회로는 제1 전압과 연결된 제1 전류원과, 제2 전압과 연결된 제2 전류원과, 상기 제1 전류원을 상기 아날로그 비디오 신호의 수신단에 연결하는 제1 스위치와, 상기 제2 전류원을 상기 아날로그 비디오 신호의 수신단에 연결하는 제2 스위치를 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 실시예에 따른 비디오 신호 처리 장치의 구성을 도시하는 개략적인 블록도이다.
도 2는 도 1의 수신단 및 클램프 회로의 구성을 도시하는 개략적인 회로도이다.
도 3은 도 1의 인터리빙 컨버터의 구성을 도시하는 개략적인 회로도이다.
도 4는 도 1의 비디오 신호 처리 장치로부터 출력되는 비디오 화상을 도시하는 개략적인 도면이다.
도 5는 본 발명의 제1 실시예에 따른 인터리빙 컨버터의 동작을 도시하는 개략적인 도면이다.
도 6은 본 발명의 제1 실시예에 따라 변환되어 출력되는 비디오 화상을 도시하는 개략적인 도면이다.
도 7은 본 발명의 제2 실시예에 따른 인터리빙 컨버터의 동작을 도시하는 개략적인 도면이다.
도 8은 본 발명의 제2 실시예에 따라 변환되어 출력되는 비디오 화상을 도시하는 개략적인 도면이다.
도 9는 본 발명의 제3 실시예에 따른 인터리빙 컨버터의 동작을 도시하는 개략적인 도면이다.
도 10은 본 발명의 제3 실시예에 따라 변환되어 출력되는 비디오 화상을 도시하는 개략적인 도면이다.
도 11은 본 발명의 제4 실시예에 따른 인터리빙 컨버터의 동작을 도시하는 개략적인 도면이다.
도 12는 본 발명의 제4 실시예에 따라 변환되어 출력되는 비디오 화상을 도시하는 개략적인 도면이다.
도 13은 도 1의 보정 로직으로부터 출력되는 디지털 비디오 신호를 도시하는 개략적인 도면이다.
도 14 내지 15는 도 1의 애더로부터 오프셋이 보상되어 출력되는 디지털 비디오 신호를 도시하는 개략적인 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서는 도 1 내지 도 3을 참조하여 본 발명의 실시예에 따른 비디오 신호 처리 장치의 구성을 설명하기로 한다. 도 1은 본 발명의 실시예에 따른 비디오 신호 처리 장치의 구성을 도시하는 개략적인 블록도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 비디오 신호 처리 장치(1)는 수신단(10), 클램프 회로(20), 인터리빙 컨버터(30, Interleaving Converter), 보정 로직(40), 애더(50), 오프셋/게인 회로(60), 제어 로직(70)을 포함한다.
수신단(10)은 아날로그 비디오 신호(Vin)를 수신한다. 아날로그 비디오 신호(Vin)는 소정 레벨의 전압 형태로 수신된다. 수신단(10)은 예를 들어 교류 커플링 커패시터일 수 있다. 수신단(10)은 아날로그 비디오 신호(Vin)의 직류(Direct Current) 성분을 제거하고 교류(Alternating Current) 성분만을 통과시킬 수 있다.
클램프 회로(20)는 수신단(10)으로부터 아날로그 비디오 신호(Vin)를 수신한다. 클램프 회로(20)는 제어 신호에 따라, 아날로그 비디오 신호(Vin)의 직류 레벨을 조정한다. 클램프 회로(20)에는 Cup, Cdwn, Fup, Fdwn 등의 제어 신호가 입력된다. 클램프 회로(20)의 자세한 구성 및 동작에 대해서는 도 2에서 보다 상세하게 설명하기로 한다.
인터리빙 컨버터(30)는 클램프 회로(20)로부터 직류 레벨이 조정된 아날로그 비디오 신호(Vclamp)를 수신한다. 인터리빙 컨버터(30)는 복수의 아날로그 디지털 컨버터(31, 32)를 포함하고, 예를 들어 타임 인터리빙(time interleaving) 방식으로 동작할 수 있다. 복수의 아날로그 디지털 컨버터(31, 32)는 제어 신호에 따라, 아날로그 신호를 디지털 신호로 변환한다. 인터리빙 컨버터(30)에는 클록(CLK), 동작 신호(Pen), 수평 동기 신호(HSYNC), 수직 동기 신호(VSYNC) 등의 제어 신호가 입력된다. 인터리빙 컨버터(30)의 자세한 구성 및 동작에 대해서는 도 3에서 보다 상세하게 설명하기로 한다.
보정 로직(40)은 인터리빙 컨버터(30)로부터 변환된 디지털 비디오 신호(Douta, Doutb)를 수신한다. 보정 로직(40)은 인터리빙 컨버터(30)로부터 수신되는 제1 디지털 신호(Douta)(Douta)와 제2 디지털 신호(Doutb)(Doutb)를 단일 디지털 비디오 신호(Dout)로 합성한다. 예를 들어 제1 디지털 신호(Douta)(Douta)가 5 비트로 출력되고, 제2 디지털 신호(Doutb)(Doutb)가 5 비트로 출력되면, 보정 로직(40)은 제1 디지털 신호(Douta)(Douta)와 제2 디지털 신호(Doutb)(Doutb)를 10 비트의 디지털 신호로 합성한다. 여기서, 10 비트의 디지털 신호는 odd 필드의 5 비트와 even 필드의 5 비트를 포함하고, 제1 디지털 신호(Douta)(Douta)의 각 비트는 odd 필드에, 제2 디지털 신호(Doutb)(Doutb)의 각 비트는 even 필드에 순차적으로 배치된다.
애더(50)는 보정 로직(40)으로부터 합성된 디지털 비디오 신호(Dout)를 수신한다. 애더(50)는 제어 신호에 따라, 디지털 비디오 신호(Dout)의 오프셋(offset)을 보상한다. 여기서, 오프셋은 제1 디지털 신호(Douta)(Douta)와 제2 디지털 신호(Doutb)(Doutb) 간의 편차를 나타낸다. 애더(50)에는 오프셋 신호(Doffset), 선택 신호(Dsel) 등의 제어 신호가 입력된다. 애더(50)의 자세한 동작에 대해서는 도 14 내지 도 15를 참조하여 보다 상세하게 설명하기로 한다.
오프셋/게인 회로(60)는 애더(50)로부터 오프셋이 보정된 디지털 비디오 신호(Dadd)를 수신한다. 오프셋/게인 회로(60)는 디지털 비디오 신호(Dadd)의 RGB 패스간 밝기와 색 등을 보정하여, 디지털 비디오 데이터(Vdata)를 출력한다.
제어 로직(70)은 제어 신호를 출력하여 클램프 회로(20)와 애더(50)를 제어한다. 제어 로직(70)은 클램프 회로(20)에 Cup, Cdwn, Fup, Fdwn 등의 제어 신호를 출력하고, 애더(50)에 오프셋 신호(Doffset), 선택 신호(Dsel) 등의 제어 신호를 출력한다. 제어 로직(70)에는 클록(CLK), 디지털 비디오 데이터(Vdata), 수평 동기 신호(HSYNC)(HSYNC), 수직 동기 신호(VSYNC)(VSYNC) 등이 입력되고, 제어 로직(70)은 상기 신호들을 기초로 하여 제어 신호를 출력한다.
도 2는 도 1의 수신단 및 클램프 회로의 구성을 도시하는 개략적인 회로도이다.
클램프 회로(20)는 제1 클램프부와 제2 클램프부를 포함한다.
제1 클램프부는 제1 전류원(I1), 제2 전류원(I2), 제1 스위치(21) 및 제2 스위치(22)를 포함한다. 제1 전류원(I1)의 일측은 전원 전압(Vdd)과 연결되고 타측은 제1 스위치(21)와 연결된다. 제1 스위치(21)는 제어 신호에 따라 제1 전류원(I1)을 수신단(10)에 연결한다. 제2 전류원(I2)의 일측은 제2 스위치(22)와 연결되고 타측은 접지 전압(Vss)과 연결된다. 제2 스위치(22)는 제어 신호에 따라 제2 전류원(I2)을 수신단(10)에 연결한다.
제1 스위치(21)는 Cup 신호에 따라 턴온(turn-on)되고, 제1 스위치(21)가 턴온되면 제1 전류원(I1)에 대응하는 전류가 공급된다. 제2 스위치(22)는 Cdwn 신호에 따라 턴온되고, 제2 스위치(22)가 턴온되면 제2 전류원(I2)에 대응하는 전류가 접지 전압으로 흐르게 된다. 제1 클램프부는 Cup 및 Cdwn 신호에 따라 제1 스위치(21)와 제2 스위치(22)를 턴온하면서 아날로그 비디오 신호(Vin)의 직류 레벨을 조정한다.
제2 클램프부는 제3 전류원(I3), 제4 전류원(I4), 제3 스위치(23) 및 제4 스위치(24)를 포함한다. 제3 전류원(I3)의 일측은 전원 전압(Vss)과 연결되고 타측은 제3 스위치(23)와 연결된다. 제3 스위치(23)는 제어 신호에 따라 제3 전류원(I3)을 수신단(10)에 연결한다. 제4 전류원(I4)의 일측은 제4 스위치(24)와 연결되고 타측은 접지 전압(Vdd)과 연결된다. 제4 스위치(24)는 제어 신호에 따라 제4 전류원(I4)을 수신단(10)에 연결한다.
제3 스위치(23)는 Fup 신호에 따라 턴온(turn-on)되고, 제3 스위치(23)가 턴온되면 제3 전류원(I3)에 대응하는 전류가 공급된다. 제4 스위치(24)는 Fdwn 신호에 따라 턴온되고, 제4 스위치(24)가 턴온되면 제4 전류원(I4)에 대응하는 전류가 접지 전압으로 흐르게 된다. 제2 클램프부는 Fup 및 Fdwn 신호에 따라 제3 스위치(23)와 제4 스위치(24)를 턴온하면서 아날로그 비디오 신호(Vin)의 직류 레벨을 조정한다.
도 3은 도 1의 인터리빙 컨버터의 구성을 도시하는 개략적인 회로도이다.
도 3을 참조하면, 인터리빙 컨버터(30)는 병렬로 연결된 제1 아날로그 디지털 컨버터(31)와 제2 아날로그 디지털 컨버터(32)를 포함한다. 제1 아날로그 디지털 컨버터(31)는 제1 입력 클록(CLKa)에 따라 아날로그 비디오 신호(Vclamp)를 제1 디지털 신호(Douta)로 변환하고, 제2 아날로그 디지털 컨버터(32)는 제2 입력 클록(CLKb)에 따라 아날로그 비디오 신호(Vclamp)를 제2 디지털 신호(Doutb)로 변환한다. 제1 아날로그 디지털 컨버터(31)와 제2 아날로그 디지털 컨버터(32)는 타임 인터리빙(time-interleaving)되어 동작할 수 있다.
클록 제너레이터(33)는 복수의 아날로그 디지털 컨버터(31, 32)를 동작시키는 입력 클록(CLKa, CLKb)을 생성한다. 클록 제너레이터(33)는 클록(CLK), 동작 신호(Pen), 수평 동기 신호(HSYNC), 수직 동기 신호(VSYNC) 등의 제어 신호를 기초로 하여 제1 입력 클록(CLKa)과 제2 입력 클록(CLKb)을 생성한다. 수평 동기 신호(HSYNC)는 비디오 화상의 제1 라인에서 새로운 제2 라인으로 변경될 때 타이밍에 동기하는 신호이고, 수직 동기 신호(VSYNC)는 비디오 화상의 제1 프레임에서 새로운 제2 프레임으로 변경될 때 타이밍에 동기하는 신호이다.
클록 제너레이터(33)는 클록(CLK)과 동기화하여 제1 입력 클록(CLKa) 및 제2 입력 클록(CLKb)을 생성한다. 제1 입력 클록(CLKa)의 주파수 및 제2 입력 클록(CLKb)의 주파수는 클록(CLK)의 주파수의 1/2 배일 수 있다. 예를 들어 클록(CLK)의 주파수는 160 Mhz이고, 제1 입력 클록(CLKa)의 주파수 및 제2 입력 클록(CLKb)의 주파수는 80 Mhz일 수 있다.
도 4는 도 1의 비디오 신호 처리 장치로부터 출력되는 비디오 화상을 도시하는 개략적인 도면이다.
도 4를 참조하면, 비디오 신호 처리 장치(1)로부터 출력되는 비디오 화상은 다수의 프레임을 포함할 수 있다. 본 발명의 실시예에서는 비디오 화상이 제1 프레임 내지 제 4프레임(F1~F4)을 포함하는 것을 예로 들어 설명하기로 한다. 각 프레임(F1~F4)은 다수의 라인을 포함할 수 있다.
비디오 신호 처리 장치(1)는 타임 인터리빙 방식의 아날로그 디지털 컨버터를 사용할 수 있다. 이에 따라 비디오 신호 처리 장치(1)로부터 출력되는 비디오 화상의 각 라인은, 제1 아날로그 디지털 컨버터(31)에 의해 변환되어 출력되는 제1 디지털 신호(Douta)와 제2 아날로그 디지털 컨버터(32)에 의해 변환되어 출력되는 제2 디지털 신호(Doutb)가 동작 순서에 따라 교대로 반복될 수 있다.
도 4에서 “A”는 제1 디지털 신호(Douta)에 대응되는 디지털 비디오 데이터를 나타내며, “B”는 제2 디지털 신호(Doutb)에 대응되는 디지털 비디오 데이터를 나타낸다. 도 4에 도시된 바와 같이, 각 프레임의 제1 라인(L1)에서 디지털 비디오 데이터의 반복 순서는 “ABABAB”의 순서일 수 있으며, 제2 라인(L2)에서 디지털 비디오 데이터의 반복 순서도 “ABABAB”의 순서일 수 있다. 여기서, 제1 디지털 신호(Douta)와 제2 디지털 신호(Doutb)는 서로 다른 아날로그 디지털 컨버터에 의해 변환됨에 따라, 양 신호 간에 오프셋이 발생할 수 있다.
이와 같은 오프셋을 보상하기 위해서, 본 발명의 실시예에서는 제1 아날로그 디지털 컨버터(31)를 동작시키는 제1 입력 클록(CLKa) 및 제2 아날로그 디지털 컨버터(32)를 동작시키는 제2 입력 클록(CLKb)의 위상차를 변경하여, 제1 아날로그 디지털 컨버터(31) 및 제2 아날로그 디지털 컨버터(32)가 교대로 동작하는 순서를 변경한다.
보다 상세하게, 본 발명의 실시예에서 클록 제너레이터(33)는 아날로그 비디오 신호(Vin)의 제1 구간에서, 제1 입력 클록(CLKa)과 제2 입력 클록(CLKb)이 제1 위상차가 나도록 생성한다. 이에 따라 인터리빙 컨버터(30)는 제1 아날로그 디지털 컨버터(31) 및 제2 아날로그 디지털 컨버터(32)의 순서로 교대로 동작하게 된다. 그리고, 클록 제너레이터(33)는 아날로그 비디오 신호의 제2 구간에서, 제1 입력 클록(CLKa)과 제2 입력 클록(CLKb)이 제2 위상차가 나도록 생성한다. 이에 따라 인터리빙 컨버터(30)는 제2 아날로그 디지털 컨버터(32) 및 제1 아날로그 디지털 컨버터(31)의 순서로 교대로 동작하게 된다.
이하에서는 도 5 내지 도 12를 참조하여 본 발명의 실시예에 따라 인터리빙 컨버터(30)의 동작 순서를 변경하는 것을 설명하기로 한다.
도 5는 본 발명의 제1 실시예에 따른 인터리빙 컨버터의 동작을 도시하는 개략적인 도면이고, 도 6은 본 발명의 제1 실시예에 따라 변환되어 출력되는 비디오 화상을 도시하는 개략적인 도면이다.
도 5를 참조하면, 비디오 신호 처리 장치(1)에 아날로그 비디오 신호(Vin)가 수신되고, 제1 실시예에 따른 인터리빙 컨버터(30)는 제1 입력 클록(CLKa) 및 제2 입력 클록(CLKb)에 따라 아날로그 비디오 신호(Vin)를 샘플링하여 디지털 비디오 신호로 변환한다. 복수의 아날로그 디지털 컨버터(31, 32)는 입력 클록(CLKa, CLKb)의 상승 에지에서 아날로그 비디오 신호(Vin)를 샘플링할 수 있다.
본 발명의 제1 실시예에서 클록 제너레이터(33)는 수평 동기 신호(HSYNC)를 기초로 아날로그 비디오 신호(Vin)의 제1 구간과 제2 구간을 판단할 수 있다. 그리고, 클록 제너레이터(33)는 수평 동기 신호(HSYNC)를 기초로 제1 입력 클록(CLKa) 및 제2 입력 클록(CLKb)의 위상을 반전시킬 수 있다.
수평 동기 신호(HSYNC)가 1차적으로 수신되는 ta의 시점에서는, 제1 입력 클록(CLKa) 및 제2 입력 클록(CLKb)은 +180 도의 위상차를 가지도록 생성된다. 예를 들어 ta의 시점에서는 제1 입력 클록(CLKa)의 상승 에지에 따라 제1 아날로그 디지털 컨버터(31)에 의해 아날로그 신호(Vin)가 샘플링되고, tb의 시점에서는 제2 입력 클록(CLKb)의 상승 에지에 따라 제2 아날로그 디지털 컨버터(32)에 의해 아날로그 신호(Vin)가 샘플링된다.
이후 수평 동기 신호(HSYNC)가 2차적으로 수신되는 tb의 시점에서는, 제1 입력 클록(CLKa) 및 제2 입력 클록(CLKb)은 -180 도의 위상차를 가지도록 생성된다. 예를 들어 tc의 시점에서는 제2 입력 클록(CLKb)의 상승 에지에 따라 제2 아날로그 디지털 컨버터(32)에 의해 아날로그 신호(Vin)가 샘플링되고, td의 시점에서는 제1 입력 클록(CLKa)의 상승 에지에 따라 제1 아날로그 디지털 컨버터(31)에 의해 아날로그 신호(Vin)가 샘플링된다.
이후 다시 수평 동기 신호(HSYNC)가 3차적으로 수신되는 te의 시점에서는, 제1 입력 클록(CLKa) 및 제2 입력 클록(CLKb)은 다시 +180 도의 위상차를 가지도록 생성된다. 예를 들어 te의 시점에서는 제1 입력 클록(CLKa)의 상승 에지에 따라 제1 아날로그 디지털 컨버터(31)에 의해 아날로그 신호(Vin)가 샘플링되고, tf의 시점에서는 제2 입력 클록(CLKb)의 상승 에지에 따라 제2 아날로그 디지털 컨버터(32)에 의해 아날로그 신호(Vin)가 샘플링된다.
도 6을 참조하면, 본 발명의 제1 실시예에 따라 변환되어 출력되는 비디오 화상에서, 각 프레임(F1~F4)의 제1 라인(L1)에서 디지털 비디오 데이터의 반복 순서는 “ABABAB”의 순서일 수 있으며, 제2 라인(L2)에서 디지털 비디오 데이터의 반복 순서는 “BABABA”의 순서일 수 있다. 각 프레임(F1~F4)의 나머지 라인도 제1 라인(L1) 및 제2 라인(L2)과 동일한 순서일 수 있다. 상술한 바와 같이, “A”는 제1 디지털 신호(Douta)에 대응되는 디지털 비디오 데이터를 나타내며, “B”는 제2 디지털 신호(Doutb)에 대응되는 디지털 비디오 데이터를 나타낸다.
본 발명의 제1 실시예에서는 클록 제너레이터(33)가 수평 동기 신호(HSYNC)를 기초로 아날로그 비디오 신호(Vin)의 라인의 변경 여부를 판단하고, 제1 입력 클록(CLKa) 및 제2 입력 클록(CLKb)의 위상을 반전시켰기 때문이다. 이에 따라, 아날로그 비디오 신호(Vin)의 라인의 변경시마다 제1 아날로그 디지털 컨버터(31) 및 제2 아날로그 디지털 컨버터(32)가 교대로 동작하는 순서가 변경되고, 비디오 화상의 각 라인에서 제1 디지털 신호(Douta)와 제2 디지털 신호(Doutb)가 교대로 반복되는 순서가 변경될 수 있다.
도 7은 본 발명의 제2 실시예에 따른 인터리빙 컨버터의 동작을 도시하는 개략적인 도면이고, 도 8은 본 발명의 제2 실시예에 따라 변환되어 출력되는 비디오 화상을 도시하는 개략적인 도면이다. 설명의 편의를 위해 도 5 내지 도 6과 차이점을 중점으로 설명하기로 한다.
본 발명의 제2 실시예에서 클록 제너레이터(33)는 수직 동기 신호(VSYNC)를 기초로 아날로그 비디오 신호(Vin)의 제1 구간과 제2 구간을 판단할 수 있다. 그리고, 클록 제너레이터(33)는 수직 동기 신호(VSYNC)를 기초로 제1 입력 클록(CLKa) 및 제2 입력 클록(CLKb)의 위상을 반전시킬 수 있다.
수직 동기 신호(VSYNC)가 1차적으로 수신되는 tg의 시점에서는, 제1 입력 클록(CLKa) 및 제2 입력 클록(CLKb)은 +180 도의 위상차를 가지도록 생성된다. 예를 들어 tg의 시점에서는 제1 입력 클록(CLKa)의 상승 에지에 따라 제1 아날로그 디지털 컨버터(31)에 의해 아날로그 신호(Vin)가 샘플링되고, th의 시점에서는 제2 입력 클록(CLKb)의 상승 에지에 따라 제2 아날로그 디지털 컨버터(32)에 의해 아날로그 신호(Vin)가 샘플링된다.
이후 수평 동기 신호(HSYNC)가 수신되더라도, 제1 입력 클록(CLKa) 및 제2 입력 클록(CLKb)은 동일한 위상차를 가지도록 생성된다. 예를 들어 ti의 시점에서는 제1 입력 클록(CLKa)의 상승 에지에 따라 제1 아날로그 디지털 컨버터(31)에 의해 아날로그 신호(Vin)가 샘플링되고, tj의 시점에서는 제2 입력 클록(CLKb)의 상승 에지에 따라 제2 아날로그 디지털 컨버터(32)에 의해 아날로그 신호(Vin)가 샘플링된다.
이후 수직 동기 신호(VSYNC)가 2차적으로 수신되는 tk의 시점에서는, 제1 입력 클록(CLKa) 및 제2 입력 클록(CLKb)은 -180 도의 위상차를 가지도록 생성된다. 예를 들어 tk의 시점에서는 제2 입력 클록(CLKb)의 상승 에지에 따라 제2 아날로그 디지털 컨버터(32)에 의해 아날로그 신호(Vin)가 샘플링되고, tl의 시점에서는 제1 입력 클록(CLKa)의 상승 에지에 따라 제1 아날로그 디지털 컨버터(31)에 의해 아날로그 신호(Vin)가 샘플링된다.
도 8을 참조하면, 본 발명의 제2 실시예에 따라 변환되어 출력되는 비디오 화상에서, 제1 프레임(F1)의 각 라인에서 디지털 비디오 데이터의 반복 순서는 “ABABAB”의 순서일 수 있으며, 제2 프레임(F2)의 각 라인에서 디지털 비디오 데이터의 반복 순서는 “BABABA”의 순서일 수 있다. 나머지 프레임(F3, F4)의 각 라인도 제1 프레임(F1) 및 제2 프레임(F2)과 동일한 순서일 수 있다. 상술한 바와 같이, “A”는 제1 디지털 신호(Douta)에 대응되는 디지털 비디오 데이터를 나타내며, “B”는 제2 디지털 신호(Doutb)에 대응되는 디지털 비디오 데이터를 나타낸다.
본 발명의 제2 실시예에서는 클록 제너레이터(33)가 수직 동기 신호(VSYNC)를 기초로 아날로그 비디오 신호(Vin)의 프레임의 변경 여부를 판단하고, 제1 입력 클록(CLKa) 및 제2 입력 클록(CLKb)의 위상을 반전시켰기 때문이다. 이에 따라, 아날로그 비디오 신호(Vin)의 프레임의 변경시마다 제1 아날로그 디지털 컨버터(31) 및 제2 아날로그 디지털 컨버터(32)가 교대로 동작하는 순서가 변경되고, 비디오 화상의 각 프레임에서 제1 디지털 신호(Douta)와 제2 디지털 신호(Doutb)가 교대로 반복되는 순서가 변경될 수 있다.
도 9는 본 발명의 제3 실시예에 따른 인터리빙 컨버터의 동작을 도시하는 개략적인 도면이고, 도 10은 본 발명의 제3 실시예에 따라 변환되어 출력되는 비디오 화상을 도시하는 개략적인 도면이다. 설명의 편의를 위해 도 5 내지 도 6과 차이점을 중점으로 설명하기로 한다.
본 발명의 제3 실시예에서 클록 제너레이터(33)는 수평 동기 신호(HSYNC) 또는 수직 동기 신호(VSYNC)를 기초로 아날로그 비디오 신호(Vin)의 제1 구간과 제2 구간을 판단할 수 있다. 그리고, 클록 제너레이터(33)는 수평 동기 신호(HSYNC) 또는 수직 동기 신호(VSYNC)를 기초로 제1 입력 클록(CLKa) 및 제2 입력 클록(CLKb)의 위상을 반전시킬 수 있다.
수평 동기 신호(HSYNC)가 1차적으로 수신되는 tm의 시점에서는, 제1 입력 클록(CLKa) 및 제2 입력 클록(CLKb)은 +180 도의 위상차를 가지도록 생성된다. 예를 들어 tm의 시점에서는 제1 입력 클록(CLKa)의 상승 에지에 따라 제1 아날로그 디지털 컨버터(31)에 의해 아날로그 신호(Vin)가 샘플링되고, tn의 시점에서는 제2 입력 클록(CLKb)의 상승 에지에 따라 제2 아날로그 디지털 컨버터(32)에 의해 아날로그 신호(Vin)가 샘플링된다.
이후 수평 동기 신호(HSYNC)가 2차적으로 수신되는 to의 시점에서는, 제1 입력 클록(CLKa) 및 제2 입력 클록(CLKb)은 -180 도의 위상차를 가지도록 생성된다. 예를 들어 to의 시점에서는 제2 입력 클록(CLKb)의 상승 에지에 따라 제2 아날로그 디지털 컨버터(32)에 의해 아날로그 신호(Vin)가 샘플링되고, tp의 시점에서는 제1 입력 클록(CLKa)의 상승 에지에 따라 제1 아날로그 디지털 컨버터(31)에 의해 아날로그 신호(Vin)가 샘플링된다.
이후 수평 동기 신호(HSYNC)와 수직 동기 신호(VSYNC)가 함께 수신되는 tq의 시점에서는, 제1 입력 클록(CLKa) 및 제2 입력 클록(CLKb)은 다시 +180 도의 위상차를 가지도록 생성된다. 예를 들어 tq의 시점에서는 제1 입력 클록(CLKa)의 상승 에지에 따라 제1 아날로그 디지털 컨버터(31)에 의해 아날로그 신호(Vin)가 샘플링되고, tr의 시점에서는 제2 입력 클록(CLKb)의 상승 에지에 따라 제2 아날로그 디지털 컨버터(32)에 의해 아날로그 신호(Vin)가 샘플링된다.
도 10을 참조하면, 본 발명의 제3 실시예에 따라 변환되어 출력되는 비디오 화상에서, 제1 프레임(F1)의 제1 라인(L1)에서 디지털 비디오 데이터의 반복 순서는 “ABABAB”의 순서일 수 있으며, 제2 라인(L2)에서 디지털 비디오 데이터의 반복 순서는 “BABABA”의 순서일 수 있다. 또한, 제2 프레임(F1)의 제1 라인(L1)에서 디지털 비디오 데이터의 반복 순서는 “BABABA”의 순서일 수 있으며, 제2 라인(L2)에서 디지털 비디오 데이터의 반복 순서는 “ABABAA”의 순서일 수 있다. 나머지 프레임(F3, F4)도 제1 프레임(F1)의 제1 내지 제2 라인(L1, L2) 및 제2 프레임(F2)의 제1 내지 제2 라인(L1, L2)과 동일한 순서일 수 있다. 상술한 바와 같이, “A”는 제1 디지털 신호(Douta)에 대응되는 디지털 비디오 데이터를 나타내며, “B”는 제2 디지털 신호(Doutb)에 대응되는 디지털 비디오 데이터를 나타낸다.
본 발명의 제3 실시예에서는 클록 제너레이터(33)가 수평 동기 신호(HSYNC) 또는 수직 동기 신호(VSYNC)를 기초로 아날로그 비디오 신호(Vin)의 라인 또는 프레임의 변경 여부를 판단하고, 제1 입력 클록(CLKa) 및 제2 입력 클록(CLKb)의 위상을 반전시켰기 때문이다. 이에 따라, 아날로그 비디오 신호(Vin)의 라인 또는 프레임의 변경시마다 제1 아날로그 디지털 컨버터(31) 및 제2 아날로그 디지털 컨버터(32)가 교대로 동작하는 순서가 변경되고, 비디오 화상의 각 라인 및 각 프레임에서 제1 디지털 신호(Douta)와 제2 디지털 신호(Doutb)가 교대로 반복되는 순서가 변경될 수 있다.
도 11은 본 발명의 제4 실시예에 따른 인터리빙 컨버터의 동작을 도시하는 개략적인 도면이고, 도 12는 본 발명의 제4 실시예에 따라 변환되어 출력되는 비디오 화상을 도시하는 개략적인 도면이다. 설명의 편의를 위해 도 5 내지 도 6과 차이점을 중점으로 설명하기로 한다.
본 발명의 제4 실시예에서 클록 제너레이터(33)는 소정의 비율에 따라 아날로그 비디오 신호(Vin)의 제1 구간과 제2 구간을 판단할 수 있다. 예를 들어 클록 제너레이터(33)는 수평 동기 신호(HSYNC) 또는 수직 동기 신호(VSYNC)가 복수 회 수신될 때마다 제1 입력 클록(CLKa) 및 제2 입력 클록(CLKb)의 위상을 반전시킬 수 있다.
수직 동기 신호(VSYNC)가 1차적으로 수신되는 ts의 시점에서는, 제1 입력 클록(CLKa) 및 제2 입력 클록(CLKb)은 +180 도의 위상차를 가지도록 생성된다. 예를 들어 ts의 시점에서는 제1 입력 클록(CLKa)의 상승 에지에 따라 제1 아날로그 디지털 컨버터(31)에 의해 아날로그 신호(Vin)가 샘플링되고, tt의 시점에서는 제2 입력 클록(CLKb)의 상승 에지에 따라 제2 아날로그 디지털 컨버터(32)에 의해 아날로그 신호(Vin)가 샘플링된다.
이후 수직 동기 신호(VSYNC)가 2차적으로 수신되는 tu의 시점에서는, 제1 입력 클록(CLKa) 및 제2 입력 클록(CLKb)은 동일한 위상차를 가지도록 생성된다. 예를 들어 tu의 시점에서는 제1 입력 클록(CLKa)의 상승 에지에 따라 제1 아날로그 디지털 컨버터(31)에 의해 아날로그 신호(Vin)가 샘플링되고, tv의 시점에서는 제2 입력 클록(CLKb)의 상승 에지에 따라 제2 아날로그 디지털 컨버터(32)에 의해 아날로그 신호(Vin)가 샘플링된다.
이후 수직 동기 신호(VSYNC)가 3차적으로 수신되는 tw의 시점에서는, 제1 입력 클록(CLKa) 및 제2 입력 클록(CLKb)은 -180 도의 위상차를 가지도록 생성된다. 예를 들어 tw의 시점에서는 제2 입력 클록(CLKb)의 상승 에지에 따라 제2 아날로그 디지털 컨버터(32)에 의해 아날로그 신호(Vin)가 샘플링되고, tx의 시점에서는 제1 입력 클록(CLKa)의 상승 에지에 따라 제1 아날로그 디지털 컨버터(31)에 의해 아날로그 신호(Vin)가 샘플링된다.
도 12을 참조하면, 본 발명의 제4 실시예에 따라 변환되어 출력되는 비디오 화상에서, 제1 프레임(F1) 및 제2 프레임(F20의 각 라인에서 디지털 비디오 데이터의 반복 순서는 “ABABAB”의 순서일 수 있으며, 제3 프레임(F3) 및 제4 프레임(F4)의 각 라인에서 디지털 비디오 데이터의 반복 순서는 “BABABA”의 순서일 수 있다. 후속하는 프레임도 제1 내지 제2 프레임(F1, F2) 및 제3 내지 제4 프레임(F3, F4)과 동일한 순서일 수 있다. 상술한 바와 같이, “A”는 제1 디지털 신호(Douta)에 대응되는 디지털 비디오 데이터를 나타내며, “B”는 제2 디지털 신호(Doutb)에 대응되는 디지털 비디오 데이터를 나타낸다.
본 발명의 제4 실시예에서는 클록 제너레이터(33)가 수평 동기 신호(HSYNC) 또는 수직 동기 신호(VSYNC)를 기초로 아날로그 비디오 신호(Vin)의 라인 또는 프레임의 변경 여부를 판단하고, 아날로그 비디오 신호(Vin)의 라인 또는 프레임이 복수 회 변경될 때 제1 입력 클록(CLKa) 및 제2 입력 클록(CLKb)의 위상을 반전시켰기 때문이다. 이에 따라, 아날로그 비디오 신호(Vin)의 라인 또는 프레임이 소정의 비율로 변경시마다 제1 아날로그 디지털 컨버터(31) 및 제2 아날로그 디지털 컨버터(32)가 교대로 동작하는 순서가 변경되고, 비디오 화상의 각 라인 및 각 프레임에서 제1 디지털 신호(Douta)와 제2 디지털 신호(Doutb)가 교대로 반복되는 순서가 변경될 수 있다.
한편, 클록 제너레이터(33)는 경우에 따라 입력 클록(CLKa, CLKb)의 위상을 반전시키지 않고 유지할 수도 있다. 클록 제너레이터(33)는 입력되는 동작 신호(Pen)가 하이 레벨인 때에만 입력 클록(CLKa, CLKb)의 위상이 반전 가능하도록 하고, 동작 신호(Pen)가 로우 레벨인 때에는 입력 클록(CLKa, CLKb)의 위상이 반전 불가능하도록 할 수 있다.
이상에서 설명한 본 발명의 실시예에서는 복수의 아날로그 디지털 컨버터(31, 32)에 의해 변환되어 출력되는 디지털 비디오 데이터가 라인 또는 프레임 단위로 셔플되게 되고, 셔플된 디지털 비디오 데이터의 라인 또는 프레임 단위의 평균화에 따라 제1 디지털 신호(Douta)와 제2 디지털 신호(Doutb) 간의 오프셋이 보상될 수 있다. 여기서, 디지털 비디오 데이터가 셔플된다는 것은, 제1 아날로그 디지털 컨버터(31)에 의해 변환된 제1 디지털 신호(Douta)와 제2 아날로그 디지털 컨버터(32)에 의해 변환된 제2 디지털 신호(Doutb)가 교대로 출력되는 순서가, 새로운 라인이 시작되는 시점 또는 새로운 프레임이 시작되는 시점을 기초로 변경되는 것을 나타낸다.
도 13은 도 1의 보정 로직으로부터 출력되는 디지털 비디오 신호를 도시하는 개략적인 도면이다.
도 13을 참조하면, 보정 로직(40)으로부터 출력되는 디지털 비디오 신호(Dout)는 odd 필드(Dodd)와 even 필드(Deven)가 순차적으로 반복된다. 제1 디지털 신호(Douta)의 각 비트는 odd 필드(Dodd)에 배치되고, 제2 디지털 신호(Doutb)의 각 비트는 even 필드(Deven)에 순차적으로 배치된다. 상술한 바와 같이, “A”는 제1 디지털 신호(Douta)에 대응되는 디지털 비디오 데이터를 나타내며, “B”는 제2 디지털 신호(Doutb)에 대응되는 디지털 비디오 데이터를 나타낸다.
여기서, 제1 디지털 신호(Douta)와 제2 디지털 신호(Doutb) 간의 오프셋이 존재하는 경우, 양 신호 중 보다 작은 신호는 오프셋이 보상되어야 한다. 본 발명의 실시예에서 애더(50)는 제1 디지털 신호(Douta)와 제2 디지털 신호(Doutb) 간의 오프셋을 보상하기 위해서, 선택 신호(Dsel)에 따라 단일 디지털 비디오 신호(Dout)의 odd 필드(Dodd) 또는 even 필드(Deven)를 선택하고, 선택된 필드의 디지털 신호에 오프셋 신호(Doffset)를 더한다.
도 14 내지 도 15는 도 1의 애더로부터 오프셋이 보상되어 출력되는 디지털 비디오 신호를 도시하는 개략적인 도면이다
도 14 내지 도 15를 참조하면, 애더(50)는 제1 디지털 신호(Douta)가 제2 디지털 신호(Doutb)보다 작은 경우, 제1 디지털 신호(Douta)에 오프셋 신호(Doffset)를 더하여 오프셋을 보상한 신호(Dadd)를 출력하고, 애더(50)는 제2 디지털 신호(Doutb)가 제1 디지털 신호(Douta)보다 작은 경우, 제2 디지털 신호(Doutb)에 오프셋 신호(Doffset)를 더하여 오프셋을 보상한 신호(Dadd)를 출력한다.
애더(50)는 모든 디지털 신호마다 오프셋 신호(Doffset)를 더하는 동작을 수행하지 않고, 선택 신호(Dsel)에 따라 보다 작은 디지털 신호에만 오프셋 신호(Doffset)를 더하는 동작을 수행한다. 이를 위해, 제어 로직(70)은 복수의 아날로그 디지털 컨버터(31, 32) 중 보다 작은 디지털 신호를 출력하는 아날로그 디지털 컨버터의 동작 순서에 기초하여 선택 신호(Dsel)를 출력한다.
애더(50)는 선택 신호(Dsel)에 따라 단일 디지털 신호(Dout)의 odd 필드(Dodd) 또는 even 필드(Deven)를 선택한다. 상술한 바와 같이, 복수의 아날로그 디지털 컨버터(31, 32)의 동작 순서가 수평 동기 신호(HSYNC) 또는 수직 동기 신호(VSYNC)를 기초로 변경되는 경우, 제어 로직(70)은 수평 동기 신호(HSYNC) 또는 수직 동기 신호(VSYNC)를 기초로 선택 신호(Dsel_를 변경할 수 있다. 예를 들어, 제어 로직(70)은 아날로그 비디오 신호(Vin)의 제1 구간에서는, 단일 디지털 신호(Dout)의 odd 필드(Dodd)를 선택하고, 아날로그 비디오 신호(Vin)의 제2 구간에서는, 단일 디지털 신호(Dout)의 even 필드(Deven)를 선택하도록 선택 신호(Dsel)를 출력할 수 있다.
이상에서 설명한 본 발명의 실시예에서는 복수의 아날로그 디지털 컨버터(31, 32)에 의해 변환되어 출력되는 모든 디지털 신호의 오프셋을 보상하지 않고, 제1 디지털 신호(Douta) 및 제2 디지털 신호(Doutb) 중 보다 작은 신호에 대해서만 오프셋 신호(Doffset)를 더하므로, 제1 디지털 신호(Douta)와 제2 디지털 신호(Doutb) 간의 오프셋을 빠른 속도로 보상할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 수신단 20: 클램프 회로
30: 인터리빙 컨버터 31: 제1 아날로그 디지털 컨버터
32: 제2 아날로그 디지털 컨버터 33: 클록 제너레이터
40: 보정 로직 50: 애더
60: 오프셋/게인 회로 70: 제어 로직

Claims (10)

  1. 제1 클록에 따라, 아날로그 비디오 신호를 제1 디지털 비디오 신호로 변환하는 제1 아날로그 디지털 컨버터;
    상기 제1 클록과 다른 제2 클록에 따라, 상기 아날로그 비디오 신호를 제2 디지털 비디오 신호로 변환하는 제2 아날로그 디지털 컨버터; 및
    상기 제1 클록 및 상기 제2 클록을 생성하되, 상기 아날로그 비디오 신호의 제1 구간에서, 상기 제1 클록과 상기 제2 클록이 제1 위상차가 나도록 생성하고, 상기 아날로그 비디오 신호의 상기 제2 구간에서, 상기 제1 클록과 상기 제2 클록이 상기 제1 위상차와 다른 제2 위상차가 나도록 생성하는 클록 제너레이터를 포함하되, 상기 클록 제너레이터는 수평 동기 신호 및 수직 동기 신호를 입력 받고, 상기 수평 동기 신호 및 상기 수직 동기 신호 중 적어도 하나에 기초하여, 라인 또는 프레임의 소정의 비율에 따라 상기 아날로그 비디오 신호의 상기 제1 구간과 상기 제2 구간을 판단하고,
    상기 아날로그 비디오 신호의 상기 제1 구간에서, 상기 제1 아날로그 디지털 컨버터 및 상기 제2 아날로그 디지털 컨버터의 순서로 교대로 동작하고,
    상기 아날로그 비디오 신호의 상기 제2 구간에서, 상기 제2 아날로그 디지털 컨버터 및 상기 제1 아날로그 디지털 컨버터의 순서로 교대로 동작하는 비디오 신호 처리 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 제1 클록 및 상기 제2 클록을 기준 클록과 동기화하여 생성하는 클록 제너레이터를 더 포함하되, 상기 제1 클록의 주파수와 상기 제2 클록의 주파수는 상기 기준 클록의 주파수의 1/2인 비디오 신호 처리 장치.
  6. 제1항에 있어서,
    상기 제1 디지털 비디오 신호와 상기 제2 디지털 비디오 신호를 합성한 단일 디지털 비디오 신호를 생성하는 보정 로직과, 상기 단일 디지털 비디오 신호의 오프셋을 보상하는 애더를 더 포함하는 비디오 신호 처리 장치.
  7. 제6항에 있어서,
    상기 보정 로직은 상기 제1 디지털 비디오 신호를 odd 필드로 하고 상기 제2 디지털 비디오 신호를 even 필드로 하는 단일 디지털 비디오 신호를 생성하는 비디오 신호 처리 장치.
  8. 제7항에 있어서,
    상기 애더는 상기 odd 필드 또는 상기 even 필드 중 어느 하나의 필드를 선택하는 선택 신호를 입력 받고, 상기 선택된 필드의 디지털 비디오 신호의 오프셋을 보상하는 비디오 신호 처리 장치.
  9. 제1항에 있어서,
    상기 아날로그 비디오 신호의 직류 레벨을 조정하는 클램프 회로를 더 포함하되,
    상기 클램프 회로는 제1 전압과 연결된 제1 전류원과, 제2 전압과 연결된 제2 전류원과, 상기 제1 전류원을 상기 아날로그 비디오 신호의 수신단에 연결하는 제1 스위치와, 상기 제2 전류원을 상기 아날로그 비디오 신호의 수신단에 연결하는 제2 스위치를 포함하는 비디오 신호 처리 장치.
  10. 제9항에 있어서,
    상기 아날로그 비디오 신호의 수신단은 교류 커플링 커패시터를 포함하는 비디오 신호 처리 장치.
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