TWI407698B - 資料驅動器電路及延遲鎖定迴路 - Google Patents

資料驅動器電路及延遲鎖定迴路 Download PDF

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Description

資料驅動器電路及延遲鎖定迴路
本發明係關於一資料驅動器電路與一延遲鎖定迴路(DLL,“delay－locked loop”)，尤其是指一種具有一類比資料信號應用至一顯示面板所引起的錯誤時而還能正常操作之資料驅動器電路與DLL。
資料驅動器電路係用來將從一時序控制器傳送來的資料信號之類比資料信號應用至一顯示面板。該資料驅動器電路接收與該資料信號同步的時脈信號(也稱為一水平同步信號)以及來自該時序控制器的資料信號，並且可包含一DLL以恢復來自該已接收時脈信號的原始時脈信號。當從該資料驅動器電路輸出至該顯示面板的類比資料信號改變，大電流瞬間從該資料驅動器電路流至該顯示面板，並導致該資料驅動器電路內產生雜訊(例如：該電流瞬間改變該資料驅動器電路的電源供應電壓和/或接地電壓)。由於該雜訊，會遺失由已接收時脈信號輸入至該DLL的一或多個時脈，而變成無法鎖定該DLL。一旦未鎖定該DLL，就需要可觀的時間才能重新鎖定。由於該DLL未鎖定，短時間內發生的已接收時脈信號內錯誤會有持續長遠的影響。
本發明提供一種資料驅動器電路，其可在即使一已接 收時脈信號的某些時脈因為從該資料驅動器電路應用至一顯示面板的類比資料信號改變而遺失，也能夠維持一延遲鎖定迴路(DLL)鎖定，以及一個DLL，其可用於該資料驅動器電路內。
根據本發明的範例具體實施例，接收一第一時脈信號並輸出一第二時脈信號的DLL包含：一相位偵測器，其根據第一時脈信號、第二時脈信號以及至少一延遲信號來輸出一相位差信號，其中該相位差信號具有根據第一時脈信號或第二時脈信號對應至第一時脈信號與第二時脈信號之間一相位差之一值，以及對應至其中根據至少一延遲信號而無相位差的情況之一值；以及一延遲線路，其用於延遲第一時脈信號並輸出第二時脈信號和至少一延遲信號，其中屬於第二時脈信號關於第一時脈信號的一延遲之一第一延遲係根據該相位差信號而變。
根據本發明的其他範例具體實施例，控制一第一時脈信號與一第二時脈信號之間利用延遲第一時脈信號所獲得一延遲的一第一延遲之方法包含：(a)根據第一時脈信號或第二時脈信號提供對應至第一時脈信號與第二時脈信號之間一相位差的一相位差信號；(b)提供對應至其中根據利用延遲第一時脈信號所獲得一第一延遲信號並無相位差的情況之相位差信號；以及(c)根據該相位差信號調整第一延遲。
仍舊根據本發明的其他範例具體實施例，接收一第一資料信號與一第一時脈信號並輸出要傳輸至一顯示面板的 一第二資料信號之資料驅動器電路包含：一資料驅動器，其用於取樣第一資料信號以回應一第二時脈信號、利用類比轉換第一資料信號獲得第二資料信號以及輸出第二資料信號；以及一DLL，其用於從第一時脈信號產生第二時脈信號，其中有一延遲，其介於第一時脈信號與第二時脈信號之間，該延遲根據對應至第一時脈信號與第二時脈信號之間一相位差的一相位差信號而變，以及一週期，其中該相位差信號具有對應至其中一相位差受限的一情況之一值。
此後將詳細說明本發明的範例具體實施例。不過，本發明並不受限於底下說明的具體實施例，而可在許多修改格式中實施。下列具體實施例都已詳細說明，以便讓所屬技術領域中具有通常知識者可具體實施並實踐本發明。
第一圖為根據本發明第一範例具體實施例的資料驅動器電路方塊圖，說明其中一第一時脈信號內嵌在具有一不同信號振幅的第一資料信號內之情況。
請參閱第一圖，該資料驅動器電路包含一個多階偵測器10、一個延遲鎖定迴路(DLL)20以及一個資料驅動器30。
多階偵測器10用於從一已接收信號S_R當中擷取一第一時脈信號S_CLK1。多階偵測器10也可從已接收信號S_R當中擷取一第一資料信號S_DATA1。已接收信號S_R 包含第一時脈信號S_CLK1與第一資料信號S_DATA1。第一時脈信號S_CLK1內嵌在第一資料信號S_DATA1內，具有與第一資料信號S_DATA1不同的信號振幅。因此，可使用已接收信號S_R的振幅從已接收信號S_R當中擷取第一時脈信號S_CLK1。此外，可使用已接收信號S_R的極性，從已接收信號S_R當中擷取第一資料信號S_DATA1。已接收信號S_R從一時序控制器(未顯示)傳輸出來，已接收信號S_R可由使用一個將該時序控制器與該資料驅動器電路連接的互連之單端信號方式來傳輸，或由使用兩互連的差分信號方式來傳輸。該差分信號方式方法可為例如低電壓差分信號方式(LVDS,“low－voltage differential signaling”)。
DLL 20從第一時脈信號S_CLK1獲得一第二時脈信號S_CLK2。在第一與第二時脈信號S_CLK1與S_CLK2之間有一延遲，其會根據對應至其間一相位差的相位差信號而改變。不過，其中該相位差信號具有對應至其中有一相位差的情況之值之週期受到限制。尤其是，根據一傳統DLL，當一第一時脈信號在對應至某些時脈的週期期間妥協，則在該週期期間產生對應至其中有一相位差的情況之相位差信號。這導致該DLL變成未鎖定，並且要耗費可觀的時間來重新鎖定。在另一方面，根據本發明的DLL 20，其中該相位差信號具有對應至其中有一相位差的情況之值之週期受到限制。如此，即使第一時脈信號已妥協用於對應至某些時脈的週期，DLL 20也不會未鎖定。為了限制其中該相 位差信號具有對應至其中有一相位差的情況之值之週期，例如，一相位偵測器可重設，如此使用至少利用延遲第一時脈信號獲得的至少一個延遲信號，讓該相位差信號具有對應至其中無相位差的情況之值。
資料驅動器30根據第二時脈信號S_CLK2取樣第一資料信號S_DATA1、利用類比轉換第一資料信號獲得第二資料信號S_DATA2以及輸出第二資料信號S_DATA2。第二資料信號S_DATA2應用至一顯示面板(未顯示)的複數個資料線路(未顯示)。第二資料信號S_DATA2將對應至第一資料信號S_DATA1的分層電壓或分層電流應用至該等資料線路。該顯示面板可例如為一液晶顯示(LCD,“liquid crystal display”)面板、一電漿顯示面板(PDP,“plasma displat panel”)或一有機電致發光顯示(OELD,“organic electro－luminescence display”)面板。第二資料信號S_DATA2的變更由一負載信號TP所控制。負載信號TP控制資料驅動器30改變第二資料信號S_DATA2。負載信號TP由例如時序控制器所應用。負載信號TP可通過一個別互連來傳輸，如第一圖內所示，或透過與第一圖內第一時脈信號S_CLK1和第一資料信號S_DATA1不同的互連來傳輸。負載信號TP可從例如第一時脈信號S_CLK1的極性中擷取。
第二圖說明第一圖的資料驅動器電路內所運用之多階偵測器10範例，顯示其中已接收信號S_R由差分信號方式所傳輸之情況。在此情況中，已接收信號S_R分成第一 信號S_R_P和具有相反極性的第二信號S_R_N。第三圖為已接收信號S_R_P(粗體線路)和S_R_N(細體線路)、參考電壓V_REF_H和V_REF_L、第一時脈信號S_CLK1和第一資料信號S_DATA1的時序圖。請參閱第二圖和第三圖，多階偵測器10包含一時脈擷取器11和一資料擷取器12。
時脈擷取器11將已接收信號S_R_P和S_R_N與參考電壓V_REF_H和V_REF_L(V_REF_H高於V_REF_L)比較，並根據該結果產生第一時脈信號S_CLK1。為此，時脈擷取器11包含一第一比較器15、一第二比較器16和一OR閘17。當第一信號S_R_P大於第一參考電壓V_REF_H並且第二信號S_R_N小於第二參考電壓V_REF_N，則第一比較器15輸出一邏輯值為1。否則，第一比較器15輸出一邏輯值為0。當第二信號S_R_N大於第一參考電壓V_REF_H並且第一信號S_R_P小於第二參考電壓V_REF_N，則第二比較器16輸出一邏輯值為1。否則，第二比較器16輸出一邏輯值為0。OR閘17接收第一和第二比較器15和16的輸出，並執行OR操作。
資料擷取器12包含一比較器18，其將第一和第二信號S_R_P和S_R_N彼此比較，並根據該結果輸出具有一邏輯值為0或1的第一資料信號S_DATA1。
第四圖說明第一圖的資料驅動器電路內運用的DLL 20之範例，並且第五圖為負載信號TP、第一時脈信號S_CLK1、第二時脈信號S_CLK2、一第一延遲信號S_DL1、一第二延遲信號S_DL2、相位差信號UP和DN以及已經 去除高頻成分的相位差信號V_LPF之時序圖。請參閱第四圖和第五圖，DLL 20包含一相位偵測器21、一低通濾波器(LPF)22和一延遲線路23。
相位偵測器21根據第一和第二時脈信號S_CLK1和S_CLK2以及一或多個延遲信號產生相位差信號UP和DN。使用如第四圖和第五圖內所示的兩信號UP和DN，或使用非圖式所示一個信號，可輸出相位差。在該等圖式內的範例中，其中信號UP和DN分別為0和1的情況表示第一時脈信號S_CLK1落後第二時脈信號S_CLK2。在其中信號UP和DN分別為1或0的情況中，表示第一時脈信號S_CLK1領先第二時脈信號S_CLK2。在其中信號UP和DN分別為0或0的情況中，表示第一時脈信號S_CLK1與第二時脈信號S_CLK2相同，也就是第一和第二時脈信號S_CLK1和S_CLK2之間無相位差。
第一時脈信號S_CLK1從DLL 20之外輸入，並且第二時脈信號S_CLK2利用延遲第一時脈信號S_CLK1而獲得。從第一時脈信號S_CLK1至第二時脈信號S_CLK2的延遲為一第一延遲DL1。利用延遲第一時脈信號S_CLK1可獲得該一或多個延遲信號。該等延遲信號的數量可為該等圖式中的兩個，或與該等圖式不同的一、三或多個。當有兩個延遲信號S_DL1和S_DL2時，屬於兩個延遲信號S_DL1和S_DL2之一的延遲之第二延遲DL2可大於第一延遲DL1，並且屬於兩個延遲信號S_DL1和S_DL2另一的延遲之第三延遲DL3可小於第一延遲DL1。當有一延遲 信號S_DL1時，屬於延遲信號S_DL1的延遲之第二延遲DL2可大於第一延遲DL1。當第二延遲DL2大於第一延遲DL1，則延遲信號S_DL1可減少可觀的時間T1，就是其中相位差信號UP和DN具有一個非預期值，而該值對應至其中有一相位差的情況之週期。
相位差信號UP和DN具有根據第一時脈信號S_CLK1或第二時脈信號S_CLK2對應至第一和第二時脈信號S_CLK1和S_CLK2之間相位差之值，以及根據延遲信號S_DL[2：1]對應至其中無相位差的情況之值。當第四圖內所示的相位偵測器21偵測到第一時脈信號S_CLK1或第二時脈信號S_CLK2的上升邊緣，則會輸出對應至第一與第二時脈信號S_CLK1與S_CLK2之間相位差的相位差信號UP和DN。此外，第四圖內所示的相位偵測器21輸出一個信號，指示當接收對應至「1」的第一延遲信號S_DL1或第二延遲信號S_DL2時，並無相位差成為相位差信號UP和DN。
相位偵測器21可設計成輸出該信號，指示當接收對應至「1」的第一延遲信號S_DL1或第二延遲信號S_DL2時，並無相位差成為相位差信號UP和DN。否則，相位偵測器21可設計成只以此方式運作來進行微調，並輸出不受第一和第二延遲信號S_DL1和S_DL2影響的相位差信號UP和DN，來進行粗調。當相位偵測器21設計成根據微調與粗調以不同方式運作時，則一鎖定時間降低。
LPF 22用於從相位差信號UP和DN當中移除高頻成 分。第四圖內所示的LPF 22輸出相位差信號V_LPF，該信號具有對應至已去除高頻成分的相位差信號UP和DN之等級。
延遲線路23利用延遲第一時脈信號S_CLK1取得第二時脈信號S_CLK2和一或多個延遲信號S_DL1和S_DL2。屬於第二時脈信號S_CLK2關於第一時脈信號S_CLK1的延遲之第一延遲DL1受到已去除高頻成分的相位差信號V_LPF所控制。一或多個延遲信號S_DL1和S_DL2關於第一時脈信號S_CLK1的延遲可設計成受已去除高頻成分的相位差信號V_LPF所控制，或不依賴已去除高頻成分的相位差信號V_LPF。
第六圖說明第四圖內所運用的相位偵測器21範例。請參閱第六圖，相位偵測器21包含一第一D正反器61、一第二D正反器62、一AND閘63、一第一OR閘64以及一第二OR閘65。
當應用至其時脈端CLK的第一時脈信號S_CLK1上升，則第一D正反器61輸出值為1，並且當應用至其重設端RS的第二OR閘65之輸出變成1，則輸出值為0。當應用至其時脈端CLK的第二時脈信號S_CLK2上升，則第二D正反器62輸出值為1，並且當應用至其重設端RS的第二OR閘65之輸出變成1，則輸出值為0。AND閘63在第一和第二D正反器61和62的輸出上執行一AND操作。第一OR閘64在延遲信號S_DL1和S_DL2上執行一OR操作，並且第二OR閘65在AND閘63的輸出以及第一 OR閘64的輸出上執行該OR操作。
第六圖內說明的相位偵測器21如上述來建構，如此每次應用第一或第二延遲信號S_DL1或S_DL2時，也就是啟動，相位偵測器21輸出為0和0的相位差信號UP和DN，而不管第一和第二時脈信號S_CLK1和S_CLK2之間的相位差。此外，當接收到第一或第二延遲信號S_DL1或S_DL2的上升邊緣，相位偵測器21輸出對應至第一和第二時脈信號S_CLK1和S_CLK2之間相位差的相位差信號UP和DN。
第六圖說明其中每次應用第一或第二延遲信號S_DL1或S_DL2時，相位偵測器21輸出0和0的相位差信號UP和DN。不過不像第六圖，相位偵測器21可設計成只以此方式運作來進行微調，並輸出不受第一和第二延遲信號S_DL1和S_DL2影響的相位差信號UP和DN，換言之，操作來讓D正反器61和62的重設端RS只受AND閘63的輸出影響，來進行粗調。當相位偵測器21設計成以此方式運作時，則一鎖定時間降低。
第七圖說明第四圖內所運用的延遲線路23範例。請參閱第七圖，延遲線路23包含一第一延遲線路71和一第二延遲線路72。
第一延遲線路71延遲第一時脈信號S_CLK1並輸出第二時脈信號S_CLK2，並且延遲第一時脈信號S_CLK1並輸出第二延遲信號S_DL2。因為屬於第二延遲信號S_DL2的延遲之第三延遲DL3小於屬於第二時脈信號S_DL2的延遲之第一延遲DL1，則第二延遲信號從第一延遲線路71的 中間輸出，如第七圖內所示。換言之，第三延遲DL3具有大於0並且小於第一延遲DL1的值。如第七圖內所示，第一延遲線路71可由複數個反向器73構成。個別反向器73的延遲由已經去除高頻成分的相位差信號V_LPF所控制。
第二延遲線路72延遲第二時脈信號S_CLK2，並輸出第一延遲信號S_DL1。在此，利用延遲第一時脈信號S_CLK1獲得第二時脈信號S_CLK2，如此也利用延遲第一時脈信號S_CLK1來獲得第一延遲信號S_DL1。如第七圖內所示，第二延遲線路72可由複數個反向器74構成。個別反向器74的延遲與如第七圖內所示已去除高頻成分的相位差信號V_LPF無關，或可為利用不像第七圖而已去除高頻成分的相位差信號V_LPF來控制的控制器。
第八圖說明第一圖的資料驅動器電路內所運用資料驅動器30之範例，並且第九圖為第一至第四資料信號S_DATA1、S_DATA2、S_DATA3和S_DATA4、第二時脈信號S_CLK2以及負載信號TP的時序圖。請參閱第八圖和第九圖，資料驅動器30包含一取樣器31、一閂鎖32和一數位類比轉換器(DAC,“digital－to－analog converter”)33。
取樣器31根據第二時脈信號S_CLK2來取樣第一資料信號S_DATA1。因為第一資料信號S_DATA1和第二時脈信號S_CLK2與第一時脈信號S_CLK1同步，則可根據第二時脈信號S_CLK2精確取樣第一資料信號S_DATA1。若使用第二時脈信號S_CLK2取樣第一資料信號S_DATA1，則第二時脈信號S_CLK2和第一資料信號S_DATA1的週期 不需要相同。在該等圖式中，說明其中四位元的第一資料S_DATA1在第二時脈信號S_CLK2的一週期期間輸入之情況。在此情況中，取樣器31可包含可以增加第二時脈信號S_CLK2的頻率之電路。此外，DLL 20可將第二時脈信號S_CLK2以及具有一與第二時脈信號S_CLK2相位差的額外第二時脈信號(未顯示)傳輸至取樣器31，並且取樣器31可使用這些信號執行取樣。如第九圖內所示，當四位元的第一資料S_DATA1在第二時脈信號S_CLK2的一週期期間輸入時，該額外第二時脈信號可包含由將第二時脈信號S_CLK2位移1/4週期所獲得的時脈信號、由將第二時脈信號S_CLK2位移2/4週期所獲得的時脈信號以及由將第二時脈信號S_CLK2位移3/4週期所獲得的時脈信號。該額外時脈信號可從延遲線路23輸出。
閂鎖32依序儲存取樣器31的輸出S_DATA3，然後根據負載信號TP同時輸出。例如：閂鎖32的輸出S_DATA4分成N個信號，每一都為八位元。在此，N為該顯示面板的資料線路數量。在第九圖內，以十六進制表示第四資料信號S_DATA4的第N個信號S_DATA4[N]。
DAC 33將由類比轉換閂鎖32的輸出S_DATA4所獲得的第二資料信號S_DATA2傳輸至該顯示面板(未顯示)。例如：DAC 33的輸出S_DATA2分成N個信號。在第九圖內，說明第二資料信號S_DATA2的第N個信號S_DATA2[N]。
負載信號TP不必如第八圖內所示輸入至閂鎖32。例如：負載信號TP可輸入至DAC 33而非閂鎖32。在此情 況中，DAC 33可暫時儲存類比轉換第二資料信號S_DATA2，然後根據負載信號TP將儲存的第二資料信號S_DATA2輸出至該顯示面板。
第十圖為根據本發明一第二範例具體實施例的資料驅動器電路方塊圖，說明其中透過不同信號線路接收第一時脈信號與第一資料信號之情況。
請參閱第十圖，該資料驅動器電路包含一DLL 20以及一資料驅動器30。第十圖內所示的資料驅動器幾乎與第一圖內所示的資料驅動器相同，除了不包含多階偵測器10並且第一資料信號S_DATA1具有許多位元，例如8位元。如此，將省略第十圖內所示的資料驅動器之詳細說明。
根據本發明範例具體實施例的資料驅動器電路即使在從一時序控制器傳送來的部分第一時脈信號因為輸出至一顯示面板的第二資料信號改變而未儲存，也會維持一DLL鎖定。尤其是，該資料驅動器電路內含的DLL避免指出有一相位差的相位差信號持續過久，如此可避免該DLL未鎖定。當第一時脈信號內嵌在具有一不同信號振幅的第一資料信號內，則第一時脈信號可輕易妥協。當第一時脈信號如此內嵌在多階之上，則根據本發明範例具體實施例的資料驅動器電路就非常有用。
此外，即使在部分輸入第一時脈信號已妥協之下，根據本發明範例具體實施例的延遲鎖定迴路還是可維持鎖定。尤其是，根據本發明範例具體實施例的延遲鎖定迴路使用由延遲第一時脈信號所獲得的至少一個延遲信號來重 設一相位偵測器(利用讓該相位偵測器輸出一相位差信號以指出並無相位差)，藉此避免該相位偵測器輸出有一相位差的信號過久。因此，即使在第一時脈信號已妥協之下，還是可避免根據本發明範例具體實施例的延遲鎖定迴路未鎖定。
此外，根據本發明範例具體實施例的資料驅動器電路和延遲鎖定迴路可避免一DLL未鎖定。
雖然已經參考特定範例具體實施例來顯示和說明本發明，所屬技術領域中具有通常知識者應知道各種變更的形式及細節，而不會脫離申請專利範圍內所定義之本發明範疇。
10‧‧‧多階偵測器
11‧‧‧時脈擷取器
12‧‧‧資料擷取器
15‧‧‧第一比較器
16‧‧‧第二比較器
17‧‧‧OR閘
18‧‧‧比較器
20‧‧‧延遲鎖定迴路(DLL)
21‧‧‧相位偵測器
22‧‧‧低通濾波器
23‧‧‧延遲線路
30‧‧‧資料驅動器
31‧‧‧取樣器
32‧‧‧閂鎖
33‧‧‧數位類比轉換器(DAC)
61‧‧‧第一D正反器
62‧‧‧第二D正反器
63‧‧‧AND閘
64‧‧‧第一OR閘
65‧‧‧第二OR閘
71‧‧‧第一延遲線路
72‧‧‧第二延遲線路
73‧‧‧反向器
74‧‧‧反向器
藉由參閱附圖來詳細說明本發明示範具體實施例，所屬技術領域中具有通常知識者即可更瞭解本發明的後述之其他目的、特色與優點，其中：
第一圖為根據本發明一第一範例具體實施例的資料驅動器電路方塊圖，說明其中一第一時脈信號內嵌在具有一不同信號振幅的第一資料信號內之情況。
第二圖說明第一圖的資料驅動器電路內所運用之多階偵測器範例。
第三圖為已接收信號、參考電壓、一第一時脈信號以及一第一資料信號的時序圖。
第四圖說明第一圖的資料驅動器電路內所運用之延遲 鎖定迴路(DLL)範例。
第五圖為一負載信號、一第一時脈信號、一第二時脈信號、一第一延遲信號、一第二延遲信號、一相位差信號以及已經去除高頻成分的相位差信號之時序圖。
第六圖說明第四圖內所運用的相位偵測器範例。
第七圖說明第四圖內所運用的延遲線路範例。
第八圖說明第一圖的資料驅動器電路內所運用之資料驅動器範例。
第九圖為第一至第四資料信號、第二時脈信號以及該負載信號的時序圖。
第十圖為根據本發明第二範例具體實施例的資料驅動器電路方塊圖，說明其中透過不同信號線路接收一第一時脈信號與一第一資料信號之情況。
10‧‧‧多階偵測器
20‧‧‧延遲鎖定迴路
30‧‧‧資料驅動器

Claims (19)

  1. 一種接收一第一時脈信號並輸出一第二時脈信號的延遲鎖定迴路，該延遲鎖定迴路包含：一相位偵測器，其根據該第一時脈信號、該第二時脈信號以及至少一延遲信號來輸出一相位差信號，其中根據該第一時脈信號或該第二時脈信號，該相位差信號具有一個值，且該值係對應在該第一時脈信號與該第二時脈信號之間一相位差，以及根據該至少一延遲信號，該值係對應於無相位差的情況；以及一延遲線路，其用於延遲該第一時脈信號來產生該第二時脈信號和該至少一延遲信號，其中屬於該第二時脈信號關於該第一時脈信號的一延遲之一第一延遲根據該相位差信號而變；其中該至少一延遲信號係為延遲該第一時脈信號的信號。
  2. 如申請專利範圍第1項之延遲鎖定迴路，其中該至少一延遲信號包含一第一延遲信號，其具有比該第一延遲還要長的一第二延遲。
  3. 如申請專利範圍第2項之延遲鎖定迴路，其中該延遲線路包含：一第一延遲線路，其用於利用延遲該第一時脈信號來產生該第二時脈信號；以及一第二延遲線路，其用於利用延遲該第二時脈信號來產生該第一延遲信號。
  4. 如申請專利範圍第2項之延遲鎖定迴路，其中該至少一延遲信號進一步包含一第二延遲信號，其具有比該第一延遲還要短的一第三延遲。
  5. 如申請專利範圍第4項之延遲鎖定迴路，其中該第二延遲信號從該第一延遲線路的該中間輸出。
  6. 如申請專利範圍第4項之延遲鎖定迴路，其中該相位差信號具有對應至其中根據該第一延遲信號或該第二延遲信號並無相位差的情況之值。
  7. 如申請專利範圍第1項之延遲鎖定迴路，進一步包含：一低通濾波器，其連接在該相位偵測器與該延遲線路之間，從該相位差信號中去除高頻成分，並且將已去除該高頻成分的該相位差信號傳輸至該延遲線路。
  8. 一種控制屬於一第一時脈信號與一第二時脈信號之間利用延遲該第一時脈信號所獲得一延遲的一第一延遲之方法，該方法包含：(a)根據該第一時脈信號或該第二時脈信號提供對應至該第一時脈信號與該第二時脈信號之間一相位差的相位差信號；(b)根據利用延遲該第一時脈信號所獲得一第一延遲信號，提供對應至無相位差的情況之該相位差信號；以及(c)根據該相位差信號調整該第一延遲。
  9. 如申請專利範圍第8項之方法，其中該第一延遲信號具有比該第一延遲還要長的一第二延遲。
  10. 如申請專利範圍第9項之方法，其進一步包含：(d)提供對應至其中根據利用延遲該第一時脈信號所獲得一第二延遲信號並無相位差的情況之該相位差信號，其中屬於該第二延遲信號的一延遲之一第三延遲短於該第一延遲。
  11. 如申請專利範圍第8項之方法，其進一步包含：(e)從該相位差信號中去除高頻成分，其中步驟(c)包含根據已去除該高頻成分的該相位差信號來調整該第一延遲。
  12. 一種接收一第一資料信號與一第一時脈信號並輸出要傳輸至一顯示面板的一第二資料信號之資料驅動器電路，該資料驅動器電路包含：一資料驅動器，其用於取樣該第一資料信號以回應一第二時脈信號，利用類比轉換該第一資料信號獲得該第二資料信號，以及輸出該第二資料信號；以及一延遲鎖定迴路，其藉由將該第一時脈信號延遲一預定延遲時間用於從該第一時脈信號產生該第二時脈信號，其中該預定延遲時間係改變對應至一相位差信號，其中該相位差信號改變對應於在該第一時序脈號與第二時脈信號之間的一相位差，或改變對應於延遲該第一時脈信號的一值。
  13. 如申請專利範圍第12項之資料驅動器電路，其中該延 遲鎖定迴路包含：一相位偵測器，其根據該第一時脈信號、該第二時脈信號以及至少一延遲信號來輸出該相位差信號，其中該相位差信號具有根據該第一時脈信號或該第二時脈信號對應至該第一時脈信號與該第二時脈信號之間一相位差之值，以及對應至其中根據至少一延遲信號而無相位差的情況之值；以及一延遲線路，其用於延遲該第一時脈信號來產生該第二時脈信號和該至少一延遲信號，其中屬於該第二時脈信號關於該第一時脈信號的該延遲之一第一延遲根據該相位差信號而變。
  14. 如申請專利範圍第13項之資料驅動器電路，其中該至少一延遲信號包含一第一延遲信號，其具有比該第一延遲還要長的一第二延遲。
  15. 如申請專利範圍第12項之資料驅動器電路，其中該資料驅動器包含：一取樣器，其用於根據該第二時脈信號來取樣該第一資料信號；一閂鎖，其用於依序儲存該取樣器的一輸出，並同時輸出該已儲存的輸出；以及一數位類比轉換器，其用於輸出由類比轉換該閂鎖輸出所獲得之該第二資料信號。
  16. 如申請專利範圍第12項之資料驅動器電路，其中該第一時脈信號內嵌在具有一不同信號振幅的該第一資料 信號內，並且一已接收信號包含該第一時脈信號和該第一資料信號。
  17. 如申請專利範圍第16項之資料驅動器電路，進一步包含：一多階偵測器，其用於從該已接收信號中擷取該第一時脈信號，並輸出該第一時脈信號至該延遲鎖定迴路。
  18. 如申請專利範圍第17項之資料驅動器電路，其中該多階偵測器擷取該第一時脈信號，並將該第一時脈信號傳輸至該資料驅動器。
  19. 如申請專利範圍第16項之資料驅動器電路，其中該已接收信號由使用一互連的單端信號方式或使用兩互連的差分信號方式來傳輸。
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