KR20180072170A - 디스플레이 장치의 클럭 복원 회로 - Google Patents

디스플레이 장치의 클럭 복원 회로 Download PDF

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정용익
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Abstract

본 발명은 디스플레이 장치의 클럭 복원 회로를 개시하며, 클럭 신호의 복원에 이용되는 듀티를 정의하는 변경 가능한 옵션 정보 이용하고, 클럭 트레이닝 구간 내에 옵션 정보에 대응하는 듀티를 갖는 지연 클럭 신호들을 생성하며, 지연 클럭 신호들 중 하나를 전송 클럭 신호로서 출력하는 클럭 복원부를 포함한다.

Description

디스플레이 장치의 클럭 복원 회로{CLOCK RECOVERY CIRCUIT OF DIPLAY APPARATUS}
본 발명은 디스플레이 장치에 관한 것으로, 보다 상세하게는 디스플레이 장치의 클럭 복원 회로에 관한 것이다.
디스플레이 장치는 타이밍 컨트롤러와 소스 드라이버를 포함하며, 타이밍 컨트롤러는 디스플레이 데이터를 포함하는 전송 데이터를 전송하고, 소스 드라이버는 복수 개 포함될 수 있고 전송 데이터를 이용하여 디스플레이 패널을 구동하는 소스 신호를 생성한다.
타이밍 컨트롤러와 소스 드라이버 간의 전송 데이터의 통신은 다양하게 구현될 수 있다. 예시적으로 전송 데이터는 CEDS(Clock Embedded Data Signaling) 방식으로 타이밍 컨트롤러에서 소스 드라이버로 전송될 수 있다. 상기한 CEDS 방식은 클럭 신호가 데이터들에 임베디드(Embedded)된 포맷을 갖도록 전송 데이터를 패킷화하고, 패킷으로 구성된 전송 데이터를 전송하는 통신 방식을 의미한다.
보다 구체적으로, 전송 데이터는 클럭 신호를 포함하는 클럭 트레이닝 구간과 클럭 신호가 데이터에 임베디드된 데이터 구간으로 구분되며, 클럭 트레이닝 구간에 클럭 신호를 포함하고, 데이터 구간에 제어 데이터, 디스플레이 데이터 및 데이터에 임베디드된 클럭 신호를 포함한다.
소스 드라이버는 클럭 트레이닝 구간에 클럭 신호를 복원하고, 전송 클럭 신호를 이용하여 데이터를 변환하며, 변환된 데이터를 구동하여 소스 신호를 출력한다.
일반적으로 소스 드라이에서 클럭 신호는 핀 옵션(Pin Option)과 같이 고정된 정보를 이용하여 고정된 듀티를 갖도록 복원된다.
그러므로, 일반적인 소스 드라이버는 클럭 신호의 듀티를 변경하여 다양한 모드를 지원하거나 다양한 어플리케이션에 활용하는 것에 제약이 있다.
본 발명이 해결하고자 하는 기술적 과제는 클럭 신호의 복원에 이용되는 듀티를 정의하는 변경 가능한 옵션 정보를 저장 및 제공하여 소스 드라이버에서 다양한 듀티로 전송 클럭 신호를 제공할 수 있도록 함에 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는 트레이닝 시 클럭 신호의 듀티를 변경하고 듀티를 클럭 신호나 데이터의 복원에 관한 추가 정보를 갖는 옵션으로 이용함에 있다.
본 발명의 디스플레이 장치의 클럭 복원 회로는, 클럭 신호의 복원에 이용되는 듀티를 정의하는 변경 가능한 옵션 정보를 저장 및 제공하는 옵션 소스; 및 클럭 트레이닝 구간에 상기 클럭 신호를 포함하는 전송 데이터를 수신하고, 상기 클럭 신호를 이용하여 상기 클럭 트레이닝 구간 내에 상기 옵션 정보에 대응하는 상기 듀티를 갖는 지연 클럭 신호들을 생성하며, 상기 지연 클럭 신호들 중 하나를 전송 클럭 신호로서 출력하는 클럭 복원부;를 포함함을 특징으로 한다.
그리고, 본 발명의 디스플레이 장치의 클럭 복원 회로는, 클럭 트레이닝 구간에 클럭 신호를 포함하는 전송 데이터를 수신하고, 상기 전송 데이터에서 상기 클럭 신호를 추출하여 기준 클럭 신호로 출력하고, 마스크 신호에 의해 상기 기준 클럭 신호의 라이징 시점을 결정하는 클럭 추출부; 상기 기준 클럭 신호와 피드백 클럭 신호의 위상차를 검출하는 위상검출기; 상기 위상차에 대응하는 풀업과 풀다운을 수행하여 전압 제어 신호를 제공하며, 상기 클럭 신호의 복원에 이용되는 듀티를 정의하는 변경 가능한 옵션 정보에 대응하여 상기 전압 제어 신호의 레벨을 제어하는 차지 펌프; 및 직렬로 연결되어서 상기 기준 클럭 신호를 순차적으로 지연하는 지연 단위들을 포함하며, 상기 지연 단위들은 상기 기준 클럭 신호에 대응하며 서로 다른 위상의 지연 클럭 신호들을 출력하고, 상기 지연 클럭 신호들의 상기 듀티는 상기 전압 제어 신호에 의해서 결정되며, 상기 지연 클럭 신호들에서 상기 마스크 신호, 상기 피드백 클럭 신호 및 복원 신호를 선택하여 제공하는 지연 라인;을 포함함을 특징으로 한다.
따라서, 본 발명에 의하면 다양한 듀티의 전송 클럭 신호를 제공할 수 있으며, 그에 따라 소스 드라이버가 다양한 모드를 지원하거나 다양한 어플리케이션에 활용될 수 있다.
도 1은 본 발명의 디스플레이 장치의 실시예를 나타내는 블록도.
도 2는 도 1의 소스 드라이버의 실시예를 나타내는 블록도.
도 3은 6비트 데이터에 대응한 50 : 50 듀티의 전송 클럭 신호를 예시한 파형도.
도 4는 본 발명의 실시예에 의하여 6 비트 화소 데이터에 대응한 1 지연 단위 및 4 비트의 옵션 정보에 의한 16 개의 옵션으로 변경할 수 있는 전송 클럭 신호를 예시한 파형도.
도 5는 본 발명의 실시예에 의하여 6 비트 화소 데이터에 대응한 1 지연 단위 및 3 비트의 옵션 정보에 의한 8 개의 옵션으로 변경할 수 있는 전송 클럭 신호를 예시한 파형도.
도 6은 본 발명의 실시예에 의하여 6 비트 화소 데이터에 대응한 2 지연 단위 및 3 비트의 옵션 정보에 의한 8 개의 옵션으로 변경할 수 있는 전송 클럭 신호를 예시한 파형도.
도 7는 본 발명의 실시예에 의하여 8 비트 화소 데이터에 대응한 1 지연 단위 및 4 비트의 옵션 정보에 의한 16 개의 옵션으로 변경할 수 있는 전송 클럭 신호를 예시한 파형도.
도 8는 본 발명의 실시예에 의하여 8 비트 화소 데이터에 대응한 1 지연 단위 및 3 비트의 옵션 정보에 의한 8 개의 옵션으로 변경할 수 있는 전송 클럭 신호를 예시한 파형도.
도 9은 본 발명의 실시예에 의하여 8 비트 화소 데이터에 대응한 2 지연 단위 및 3 비트의 옵션 정보에 의한 8 개의 옵션으로 변경할 수 있는 전송 클럭 신호를 예시한 파형도.
도 10는 본 발명의 실시예에 의하여 10 비트 화소 데이터에 대응한 1 지연 단위 및 4 비트의 옵션 정보에 의한 16 개의 옵션으로 변경할 수 있는 전송 클럭 신호를 예시한 파형도.
도 11는 본 발명의 실시예에 의하여 10 비트 화소 데이터에 대응한 1 지연 단위 및 3 비트의 옵션 정보에 의한 8 개의 옵션으로 변경할 수 있는 전송 클럭 신호를 예시한 파형도.
도 12은 본 발명의 실시예에 의하여 10 비트 화소 데이터에 대응한 2 지연 단위 및 3 비트의 옵션 정보에 의한 8 개의 옵션으로 변경할 수 있는 전송 클럭 신호를 예시한 파형도.
도 13은 본 발명의 소스 드라이버의 다른 실시예를 나타내는 블록도.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다. 본 명세서 및 특허청구범위에 사용된 용어는 통상적이거나 사전적 의미로 한정되어 해석되지 아니하며, 본 발명의 기술적 사항에 부합하는 의미와 개념으로 해석되어야 한다.
본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 바람직한 실시예이며, 본 발명의 기술적 사상을 모두 대변하는 것이 아니므로, 본 출원 시점에서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있다.
도 1은 본 발명의 디스플레이 장치의 실시예를 나타내는 블록도이다.
도 1을 참고하면, 본 발명의 디스플레이 장치는 타이밍 컨트롤러(100), 소스 드라이버(200) 및 디스플레이 패널(300)을 포함한다.
타이밍 컨트롤러(100)는 소스 드라이버(200)에 전송 데이터(CED) 및 옵션 정보(EQ)를 제공한다.
전송 데이터(CED)는 클럭 신호가 데이터 사이에 임베디드된 CEDS(Clock Embedded Data Signaling) 방식의 포맷을 가지며 클럭 신호와 데이터가 동일한 진폭을 갖도록 구성됨이 바람직하다.
옵션 정보(EQ)는 타이밍 컨트롤러(100)에 포함되는 EEPROM과 같은 비휘발성 메모리에 저장될 수 있으며, 전송 데이터(CED)와 별도의 전송 라인을 통하여 소스 드라이버(200)로 제공되도록 구성될 수 있다. 즉 옵션 정보(EQ)를 제공하는 본 발명의 실시예에 따른 옵션 소스는 타이밍 컨트롤러(100) 또는 타이밍 컨트롤러(100)에 포함되는 EEPROM과 같은 비휘발성 메모리(도시되지 않음)가 해당될 수 있다.
옵션 정보(EQ)는 클럭 신호의 복원에 이용되는 듀티를 정의하는 변경 가능한 데이터를 의미하며, 예시적으로 3 비트 또는 4 비트와 같이 복수 비트의 디지털 정보로 표현될 수 있다. 3 비트의 경우, 옵션 정보(EQ)는 8 개의 옵션을 제공할 수 있고, 4 비트의 경우, 옵션 정보(EQ)는 16개의 옵션을 제공할 수 있다.
소스 드라이버(200)는 타이밍 컨트롤러(100) 및 디스플레이 패널(300)에 대하여 복수 개 구성될 수 있다.
소스 드라이버(200)는 전송 데이터(CED)를 수신하며 전송 데이터(CED)에서 클럭 신호와 데이터를 복원하며, 데이터는 디스플레이 데이터와 컨트롤 데이터를 포함한다. 그리고, 소스 드라이버(200)는 복원된 클럭 신호, 디스플레이 데이터 및 컨트롤 데이터를 이용하여 소스 신호(Sout)를 구동하여 디스플레이 패널(300)에 제공한다.
디스플레이 패널(300)은 액정(LC) 패널, LED 패널 또는 OLED 패널과 같은 평판 디스플레이 패널로 구성됨이 바람직하다.
소스 드라이버(200)는 클럭 신호와 데이터의 복원을 위하여 도 2와 같은 구성을 갖는 것으로 예시될 수 있다.
도 2를 참조하면, 소스 드라이버(200)는 클럭 추출부(210), 지연 동기 루프(220, 이하, “DLL”이라 함), 직렬-병렬 변환부(230) 및 락 검출부(240)를 포함한다.
소스 드라이버(200)는 도 2에 개시된 부품 이외에 복원 데이터(RGB)와 전송 클럭 신호(CLK)를 이용하여 소스 신호를 구동하는 신호 처리부(도시되지 않음)가 더 구성될 수 있다. 그러나, 신호 처리부의 구성 및 설명은 생략한다.
도 2에서 클럭 추출부(210), 지연 동기 루프(220) 및 락 검출부(240)는 클럭 신호의 복원에 이용되며, 직렬-병렬 변환부(230)는 데이터의 복원에 이용된다.
먼저, 직렬-병렬 변환부(230)는 후술되는 지연 라인(222)에서 제공되는 지연클럭 신호를 샘플링 신호들(SAM)로 이용하여 전송 데이터(CED)에 포함된 직렬 데이터를 샘플링하고 병렬로 변환된 복원 데이터(RGB)를 출력한다.
그리고, 지연 동기 루프(220)는 지연 라인(222), 위상 검출기(224) 및 차지 펌프(226)를 포함한다.
본 발명의 실시예에서 클럭 추출부(210), 지연 라인(222), 위상 검출기(224)및 차지 펌프(226)가 클럭 복원부에 해당된다.
한편, 도 1의 실시예와 달리 본 발명의 실시예에 따른 옵션 소스는 타이밍 컨트롤러(100)에 포함되는 EEPROM과 같은 비휘발성 메모리(도시되지 않음)가 해당될 수 있으며, 이에 대한 예시는 생략한다. 이 경우, 소스 드라이버(200)의 클럭 복원부는 내부의 비휘발성 메모리에서 제공되는 옵션 정보를 이용하여 전송 클럭 신호를 제공할 수 있다.
상기한 클럭 복원부는 전송 데이터(CED)를 수신하고, 클럭 트레이닝 구간의 클럭 신호를 이용하여 클럭 트레이닝 구간 내에 옵션 정보(EQ)에 대응하는 듀티를 갖는 지연 클럭 신호들을 생성하며, 지연 클럭 신호들 중 하나를 전송 클럭 신호(CLK)로서 출력하도록 구성된다.
상기한 클럭 복원부의 동작에 대하여 보다 상세히 설명한다.
클럭 복원부에 포함되는 클럭 추출부(210)는 전송 데이터(CED)에서 추출한 클럭 신호를 기준 클럭 신호(CKref)로 출력한다. 이때, 클럭 추출부(210)는 후술되는 지연 라인(222)의 지연 클럭 신호들 중 선택되어서 제공되는 제1 지연 클럭 신호를 마스크 신호(MASK)로 이용하여 기준 클럭 신호(CKref)의 라이징 시점을 결정한다. 클럭 추출부(210)는 클럭 트레이닝 기간의 클럭 신호가 인에이블 상태이면서 마스크 신호(MASK)가 활성화되는 시점에 펄스를 발생함으로써 기준 클럭 신호(CKref)의 라이징 시점을 결정하도록 구성될 수 있다. 상기와 같은 클럭 추출부(210)의 구성은 당업자에 의해 용이하게 실시할 수 있으므로 보다 구체적인 예시 및 설명은 생략한다.
위상 검출기(224)는 후술되는 지연 라인(222)의 지연 클럭 신호들 중 선택되어서 제공되는 제2 지연 클럭 신호를 피드백 클럭 신호(CKfeb)로 이용하고, 클럭 출력부(210)에서 제공되는 기준 클럭 신호(CKref)와 피드백 클럭 신호(CKfeb)의 위상차를 검출하여 풀업 제어 신호(PU) 및 풀다운 제어 신호(PD)를 출력한다.
차지 펌프(226)는 통상적인 풀업(Pull-up)과 풀다운(Pull-down)을 수행할 수 있는 푸시-풀(Push-pull) 회로로 구성될 수 있으며 풀업과 풀다운에 의해 차지(Charge)를 펌핑(Pumping)한 결과 전압 제어 신호(Vcont)를 출력한다.
보다 구체적으로, 차지 펌프(226)는 풀업 제어 신호(PU)에 대응한 차지 펌핑에 의하여 전압 제어 신호를 푸시(Push)하여 상승시키고, 풀다운 제어 신호(PD)에 대응한 차지 펌핑에 의하여 전압 제어 신호(Vcont)를 풀(Pull)하여 하강시킨다.
또한, 차지 펌프(226)는 옵션 정보(EQ)에 대응하여 전압 제어 신호(Vcont)의 레벨을 제어하도록 구성된다.
이를 위하여 차지 펌프(226)는 옵션 정보(EQ)에 의하여 풀업 제어 신호(PU)와 풀다운 제어 신호(PD)에 대응하여 출력되는 전압 제어 신호(Vcont)의 게인을 조절하도록 구성될 수 있다.
보다 구체적으로, 차지 펌프(226)는 옵션 정보(EQ)에 포함되는 디지털 정보의 조합 결과에 의하여 풀업을 위한 제1 전압과 풀다운을 위한 제2 전압에 의한 구동을 제어하도록 구성되거나, 옵션 정보(EQ)에 포함되는 디지털 정보의 조합 결과에 의하여 풀업 제어 신호(PU) 및 풀다운 제어 신호(PD)를 조절하도록 구성되거나, 차지 펌핑을 위하여 구성되는 트랜지스터들의 출력 게인을 조절하도록 구성되거나 또는 차지 펌핑된 결과를 전류 미러링 방식으로 제어하도록 구성될 수 있다. 그외 다양한 방법에 의하여 옵션 정보(EQ)에 의하여 전압 제어 신호(Vcont)의 레벨을 제어할 수 있으나 이들에 대한 구체적인 예시 및 동작의 설명은 생략한다.
한편, 지연 라인(222)은 직렬로 연결되어서 클럭 추출부(210)의 기준 클럭 신호를 순차적으로 지연하는 지연 단위들(DU)을 포함하도록 구성된다. 지연 라인(222)의 지연 단위들(DU)은 기준 클럭 신호(CKref)에 대응하여 지연 클럭 신호들(DCK1~DCKn)을 출력한다.
이때, 지연 단위들(DU)은 CMOS 트랜지스터로 구성되는 한 쌍의 인버터의 조합으로 구성될 수 있다. 그리고, 지연 단위들(DU)는 입력에 대한 1 UI의 단위 지연시간을 가지며 그 결과 서로 다른 위상의 지연 클럭 신호들(DCK1~DCKn)을 출력한다. 지연 클럭 신호들(DCK1~DCKn)의 듀티는 전압 제어 신호(Vcont)에 의해서 결정된다. 즉, 지연 클럭 신호들(DCK1~DCKn)의 라이징 에지는 마스크 신호(MASK)에 의해 결정되며 듀티는 전압 제어 신호(Vcont)에 의해 결정된다.
지연 라인(222)은 지연 클럭 신호들(DCK1~DCKn) 중 임의의 제1 지연 클럭 신호를 마스크 신호(MASK)로 제공하고, 임의의 제2 지연 클럭 신호를 피드백 클럭 신호(CKfeb)로 제공하고, 복수 개의 지연 클럭 신호를 샘플링 신호(SAM)로 직렬-병렬 변환부(230)에 제공하고, 한 쌍의 지연 클럭 신호(CK1, CK2)를 락 검출을 위하여 락 검출부(240)에 제공한다. 상기 제1 지연 클럭 신호, 상기 제2 지연 클럭 신호, 샘플링 신호(SAM) 및 한 쌍의 지연 클럭 신호(CK1, CK2)는 서로 동일한 것을 포함하도록 설정될 수 있다.
그리고, 락 검출부(240)는 전송 데이터(CED)를 한 쌍의 지연 클럭 신호(CK1, CK2)와 비교하여 한 쌍의 지연 클럭 신호(CK1, CK2)가 미리 설정된 락 조건에 해당하면 전송 클럭 신호(CLK)의 복원을 락(LOCK)하기 위한 락 제어 신호(MBC)를 생성한다.
락 제어 신호(MBC)는 구체적으로 도시되지 않았으나 위상 검출기(224)에 제공되어서 풀업 제어 신호(PU)와 풀다운 제어 신호(PD)를 고정시킴으로써 전송 클럭 신호(CLK)를 안정적으로 생성하도록 제어한다.
상술한 바와 본 발명의 실시예의 구성에 따라 복수의 옵션으로 전송 클럭 신호의 듀티가 결정될 수 있다.
클럭 신호의 복원에 이용되는 듀티 정보는 옵션 정보(EQ)로 정의되며, 클럭 신호를 복원한 전송 클럭 신호(CLK)는 옵션 정보(EQ)에 대응하는 듀티를 갖는다.
지연 라인(222)에서 출력되는 지연 클럭 신호들(DCK1~DCKn)의 듀티는 동일하게 결정된다. 즉, 지연 클럭 신호들(DCK1~DCKn)은 동일한 듀티를 가지며 위상만 다르다. 그러므로, 지연 클럭 신호들(DCK1~DCKn)에서 선택되는 마스크 신호(MASK), 샘플링 신호들(SAM), 피드백 클럭 신호(CKfeb) 및 전송 클럭 신호(CLK)는 동일한 듀티를 가질 수 있으며, 위상차가 다르거나 동일할 수 있다.
그러므로, 본 발명의 실시예에 따른 듀티 결정 방법은 전송 클럭 신호(CLK)를 기준으로 설명한다.
소스 드라이에서 듀티가 고정된 경우의 클럭 신호는 도 3과 같이 50 : 50의 듀티를 갖는 것으로 예시될 수 있다. 도 3은 6비트 화소 데이터를 기준으로 클럭 트레이닝이 완료된 후의 전송 클럭 신호를 예시한 것이다. 도 3에서 DMY는 더미 비트를 의미하고, CK는 클럭 비트를 의미하고 "1"과 "0"은 각 비트 별 로직 상태를 표현한다.
본 발명의 실시예에 의하여 6 비트 화소 데이터를 기준으로 전송 클럭 신호(CLK)의 듀티가 16개의 옵션으로 변경할 수 있는 것은 도 4와 같이 예시될 수 있다. 이를 위하여 옵션 정보(EQ)는 4비트로 제공될 수 있다.
도 4를 참조하면, 6 비트 화소 데이터를 위한 전송 클럭 신호(CLK)의 한 주기는 총 22 UI를 포함하는 것으로 표현될 수 있다. 전송 클럭 신호(CLK)의 하이 레벨을 유지하는 최소 듀티가 4 UI로 표현되는 경우, 전송 클럭 신호(CLK)의 하이 레벨의 듀티는 옵션 정보(EQ)에 대응하여 최소 4 UI부터 최대 19 UI 사이로 결정될 수 있다. 즉, 전송 클럭 신호(CLK)의 폴링 에지는 위치 P0 내지 P15중 어느 하나로 결정될 수 있다. 전송 클럭 신호(CLK)의 라이징 에지는 더미 비트와 클럭 사이로 이해될 수 있다.
도 4의 경우, 전송 클럭 신호(CLK)의 하이 레벨의 듀티가 최소인 경우, 전송 클럭 신호(CLK)의 듀티비는 18 : 82이다. 그리고, 전송 클럭 신호(CLK)의 하이 레벨의 듀티가 최대인 경우, 전송 클럭 신호(CLK)의 듀티비는 87 : 13이다.
상술한 바에서 전송 클럭 신호(CLK)의 라이징 에지는 마스크 신호(MASK) 신호에 의해서 결정된다. 즉, 기준 클럭 신호(CKref)의 라이징 에지가 지연 클럭 신호들(DCK1~DCKn)과 전송 클럭 신호(CLK)에 적용된다. 지연 클럭 신호들(DCK1~DCKn)의 라이징 에지는 1DU의 위상 차를 가질 수 있다.
그리고, 전송 클럭 신호(CLK)의 폴링 에지는 옵션 정보(EQ)에 의해서 조절되는 전압 제어 신호(Vcont)에 의해 결정된다. 즉, 전압 제어 신호(Vcont)는 옵션 정보(EQ)의 값에 대응하여 16 단계로 변화될 수 있으며, 지연 라인(222)의 지연 단위(DU)들에서 출력되는 지연 클럭 신호들(DCK0~DCKn)의 하이 레벨을 유지하는 시간 즉 전송 클럭 신호(CLK)의 듀티는 16 단계로 제어될 수 있다.
전송 클럭 신호의 라이징 에지 및 폴링 에지는 상술한 바와 같이 결정되며, 4비트의 옵션 정보(EQ)에 의해 1 UI 단위로 전송 클럭 신호(CLK)의 듀티를 제어하는 경우, 전송 클럭 신호(CLK)의 듀티는 16개의 옵션 중 하나로 결정될 수 있다.
한편, 6 비트 화소 데이터를 기준으로 전송 클럭 신호(CLK)의 듀티가 3 비트의 옵션 정보(EQ)에 의해 1UI 단위로 제어되는 경우, 전송 클럭 신호(CLK)는 도 5와 같이 8 개의 옵션 중 하나로 결정되는 것으로 예시될 수 있다.
도 5를 참조하면, 전송 클럭 신호(CLK)의 하이 레벨을 유지하는 최소 듀티가 8 UI로 표현되는 경우, 전송 클럭 신호(CLK)의 하이 레벨의 듀티는 옵션 정보(EQ)에 대응하여 최소 8 UI부터 최대 15 UI 사이로 결정될 수 있다. 즉, 전송 클럭 신호(CLK)의 폴링 에지는 위치 P0 내지 P7중 어느 하나로 결정될 수 있다.
도 5의 경우, 전송 클럭 신호(CLK)의 하이 레벨의 듀티가 최소인 경우, 전송 클럭 신호(CLK)의 듀티비는 36 : 64이다. 그리고, 전송 클럭 신호(CLK)의 하이 레벨의 듀티가 최대인 경우, 전송 클럭 신호(CLK)의 듀티비는 78 : 22이다.
한편, 6 비트 화소 데이터를 기준으로 전송 클럭 신호(CLK)의 듀티가 3 비트의 옵션 정보(EQ)에 의해 2UI 단위로 제어되는 경우, 전송 클럭 신호(CLK)는 도 6과 같이 8 개의 옵션 중 하나로 결정되는 것으로 예시될 수 있다.
도 6을 참조하면, 전송 클럭 신호(CLK)의 하이 레벨을 유지하는 최소 듀티가 5 UI로 표현되는 경우, 전송 클럭 신호(CLK)의 하이 레벨의 듀티는 옵션 정보(EQ)에 대응하여 최소 5 UI부터 최대 19 UI 사이로 결정될 수 있다. 즉, 전송 클럭 신호(CLK)의 폴링 에지는 위치 P0 내지 P7중 어느 하나로 결정될 수 있다.
도 6의 경우, 전송 클럭 신호(CLK)의 하이 레벨의 듀티가 최소인 경우, 전송 클럭 신호(CLK)의 듀티비는 22 : 78이다. 그리고, 전송 클럭 신호(CLK)의 하이 레벨의 듀티가 최대인 경우, 전송 클럭 신호(CLK)의 듀티비는 87 : 13이다.
한편, 본 발명의 실시예에 의하여 8 비트 화소 데이터를 기준으로 전송 클럭 신호(CLK)의 듀티가 변경되는 것에 대하여 도 7 내지 도 9를 참조하여 설명한다. 도 7을 참조하면, 8 비트 화소 데이터를 위한 전송 클럭 신호(CLK)의 한 주기는 총 28 UI를 포함하는 것으로 표현될 수 있다.
8 비트 화소 데이터를 기준으로 전송 클럭 신호(CLK)의 듀티가 4 비트의 옵션 정보(EQ)에 의해 1UI 단위로 제어되는 경우, 전송 클럭 신호(CLK)는 도 7과 같이 16 개의 옵션 중 하나로 결정되는 것으로 예시될 수 있다.
도 7을 참조하면, 전송 클럭 신호(CLK)의 하이 레벨을 유지하는 최소 듀티가 7 UI로 표현되는 경우, 전송 클럭 신호(CLK)의 하이 레벨의 듀티는 옵션 정보(EQ)에 대응하여 최소 7 UI부터 최대 22 UI 사이로 결정될 수 있다. 즉, 전송 클럭 신호(CLK)의 폴링 에지는 위치 P0 내지 P15 중 어느 하나로 결정될 수 있다.
도 7의 경우, 전송 클럭 신호(CLK)의 하이 레벨의 듀티가 최소인 경우, 전송 클럭 신호(CLK)의 듀티비는 25 : 75이다. 그리고, 전송 클럭 신호(CLK)의 하이 레벨의 듀티가 최대인 경우, 전송 클럭 신호(CLK)의 듀티비는 79 : 21이다.
한편, 8 비트 화소 데이터를 기준으로 전송 클럭 신호(CLK)의 듀티가 3 비트의 옵션 정보(EQ)에 의해 1UI 단위로 제어되는 경우, 전송 클럭 신호(CLK)는 도 8와 같이 8 개의 옵션 중 하나로 결정되는 것으로 예시될 수 있다.
도 8을 참조하면, 전송 클럭 신호(CLK)의 하이 레벨을 유지하는 최소 듀티가 11 UI로 표현되는 경우, 전송 클럭 신호(CLK)의 하이 레벨의 듀티는 옵션 정보(EQ)에 대응하여 최소 11 UI부터 최대 18 UI 사이로 결정될 수 있다. 즉, 전송 클럭 신호(CLK)의 폴링 에지는 위치 P0 내지 P7중 어느 하나로 결정될 수 있다.
도 8의 경우, 전송 클럭 신호(CLK)의 하이 레벨의 듀티가 최소인 경우, 전송 클럭 신호(CLK)의 듀티비는 40 : 60이다. 그리고, 전송 클럭 신호(CLK)의 하이 레벨의 듀티가 최대인 경우, 전송 클럭 신호(CLK)의 듀티비는 65 : 35이다.
한편, 8 비트 화소 데이터를 기준으로 전송 클럭 신호(CLK)의 듀티가 3 비트의 옵션 정보(EQ)에 의해 2UI 단위로 제어되는 경우, 전송 클럭 신호(CLK)는 도 9와 같이 8 개의 옵션 중 하나로 결정되는 것으로 예시될 수 있다.
도 9를 참조하면, 전송 클럭 신호(CLK)의 하이 레벨을 유지하는 최소 듀티가 8 UI로 표현되는 경우, 전송 클럭 신호(CLK)의 하이 레벨의 듀티는 옵션 정보(EQ)에 대응하여 최소 8 UI부터 최대 22 UI 사이로 결정될 수 있다. 즉, 전송 클럭 신호(CLK)의 폴링 에지는 위치 P0 내지 P7중 어느 하나로 결정될 수 있다.
도 9의 경우, 전송 클럭 신호(CLK)의 하이 레벨의 듀티가 최소인 경우, 전송 클럭 신호(CLK)의 듀티비는 28 : 72이다. 그리고, 전송 클럭 신호(CLK)의 하이 레벨의 듀티가 최대인 경우, 전송 클럭 신호(CLK)의 듀티비는 79 : 21이다.
또한편, 본 발명의 실시예에 의하여 10 비트 화소 데이터를 기준으로 전송 클럭 신호(CLK)의 듀티가 변경되는 것에 대하여 도 10 내지 도 12를 참조하여 설명한다. 도 10을 참조하면, 10 비트 화소 데이터를 위한 전송 클럭 신호(CLK)의 한 주기는 총 24 UI를 포함하는 것으로 표현될 수 있다.
10 비트 화소 데이터를 기준으로 전송 클럭 신호(CLK)의 듀티가 4 비트의 옵션 정보(EQ)에 의해 1UI 단위로 제어되는 경우, 전송 클럭 신호(CLK)는 도 10과 같이 16 개의 옵션 중 하나로 결정되는 것으로 예시될 수 있다.
도 10을 참조하면, 전송 클럭 신호(CLK)의 하이 레벨을 유지하는 최소 듀티가 5 UI로 표현되는 경우, 전송 클럭 신호(CLK)의 하이 레벨의 듀티는 옵션 정보(EQ)에 대응하여 최소 5 UI부터 최대 20 UI 사이로 결정될 수 있다. 즉, 전송 클럭 신호(CLK)의 폴링 에지는 위치 P0 내지 P15 중 어느 하나로 결정될 수 있다.
도 10의 경우, 전송 클럭 신호(CLK)의 하이 레벨의 듀티가 최소인 경우, 전송 클럭 신호(CLK)의 듀티비는 20 : 80이다. 그리고, 전송 클럭 신호(CLK)의 하이 레벨의 듀티가 최대인 경우, 전송 클럭 신호(CLK)의 듀티비는 16 : 84이다.
한편, 10 비트 화소 데이터를 기준으로 전송 클럭 신호(CLK)의 듀티가 3 비트의 옵션 정보(EQ)에 의해 1UI 단위로 제어되는 경우, 전송 클럭 신호(CLK)는 도 11와 같이 8 개의 옵션 중 하나로 결정되는 것으로 예시될 수 있다.
도 11을 참조하면, 전송 클럭 신호(CLK)의 하이 레벨을 유지하는 최소 듀티가 9 UI로 표현되는 경우, 전송 클럭 신호(CLK)의 하이 레벨의 듀티는 옵션 정보(EQ)에 대응하여 최소 9 UI부터 최대 16 UI 사이로 결정될 수 있다. 즉, 전송 클럭 신호(CLK)의 폴링 에지는 위치 P0 내지 P7중 어느 하나로 결정될 수 있다.
도 11의 경우, 전송 클럭 신호(CLK)의 하이 레벨의 듀티가 최소인 경우, 전송 클럭 신호(CLK)의 듀티비는 38 : 62이다. 그리고, 전송 클럭 신호(CLK)의 하이 레벨의 듀티가 최대인 경우, 전송 클럭 신호(CLK)의 듀티비는 67 : 33이다.
한편, 10 비트 화소 데이터를 기준으로 전송 클럭 신호(CLK)의 듀티가 3 비트의 옵션 정보(EQ)에 의해 2UI 단위로 제어되는 경우, 전송 클럭 신호(CLK)는 도 12와 같이 8 개의 옵션 중 하나로 결정되는 것으로 예시될 수 있다.
도 12를 참조하면, 전송 클럭 신호(CLK)의 하이 레벨을 유지하는 최소 듀티가 6 UI로 표현되는 경우, 전송 클럭 신호(CLK)의 하이 레벨의 듀티는 옵션 정보(EQ)에 대응하여 최소 8 UI부터 최대 20 UI 사이로 결정될 수 있다. 즉, 전송 클럭 신호(CLK)의 폴링 에지는 위치 P0 내지 P7중 어느 하나로 결정될 수 있다.
도 12의 경우, 전송 클럭 신호(CLK)의 하이 레벨의 듀티가 최소인 경우, 전송 클럭 신호(CLK)의 듀티비는 25 : 75이다. 그리고, 전송 클럭 신호(CLK)의 하이 레벨의 듀티가 최대인 경우, 전송 클럭 신호(CLK)의 듀티비는 84 : 16이다.
한편, 소스 드라이버(200)는 클럭 신호와 데이터의 복원을 위하여 도 13과 같이 옵션 정보(EQ)가 지연 라인(222)에 제공되는 것으로 구성될 수 있다.
이때, 차지 펌프(226)는 옵션 정보(EQ)와 무관하게 풀업과 풀다운에 의해 차지(Charge)를 펌핑(Pumping)한 결과 전압 제어 신호(Vcont)를 출력하도록 구성된다.
그리고, 도 13의 지연 라인(222)은 옵션 정보(EQ)에 대응하여 지연 클럭 신호들(DCK1~DCKn) 중 제2 지연 클럭 신호 즉 피드백 클럭 신호(CKfeb)를 선택하는 것을 제어하며, 지연 클럭 신호들(DCK1~DCKn)의 듀티는 선택된 제2 지연 클럭 신호 즉 피드백 클럭 신호(CKfeb)에 의해서 결정되도록 구성된다.
도 13의 실시예는 위상 검출기(224)의 풀업 제어와 풀다운 제어를 옵션 정보(EQ)에 따라 변경함으로써 차지 펌프(226)에서 출력되는 전압 제어 신호(Vcont)를 조절하고, 그 결과 지연 클럭 신호들(DCK1~DCKn) 및 전송 클럭 신호(CLK)의 듀티가 옵션 정보(EQ)에 따라 다르게 선택되는 제2 지연 클럭 신호 즉 피드백 클럭 신호(CKfeb)에 의해서 결정되도록 구성된다.
상술한 바와 같이 본 발명에 의하면 클럭 트레이닝 시 클럭 신호의 듀티를 다양하게 변경할 수 있다. 상기한 클럭 신호의 듀티는 클럭 신호나 데이터의 복원에 관한 정보로 인식 및 이용될 수 있다. 즉, 클럭 신호의 듀티가 옵션으로 이용될 수 있다.
본 발명의 소스 드라이버는 예시적으로 클럭 신호의 달라지는 듀티 별로 복원에 관련된 서로 다른 기능을 제어하도록 설정될 수 있으며, 클럭 신호의 듀티의 인식에 의해 미리 설정된 기능을 수행하거나 동작을 제어할 수 있다.
그러므로, 본 발명은 변화되는 옵션 정보(EQ)에 대응하여 전송 클럭 신호의 듀티를 다양게 제공할 수 있으며, 결과적으로 소스 드라이버가 다양한 모드를 지원하거나 다양한 어플리케이션에 활용될 수 있다.

Claims (14)

  1. 클럭 신호의 복원에 이용되는 듀티를 정의하는 변경 가능한 옵션 정보를 저장 및 제공하는 옵션 소스; 및
    클럭 트레이닝 구간에 상기 클럭 신호를 포함하는 전송 데이터를 수신하고, 상기 클럭 신호를 이용하여 상기 클럭 트레이닝 구간 내에 상기 옵션 정보에 대응하는 상기 듀티를 갖는 지연 클럭 신호들을 생성하며, 상기 지연 클럭 신호들 중 하나를 전송 클럭 신호로서 출력하는 클럭 복원부;를 포함함을 특징으로 하는 디스플레이 장치의 클럭 복원 회로.
  2. 제1 항에 있어서,
    상기 옵션 소스는 상기 전송 데이터를 제공하는 타이밍 컨트롤러에 포함되는 디스플레이 장치의 클럭 복원 회로.
  3. 제1 항에 있어서,
    상기 옵션 소스는 타이밍 컨트롤러나 소스 드라이버 중 어느 하나에 구성되는비휘발성 메모리를 이용하여 구성되는 디스플레이 장치의 클럭 복원 회로.
  4. 제1 항에 있어서,
    상기 옵션 소스는 상기 전송 데이터를 전송하는 제1 전송라인과 별도의 제2 전송 라인을 통하여 타이밍 컨트롤러에서 상기 클럭 복원부로 제공되는 디스플레이 장치의 클럭 복원 회로.
  5. 제1 항에 있어서, 상기 클럭 복원부는,
    상기 전송 데이터에서 상기 클럭 신호를 추출하여 기준 클럭 신호로 출력하고, 상기 지연 클럭 신호들 중 제1 지연 클럭 신호를 마스크 신호로 이용하여 상기 기준 클럭 신호의 라이징 시점을 결정하는 클럭 추출부;
    상기 지연 클럭 신호들 중 제2 지연 클럭 신호를 피드백 클럭 신호로 이용하고, 상기 기준 클럭 신호와 상기 피드백 클럭 신호의 위상차를 검출하는 위상검출기;
    상기 위상차에 대응하는 풀업과 풀다운을 수행하여 전압 제어 신호를 제공하며, 상기 옵션 정보에 대응하여 상기 전압 제어 신호의 레벨을 제어하는 차지 펌프; 및
    직렬로 연결되어서 상기 기준 클럭 신호를 순차적으로 지연하는 지연 단위들을 포함하며, 상기 지연 단위들은 상기 기준 클럭 신호에 대응하며 서로 다른 위상의 상기 지연 클럭 신호들을 출력하고, 상기 지연 클럭 신호들의 상기 듀티는 상기 전압 제어 신호에 의해서 결정되는 지연 라인;을 포함하는 디스플레이 장치의 클럭 복원 회로.
  6. 제5 항에 있어서,
    상기 차지 펌프는 상기 옵션 정보에 의하여 상기 풀업과 풀다운의 게인이 제어됨으로써 상기 전압 제어 신호의 레벨을 제어하는 디스플레이 장치의 클럭 복원 회로.
  7. 제1 항에 있어서, 상기 클럭 복원부는,
    상기 전송 데이터에서 상기 클럭 신호를 추출하여 기준 클럭 신호로 출력하고, 상기 지연 클럭 신호들 중 제1 지연 클럭 신호를 마스크 신호로 이용하여 상기 기준 클럭 신호의 라이징 시점을 결정하는 클럭 추출부;
    상기 지연 클럭 신호들 중 제2 지연 클럭 신호를 피드백 클럭 신호로 이용하고, 상기 기준 클럭 신호와 상기 피드백 클럭 신호의 위상차를 검출하는 위상검출기;
    상기 위상차에 대응하는 풀업과 풀다운을 수행하여 전압 제어 신호를 제공하는 차지 펌프; 및
    직렬로 연결되어서 상기 기준 클럭 신호를 순차적으로 지연하는 지연 단위들을 포함하며, 지연 단위들은 상기 기준 클럭 신호에 대응하며 서로 다른 위상의 상기 지연 클럭 신호들을 출력하고, 상기 옵션 정보에 대응하여 상기 지연 클럭 신호들 중 상기 제2 지연 클럭 신호의 선택하는 것을 제어하며, 상기 지연 클럭 신호들의 상기 듀티는 선택된 상기 제2 지연 클럭 신호에 의해서 결정되는 지연 라인;을 포함하는 포함하는 디스플레이 장치의 클럭 복원 회로.
  8. 제1 항에 있어서,
    상기 옵션 정보는 3 비트로 정의되며,
    상기 전송 클럭 신호의 상기 듀티는 최소 듀티와 최대 듀티를 포함한 8 개의 옵션 중 하나로 설정될 수 있는 디스플레이 장치의 클럭 복원 회로.
  9. 제1 항에 있어서,
    상기 옵션 정보는 4 비트로 정의되며,
    상기 전송 클럭 신호의 상기 듀티는 최소 듀티와 최대 듀티를 포함한 16개의 옵션 중 하나로 설정될 수 있는 디스플레이 장치의 클럭 복원 회로.
  10. 제1 항에 있어서,
    상기 옵션 정보는 복수의 비트로 정의되며,
    상기 옵션 정보에 의해 설정되는 상기 전송 클럭 신호의 상기 듀티의 복수의 옵션들은 상기 지연 클럭 신호들을 생성하는 지연 단위 별로 대응하도록 설정되는 디스플레이 장치의 클럭 복원 회로.
  11. 제1 항에 있어서,
    상기 옵션 정보는 복수의 비트로 정의되며,
    상기 옵션 정보에 의해 설정되는 상기 전송 클럭 신호의 상기 듀티의 복수의 옵션들은 상기 지연 클럭 신호들을 생성하는 복수의 지연 단위 별로 대응하도록 생성되는 디스플레이 장치의 클럭 복원 회로.
  12. 클럭 트레이닝 구간에 클럭 신호를 포함하는 전송 데이터를 수신하고, 상기 전송 데이터에서 상기 클럭 신호를 추출하여 기준 클럭 신호로 출력하고, 마스크 신호에 의해 상기 기준 클럭 신호의 라이징 시점을 결정하는 클럭 추출부;
    상기 기준 클럭 신호와 피드백 클럭 신호의 위상차를 검출하는 위상검출기;
    상기 위상차에 대응하는 풀업과 풀다운을 수행하여 전압 제어 신호를 제공하며, 상기 클럭 신호의 복원에 이용되는 듀티를 정의하는 변경 가능한 옵션 정보에 대응하여 상기 전압 제어 신호의 레벨을 제어하는 차지 펌프; 및
    직렬로 연결되어서 상기 기준 클럭 신호를 순차적으로 지연하는 지연 단위들을 포함하며, 상기 지연 단위들은 상기 기준 클럭 신호에 대응하며 서로 다른 위상의 지연 클럭 신호들을 출력하고, 상기 지연 클럭 신호들의 상기 듀티는 상기 전압 제어 신호에 의해서 결정되며, 상기 지연 클럭 신호들에서 상기 마스크 신호, 상기 피드백 클럭 신호 및 복원 신호를 선택하여 제공하는 지연 라인;을 포함하는 디스플레이 장치의 클럭 복원 회로.
  13. 제12 항에 있어서,
    상기 옵션 정보는 복수의 비트로 정의되며,
    상기 옵션 정보에 의해 설정되는 상기 전송 클럭 신호의 상기 듀티의 복수의 옵션들은 상기 지연 클럭 신호들을 생성하는 상기 지연 단위 별로 대응하도록 설정되는 디스플레이 장치의 클럭 복원 회로.
  14. 제1 항에 있어서,
    상기 옵션 정보는 복수의 비트로 정의되며,
    상기 옵션 정보에 의해 설정되는 상기 전송 클럭 신호의 상기 듀티의 복수의 옵션들은 상기 지연 클럭 신호들을 생성하는 복수의 상기 지연 단위 별로 대응하도록 생성되는 디스플레이 장치의 클럭 복원 회로.
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