KR102366952B1 - 지연고정루프 기반의 클럭 복원 장치 및 이를 구비한 수신 장치 - Google Patents

지연고정루프 기반의 클럭 복원 장치 및 이를 구비한 수신 장치 Download PDF

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Abstract

본 발명은 지연고정루프 기반의 클럭 복원 장치를 개시한다. 상기 지연고정루프 기반의 클럭 복원 장치는, 입력 신호로부터 클럭 신호를 생성하는 클럭 생성부; 상기 입력 신호를 감지하고, 상기 입력 신호의 주파수에 따라 대역폭을 설정하며, 대역폭 모드 신호를 제공하는 대역폭 설정부; 및 상기 대역폭 모드 신호에 대응하여 상기 클럭 신호를 지연하고, 상기 클럭 신호의 지연을 통해서 다수의 샘플링 클럭 신호를 생성하며, 상기 샘플링 클럭 신호를 상기 클럭 생성부에 제공하는 지연부;를 포함한다.

Description

지연고정루프 기반의 클럭 복원 장치 및 이를 구비한 수신 장치{DELAY LOCKED LOOP BASED CLOCK RECOVERY DEVICE AND RECEIVE DEVICE INCLUDING THE SAME}
본 발명은 디스플레이 장치에 관한 것으로, 더 상세하게는 자동으로 주파수 대역폭을 설정할 수 있는 지연고정루프 기반의 클럭 복원 장치 및 이를 구비한 수신 장치에 관한 것이다.
일반적으로, 디스플레이 장치는 디스플레이 패널, 게이트 드라이버, 소스 드라이버, 및 타이밍 컨트롤러 등을 포함한다.
디스플레이 패널은 복수 개의 게이트 라인과 복수 개의 데이터 라인을 구비하고, 게이트 드라이버는 게이트 라인에 게이트 구동 전압을 공급한다. 소스 드라이버는 데이터 라인에 데이터 전압을 공급하고, 타이밍 컨트롤러는 데이터 신호 사이에 클럭 신호가 임베드(Embed)된 입력 신호를 소스 드라이버에 제공한다.
소스 드라이버는 타이밍 컨트롤러로부터 입력 신호를 수신하고, 입력 신호로부터 데이터 신호 및 클럭 신호를 복원하며, 데이터 신호에 상응하는 데이터 전압을 디스플레이 패널에 제공한다.
이러한 소스 드라이버는 입력 신호로부터 클럭 신호를 복원하는 클럭 복원부 및 입력 신호로부터 데이터 신호를 복원하는 직렬-병렬 변환부를 구비한 수신 장치와, 복원된 데이터 신호를 그에 상응하는 데이터 전압으로 변환하는 디지털-아날로그 변환부, 및 변환된 데이터 전압을 디스플레이 패널에 출력하는 출력 회로 등을 포함할 수 있다.
한편, 종래 기술에 의한 수신 장치의 클럭 복원부는 저주파 또는 고주파의 단일 주파수 대역폭에서 동작하는 지연 고정 루프를 포함한다.
그런데, 이러한 종래 기술은 초기 설정된 단일 주파수 대역폭에서만 동작하므로 넓은 주파수 대역폭이 요구되는 디스플레이 장치에 적용하는데 한계가 있다. 따라서, 넓은 주파수 대역폭에서 동작할 수 있고 주파수 대역폭을 유동적으로 설정할 수 있는 클럭 복원부 및 이를 구비한 수신 장치가 요구되고 있다.
대한민국 등록특허 10-1169210(실리콘웍스, 등록일: 2012.07.23)
본 발명이 해결하고자 하는 기술적 과제는 입력 신호의 주파수에 따라 자동으로 주파수 대역폭을 설정할 수 있는 지연고정루프 기반의 클럭 복원 장치 및 이를 구비한 수신 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는 설정된 주파수 대역폭에 상응하는 대역폭 모드 신호에 대응하여 지연부의 지연시간을 조절함으로써 주파수 대역폭을 유동적으로 가변할 수 있는 지연고정루프 기반의 클럭 복원 장치 및 이를 구비한 수신 장치를 제공하는데 있다.
본 발명의 지연고정루프 기반의 클럭 복원 장치는, 입력 신호로부터 클럭 신호를 생성하는 클럭 생성부; 상기 입력 신호를 감지하고, 상기 입력 신호의 주파수에 따라 대역폭을 설정하며, 대역폭 모드 신호를 제공하는 대역폭 설정부; 및 상기 대역폭 모드 신호에 대응하여 상기 클럭 신호를 지연하고, 상기 클럭 신호의 지연을 통해서 다수의 샘플링 클럭 신호를 생성하며, 상기 샘플링 클럭 신호를 상기 클럭 생성부에 제공하는 지연부;를 포함한다.
본 발명의 지연고정루프 기반의 클럭 복원 장치를 구비한 수신 장치는, 샘플링 클럭 신호를 이용하여 입력 신호로부터 데이터 신호를 복원하는 직렬-병렬 변환부; 및 상기 입력 신호로부터 클럭 신호를 복원하고, 상기 클럭 신호를 지연하여 다수의 상기 샘플링 클럭 신호를 생성하며, 상기 입력 신호의 주파수에 따라 대역폭을 설정하는 클럭 복원부;를 포함한다.
상술한 바와 같이, 본 발명은 입력 신호의 주파수를 감지하고, 입력 신호의 주파수에 따라 자동으로 주파수 대역폭을 설정할 수 있다. 따라서, 본 발명의 지연고정루프 기반의 클럭 복원부가 구비된 수신 장치는 입력 신호의 주파수에 따라 대역폭을 유동적으로 가변할 수 있다.
또한, 본 발명은 입력 신호의 주파수에 따라 대역폭을 가변할 수 있으므로 넓은 주파수 대역폭을 요구하는 디스플레이 장치에 적용할 수 있고, 설계 과정에서 대역폭 변경을 용이하게 할 수 있다.
도 1은 본 발명의 지연고정루프 기반의 클럭 복원부를 구비한 수신 장치의 실시예를 설명하기 위한 블록도이다.
도 2는 도 1의 클럭 복원부가 구동하는 대역폭을 설명하기 위한 도면이다.
도 3은 도 1의 클럭 복원부의 실시예를 설명하기 위한 블록도이다.
도 4는 도 3의 지연셀의 실시예를 설명하기 위한 회로도이다.
도 5는 도 3의 대역폭 설정부의 실시예를 설명하기 위한 블록도이다.
도 6은 입력 신호가 저주파인 경우 도 5의 대역폭 설정부의 동작을 설명하기 위한 타이밍도이다.
도 7은 입력 신호가 고주파인 경우 도 5의 대역폭 설정부의 동작을 설명하기 위한 타이밍도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다. 본 명세서 및 특허청구범위에 사용된 용어는 통상적이거나 사전적 의미로 한정되어 해석되지 아니하며, 본 발명의 기술적 사항에 부합하는 의미와 개념으로 해석되어야 한다.
본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 바람직한 실시예이며, 본 발명의 기술적 사상을 모두 대변하는 것이 아니므로, 본 출원 시점에서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있다.
도 1은 본 발명의 지연고정루프 기반의 클럭 복원부(20)를 구비한 수신 장치의 실시예를 설명하기 위한 블록도이다. 본 실시예의 구성 설명에 앞서 입력 신호(CED: Clock Embedded Data)에 대해 간략히 설명하면 다음과 같다.
입력 신호(CED)는 타이밍 컨트롤러(도시되지 않음)로부터 제공되는 신호로, 데이터 신호(DATA) 사이에 더미 신호(DM)와 클럭 신호(CLK)가 임베드된 CEDS(Clock Embedded Data Signaling) 방식의 프로토콜로 제공되는 신호이다.
입력 신호(CED)는 클럭 훈련(Clock Training) 구간과 데이터 전송 구간에서 다른 포맷을 갖고 전송된다. 입력 신호(CED)는 클럭 훈련 구간에 클럭 신호(CLK)만을 포함하는 포맷을 가지며, 데이터 전송 구간에 클럭 신호(CLK)가 데이터 신호(DATA) 사이에 임베드된 포맷을 갖는다.
여기서, 클럭 훈련 구간은 클럭 신호(CLK)의 안정화를 위해 클럭 신호(CLK)만 포함하는 포맷의 입력 신호(CED)를 전송하는 구간으로 이해될 수 있으며, 데이터 전송 구간은 클럭 신호(CLK)가 안정화되면 데이터 신호(DATA) 사이에 클럭 신호(CLK)를 임베드한 포맷의 입력 신호(CED)를 전송하는 구간으로 이해될 수 있다.
그리고, 입력 신호(CED)는 차동 신호(Differential Signaling) 방식 또는 단일 신호(Single-ended Signaling) 방식으로 전송될 수 있으며, 입력 신호(CED)에 포함된 클럭 신호(CLK) 및 데이터 신호(DATA)는 동일한 레벨의 진폭으로 구성될 수 있다.
도 1을 참고하면, 본 발명의 실시예는 직렬-병렬 변환부(10) 및 클럭 복원부(20)를 포함한다.
직렬-병렬 변환부(10)는 클럭 복원부(20)에서 생성된 샘플링 클럭 신호(SCK1, SCK2, ~ SCK2N+1; N은 자연수)를 사용하여 입력 신호(CED)로부터 데이터 신호(DATA)를 복원한다. 데이터 신호(DATA)에는 화상 데이터가 포함될 수 있다. 화상 데이터는 디지털-아날로그 컨버터(DAC)에 의해 데이터 전압(계조 전압)으로 변환되고, 데이터 전압은 출력 회로(도시되지 않은)에 의해 디스플레이 패널에 제공된다.
클럭 복원부(20)는 입력 신호(CED)로부터 클럭 신호(CLK)를 복원하고, 클럭 신호(CLK)를 이용하여 적어도 하나 이상의 샘플링 클럭 신호(SCK1, SCK2, ~ SCK2N+1)를 생성한다.
이러한 클럭 복원부(20)는 직렬 연결된 다수의 지연셀(52, 도 3에 도시)을 구비한 지연부(50, 도 3에 도시)을 포함하며, 지연부(50)의 지연셀(52)들을 통해서 다수의 샘플링 클럭 신호(SCK1, SCK2, ~ SCK2N+1)를 생성한다. 지연부(50)의 지연셀(52)들은 입력 신호(CED)의 주파수에 따라 설정된 대역폭에 상응하는 대역폭 모드 신호(BWMODE)에 대응하여 지연시간이 조절될 수 있도록 구성한다. 이에 대한 설명은 도 3을 참조하여 후술한다.
도 2는 도 1의 클럭 복원부(20)가 구동하는 대역폭을 설명하기 위한 도면이다.
도 2의 (a)는 고주파에서 구동하는 지연고정루프(Delay Locked Loop)의 동작 범위를 나타내고, 도 2의 (b)는 저주파에서 구동하는 지연고정루프의 동작 범위를 나타내며, 도 2의 (c)는 저주파 및 고주파에서 구동하는 지연고정루프의 동작 범위를 나타낸다.
본 실시예는 도 2의 (c)와 같이, 저주파 및 고주파의 다중 주파수 대역폭에서 구동하는 지연고정루프 기반의 클럭 복원 장치 및 이를 구비한 수신 장치를 제공하고자 한다.
이를 위해 본 실시예는 입력 신호(CED)의 주파수에 따라 자동으로 주파수 대역폭을 설정하고, 주파수 대역폭에 상응하는 대역폭 모드 신호(BWMODE)에 대응하여 지연부(50)의 지연시간이 조절될 수 있도록 구성한다.
도 3은 도 1의 클럭 복원부(20)의 실시예를 설명하기 위한 블록도이다.
도 3을 참고하면, 클럭 복원부(20)는 클럭 생성부(30), 대역폭 설정부(40), 지연부(50), 위상차 검출기(60), 전하펌프(70), 및 루프필터(80)를 포함한다.
입력 신호(CED)는 클럭 훈련 구간에 클럭 신호(CLK)만을 포함하는 포맷을 가지며, 데이터 전송 구간에 클럭 신호(CLK)가 데이터 신호(DATA) 사이에 임베드된 포맷을 갖는다.
클럭 생성부(30)는 클럭 훈련 구간에 입력 신호(CED)에 포함된 클럭 신호(CLK)를 마스터 클럭 신호(MCLK)로 복원하고, 데이터 전송 구간에 입력 신호(CED)로부터 마스터 클럭 신호(MCLK)의 에지(Edge)를 복원하며, 지연부(50)으로부터 제공되는 복수 개의 샘플링 클럭 신호(SCK1, SCK2, ~ SCK2N + 1 ; N은 자연수) 중 적어도 하나 이상을 이용하여 마스터 클럭 신호(MCLK)의 나머지 부분을 복원한다.
상기와 같은 입력 신호(CED)에 포함된 클럭 신호(CLK)의 복원에 대한 설명은 본 출원인이 제안한 바 있는 "대한민국 등록특허 10-1169210" 에 개시되어 있다.
대역폭 설정부(40)는 클럭 훈련 구간에 입력 신호(CED)를 감지하고, 입력 신호(CED)와 내부에서 생성되는 발진 신호(OSC, 도 5에 도시)와의 주파수 관계에 따라 대역폭을 설정하며, 설정한 대역폭에 상응하는 대역폭 모드 신호(BWMODE)를 생성하며, 지연부(50)에 제공한다. 대역폭 모드 신호(BWMODE)는 지연부(50)의 지연시간 조절에 이용된다.
본 실시예는 설명의 간략화를 위해 입력 신호(CED)의 주파수에 따라 두 개의 대역폭에서 구동하는 것으로 설명한다. 물론, 다중 대역폭에서 구동하는 것으로 구성할 수 있다.
일례로, 대역폭 설정부(40)는 입력 신호(CED)와 발진 신호(OSC)와의 주파수 관계에 따라 두 개의 대역폭에서 구동하는 것으로 설정할 수 있다. 이때, 대역폭 설정부(40)는 한 비트의 대역폭 모드 신호(BWMODE)를 이용하여 두 개의 대역폭을 구분하고, 한 비트의 대역폭 모드 신호(BWMODE)를 지연부(50)에 제공하도록 구성한다.
또한, 대역폭 설정부(40)는 입력 신호(CED)와 발진 신호(OSC)와의 주파수 관계에 따라 네 개의 대역폭에서 구동하는 것으로 설정할 수 있다. 이때, 대역폭 설정부(40)는 두 비트의 대역폭 모드 신호(BWMODE)를 이용하여 네 개의 대역폭을 구분하고, 두 비트의 대역폭 모드 신호(BWMODE)를 지연부(50)에 제공하도록 구성한다. 이러한 대역폭 설정부(40)의 내부 구성은 도 5를 참조하여 후술한다.
지연부(50)는 클럭 생성부(30)로부터 마스터 클럭 신호(MCLK)를 수신하고, 마스터 클럭 신호(MCLK)를 지연시켜 복수 개의 샘플링 클럭 신호(SCK1, SCK2, ~ SCK2N+1)를 생성한다. 이러한 지연부(50)는 직렬 연결된 다수개의 지연셀(52)을 포함하고, 두 개의 지연셀(52)을 하나의 단위로 하여 복수 개의 샘플링 클럭 신호(SCK1, SCK2, ~ SCK2N + 1)를 생성한다. 여기서, 샘플링 클럭 신호(SCK1, SCK2, ~ SCK2N + 1)는 클럭 생성부(210)에 제공되어 마스터 클럭 신호(MCLK)의 복원에 이용되고, 직렬-병렬 변환부(10)에 제공되어 데이터 신호(DATA)의 복원에 이용된다. 그리고, 샘플링 클럭 신호(SCK1)와 샘플링 클럭 신호(SCK2N+1)는 위상차 검출기(60)에 제공되어 위상차에 상응하는 지연부(50)의 지연시간 조절을 위한 제어 전압(VCTRL) 생성에 이용된다.
지연부(50)는 루프필터(80)로부터 제어 전압(VCTRL)을 수신하고, 대역폭 설정부(40)로부터 대역폭 모드 신호(BWMODE)를 수신한다. 지연부(50)은 제어 전압(VCTRL) 및 대역폭 모드 신호(BWMODE)에 대응하여 각 지연셀(52)들의 지연시간을 조절한다. 제어 전압(VCTRL) 및 대역폭 모드 신호(BWMODE)에 의한 지연시간 조절에 대한 설명은 도 4를 참조하여 후술한다.
위상차 검출기(60)는 지연부(50)로부터 샘플링 클럭 신호(SCK1)와 샘플링 클럭 신호(SCK2N+1)를 수신하고, 두 신호의 위상차에 대응하여 업 신호(UP) 또는 다운 신호(DN)를 선택적으로 활성화하며, 업 신호(UP) 또는 다운 신호(DN)를 전하펌프(70)에 제공한다.
전하 펌프(70)는 업 신호(UP) 또는 다운 신호(DN)에 대응하여 전하가 충전 또는 방전되는 출력 전압을 루프필터(80)에 제공하고, 루프필터(80)는 전하펌프(240)로부터 제공되는 출력 전압에 대응하여 제어 전압(VCTRL)을 지연부(50)에 제공한다. 제어전압(VCTRL)은 지연셀(52)의 구동 스위치(DP1,DP2, DN1,DN2, 도 4에 도시)를 구동하는 전압으로 이용되고, 샘플링 클럭신호(SCK1, SCK2N+1)의 위상차에 따라 값이 결정된다.
도 4는 도 3의 지연셀(52)의 실시예를 설명하기 위한 회로도이다.
도 3 및 도 4를 참고하면, 지연부(50)는 직렬 연결된 다수개의 지연셀(52)들을 포함하고, 각 지연셀(52)들은 인버터(52a), 구동 스위치(DP1,DP2, DN1,DN2), 모드 스위치(MP1, MN1) 및 지연 캐패시터(CL)를 포함한다. 도 4는 직렬 연결된 다수의 지연셀(52)들 중 마스터 클럭 신호(MCLK)를 수신하여 지연하는 첫 번째 지연셀을 예시한다.
인버터(52a)는 풀업 소자(P1) 및 풀다운 소자(N1)를 포함하고, 마스터 클럭 신호(MCLK)에 대응하여 풀업 또는 풀다운 구동하며, 전류(IDP) 또는 전류(IDN)의 경로를 형성한다.
구동 스위치(DP1, DP2)는 제어 전압(VCTRL_P)에 대응하여 전류(IDP1, IDP2)의 경로를 형성하고, 구동 스위치(DN1, DN2)는 제어 전압(VCTRL_N)에 대응하여 전류(IDN1, IDN2)의 경로를 형성한다. 여기서, VCTRL_P는 샘플링 클럭신호(SCK1, SCK2N+1)의 위상차에 대응하여 전하가 방전된 제어전압(VCTRL)을 나타내고, VCTRL_N는 샘플링 클럭신호(SCK1, SCK2N+1)의 위상차에 대응하여 전하가 충전된 제어전압(VCTRL)을 나타낸다.
모드 스위치(MP1, MN1)는 대역폭 설정부(40)로부터 제공되는 대역폭 모드 신호(BWMODE)에 대응하여 구동 스위치(DP2, DN2)에 의해 형성된 전류(IDP2, IDN2)의 경로를 활성화한다.
지연 캐패시터(CL)는 인버터(52a)의 풀업 구동시 전류(IDP)에 의해 충전되고, 인버터(52a)의 풀다운 구동시 전류(IDN)에 의해 방전된다. 이러한 지연 캐패시터(CL)는 전류(IDP, IDN)가 증가하는 경우 충방전 시간이 짧아지고, 전류(IDP, IDN)가 감소하는 경우 충방전 시간이 길어진다.
상기와 같이 구성된 지연셀(52)의 지연시간을 설명하면 다음과 같다. 입력 신호(CED)가 고주파인 경우 대역폭 설정부(40)는 하이(High)의 로직 신호를 대역폭 모드 신호(BWMODE)로 제공하고, 입력 신호(CED)가 저주파인 경우 대역폭 설정부(40)는 로우(Low)의 로직 신호를 대역폭 모드 신호(BWMODE)로 제공하는 것으로 설명한다.
먼저, 대역폭 모드 신호(BWMODE)가 하이(High)인 경우, 전류(IDP)는 전류(IDP1)와 전류(IDP2)의 합이 되고, 전류(IDN)는 전류(IDN1)와 전류(IDN2)의 합이 된다.
이때, 지연 캐패시터(CL)의 충전시간은 병렬 연결된 구동 스위치(DP1, DP2)의 저항 값과 지연 캐패시터(CL)의 용량 값의 곱으로 연산되고, 방전시간은 병렬 연결된 구동 스위치(DN1, DN2)의 저항 값과 지연 캐패시터(CL)의 용량 값의 곱으로 연산된다.
구동 스위치(DP1, DP2)의 저항 값은 전류(IDP1, IDP2)와 반비례의 관계가 있으므로 전류(IDP)가 커져 충전시간이 짧아지고, 구동 스위치(DN1, DN2)의 저항 값 역시 전류(IDN1, IDN2)와 반비례의 관계가 있으므로 전류(IDN)가 커켜 방전시간도 짧아진다.
이와 같이 입력 신호(CED)가 고주파인 경우 대역폭 모드 신호(BWMODE)에 의해 모드 스위치(MP1, MN1)가 턴온되어 전류(IDP, IDN)가 증가되므로 지연셀(52)의 지연시간은 짧아진다.
다음으로, 대역폭 모드 신호(BWMODE)가 로우(Low)인 경우, 인버터(52a)의 풀업 구동시 전류(IDP)는 전류(IDP1)가 되고, 인버터(52a)의 풀다운 구동시 전류(IDN)는 전류(IDN1)가 된다.
이때, 지연 캐패시터(CL)의 충전시간은 구동 스위치(DP1)의 저항 값과 지연 캐패시터(CL)의 용량 값의 곱으로 연산되고, 방전시간은 구동 스위치(DN1)의 저항 값과 지연 캐패시터(CL)의 용량 값의 곱으로 연산된다.
구동 스위치(DP1)의 저항 값은 전류(IDP1)와 반비례의 관계가 있으므로 전류(IDP)가 작아져 충전시간이 길어지고, 구동 스위치(DN1)의 저항 값 역시 전류(IDN1)와 반비례의 관계가 있으므로 전류(IDN)가 작아져 방전시간도 길어진다.
이와 같이 입력 신호(CED)가 저주파인 경우 대역폭 모드 신호(BWMODE)에 의해 모드 스위치(MP1, MN1)가 턴오프되어 전류(IDP, IDN)가 감소하므로 지연셀(52)의 지연시간은 길어진다.
도 4는 설명의 간략화를 위해 두 개의 대역폭에서 구동하는 것으로 설명하였으나, 다중 대역폭에서 구동하는 지연셀(52)을 구성할 경우 병렬 연결되는 구동 스위치들의 개수도 그 만큼 늘어나고, 대역폭 모드 신호(BWMODE)도 한 비트에서 다수 개의 비트 신호로 제공되는 것으로 구성할 수 있다.
도 5는 도 3의 대역폭 설정부(40)의 실시예를 설명하기 위한 블록도이다.
도 5를 참고하면, 대역폭 설정부(40)는 전달부(42), 발진기(44) 및 주파수 비교부(46)를 포함한다.
전달부(42)는 락 신호(LOCK)에 대응하여 입력 신호(CED)를 주파수 비교부(46)에 전달한다. 여기서, 락 신호(LOCK)는 클럭 훈련 구간과 데이터 전송 구간을 구분하는 신호로, 본 실시예에서는 클럭 훈련 구간에 로우 상태이고 데이터 전송 구간에 하이 상태를 갖는다. 이러한 락 신호(LOCK)는 클럭 신호(CLK)가 안정화되면 로우 상태에서 하이 상태로 변경된다.
일례로, 전달부(42)는 락 신호(LOCK)의 반전신호를 수신하는 논리곱 연산소자로 구성하고, 락 신호(LOCK)가 로우 상태일 때 입력 신호(CED)를 주파수 비교부(46)에 전달한다. 즉, 전달부(42)는 락 신호(LOCK)가 로우 상태인 클럭 훈련 구간에 입력 신호(CED)를 주파부 비교부(46)에 전달한다. 결국, 대역폭 설정부(40)는 전달부(42)에 의해 클럭 훈련 구간에 클럭 신호만을 포함하는 입력 신호(CED)를 감지한다.발진기(44)는 일정한 주파수를 갖는 발진 신호(OSC)를 생성하여 주파수 비교부(46)에 제공한다. 발진 신호(OSC)는 입력 신호(CED)와의 주파수 관계에 따라 클럭 복원부(20)의 대역폭 설정에 이용되는 신호로, 입력 신호(CED)의 주파수보다 고주파로 설정될 수 있다.
주파수 비교부(46)는 입력 신호(CED)와 발진 신호(OSC)의 주파수를 비교하고, 그 비교결과에 따라 대역폭 모드 신호(BWMODE)를 생성하며, 대역폭 모드 신호(BWMODE)를 지연부(50)의 각 지연셀(52)들에 제공한다. 일례로, 주파수 대역폭을 두 개로 구분하는 경우 주파수 비교부(46)는 발진 신호(OSC)와 입력 신호(CED)의 주파수 관계에 따라 로우 또는 하이 상태의 로직 신호를 대역폭 모드 신호(BWMODE)로 지연부(50)에 제공할 수 있다.
주파수 비교부(46)는 카운터(46a) 및 대역폭 결정부(46b)를 포함한다.
카운터(46a)는 전달부(42)로부터 입력 신호(CED)를 인에이블 신호(EN)로 수신하고, 발진기(44)로부터 발진 신호(OSC)를 수신한다. 카운터(46a)는 입력 신호(CED)의 반주기 동안 수신되는 발진 신호(OSC)의 상승 에지를 카운팅하고, 카운팅 결과에 상응하는 카운팅 신호(CNT[0:3])를 대역폭 결정부(46b)에 제공하며, 입력 신호(CED)의 반주기 동안 수신되는 발진 신호(OSC)를 내부발진 신호(OSC_IN)로 대역폭 결정부(46b)에 제공한다.
일례로, 카운터(46a)는 발진 신호(OSC)가 로우에서 하이로 천이될 때마다 카운터 신호(CNT[0:3])를 출력하는 다수 개의 T-플립플롭(T-Flip-Flop)으로 구성할 수 있다.
대역폭 결정부(46b)는 카운터(46a)로부터 카운터 신호(CNT[0:3]) 및 내부발진 신호(OSC_IN)를 수신하고, 카운터 신호(CNT[0:3])에 따라 입력 신호(CED)의 주파수 대역폭을 결정하며, 주파수 대역폭에 상응하는 대역폭 모드 신호(BWMODE)를 내부발진 신호(OSC_IN)에 동기하여 지연부(50)에 제공한다.
이러한 대역폭 결정부(46b)는 클럭 훈련 구간(LOCK=L)에 대역폭 모드 신호(BWMODE)를 한번 생성하고, 락 신호(LOCK)가 다시 로우 상태가 될 때까지 유지하는 것으로 구성할 수 있다.
일례로, 대역폭 결정부(46b)는 카운터 신호(CNT[0:3])에 대응하여 논리 연산하는 논리 연산소자와, 논리 연산소자의 출력 신호(NUM, 도 6에 도시)를 내부발진 신호(OSC_IN)에 동기하여 대역폭 모드 신호(BWMODE)로 출력하는 D-플립플롭(D-Flip-Flop)으로 구성할 수 있다.
이와 같이 대역폭 설정부(40)는 전달부(42)를 통해서 클럭 훈련 구간(LOCK=L)에 입력 신호(CED)를 감지하고, 주파수 비교부(46)를 통해서 입력 신호(CED)와 발진 신호(OSC)와의 주파수 관계에 따라 대역폭을 설정하며, 설정한 대역폭에 상응하는 대역폭 모드 신호(BWMODE)를 생성하며, 지연부(50)에 제공한다
상기와 같이 구성된 대역폭 설정부(40)의 동작을 타이밍도를 참조하여 설명하면 다음과 같다. 본 실시예는 설명의 간략화를 위해 두 개의 대역폭에서 구동하는 것으로 설명한다.
도 6은 입력 신호(CED)가 저주파인 경우 도 5의 대역폭 설정부(40)의 동작을 설명하기 위한 타이밍도이다.
도 5 및 도 6을 참고하면, 대역폭 설정부(40)는 클럭 훈련 구간(LOCK=L)에 입력 신호(CED)를 수신하고, 입력 신호(CED)의 반주기 동안 수신되는 발진 신호(OSC)의 상승 에지를 카운팅한다.
대역폭 설정부(40)는 발진 신호(OSC)의 상승 에지가 미리 설정된 기준치만큼 카운팅되면 NUM 신호를 활성화하고, 내부발진 신호(OSC_IN)의 하강 에지에 동기하여 NUM 신호의 반전 신호를 대역폭 모드 신호(BWMODE)로 생성한다. 여기서, NUM 신호는 대역폭 결정부(46b)의 내부에서 발진 신호(OSC)의 상승 에지가 기준치만큼 카운팅되면 활성화되는 신호이다.
대역폭 설정부(40)는 락 신호(LOCK)가 다시 하이에서 로우로 천이 될 때까지 대역폭 모드 신호(BWMODE)의 로직 상태를 로우로 유지한다.
이와 같이 대역폭 설정부(40)는 입력 신호(CED)가 저주파로 판정되면 로우 상태의 대역폭 모드 신호(BWMODE)를 생성하고, 지연시간 조절에 이용되는 대역폭 모드 신호(BWMODE)를 지연부(50)의 각 지연셀(52)들에 제공한다.
도 7은 입력 신호(CED)가 고주파인 경우 도 5의 대역폭 설정부(40)의 동작을 설명하기 위한 타이밍도이다.
도 5 및 도 7을 참고하면, 대역폭 설정부(40)는 클럭 훈련 구간(LOCK=L)에 입력 신호(CED)를 수신하고, 입력 신호(CED)의 반주기 동안 수신되는 발진 신호(OSC)의 상승 에지를 카운팅한다.
대역폭 설정부(40)는 발진 신호(OSC)의 상승 에지가 미리 설정된 기준치 미만으로 카운팅되면 마지막 내부발진 신호(OSC_IN)의 하강 에지에 동기하여 대역폭 모드 신호(BWMODE)를 하이 상태로 생성한다.
대역폭 설정부(40)는 락 신호(LOCK)가 다시 로우로 천이 될 때까지 대역폭 모드 신호(BWMODE)의 로직 상태를 하이로 유지한다.
이와 같이 대역폭 설정부(40)는 입력 신호(CED)가 고주파로 판정되면 하이 상태의 대역폭 모드 신호(BWMODE)를 생성하고, 지연시간 조절에 이용되는 대역폭 모드 신호(BWMODE)를 지연부(50)의 각 지연셀(52)들에 제공한다.
상술한 바와 같이, 본 발명은 클럭 훈련 구간에 입력 신호(CED)의 주파수를 감지하고, 감지한 입력 신호(CED)의 주파수에 따라 주파수 대역폭을 설정할 수 있으므로, 넓은 주파수 대역폭을 요구하는 디스플레이 장치에 적용할 수 있고 용이하게 주파수 대역폭을 변경할 수 있다.
10 : 직렬-병렬 변환부 20 : 클럭 복원부
30 :클럭 생성부 40 : 대역폭 설정부
42 : 전달부 44 : 발진기
46 : 주파수 비교부 46a : 카운터
46b : 대역폭 결정부 50 : 지연부
52 : 지연셀 60 : 위상차 검출기
70 : 전하펌프 80 : 루프필터

Claims (15)

  1. 입력 신호로부터 클럭 신호를 생성하는 클럭 생성부;
    상기 입력 신호를 감지하고, 상기 입력 신호와 내부에서 생성되는 발진 신호 간의 주파수 관계에 따라 대역폭을 설정하며, 대역폭 모드 신호를 제공하는 대역폭 설정부; 및
    상기 대역폭 모드 신호에 대응하여 상기 클럭 신호를 지연하고, 상기 클럭 신호의 지연을 통해서 다수의 샘플링 클럭 신호를 생성하며, 상기 샘플링 클럭 신호를 상기 클럭 생성부에 제공하는 지연부;
    를 포함하는 지연고정루프 기반의 클럭 복원 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 대역폭 설정부는 클럭 훈련 구간에 상기 입력 신호를 감지하도록 설정된 지연고정루프 기반의 클럭 복원 장치.
  4. 제 1 항에 있어서, 상기 대역폭 설정부는
    상기 발진 신호를 생성하는 발진기; 및
    상기 입력 신호 및 상기 발진 신호를 수신하고, 상기 입력 신호의 반주기 동안 수신되는 상기 발진 신호를 카운팅하며, 카운팅 결과에 따라 상기 대역폭을 설정하고, 상기 대역폭에 상응하는 상기 대역폭 모드 신호를 상기 지연부에 제공하는 주파수 비교부;
    를 포함하는 지연고정루프 기반의 클럭 복원 장치.
  5. 제 4 항에 있어서, 상기 대역폭 설정부는
    클럭 훈련 구간에 상기 입력 신호를 상기 주파수 비교부에 전달하는 전달부;
    를 더 포함하는 지연고정루프 기반의 클럭 복원 장치.
  6. 제 4 항에 있어서, 상기 주파수 비교부는
    상기 입력 신호의 반주기 동안 수신되는 상기 발진 신호를 카운팅하고, 카운팅 결과에 상응하는 카운팅신호를 제공하며, 상기 입력 신호의 반주기 동안 수신되는 상기 발진 신호를 내부발진 신호로 제공하는 카운터; 및
    상기 카운팅 신호에 대응하여 상기 대역폭을 결정하며, 상기 내부발진 신호에 대응하여 상기 대역폭에 상응하는 상기 대역폭 모드 신호를 상기 지연부에 제공하는 대역폭 결정부;
    를 포함하는 지연고정루프 기반의 클럭 복원 장치.
  7. 제 1 항에 있어서, 상기 지연부는
    상기 대역폭 모드 신호에 대응하여 상기 클럭 신호의 지연시간을 가변하도록 설정된 지연고정루프 기반의 클럭 복원 장치.
  8. 제 7 항에 있어서, 상기 지연부는
    직렬 연결된 복수 개의 지연셀들을 포함하고,
    상기 대역폭 모드 신호에 대응하여 상기 지연셀들에 공급되는 제어 전류를 증가 또는 감소시켜 상기 지연시간을 가변하는 지연고정루프 기반의 클럭 복원 장치.
  9. 제 8 항에 있어서, 상기 지연셀들은 각각,
    이전 지연셀의 출력 신호에 대응하여 풀업 또는 풀다운 구동하는 인버터;
    상기 인버터의 풀업 또는 풀다운 구동에 대응하여 전하를 충전 또는 방전하는 지연 캐패시터;
    제1 내지 제2제어 전류가 상기 지연 캐패시터에 제공되도록 제어 전압에 대응하여 제1 및 제2전류 경로들을 형성하는 구동 스위치들; 및
    상기 대역폭 모드 신호에 대응하여 상기 제1 및 제2전류 경로들을 선택적으로 활성화하는 모드 스위치들;
    을 포함하는 지연고정루프 기반의 클럭 복원 장치.
  10. 샘플링 클럭 신호를 이용하여 입력 신호로부터 데이터 신호를 복원하는 직렬-병렬 변환부; 및
    상기 입력 신호로부터 클럭 신호를 복원하고, 상기 클럭 신호를 지연하여 다수의 상기 샘플링 클럭 신호를 생성하며, 상기 입력 신호의 주파수에 따라 대역폭을 설정하는 클럭 복원부;
    를 포함하고,
    클럭 복원부는 추가로, 클럭 훈련 구간에 상기 입력 신호의 주파수와 내부에서 생성되는 발진 신호 간의 주파수 관계에 따라 상기 대역폭을 설정하고, 상기 대역폭에 대응하는 대역폭 모드 신호를 생성하며, 상기 대역폭 모드 신호에 대응하여 상기 클럭 신호의 지연시간을 가변하는, 지연고정루프 기반의 클럭 복원 장치를 구비한 수신 장치.
  11. 삭제
  12. 제 10 항에 있어서, 상기 클럭 복원부는
    상기 입력 신호로부터 상기 클럭 신호를 생성하는 클럭 생성부;
    상기 입력 신호를 감지하고, 상기 입력 신호의 주파수에 따라 상기 대역폭을 설정하며, 상기 대역폭 모드 신호를 제공하는 대역폭 설정부; 및
    상기 대역폭 모드 신호에 대응하여 상기 클럭 신호를 지연하고, 상기 클럭 신호의 지연을 통해서 다수의 상기 샘플링 클럭 신호를 생성하며, 상기 샘플링 클럭 신호를 상기 클럭 생성부 및 상기 직렬-병렬 변환부에 제공하는 지연부;
    를 포함하는 지연고정루프 기반의 클럭 복원 장치를 구비한 수신 장치.
  13. 제 12 항에 있어서, 상기 대역폭 설정부는
    클럭 훈련 구간에 상기 입력 신호를 전달하는 전달부;
    발진 신호를 생성하는 발진기;
    상기 입력 신호 및 상기 발진 신호를 수신하며, 상기 입력 신호의 반주기 동안 수신되는 상기 발진 신호를 카운팅하고, 카운팅 결과에 상응하는 카운팅신호를 제공하며, 상기 입력 신호의 반주기 동안 수신되는 상기 발진 신호를 내부발진 신호로 제공하는 카운터; 및
    상기 카운팅 신호에 대응하여 상기 대역폭을 결정하며, 상기 내부발진 신호에 대응하여 상기 대역폭에 상응하는 상기 대역폭 모드 신호를 상기 지연부에 제공하는 대역폭 결정부;
    를 포함하는 지연고정루프 기반의 클럭 복원 장치를 구비한 수신 장치.
  14. 제 12 항에 있어서, 상기 지연부는
    직렬 연결된 복수 개의 지연셀들을 포함하고,
    상기 대역폭 모드 신호에 대응하여 상기 지연셀들에 공급되는 제어 전류를 증가 또는 감소시켜 지연시간을 가변하는 지연고정루프 기반의 클럭 복원 장치를 구비한 수신 장치.
  15. 제 14 항에 있어서, 상기 지연셀들은 각각,
    이전 지연셀의 출력 신호에 대응하여 풀업 또는 풀다운 구동하는 인버터;
    상기 인버터의 풀업 또는 풀다운 구동에 대응하여 전하를 충전 또는 방전하는 지연 캐패시터;
    제1 내지 제2제어 전류가 상기 지연 캐패시터에 제공되도록 제어 전압에 대응하여 제1 및 제2전류 경로들을 형성하는 구동 스위치들; 및
    상기 대역폭 모드 신호에 대응하여 상기 제1 및 제2전류 경로들을 선택적으로 활성화하는 모드 스위치들;
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102655530B1 (ko) * 2019-10-15 2024-04-08 주식회사 엘엑스세미콘 스트림 클럭 생성 장치 및 이를 포함하는 임베디드 디스플레이포트 시스템
CN113066413B (zh) * 2021-04-20 2022-10-21 合肥京东方显示技术有限公司 一种时钟数据恢复装置及方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005354271A (ja) * 2004-06-09 2005-12-22 Seiko Epson Corp 半導体装置、クロック位相調整回路、送信回路及び受信回路。

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6834087B2 (en) * 2003-01-31 2004-12-21 Nokia Corporation Delay lock loop circuit, and associated method, for a radio receiver
KR100986041B1 (ko) * 2008-10-20 2010-10-07 주식회사 실리콘웍스 클럭 신호가 임베딩된 단일 레벨 신호 전송을 이용한 디스플레이 구동 시스템
KR101169210B1 (ko) 2009-02-13 2012-07-27 주식회사 실리콘웍스 지연고정루프 기반의 클럭 복원부가 구비된 수신부 장치
KR101696467B1 (ko) * 2009-05-29 2017-01-16 엘지디스플레이 주식회사 액정표시장치
KR101615101B1 (ko) * 2009-08-13 2016-05-12 삼성전자주식회사 클록 복원 회로 및 이를 포함하는 샘플링 신호 생성기
KR101642833B1 (ko) * 2010-02-05 2016-07-26 삼성전자주식회사 클럭 임베디드 인터페이스 방법, 그 방법을 이용하는 송수신기 및 디스플레이 장치
KR101201116B1 (ko) * 2010-08-17 2012-11-13 성균관대학교산학협력단 동적 루프 대역을 갖는 위상고정루프 및 동적 루프 대역을 사용하여 기준신호에 동기하는 출력신호를 생성하는 방법
CN102222457B (zh) * 2011-05-19 2013-11-13 硅谷数模半导体（北京）有限公司 定时控制器及具有其的液晶显示器
KR101438478B1 (ko) * 2011-11-24 2014-09-17 주식회사 실리콘웍스 지연고정루프 기반의 클럭 복원부가 구비된 수신부 장치의 데이터 수신방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005354271A (ja) * 2004-06-09 2005-12-22 Seiko Epson Corp 半導体装置、クロック位相調整回路、送信回路及び受信回路。

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