CN105938712B - 用于传输显示信号的装置和方法 - Google Patents

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Abstract

本发明公开了用于传输具有协议的显示信号的装置和方法，所述显示信号包括假信号和时钟信号。用于传输显示信号的装置可以包括：发送器，所述发送器被配置成发送显示信号，在所述显示信号中，在图像数据之间依次嵌入假信号和时钟信号；以及接收器，所述接收器被配置成接收所述显示信号。由于在在图像数据之间提取时钟信号的时间点前后能够确保充足的裕度，因此能够确保系统的稳定的操作，且系统接口能够防止发生EMI。

Description

用于传输显示信号的装置和方法
技术领域
本发明涉及显示信号传输，更具体地，本发明涉及用于传输具有协议的显示信号的装置和方法，该显示信号包括假信号和时钟信号。
背景技术
平板显示设备将包括图像数据的显示信号发送到显示面板，并且在显示面板上显示对应于图像数据的图像。
平板显示设备可以被配置成通过点对点差分信号传输(Point-to-PointDifferential Signaling，PPDS)、抑制摆幅差分信号传输(Reduced Swing DifferentialSignaling，RSDS)、或微型低压差分信号传输(mini Low Voltage DifferentialSignaling，mini-LVDS)发送显示信号。
PPDS易受电磁干扰(Electromagnetic Interference，EMI)影响，且当在通过不同的传输线发送的时钟信号和图像数据之间存在歪斜失真时可以引起数据样本错误。mini-LVDS和RSDS被配置成分别发送图像数据和用于恢复图像数据的主时钟信号。mini-LVDS和RSDS由于通过用于发送主时钟信号的传输线的阻抗失配产生的反射波而可以引起信号失真，且mini-LVDS和RSDS易受EMI影响。
为了解决上述问题，具有时钟信号嵌入在图像数据中的协议已被提出。在该情况下，图像数据和时钟信号通过相同的传输线发送，且该协议被称为时钟嵌入式数据信号传输(Clock Embedded Data Signaling，CEDS)。
然而，常规的CEDS协议需要在在图像数据之间提取时钟信号的时间点前后确保足够的裕度，以处理高频操作。
在该常规的CEDS协议中，时钟信号被提取的时间点的边缘被固定在上升沿或下降沿。因此，位于图像数据的最后一个比特之后的假信号必须转化成固定的边缘状态，以提取时钟信号。
当假信号被固定至高电平且图像数据的最后一个比特处于低电平时或当假信号被固定至低电平且图像数据的最后一个比特处于高电平时，图像数据的最后一个比特和假信号之间存在电平差。因此，在图像数据的最后一个比特和假信号之间可以产生电平转换。针对每个图像数据，可以发生在假信号之前发生的电平转换。
也就是说，在常规的CEDS协议中，在图像数据的最后一个比特和假信号之间可以产生电平转换。因此，被固定以提取时钟信号的假信号可以基于图像数据周期性地引起EMI。
发明内容
各种实施方式涉及用于传输显示信号的装置和方法，其能够在在图像数据之间提取时钟信号的时间点前后确保足够的裕度，由此顺利地处理高频操作。
而且，各种实施方式涉及用于传输显示信号的装置和方法，其中，假信号和时钟信号中的一者或多者被配置成具有多个比特，以在在图像数据之间提取时钟信号的时间点前后确保足够的裕度。
而且，各种实施方式涉及用于传输显示信号的装置和方法，其中，可以基于各图像数据的最后一个比特的状态将随后的假信号的状态确定为具有上升沿或下降沿，使得系统接口可以以随机状态传输时钟信号，从而防止周期性的EMI。
在一实施方式中，用于传输显示信号的装置可以包括：发送器，所述发送器被配置成发送显示信号，在所述显示信号中，在图像数据之间依次嵌入假信号和时钟信号；以及接收器，所述接收器被配置成接收所述显示信号。所述假信号可以具有取决于图像数据的最后一个比特的电平的电平，以及时钟信号可以具有所述假信号所转换成的电平。
在一实施方式中，用于传输显示信号的方法可以包括：提供具有取决于图像数据的最后一个比特的电平的电平的假信号；生成具有所述假信号所转换成的电平的时钟信号，使得所述时钟信号形成周期性边缘；以及向接收器输出显示信号，其中在图像数据之间依次嵌入假信号和时钟信号。
附图说明
图1是示出根据本发明的实施方式的用于传输显示信号的装置的框图。
图2是示出图1的发送器的示例的框图。
图3是示出图1的接收器的示例的框图。
图4是示出图3的时钟恢复单元的示例的框图。
图5是示出图4的时钟发生器的示例的电路图。
图6是用于描述时钟发生器的、对应于时钟训练时段的操作的电路图。
图7是用于描述时钟发生器的、对应于嵌入时段的操作的波形图。
图8是用于描述确定时钟信号的上升沿的操作的电路图。
图9是用于描述用于保持时钟信号的活动状态的下拉操作的电路图。
图10是用于描述用于确定时钟信号的下降沿的上拉操作的电路图。
图11至图14是说明显示信号的协议的波形图。
具体实施方式
下文，将参照附图详细描述本发明的实施方式。在本说明书和权利要求书中使用的术语不限于典型的字典定义，而必须被解释为与本发明的技术思想一致的含义和概念。
本说明书中描述的实施方式和附图中示出的结构是本发明的优选实施方式，且不表示本发明的整个技术思想。因此，在本发明提交的时间点可以提供能够代替所述实施方式和结构的各种等同物和变型。
参照图1，根据本发明的实施方式的用于传输显示信号的装置在发送器10和接收器20之间发送显示信号CED。显示信号CED具有CEDS协议，其中，假信号DM和时钟信号CLK嵌入在图像数据D<0:n>之间。发送器10通过同一信号线将图像数据D<0:n>、假信号DM和时钟信号CLK发送到接收器20。
显示信号CED的每个图像数据D<0:n>可以包括多个比特，且假信号DM和时钟信号CLK可以具有与图像数据D<0:n>相同的幅值水平。显示信号CED的图像数据D<0:n>可以被配置为单端信号或一对差分信号，且图像数据D<0:n>的最后一个比特D<n>、假信号DM和时钟信号CLK可以被配置为单端信号。
显示信号CED在时钟训练时段和嵌入时段中可以具有不同的格式。显示信号CED在时钟训练时段中可以包括仅仅时钟信号CLK，且在嵌入时段具有协议，其中，假信号DM和时钟信号CLK被嵌入在各个图像数据D<0:n>之间。
时钟训练时段可以被理解为解锁(LOCK OFF)时段，这是因为时钟信号CLK不稳定，且包括仅仅时钟信号CLK的显示信号CED被发送以执行用于稳定时钟信号CLK的同步操作。嵌入时段可以被理解为锁定(LOCK ON)时段，这是因为时钟信号CLK稳定，且包括图像数据D<0:n>、假信号DM和时钟信号CLK的显示信号CED以正常格式进行发送，以用于显示。当解锁时，可以使锁定信号LOCK失能为逻辑低电平L(“0”)，且当锁定时，可以使锁定信号LOCK为逻辑高电平H(“1”)。锁定信号LOCK将参照根据本发明的装置的操作进行描述。
发送器10被配置为发送显示信号，其中，在各个图像数据D<0:n>之间嵌入假信号DM和时钟信号CLK。接收器20被配置为接收显示信号CED、从显示信号CED恢复时钟信号CLK和图像数据D<0:n>、且使用所恢复的时钟信号CLK和图像数据D<0:n>生成源驱动信号(未示出)。源驱动信号可以被提供给显示面板(未示出)以显示图像。
在本实施方式中，从发送器10输出的显示信号CED可以包括依次嵌入在各个图像数据D<0:n>之间的假信号DM和时钟信号CLK，假信号DM可以具有取决于图像数据D<0:n>的最后一个比特D<n>的电平的电平，且时钟信号CLK可以具有假信号DM所转换成的电平。
当假信号DM取决于图像数据D<0:n>的最后一个比特D<n>的电平时，其可以指示在图像数据D<0:n>的最后一个比特D<n>的值处于逻辑低电平“0”或逻辑高电平“1”的情况下假信号DM被设置为逻辑低电平“0”或逻辑高电平“1”。当时钟信号CLK具有假信号DM所转换成的电平时，其可以指示在假信号DM处于逻辑低电平“0”的情况下时钟信号CLK具有逻辑高电平“1”，且在假信号DM处于逻辑高电平“1”的情况下时钟信号CLK具有逻辑低电平“0”。也就是说，在假信号DM和时钟信号CLK之间可以形成周期性边缘。该边缘可以对应于从逻辑低电平“0”转换成逻辑高电平“1”的上升沿或从逻辑高电平“1”转换成逻辑低电平“0”的下降沿。
在显示信号CED内的假信号DM和时钟信号CLK中的每一者可以包括一比特。
替选地，在显示信号CED内的假信号DM和时钟信号CLK中的一者或多者可以包括在同一电平的2比特。也就是说，假信号DM和时钟信号CLK中的一者或多者可以被设置为在逻辑低电平的2比特“00”或在逻辑高电平的2比特“11”。时钟信号CLK可以具有假信号DM所转换成的电平。更具体地，显示信号CED可以包括1比特的假信号DM和2比特的时钟信号CLK、2比特的假信号DM和1比特的时钟信号CLK、或2比特的假信号DM和2比特的时钟信号CLK。
下面将参照图11至图14描述根据本实施方式的显示信号CED的修改的协议。在图1至图10的实施方式中，假设使用包括1比特的假信号DM和1比特的时钟信号CLK的显示信号CED。
如图2所示，发送器10可以包括输出电路12、假信号提供单元14和时钟信号提供单元16。
假信号提供单元14提供假信号DM，该假信号DM具有取决于图像数据D<0:n>的最后一个比特D<n>的电平的电平。也就是说，假信号提供单元14可以接收图像数据D<0:n>的最后一个比特D<n>，并输出保持最后一个比特D<n>的值的假信号DM。例如，假信号提供单元14可以包括锁存器或缓冲器。
时钟信号提供单元16可以被配置为接收时钟信号CLK_O和从假信号提供单元14提供的假信号DM，生成具有从其转换成假信号DM的电平的电平的时钟信号CLK，并将时钟信号CLK提供给输出电路12。
可以从发送器10的外部提供输入到时钟信号提供单元16的时钟信号CLK_O或在发送器10中生成输入到时钟信号提供单元16的时钟信号CLK_O。时钟信号提供单元16可以包括电平移位器、反相器或逻辑电路。
输出电路12可以被配置成生成串行信号且将串行信号作为显示信号CED发送，在串行信号中依次布置图像数据D<0:n>、假信号DM和时钟信号CLK。输出电路12可以包括并串转换器。
如图3所示，接收器20包括串并转换器110和时钟恢复单元120。
时钟恢复单元120可以用于恢复包括在显示信号CED中的时钟信号CLK。通过时钟恢复单元120恢复的时钟信号CLK用于恢复包括在显示信号CED中的图像数据D<0:n>。
时钟恢复单元120检测对应于包括在显示信号CED中的边缘的周期性边缘信号EDGE，且使用边缘信号EDGE恢复时钟信号CLK。
串并转换器110被配置成使用通过时钟恢复单元120恢复的时钟信号CLK将包括在显示信号CED中的串行图像数据D<0:n>转换成并行图像数据，并输出并行图像数据以恢复实际的图像数据D<0:n>。
图4是示出图3的时钟恢复单元120的图。
参照图4，时钟恢复单元120可以包括时钟发生器210、压控延迟线220、相位差检测器230、电荷泵240和环路滤波器250。
时钟发生器210从显示信号CED恢复主时钟信号MCLK。针对该操作，时钟发生器210使用通过压控延迟线220将主时钟信号MCLK延迟不同的时间而得到的多个延迟的时钟信号CK1,CK2,…,CK2N+1，来生成将在其中使用的屏蔽信号MASK、上拉控制信号PU和下拉控制信号PD。将在下文参照图5描述屏蔽信号MASK、上拉控制信号PU和下拉控制信号PD。
压控延迟线220使用串联连接的多个反相器生成多个延迟的时钟信号CK1,CK2,…,CK2N+1。由于每个延迟的时钟信号CK1,CK2,…,CK2N+1为来自每两个串联连接的反相器的输出信号，因此延迟的时钟信号具有与主时钟信号MCLK相同的相位，但被延迟两个反相器的响应延迟时间。
相位差检测器230响应于显示信号CED和多个延迟的时钟信号CK1,CK2,…,CK2N+1中的一个延迟的时钟信号CK1之间的相位差，来选择性地激活上信号UP和下信号DN。延迟的时钟信号CK1仅仅为一示例。
电荷泵240生成对应于上信号UP和下信号DN的输出电压，且环路滤波器250根据电荷泵240的输出电压生成控制电压VCTRL。
控制电压VCTRL用作用于形成压控延迟线220的多个反相器的驱动电压。当控制电压VCTRL为高时，由于供给到反相器的电流增加，因此每个反相器的响应延迟时间降低。另一方面，当控制电压VCTRL为低时，由于供给到反相器的电流降低，因此每个反相器的响应延迟时间增加。因此，在延迟的时钟信号CK1和显示信号CED之间的相位差可以被控制。
在上述结构中，时钟恢复单元120可以选择通过将主时钟信号MCLK延迟不同的时间而获得的多个延迟的时钟信号CK1,CK2,…,CK2N+1中的任一者来作为恢复的时钟信号CLK。
图5是示出图4的时钟发生器210的图。
时钟发生器210从显示信号CED恢复主时钟信号MCLK，且包括显示信号处理单元310、控制信号生成单元320、开关371至开关374、第一反相器330、第二反相器350、上拉和下拉单元340、以及下拉块360。
显示信号处理单元310包括边缘检测器(ED)311和延迟单元(DU)312。边缘检测器311检测包括在显示信号CED中的上升沿和下降沿并生成边缘信号EDGE，延迟单元312将显示信号CED延迟预定时间。
控制信号生成单元320包括屏蔽信号发生器(MSG)321和上下控制信号发生器(CSG)322。屏蔽信号发生器321使用多个延迟的时钟信号CK1,CK2,…,CK2N+1中的两个延迟的时钟信号来生成屏蔽信号MASK，该两个延迟的时钟信号具有包括边缘信号EDGE被激活的时刻的时间间隔。
上下控制信号发生器322使用多个延迟的时钟信号CK1,CK2,…,CK2N+1中的两个延迟的时钟信号来生成下拉控制信号PD，该两个延迟的时钟信号在自通过屏蔽信号MASK检测边缘信号EDGE的时间点的预定时间期间具有用于执行下拉操作的预定时间间隔。此外，上下控制信号发生器322使用多个延迟的时钟信号CK1,CK2,…,CK2N+1中的两个延迟的时钟信号来生成上拉控制信号PU，该两个延迟的时钟信号在屏蔽信号MASK被激活以执行上拉操作后的预定时间期间具有用于执行上拉操作的预定时间间隔。上下控制信号发生器322可以生成下拉控制信号PD和上拉控制信号PU，使得下拉终点和上拉起点彼此一致。此外，上下控制信号发生器322可以生成下拉控制信号PD和上拉控制信号PU，使得屏蔽信号MASK终点和下拉操作的起点彼此一致。
开关371被切换以响应于锁定信号LOCK选择边缘检测器311的边缘信号EDGE和延迟单元312的输出信号中的一者。
开关372被切换以响应于锁定信号LOCK选择屏蔽信号MASK和逻辑高信号“1”中的一者。
开关373被操作以当从开关372输出逻辑高信号“1”时发送通过开关371接收到的延迟的显示信号CED。当从开关372输出屏蔽信号MASK时，开关373被操作以响应于屏蔽信号MASK被激活的时段发送边缘检测器311的边缘信号EDGE，该边缘信号EDGE通过开关371接收。在图5中，DEG表示开关373的输出信号。
第一反相器330响应于处于锁定状态的锁定信号LOCK使开关373的输出信号DEG的相位反相。第一反相器330包括：PMOS晶体管M1，该PMOS晶体管M1被配置成通过其栅极接收锁定信号LOCK；以及PMOS晶体管M2和NMOS晶体管M3，该PMOS晶体管M2和NMOS晶体管M3被配置成通过其栅极接收输出信号DEG。PMOS晶体管M2和NMOS晶体管M3以CMOS结构联接，且PMOS晶体管M1根据锁定信号LOCK将电源电压VDD发送到PMOS晶体管M2。
第二反相器350被配置成将第一反相器330的输出信号的相位反相且将反相信号作为主时钟信号MCLK输出。
上拉和下拉单元340响应于锁定信号LOCK、下拉控制信号PD和上拉控制信号PU上拉或下拉驱动第二反相器350的输入端子的电压。
上拉和下拉单元340包括开关341、开关342、上拉块343和下拉块344。开关341被切换以响应于锁定信号LOCK而将电源电压VDD发送到上拉块343。开关342被切换以响应于锁定信号LOCK而将接地电压GND发送到下拉块344。当开关341接通时，上拉块343响应于上拉控制信号PU而执行将第二反相器350的输入端子的电压提高的上拉操作。当开关342接通时，下拉块344响应于下拉控制信号PD而执行将第二反相器350的输入端子的电压降低的下拉操作。
下拉块360安装在第一反相器330的输入端子和开关374之间，且当开关374响应于锁定信号LOCK而接通时，下拉块360响应于下拉控制信号PD而下拉驱动第一反相器330的输入端子的电压电平。
当锁定信号LOCK处于逻辑低状态时，开关371将从延迟单元312输出的延迟的显示信号发送到开关373，开关372选择逻辑高信号“1”且将所选择的信号发送到开关373，且开关374、开关341和开关342断开。此时，开关373响应于从开关372提供的逻辑高信号“1”而保持接通状态。
当锁定信号LOCK处于逻辑高状态时，开关371将从边缘检测器311输出的边缘信号EDGE作为检测到的边缘信号DEG发送到开关373，开关372选择从屏蔽信号发生器321输出的屏蔽信号MASK且将所选择的信号发送到开关373，且开关374、开关341和开关342接通。此时，在从开关372提供的屏蔽信号MASK被激活的时段期间，开关373接通。因此，在屏蔽信号MASK被激活的时段期间，检测到的边缘信号DEG通过开关373被发送到第一反相器330。
具有上述结构的时钟发生器210在锁定信号LOCK对应于逻辑低状态的时钟训练时段中执行时钟训练操作，将参照图6描述该时钟训练操作，且在锁定信号LOCK对应于逻辑高状态的嵌入时段期间执行时钟恢复操作，将参照图7至图10描述该时钟恢复操作。
首先，将参照图6描述时钟发生器210的时钟训练操作，该时钟训练操作对应于当锁定信号LOCK为逻辑低时的时钟训练时段。在图6中，实线表示信号的传输路径。
在图6中，根据开关371至开关373的对应于处于逻辑低状态的锁定信号LOCK的切换状态将从延迟单元312输出的延迟的显示信号CED发送到第一反相器330。响应于处于逻辑低状态的锁定信号LOCK，开关374、开关341和开关342断开，PMOS晶体管M1正常操作。因此，第一反相器330通过旁路将延迟的显示信号CED发送到第二反相器350。然后，第二反相器350将延迟的显示信号CED作为主时钟信号MCLK发送。
在时钟训练时段中，显示信号CED包括仅仅时钟信号CLK。因此，在时钟训练时段中，显示信号CED的时钟信号CLK可以作为主时钟信号MCLK而被提供。也就是说，主时钟信号MCLK和显示信号CED具有相同的相位。此外，所恢复的时钟信号CLK和显示信号CED也具有相同的相位。
参照图7至图10，将描述时钟发生器210的时钟信号恢复操作，该时钟信号恢复操作对应于当锁定信号LOCK为逻辑高时的嵌入时段。响应于该嵌入时段，显示信号CED包括图像数据D<0:n>、假信号DM和时钟信号CLK。在图8至图10中，实线表示信号的传输路径。
参照图7，边缘检测器311检测对应于包括在显示信号CED中的边缘的周期性边缘信号EDGE，且屏蔽信号发生器321生成屏蔽信号MASK，该屏蔽信号MASK在自假信号DM开始的时间点的、包括一个或多个边缘的时段期间被激活。然后，时钟发生器210确定主时钟信号MCLK的与边缘信号DEG(其在屏蔽信号MASK被激活的时段中被包括并被检测)同步的上升沿，在屏蔽信号MASK被激活后，时钟发生器210通过下拉操作保持主时钟信号MCLK，且在屏蔽信号MASK被激活后的预定时间处，时钟发生器210通过上拉操作确定主时钟信号MCLK的下降沿。
当通过时钟发生器210恢复主时钟信号MCLK时，时钟恢复单元120通过依次将主时钟信号MCLK延迟预定单位时间来生成延迟的时钟信号CK1,CK2,…,CK2N+1，且选择时钟信号CK1,CK2,…,CK2N+1中的任一者作为恢复的时钟信号CLK。
可以根据延迟的时钟信号CK1,CK2,…,CK2N+1中的、彼此相同或彼此不同的一个或多个延迟的时钟信号来实现屏蔽信号MASK和上拉和下拉操作。
将参照图8描述时钟发生器210确定主时钟信号MCLK的与边缘信号DEG(其在屏蔽信号MASK被激活的时段中被包括并被检测)同步的上升沿的结构。
参照图8，由于锁定信号LOCK是逻辑高且激活的屏蔽信号MASK被发送到开关373，因此开关371和开关373被接通。因此，包括在屏蔽信号MASK被激活的时段中的边缘信号EDGE作为检测到的边缘信号DEG被发送到第一反相器330。此时，由于还未激活上拉控制信号PU和下拉控制信号PD，因此未施加用于第一反相器330和第二反相器350的输入端的下拉操作或上拉操作。
因此，第一反相器330的NMOS晶体管M3被检测到的边缘信号DEG驱动，且第一反相器330响应于检测到的边缘信号DEG将低电平电压提供到第二反相器350。因此，第二反相器350恢复主时钟信号MCLK的边缘，该边缘与检测到的边缘信号DEG同步。
将参照图9描述在屏蔽信号MASK被激活后，时钟发生器210通过下拉操作保持主时钟信号MCLK的结构。
参照图9，由于无效的屏蔽信号MASK被发送到开关373，因此开关373断开。然后，通过激活的下拉控制信号PD开始下拉操作。此时，上拉控制信号PU保持非活动状态。
当开始下拉操作时，用于下拉操作的接地电压GND通过开关342被发送到第二反相器350的输入端子，该开关342响应于处于逻辑高状态的锁定信号LOCK而接通，第二反相器350的输入电压被固定至接地电压GND。因此，第二反相器350输出高电平电压，使得主时钟信号MCLK根据保持在低电平的输入而保持活动状态。
此时，第一反相器330的输入电压通过下拉块360而固定至接地电压GND的原因是为了防止由于处于浮动状态的输入电压而引起的第一反相器330的故障。
将参照图10描述在屏蔽信号MASK被激活后的预定时间处，时钟发生器210通过上拉操作确定屏蔽信号MASK的下降沿的结构。
参照图10，由于无效的屏蔽信号MASK被发送到开关373，因此开关373断开。然后，通过激活的上拉控制信号PU开始上拉操作。此时，下拉控制信号PD被切换至非活动状态。
当开始上拉操作时，用于上拉操作的电源电压VDD通过开关341被发送到第二反相器350的输入端子，该开关341通过处于逻辑高状态的锁定信号LOCK而接通，第二反相器350的输入电压被固定至电源电压VDD。因此，第二反相器350根据保持在高电平的输入而使主时钟信号MCLK无效。也就是说，通过开始上拉操作而确定主时钟信号MCLK的下降沿。
如参照图8至图10所述，恢复的主时钟信号MCLK可以被转换为通过将主时钟信号MCLK延迟不同的时间而获得的多个延迟的时钟信号CK1,CK2,…,CK2N+1，且可以选择延迟的时钟信号CK1,CK2,…,CK2N+1中的任一者作为恢复的时钟信号CLK。
如参照图7至图10所述，根据本实施方式的用于传输显示信号的装置可以响应于显示信号CED的边缘而恢复时钟信号CLK，该显示信号CED响应于嵌入时段被发送，且包括图像数据D<0:n>、假信号DM和时钟信号CLK。
本实施方式基于使用包括1比特的假信号DM和1比特的时钟信号CLK的显示信号CED的假设。
此外，在从发送器10输出的显示信号CED中，假信号DM可以具有取决于图像数据D<0:n>的最后一个比特D<n>的电平的电平，且时钟信号CLK可以具有假信号DM所转换成的电平。
根据本实施方式的装置检测显示信号CED的边缘，且基于所检测到的边缘恢复主时钟信号MCLK。主时钟信号MCLK用于基于包括在屏蔽信号MASK被激活的时段中的边缘信号EDGE恢复上升沿，且在预定的上拉和下拉时间恢复下降沿。
尽管两个或更多个边缘信号EDGE被包括在屏蔽信号MASK被激活的时段中，但可以与第一边缘信号EDGE同步地确定待恢复的主时钟信号MCLK的上升沿。边缘信号EDGE对用于恢复主时钟信号MCLK的下拉和上拉操作没有影响。
如上所述，根据本实施方式的装置可以使用边缘信号EDGE恢复主时钟信号MCLK，且选择通过延迟主时钟信号MCLK而获得的多个延迟的时钟信号CK1,CK2,…,CK2N+1中的任一者作为恢复的时钟信号CLK。此外，可以通过选自多个延迟的时钟信号CK1,CK2,…,CK2N+1中的延迟的时钟信号来确定屏蔽信号MASK和上拉和下拉操作。
因此，根据本实施方式，相比常规的系统可以实现灵活的协议，该常规的系统与显示信号CED同步地恢复时钟信号。
也就是说，如下文参照图11至图14所述，根据本实施方式的装置可以使用具有协议的显示信号CED恢复时钟信号CLK，其中，假信号DM和时钟信号CLK两者都被配置成具有1比特或假信号DM和时钟信号CLK中的一者或多者被配置成具有2比特。因此，可以应用响应于高频操作考虑用于恢复时钟信号CLK的裕度的多种协议。
图11A示出这样的情况：图像数据D<0:n>的最后一个比特D<n>具有逻辑低电平，假信号DM取决于图像数据D<0:n>的最后一个比特D<n>的电平且具有相同的逻辑低电平，且时钟信号CLK具有假信号DM所转换成的逻辑高电平。此时，可以在假信号DM和时钟信号CLK之间形成周期性的上升沿。
图11B示出这样的情况：图像数据D<0:n>的最后一个比特D<n>具有逻辑高电平，假信号DM取决于图像数据D<0:n>的最后一个比特D<n>的电平且具有相同的逻辑高电平，且时钟信号CLK具有假信号DM所转换成的逻辑低电平。此时，可以在假信号DM和时钟信号CLK之间形成周期性的下降沿。
在图11A和图11B中，屏蔽信号MASK被激活的时间点可以被定义为假信号DM开始的时间点。
在图11A和图11B中，由于显示信号CED中的图像数据D<0:n>的最后一个比特D<n>具有与假信号DM相同的电平，因此确保从通过图像数据D<0:n>的最后一个比特D<n>的转换形成的边缘信号EDGE的脉冲到通过时钟信号CLK的转换而形成的边缘信号EDGE的脉冲的2比特的裕度。这表明用于屏蔽信号被激活的时间点的裕度被确保为2比特。因此，即使在高频操作期间也可以顺利地恢复时钟信号CLK。
此外，在图11A和图11B中，基于图像数据的最后一个比特的状态，可以将随后的假信号DM的状态确定为具有上升沿或下降沿。
当图像数据D<0:n>的最后一个比特D<n>处于逻辑低电平时，假信号DM可以被确定为逻辑低电平，当图像数据D<0:n>的最后一个比特D<n>处于逻辑高电平时，假信号DM可以被确定为逻辑高电平。因此，当假信号DM被确定为如图11A和图11B所示时，在假信号DM和图像数据D<0:n>的最后一个比特D<n>之间不会发生电平转换。
根据本实施方式的装置能够防止能够在常规的CEDS方法中在各图像数据D<0:n>处周期性发生的电平转换。此外，假信号DM可以取决于图像数据D<0:n>的值且由此随机发生，且时钟信号CLK也可以取决于假信号DM且由此随机发生。
因此，系统接口可以将处于随机状态的时钟信号CLK发送到接收器，从而防止在各图像数据和周期性转换的时钟信号处发生周期性的EMI。
此外，从发送器10输出的显示信号CED可以具有取决于图像数据D<0:n>的最后一个比特D<n>的电平的电平，且假信号DM和时钟信号CLK中的一者或多者可以具有处于相同电平的2比特。也就是说，假信号DM和时钟信号CLK中的一者或多者可以被设定为2比特的逻辑低信号“00”或2比特的逻辑高信号“11”。时钟信号CLK可以具有假信号DM所转换成的电平。
图12A和图12B示出假信号DM具有2比特的示例。图12A示出如下情况：图像数据D<0:n>的最后一个比特D<n>具有逻辑低电平，2比特的假信号DM具有与图像数据D<0:n>的最后一个比特D<n>的电平相同的逻辑低电平“00”，且1比特的时钟信号CLK具有假信号DM所转换成的逻辑高电平。图12B示出如下情况：图像数据D<0:n>的最后一个比特D<n>具有逻辑高电平，2比特的假信号DM具有与图像数据D<0:n>的最后一个比特D<n>的电平相同的逻辑高电平“11”，且1比特的时钟信号CLK具有假信号DM所转换成的逻辑低电平。
不同于图12A和图12B，根据本发明的实施方式的显示信号CED包括1比特的假信号DM和2比特的时钟信号CLK。
图13A和图13B示出假信号DM和时钟信号CLK具有2比特的示例。图13A示出如下情况：图像数据D<0:n>的最后一个比特D<n>具有逻辑低电平，2比特的假信号DM具有与图像数据D<0:n>的最后一个比特D<n>的电平相同的逻辑低电平“00”，且2比特的时钟信号CLK具有假信号DM所转换成的逻辑高电平“11”。图13B示出如下情况：图像数据D<0:n>的最后一个比特D<n>具有逻辑高电平，2比特的假信号DM具有与图像数据D<0:n>的最后一个比特D<n>的电平相同的逻辑高电平“11”，且2比特的时钟信号CLK具有假信号DM所转换成的逻辑低电平“00”。
即使当使用图12和图13所示的具有协议的显示信号CED时，可以在图像数据之间确保用于提取时钟信号CLK的充足的裕度，这是因为假信号DM或时钟信号CLK中的一者或多者具有多个比特。
在图12和图13中，在图11A和图11B中所示，基于图像数据的最后一个比特的状态，可以将随后的假信号DM的状态确定为具有上升沿或下降沿。因此，系统接口可以将处于随机状态的时钟信号CLK发送到接收器20，从而防止发生周期性的EMI。
此外，如图14A和图14B所示，根据本发明的实施方式的显示信号CED可以包括具有与图像数据D<0:n>的最后一个比特D<n>的电平相反的电平的2比特的假信号DM和具有假信号所转换成的电平的2比特的时钟信号CLK。如图13A和图13B所示，图14A和图14B的显示信号CED可以在图像数据之间确保用于提取时钟信号CLK的充足的裕度。
根据本发明的实施方式，用于传输显示信号的装置和方法，响应于执行高频操作以传输显示信号的时间，可以在在图像数据之间提取时钟信号的时间点前后确保充足的裕度，从而确保系统的稳定的操作。
此外，由于假信号可以保持其电平取决于图像数据的最后一个比特的状态，因此系统接口可以传输处于随机状态的时钟信号。因此，可以防止发生周期性的EMI。
虽然上文已经描述了各种实施方式，但是本领域的技术人员将理解，所描述的实施方式仅为示例。因此，本文中所描述的公开内容不应基于所描述的实施方式进行限定。

Claims (14)

1.一种用于传输显示信号的装置，包括：
发送器，所述发送器被配置成发送显示信号，在所述显示信号中，在图像数据之间依次嵌入假信号和时钟信号；以及
接收器，所述接收器被配置成接收所述显示信号，
其中，所述假信号具有取决于所述图像数据的最后一个比特的电平的电平且具有与所述图像数据的最后一个比特相同的逻辑电平，且所述时钟信号具有与所述假信号相反的逻辑电平。
2.根据权利要求1所述的装置，其中，所述显示信号中的所述假信号和所述时钟信号均被配置成具有1比特。
3.根据权利要求1所述的装置，其中，所述显示信号中的所述假信号和所述时钟信号中的一者或多者被配置成具有处于同一电平的2比特。
4.根据权利要求1所述的装置，其中，所述图像数据的最后一个比特、所述假信号和所述时钟信号被配置为单端信号。
5.根据权利要求1所述的装置，其中，所述发送器包括：
假信号提供单元，所述假信号提供单元被配置成提供具有与所述图像数据的所述最后一个比特相同的逻辑电平的所述假信号；
时钟信号提供单元，所述时钟信号提供单元被配置成提供具有与所述假信号相反的逻辑电平的所述时钟信号；以及
输出电路，所述输出电路被配置成生成串行信号并将所述串行信号作为所述显示信号发送，在所述串行信号中依次布置有所述图像数据、所述假信号提供单元的所述假信号以及所述时钟信号提供单元的所述时钟信号。
6.根据权利要求1所述的装置，其中，所述接收器检测对应于在所述显示信号中包括的边缘的周期性边缘信号，使用所述边缘信号生成主时钟信号，以及选择通过将所述主时钟信号依次延迟预定单位时间而获得的延迟的时钟信号中的任一者作为所恢复的时钟信号。
7.根据权利要求6所述的装置，其中，所述接收器响应于所述假信号所开始的所述边缘信号而激活屏蔽信号，与包括在所述屏蔽信号被激活的时段中的所述边缘信号同步地确定所述主时钟信号的上升沿，在所述屏蔽信号被激活后通过下拉操作保持所述主时钟信号，以及在所述屏蔽信号被激活后通过上拉操作确定所述主时钟信号的下降沿。
8.根据权利要求7所述的装置，其中，所述接收器使用所述延迟的时钟信号中的彼此相同或彼此不同的一个或多个延迟的时钟信号来控制所述屏蔽信号的激活、所述下拉操作和所述上拉操作。
9.根据权利要求1所述的装置，其中，所述发送器提供具有与所述图像数据的所述最后一个比特相同的电平的所述假信号。
10.一种用于传输显示信号的方法，包括：
提供具有取决于图像数据的最后一个比特的电平的电平且具有与所述图像数据的最后一个比特相同的逻辑电平的假信号；
生成具有与所述假信号相反的逻辑电平的时钟信号，使得所述时钟信号形成周期性边缘；以及
向接收器输出显示信号，在所述显示信号中，在所述图像数据之间依次嵌入所述假信号和所述时钟信号。
11.根据权利要求10所述的方法，其中，所述显示信号中的所述假信号和所述时钟信号均被配置成具有1比特。
12.根据权利要求10所述的方法，其中，所述图像数据的所述最后一个比特、所述假信号和所述时钟信号被配置为单端信号。
13.根据权利要求10所述的方法，还包括时钟信号恢复过程，在所述时钟信号恢复过程中，所述接收器响应于所述显示信号而恢复所述时钟信号，
其中，所述时钟信号恢复过程包括：
检测对应于在所述显示信号中包括的边缘的周期性边缘信号；
生成屏蔽信号，所述屏蔽信号在自所述假信号开始的时间点的、包括一个或多个边缘信号的时段期间被激活；
与包括在所述屏蔽信号被激活的时段中的所述边缘信号同步地确定主时钟信号的上升沿；
在所述主时钟信号的所述上升沿被确定后通过下拉操作保持所述主时钟信号；
在预定的时间期间通过所述下拉操作保持所述主时钟信号后，通过上拉操作确定所述主时钟信号的下降沿；以及
通过将所述主时钟信号依次延迟预定单位时间而生成延迟的时钟信号，且选择所述延迟的时钟信号中的任一者作为所述所恢复的时钟信号。
14.根据权利要求13所述的方法，其中，使用所述延迟的时钟信号中的彼此相同或彼此不同的一个或多个延迟的时钟信号来控制所述屏蔽信号的激活、所述下拉操作和所述上拉操作。
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