KR102303914B1 - 디스플레이 신호 전송 장치 및 방법 - Google Patents

디스플레이 신호 전송 장치 및 방법 Download PDF

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Abstract

본 발명은 상세하게는 더미 신호와 클럭 신호를 포함하는 프로토콜을 갖는 디스플레이 신호 전송 장치 및 방법을 개시하며, 상기 디스플레이 신호 전송 장치는, 화상 데이터에 더미 신호와 클럭 신호를 임베디드한 디스플레이 신호를 전송하는 전송부; 및 상기 디스플레이 신호를 수신하는 수신부;를 포함하고, 화상 데이터들 사이에서 클럭 신호를 추출하는 시점 전과 후에 충분한 마진이 확보될 수 있어서 시스템의 안정적인 동작이 보장하고, 시스템 인터페이스 측면에서 EMI 발생을 방지할 수 있다.

Description

디스플레이 신호 전송 장치 및 방법{APPARATUS AND METHOD FOR TRNASMIT DISPLAY SIGNAL}
본 발명은 디스플레이 신호 전송에 관한 것으로서, 보다 상세하게는 더미 신호와 클럭 신호를 포함하는 프로토콜을 갖는 디스플레이 신호 전송 장치 및 방법에 관한 것이다.
평판 디스플레이 장치는 화상 데이터를 포함하는 디스플레이 신호를 디스플레이 패널에 전송하고, 화상 데이터에 대응하는 화상을 디스플레이 패널에 구현하기 위한 것이다.
평판 디스플레이 장치는 PPDS(Ponit-to Point Differential Signaling), RSDS(Reduced Swing Differential Signaling) 또는 mini-LVDS((mini Low Voltage Differential Signaling) 등의 방식으로 디스플레이 신호를 전송하도록 구성될 수 있다.
상기 PPDS 방식은 EMI에 취약한 문제점과 서로 다른 전송 라인을 통하여 전송되는 클럭 신호와 화상 데이터 사이에 스큐가 존재하는 경우 데이터 샘플링 오류가 발생할 수 있는 문제점을 갖는다. 그리고, mini-LVDS(mini Low Voltage Differential Signaling) 방식과 RSDS(Reduced Swing Differential Signaling) 방식은 화상 데이터와 화상 데이터를 복원하기 위한 마스터 클럭 신호가 따로 전송되도록 구현되며, 마스터 클럭 신호를 전송하는 전송 라인의 임피던스 부정합(impedance miss-match)에 따른 반사파에 의한 신호 왜곡이 발생하는 문제점과 EMI에 취약한 문제점을 갖는다.
상기한 문제점을 해소하기 위하여, 화상 데이터에 클럭 신호를 임베디드한 프로토콜이 제시된 바 있으며 이 경우, 화상 데이터와 클럭 신호는 동일한 전송 라인을 통하여 전송되며, 상기한 프로토콜은 CEDS(Clock Embedded Data signaling) 방식이라 한다.
그러나, 종래의 CEDS 방식은 고주파 동작에 대응하기 위하여 화상 데이터들 사이에서 클럭 신호를 추출하는 시점 전과 후에 충분한 마진을 확보할 필요성이 있다.
또한, 종래의 CEDS 방식은 클럭 신호를 추출하는 시점의 에지가 라이징 또는 폴링으로 고정된다. 그러므로, 화상 데이터의 마지막 비트 이후 더미 신호가 클럭 신호를 추출하기 위한 고정된 에지 상태로 천이해야 한다.
더미 신호가 하이 레벨로 고정되고 화상 데이터의 마지막 비트가 로우 레벨이 경우 또는 더미 신호가 로우 레벨로 고정되고 화상 데이터의 마지막 비트가 하이 레벨이 경우, 화상 데이터의 마지막 비트와 더미 신호 사이에 레벨 천이가 발생할 수 있다. 상기와 같이 더미 신호로 진입하기 전 발생하는 레벨 천이는 각 화상 데이터 별로 발생할 수 있다.
즉, 종래의 CEDS 방식에서 화상 데이터의 마지막 비트와 더미 신호 간에 레벨 천이가 발생될 수 있고, 그 결과 클럭 신호를 추출하기 위하여 고정되는 더미 신호에 의하여 각 화상 데이터 단위로 주기적인 EMI가 발생할 수 있다.
본 발명의 해결하고자 하는 기술적 과제는 화상 데이터들 사이에서 클럭 신호를 추출하는 시점의 전과 후에 충분한 마진을 확보하여 고주파 동작에 원활히 대응할 수 있는 디스플레이 신호 전송 장치 및 방법을 제공함에 있다.
본 발명의 해결하고자 하는 다른 기술적 과제는 더미 신호 또는 클럭 신호 중 적어도 하나가 복수의 비트를 갖도록 하여 화상 데이터들 사이에서 클럭 신호를 추출하기 위한 충분한 마진을 확보할 수 있는 디스플레이 신호 전송 장치 및 방법을 제공함에 있다.
본 발명의 해결하고자 하는 또 다른 기술적 과제는 마지막 화상 데이터의 비트 신호의 상태를 기준으로 후속되는 더미 신호의 상태가 라이징 에지 또는 폴링 에지를 갖도록 결정될 수 있어서 시스템 인터페이스 측면에서 랜덤한 상태의 클럭 신호를 전송할 수 있고, 그 결과 주기적인 EMI 발생을 방지할 수 있는 디스플레이 신호 전송 장치 및 방법을 제공함에 있다.
본 발명의 디스플레이 신호 전송 장치는, 화상 데이터들에 더미 신호와 클럭 신호를 순차적으로 임베디드한 디스플레이 신호를 전송하는 전송부; 및 상기 디스플레이 신호를 수신하는 수신부;를 포함하고, 상기 더미 신호는 상기 화상 데이터의 마지막 비트의 레벨에 종속되는 레벨을 가지며, 상기 클럭 신호는 상기 더미 신호가 천이된 레벨을 가짐을 특징으로 한다.
본 발명의 디스플레이 신호 전송 방법은, 화상 데이터들의 마지막 비트의 레벨에 종속되는 레벨을 갖는 더미 신호를 생성하는 단계; 상기 더미 신호가 천이된 레벨을 가져서 주기적인 에지를 형성하도록 클럭 신호를 생성하는 단계; 및 각각의 상기 화상 데이터들 사이에 상기 더미 신호와 상기 클럭 신호가 순차적으로 임베디드되도록 배열한 디스플레이 신호를 수신부로 출력하는 단계;를 포함함을 특징으로 한다.
따라서, 본 발명에 의하면 디스플레이 신호를 전송하기 위하여 고주파 동작을 수행하는 경우에 대응하여 화상 데이터들 사이에서 클럭 신호를 추출하는 시점 전과 후에 충분한 마진이 확보될 수 있어서 시스템의 안정적인 동작이 보장될 수 있다.
또한, 본 발명에 의하면, 더미 신호의 상태가 화상 데이터의 마지막 비트 상태를 유지할 수 있어서, 시스템 인터페이스 측면에서 랜덤한 상태의 클럭 신호를 전송할 수 있고, 그 결과 주기적인 EMI 발생이 방지될 수 있다.
도 1은 본 발명의 디스플레이 신호 전송 장치의 실시예를 나타내는 블록도.
도 2는 도 1의 전송부의 일예를 나타내는 블록도.
도 3은 도 1의 수신부의 일예를 나타내는 블록도.
도 4는 도 3의 클럭 복원 유닛의 일예를 나타내는 블록도.
도 5는 도 4의 클럭 생성기의 일예를 나타내는 회로도.
도 6은 클럭 트레이닝 구간에 대응한 클럭 생성기의 동작을 설명하는 회로도.
도 7은 임베디드 구간에 대응한 클럭 생성기의 동작을 설명하는 파형도.
도 8은 클럭 신호의 라이징 에지를 결정하는 동작을 설명하는 회로도.
도 9는 클럭 신호의 활성화 상태를 유지하기 위한 풀다운 동작을 설명하는 회로도.
도 10은 클럭 신호의 폴링 에지를 결정하기 위한 풀업 동작을 설명하는 회로도.
도 11 내지 도 14는 디스플레이 신호의 프로토콜을 예시한 파형도.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다. 본 명세서 및 특허청구범위에 사용된 용어는 통상적이거나 사전적 의미로 한정되어 해석되지 아니하며, 본 발명의 기술적 사항에 부합하는 의미와 개념으로 해석되어야 한다.
본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 바람직한 실시예이며, 본 발명의 기술적 사상을 모두 대변하는 것이 아니므로, 본 출원 시점에서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있다.
도 1을 참조함면, 본 발명의 실시예는 전송부(10)와 수신부(20) 간에 동일한 신호선을 통하여 디스플레이 신호(CED)를 전송하며, 디스플레이 신호(CED)는 각각의 화상 데이터 D<0:n> 사이에 더미 신호(DM)와 클럭 신호(CLK)가 임베드된 CEDS 방식의 프로토콜을 갖는다.
디스플레이 신호(CED)의 각 화상 데이터 D<0:n>는 복수의 비트를 포함할 수 있고, 더미 신호(DM)와 클럭 신호(CLK)는 화상 데이터 D<0:n>와 동일한 레벨의 진폭을 가질 수 있다. 그리고, 디스플레이 신호(CED)의 화상 데이터 D<0:n>는 단일 종단 신호(Single-ended Signal)나 한 쌍의 차동 신호로 구성될 수 있고, 화상 데이터 D<0:n> 중 마지막 비트 D(n), 더미 신호(DM) 및 클럭 신호(CLK)는 단일 종단 신호로 구성될 수 있다.
디스플레이 신호(CED)는 클럭 트레이닝(Clock Training) 구간과 임베디드 구간에서 다른 포맷을 가질 수 있다. 디스플레이 신호(CED)는 클럭 트레이닝 구간에 대응하여 클럭 신호(CLK)만 포함할 수 있고, 임베디드 구간에서 상술한 바와 같이 각각의 화상 데이터 D<0:n> 사이에 더미 신호(DM)와 클럭 신호(CLK)가 임베디드된 프로토콜을 가질 수 있다.
여기에서, 클럭 트레이닝 구간은 클럭 신호(CLK)가 안정화되지 않은 경우 락(Lock)이 해제(LOCK OFF)되어 클럭 신호(CLK)의 안정화를 위한 동기화를 수행하기 위하여 클럭 신호(CLK)만 포함하는 디스플레이 신호(CED)를 전송하는 구간으로 이해될 수 있으며, 임베디드 구간은 클럭 신호(CLK)가 안정화되어서 락이 설정(LOCK ON)되어서 디스플레이를 위하여 정상적인 포맷으로 화상 데이터 D<0:n>, 더미 신호(DM) 및 클럭 신호(CLK)를 포함하는 디스플레이 신호(CED)를 전송하는 구간으로 이해될 수 있다. 락 해제의 경우 락 신호(LOCK)는 디스에이블 상태 즉 논리 로우(L 또는 “0”) 레벨로 설정될 수 있고, 락 설정의 경우 락 신호(LOCK)는 인에이블 상태 즉 논리 하이(H 또는 “1”) 레벨로 설정될 수 있다. 상기한 락 신호(LOCK)는 본 발명의 실시예의 동작을 참조하여 후술한다.
전송부(10)는 각각의 화상 데이터 D<0:n> 사이에 더미 신호(DM)와 클럭 신호(CLK)를 임베디드한 디스플레이 신호를 전송하도록 구성된다. 그리고, 수신부(20)는 디스플레이 신호(CED)를 수신하고, 디스플레이 신호(CED)에서 클럭 신호(CLK)와 화상 데이터 D<0:n>를 복원하며, 복원된 클럭 신호(CLK)와 화상 데이터 D<0:n>를 이용하여 소스 구동 신호(도시되지 않음)를 생성하도록 구성된다. 소스 구동 신호는 화상의 구동을 위하여 디스플레이 패널(도시되지 않음)에 제공될 수 있다.
본 발명의 실시예에서 전송부(10)에서 출력되는 디스플레이 신호(CED)는 각각의 화상 데이터 D<0:n> 사이에 더미 신호(DM)와 클럭 신호(CLK)가 순차적으로 임베디드되고, 더미 신호(DM)는 화상 데이터 D<0:n>의 마지막 비트 D(n)의 레벨에 종속되는 레벨을 가지며, 클럭 신호(CLK)는 더미 신호(DM)가 천이된 레벨을 가질 수 있다.
여기에서, 더미 신호(DM)가 화상 데이터 D<0:n>의 마지막 비트 D(n)의 레벨에 종속되는 것은 화상 데이터 D<0:n>의 마지막 비트 D(N)의 값이 논리 로우 “0” 또는 논리 하이 “1”인 경우 더미 신호(DM)도 동일하게 논리 로우 “0” 또는 논리 하이 “1”로 설정되는 것을 의미하고, 클럭 신호(CLK)는 더미 신호(DM)가 천이된 레벨을 갖는 것은 더미 신호(DM)가 논리 로우 “0”인 경우 클럭 신호(CLK)는 논리 하이 “1”을 가지며 더미 신호(DM)가 논리 하이 “1”인 경우 클럭 신호(CLK)는 논리 로우 “0”을 갖는 것을 의미한다. 즉, 더미 신호(DM)와 클럭 신호(CLK) 사이에 주기적인 에지(Edge)가 형성될 수 있으며, 이때 에지는 논리 로우 “0”에서 논리 하이 “1”로 천이되는 라이징(Rising) 에지 또는 논리 하이 “1” 에서 논리 로우 “0”으로 천이되는 폴링(Falling) 에지일 수 있다.
그리고, 디스플레이 신호(CED) 내의 더미 신호(DM)와 클럭 신호(CLK)는 각각 1비트(1bit)로 구성될 수 있다.
이와 달리, 본 발명은 디스플레이 신호(CED) 내의 더미 신호(DM)와 클럭 신호(CLK) 중 적어도 하나가 동일 레벨의 2비트로 구성되도록 실시될 수 있다. 즉, 더미 신호(DM)와 클럭 신호(CLK) 중 적어도 하나는 2 비트의 논리 로우 “00” 또는 2비트의 논리 하이 “11”로 설정될 수 있다. 물론, 클럭 신호(CLK)는 더미 신호(DM)가 천이된 레벨을 갖는다. 보다 구체적으로, 디스플레이 신호(CED)는 1비트의 더미 신호(DM)와 2비트의 클럭 신호(CLK), 2비트의 더미 신호(DM)와 1비트의 클럭 신호(CLK), 또는 2비트의 더미 신호(DM)와 2비트의 클럭 신호(CLK)를 포함할 수 있다.
상기와 같이 본 발명의 디스플레이 신호(CED)의 변형된 프로토콜들은 도 11 내지 도 14를 참조하여 후술하며, 도 1 내지 도 10의 실시예는 1비트의 더미 신호(DM)와 1비트의 클럭 신호(CLK)를 포함하는 디스플레이 신호(CED)를 이용하는 경우를 가정하여 설명한다.
먼저, 전송부(10)는 도 2와 같이 출력 회로(12), 더미 신호 제공부(14) 및 클럭 신호 제공부(16)를 포함하도록 구성될 수 있다.
여기에서, 더미 신호 제공부(14)는 화상 데이터 D<0:n>의 마지막 비트 D(n)의 레벨에 종속되는 레벨을 갖는 더미 신호(DM)를 제공한다. 즉, 더미 신호 제공부(14)는 화상 데이터 D<0:n> 중 마지막 비트 D(n)를 수신하고, 마지막 비트(D(n)의 값을 유지하는 더비 신호(DM)를 출력할 수 있다. 여기에서, 더미 신호 제공부(14)는 래치나 버퍼 등 다양하게 구성될 수 있다.
그리고, 클럭 신호 제공부(16)는 클럭 신호(CLK_O)와 더미 신호 제공부(14)에서 제공되는 더미 신호(DM)를 수신하고, 더미 신호(DM)가 천이된 레벨을 갖도록 클럭 신호(CLK)를 출력 회로(12)에 제공하도록 구성될 수 있다.
여기에서, 클럭 신호 제공부(16)에 입력되는 클럭 신호(CLK_O)는 전송부(10)의 외부에서 제공되거나 전송부(10) 내부에서 생성된 것일 수 있다. 그리고, 클럭 신호 제공부(16)는 레벨 시프터, 인버터 또는 논리 회로 등으로 구성될 수 있다.
출력 회로(12)는 화상 데이터 D<0:n>, 더미 신호(DM) 및 클럭 신호(CLK)를 순차적으로 배열한 직렬 신호를 생성하고, 직렬 신호를 디스플레이 신호(CED)로 전송하도록 구성될 수 있다. 여기에서, 출력 회로(12)는 병렬-직렬 변환기로 구성될 수 있다.
한편, 수신부(20)는 도 3과 같이 직렬-병렬 변환기(110) 및 클럭 복원 유닛(120)을 포함한다.
클럭 복원 유닛(120)은 디스플레이 신호(CED)에 포함된 클럭 신호(CLK)를 복원하기 위한 것이다. 클럭 복원 유닛(120)에서 복원된 클럭 신호(CLK)는 디스플레이 신호(CED)에 포함된 화상 데이터 D<0:n>를 복원하는데 이용한다.
클럭 복원 유닛(120)은 디스플레이 신호(CED)에 포함된 에지에 대응하는 주기적인 에지 신호(EDGE)를 검출하고, 에지 신호를 이용하여 클럭 신호(CLK)를 복원한다.
직렬-병렬 변환기(110)는 클럭 복원 유닛(120)에서 복원된 클럭 신호(CLK)를 이용하여 디스플레이 신호(CED)에 직렬로 포함된 화상 데이터 D<0:n>를 병렬로 변환하여 출력함으로써 실제 화상 데이터 D<0:n> 를 복원하도록 구성된다.
도 4는 도 3의 클럭 복원 유닛(120)의 일 실시 예이다.
도 4를 참조하면, 클럭 복원 유닛(120)은 클럭 생성기(210), 전압 제어 지연기(220), 위상차 검출기(230), 전하 펌프(240) 및 루프 필터(250)를 포함한다.
클럭 생성기(210)는 디스플레이 신호(CED)로부터 마스터 클럭 신호(MCLK)를 복원하며, 이를 위해 전압 제어 지연기(220)에서 서로 다른 일정 시간만큼 지연시킨 복수 개의 지연 클럭 신호(CK1, CK2, … , CK2N+1; N은 자연수)를 이용하여 내부에서 이용되는 마스크 신호(MASK), 풀업 제어 신호(PU) 및 풀다운 제어 신호(PD)를 생성한다. 상기한 마스크 신호(MASK), 풀업 제어 신호(PU), 풀다운 제어 신호(PD)는 도 5를 참조하여 후술한다.
전압 제어 지연기(220)는 직렬로 연결된 복수 개의 인버터들을 이용하여 복수 개의 지연클럭신호(CK1, CK2, …, CK2N+1)를 생성한다. 각 지연 클럭 신호(CK1, CK2, … , CK2N+1)는 직렬로 연결된 각각 두 개씩의 인버터의 출력신호이므로, 마스터 클럭신호(MCLK)와 위상은 동일하지만 두 개의 인버터의 응답지연시간만큼 지연된 신호이다.
위상차 검출기(230)는 복수 개의 지연클럭신호(CK1, CK2, … , CK2N+1) 중 하나의 지연클럭신호(CK1)와 디스플레이 신호(CED)의 위상차에 대응하여 업신호(UP) 및 다운신호(DN)를 선택적으로 활성화한다. 여기에서, 지연클럭신호(CK1)는 예시된 것일 뿐이다.
전하 펌프(240)는 업신호(UP) 및 다운신호(DN)에 대응하는 출력 전압을 생성하고, 루프필터(250)는 전하펌프(240)의 출력 전압에 따라 제어 전압(VCTRL)을 생성한다.
제어 전압(VCTRL)은 전압 제어 지연기(220)를 구성하는 복수 개의 인버터들의 구동 전압이 된다. 제어 전압(VCTRL)이 높은 경우에는 인버터들에 공급되는 전류가 증가하므로 각 인버터의 응답지연시간은 감소하고, 반대로 제어 전압(VCTRL)이 낮은 경우에는 인버터들에 공급되는 전류가 감소하되므로 각 인버터들의 응답지연시간은 증가한다. 그러므로, 지연클럭신호(CK1)와 디스플레이 신호(CED)의 위상차가 조절될 수 있다.
상술한 구성에서 클럭 복원 유닛(120)은 마스터 클럭 신호(MCLK)를 서로 다른 일정 시간만큼 지연시킨 복수 개의 지연 클럭 신호(CK1, CK2, … , CK2N+1) 중 어느 하나를 복원된 클럭 신호(CLK)로 선택할 수 있다.
도 5는 도 4의 클럭 생성기(210)의 실시예이다.
클럭 생성기(210)는 디스플레이 신호(CED)로부터 마스터 클럭신호(MCLK)를 복원하며, 디스플레이 신호 처리부(310), 제어 신호 생성부(320), 스위치들(371~374), 제1 인버터(330), 제2 인버터(350), 풀업 및 풀다운부(340) 및 풀다운 블록(360)를 포함한다.
디스플레이 신호 처리부(310)는 디스플레이 신호(CED)에 포함된 라이징 에지 및 폴링 에지를 검출하여 에지 신호(EDGE)를 생성하는 에지 검출기(311, ED) 및 디스플레이 신호(CED)를 일정 시간 지연시켜서 출력하는 지연기(312, DU)를 포함한다.
제어 신호 생성부(320)는 마스크 신호 생성기(321, MSG)와 업다운 제어신호 생성기(322, CSG)를 포함한다. 마스크 신호 생성기(321)는 복수 개의 지연 클럭 신호(CK1, CK2, … , CK2N+1) 중 에지 신호(EDGE)가 활성화되는 시간을 포함하는 시간 간격을 가지는 두 개의 지연 클럭 신호를 이용하여 마스크 신호(MASK)를 생성한다. 그리고, 업다운 제어신호 생성기(322)는 복수 개의 지연 클럭 신호(CK1, CK2, …, CK2N+1) 중 마스크 신호(MASK)에 의하여 에지 신호(EDGE)가 검출된 시점부터 일정 시간 동안 풀다운을 수행하기 위한 일정 시간 간격을 갖는 두 개의 지연 클럭 신호를 이용하여 풀다운 제어신호(PD)를 생성하고, 복수 개의 지연 클럭 신호(CK1, CK2, …, CK2N+1) 중 마스크 신호(MASK)가 활성화되고 풀업이 수행된 일정 시간 이후부터 일정 시간 동안 풀업을 수행하기 위한 일정 시간 간격을 갖는 두 개의 지연 클럭 신호를 이용하여 풀업 제어신호(PU)를 생성한다. 여기에서, 업다운 제어신호 생성기(322)는 풀다운 종료 시점과 풀업 개시 시점이 동일하도록 풀다운 제어신호(PD)와 풀업 제어신호(PU)를 생성할 수 있으며, 마스크 신호(MASK)의 종료 시점과 풀다운의 개시 시점이 동일하도록 마스크 신호(MASK)와 풀다운 제어신호(PD)를 생성할 수 있다.
스위치(371)는 락 신호(LOCK)에 응답하여 에지 검출기(311)의 에지 신호(EDGE) 또는 지연기(312)의 출력 신호 중 하나를 선택하여 출력하도록 스위칭된다.
그리고, 스위치(372)는 락 신호(LOCK)에 응답하여 마스크 신호(MASK) 또는 논리 하이("1") 중 하나를 선택하여 출력하도록 스위칭된다.
그리고, 스위치(373)는 스위치(372)에서 논리 하이(“1)가 출력되는 경우에 대응하여 스위치(371)를 통하여 전달되는 지연된 디스플레이 신호(CED)를 전달하도록 동작하고, 스위치(372)에서 마스크 신호(MASK)가 출력되는 경우, 마스크 신호(MASK)가 활성화된 구간에 대응하여 스위치(371)를 통하여 전달되는 에지 검출기(311)의 에지 신호(EDGE)를 전달하도록 동작한다. “DEG”는 스위치(373)의 출력 신호를 의미한다.
제1 인버터(330)는 락이 설정된 상태의 락 신호(LOCK)에 응답하여 스위치(373)의 출력 신호(DEG)의 위상을 반전시킨다. 제1 인버터(330)는 게이트에 락 신호(LOCK)가 인가되는 PMOS 트랜지스터(M1), 게이트에 스위치(373)의 출력 신호(DEG)가 인가되는 PMOS 트랜지스터(M2) 및 NMOS 트랜지스터(M3)를 포함하며, PMOS 트랜지스터(M2)와 NMOS 트랜지스터(M3)는 CMOS 구조로 커플링되고, PMOS 트랜지스터(M1)는 락 신호(LOCK)에 의하여 전원전압 VDD을 PMOS 트랜지스터(M2)에 전달하도록 구성된다.
제2 인버터(350)는 제1인버터(330)의 출력신호의 위상을 반전시켜서 마스터 클럭신호(MCLK)로 출력하도록 구성된다.
풀업 및 풀다운부(340)는 락(LOCK)신호, 풀다운 제어신호(PD) 및 풀업 제어신호(PU)에 응답하여 제2 인버터(350)의 입력단자의 전압을 풀업 또는 풀다운한다.
풀업 및 풀다운부(340)는 락(LOCK)신호에 응답하여 전원전압(VDD)을 풀업 블록(343)에 전달하는 것을 스위칭하는 스위치(341), 락 신호(lock)에 응답하여 접지 전압(훙)을 풀다운 블록(344)에 전달하는 것을 스위칭하는 스위치(342), 스위치(341)가 턴온되면 풀업 제어신호(PU)에 응답하여 제2 인버터(350)의 입력 단자의 전압을 상승시키는 풀업을 수행하는 풀업 블록(343), 및 스위치(342)가 턴온되면 풀다운 제어신호(PD)에 응답하여 제2 인버터(350)의 입력 단자의 전압을 하강시키는 풀다운을 수행하는 풀다운 블록(344)을 포함한다.
풀다운 블록(360)은 제1 인버터(330)의 입력단자와 스위치(374) 사이에 설치되며, 락 신호(LOCK)에 응답하여 스위치(374)가 턴온되면 풀다운 제어신호(PD)에 응답하여 제1 인버터(330)의 입력단자의 전압준위를 풀 다운시킨다.
락 신호(LOCK)가 논리 로우 상태인 경우, 스위치(371)는 지연기(312)에서 출력되는 지연된 디스플레이 신호를 스위치(373)로 전달하고, 스위치(372)는 논리 하이(“1”)를 선택하여 스위치(373)로 전달하며, 스위치(374, 341, 342)는 턴오프된다. 이때, 스위치(373)는 스위치(372)에서 제공되는 논리 하이(“1”)에 대응하여 턴온된 상태를 유지한다.
그리고, 락 신호(LOCK)가 논리 하이 상태인 경우, 스위치(371)는 에지 검출기(311)에서 출력되는 에지 신호(EDGE)를 검출된 에지 신호(DEG)로서 스위치(373)로 전달하고, 스위치(372)는 마스크 신호 생성기(321)에서 출력되는 마스크 신호(MASK)를 선택하여 스위치(373)로 전달하며, 스위치(374, 341, 342)는 턴온된다. 이때, 스위치(373)는 스위치(372)에서 제공되는 마스크 신호(MASK)가 활성화되는 구간 동안 턴온되며, 그 결과 마스크 신호(MASK)가 활성화되는 구간 동안 검출된 에지 신호(DEG)가 스위치(373)를 통하여 제1 인버터(330)에 전달된다.
상기와 같이 구성되는 클럭 생성기(210)는 락 신호(LOCK)가 논리 로우 상태에 대응하는 클럭 트레이닝 구간에서 도 6을 참조하여 설명되는 클럭 트레이닝 동작을 수행하고, 락 신호(LOCK)가 논리 하이 상태에 대응하는 임베디드 구간에서 도 7 내지 도 10을 참조하여 설명되는 클럭 복원 동작을 수행한다.
먼저, 도 6을 참조하여 락 신호(LOCK)가 논리 로우인 경우, 클럭 생성기(210)의 클럭 트레이닝 구간에 대응하는 클럭 트레이닝 동작을 설명한다. 도 6에서 굵은 실선은 신호의 전달 경로를 의미한다.
도 6에서 논리 로우 상태의 락 신호(LOCK)에 대응하는 스위치들(371~373)의 스위칭 상태에 의하여, 지연기(312)에서 출력되는 지연된 디스플레이 신호(CED)는 그대로 제1 인버터(330)로 전달된다. 그리고, 논리 로우 상태의 락 신호(LOCK)에 대응하여 스위치들(374, 341, 342)가 턴오프이고, PMOS 트랜지스터(M1)는 정상적으로 동작한다. 그러므로, 제1 인버터(330)는 지연된 디스플레이 신호(CED)를 그대로 제2 인버터(350)로 전달한다. 결국, 제2 인버터(350)는 지연된 디스플레이 신호(CED)를 마스터 클럭신호(MCLK)로서 출력한다.
여기에서, 클럭 트레이닝 구간에는 디스플레이 신호(CED)에 클럭 신호(CLK)만 포함된다. 그러므로, 클럭 트레이닝 구간에는 디스플레이 신호(CED)의 클럭 신호(CLK)가 그대로 마스트 클럭 신호(MCLK)로 제공될 수 있다. 즉, 마스터 클럭신호(MCLK)와 디스플레이 신호(CED)는 동일한 위상을 갖는다. 또한, 복원된 클럭 신호(CLK)와 디스플레이 신호(CED)도 동일한 위상을 갖는다.
한편, 도 7 내지 도 10을 참조하여, 락 신호(LOCK)가 논리 하이인 경우, 클럭 생성기(210)의 임베디드 구간에 대응하는 클럭 신호 복원 동작을 설명한다. 임베디드 구간에 대응하여 디스플레이 신호(CED)는 화상 데이터 D<0:n>, 더미 신호(DM) 및 클럭 신호(CLK)를 포함한다. 그리고, 도 8 내지 도 10에서 굵은 실선은 신호의 전달 경로를 의미한다.
도 7을 참조하면, 에지 검출기(311)는 디스플레이 신호(CED)에 포함된 에지에 대응하는 주기적인 에지 신호(EDGE)를 검출하고, 마스크 신호 생성기(321)는 더미 신호(DM)가 개시되는 시점부터 적어도 하나의 에지를 포함하는 구간 동안 활성화되는 마스크 신호(MASK)를 생성한다. 그 후, 클럭 생성기(210)는 마스크 신호(MASK)가 활성화된 구간에 포함되어 검출된 에지 신호(DEG)에 동기하여 마스터 클럭 신호(MCLK)의 라이징 에지를 결정하고, 마스크 신호(MASK)가 활성화된 이후 풀다운에 의하여 마스터 클럭 신호(MCLK)를 유지하며, 마스크 신호(MASK)가 활성화된 이후 일정 시간 이후 풀업에 의하여 마스터 클럭 신호(MCLK)의 폴링 에지를 결정한다.
클럭 복원 유닛(120)은 클럭 생성기(210)에서 상기와 같이 마스터 클럭 신호(MCLK)가 복원되면 마스터 클럭 신호(MCLK)를 일정 단위 시간 만큼 순차적으로 지연한 지연 클럭 신호들(CK1, CK2, … , CK2N+1)을 생성하고 지연 클럭 신호들(CK1, CK2, … , CK2N+1) 중 어느 하나를 복원된 클럭 신호(CLK)로 선택한다.
여기에서, 마스크 신호(MASK)의 활성화와 풀다운 및 풀업의 활성화는 지연 클럭 신호들(CK1, CK2, … , CK2N+1; N은 자연수) 중 같거나 서로 다른 하나 이상의 지연 클럭 신호를 각각 이용할 수 있다.
상기한 바에서, 클럭 생성기(210)가 마스크 신호(MASK)가 활성화된 구간에 포함되어 검출된 에지 신호(DEG)에 동기하여 마스터 클럭 신호(MCLK)의 라이징 에지를 결정하는 것은 도 8을 참조하여 설명될 수 있다.
도 8을 참조하면, 락 신호(LOCK)가 논리 하이이고, 활성화된 마스크 신호(MASK)가 스위치(373)에 전달되므로, 스위치(371)와 스위치(373)는 턴온된다. 그러므로, 마스크 신호(MASK)가 활성화된 구간에 포함된 에지 신호(EDGE)가 검출된 에지 신호(DEG)로서 제1 인버터(330)에 전달된다. 이때, 풀업 제어 신호(PU)와 풀다운 제어 신호(PD)는 활성화되지 않은 상태이므로, 제1 및 제2 인버터(330, 350)의 입력에 대한 풀다운 또는 풀업은 적용되지 않는다.
그러므로, 제1 인버터(330)의 NMOS 트랜지스터(M3)는 검출된 에지 신호(DEG)에 의하여 구동되며, 제1 인버터(330)는 검출된 에지 신호(DEG)에 대응하여 로우 레벨의 전압을 제2 인버터(350)에 제공한다. 그 결과, 제2 인버터(350)는 검출된 에지 신호(DEG)에 동기하는 마스터 클럭 신호(MCLK)의 에지를 복원하여 출력한다.
한편, 클럭 생성기(210)가 마스크 신호(MASK)가 활성화된 이후 풀다운에 의하여 마스터 클럭 신호(MCLK)를 유지하는 것은 도 9를 참조하여 설명될 수 있다.
도 9를 참조하면, 비활성화된 마스크 신호(MASK)가 스위치(373)에 전달되므로, 스위치(373)는 턴오프된다. 그리고, 활성화된 풀다운 제어 신호(PD)에 의하여 풀다운이 개시된다. 이때, 풀업 제어 신호(PU)는 비활성화 상태를 유지한다.
풀다운이 개시되면, 논리 하이 상태의 락 신호(LOCK)에 의하여 턴온된 스위치(342)를 통하여 풀다운을 위한 접지 전압(GND)이 제2 인버터(350)의 입력에 전달되며, 제2 인버터(350)의 입력 전압은 접지 전압(GND)로 고정된다. 그 결과, 제2 인버터(350)는 로우 레벨로 유지되는 입력에 의하여 마스터 클럭 신호(MCLK)가 활성화된 상태를 유지하도록 하이 레벨의 전압을 출력한다.
이때, 풀다운 블록(360)에 의한 제1 인버터(330)의 입력 전압을 접지 전압(GND)으로 고정시키는 것은 제1 인버터(330)가 플로팅 상태의 입력 전압에 의하여 오동작하는 것을 방지하기 위한 것이다.
한편, 클럭 생성기(210)가 마스크 신호(MASK)가 활성화된 이후 일정 시간 이후 풀업에 의하여 마스터 클럭 신호(MCLK)의 폴링 에지를 결정하는 것은 도 10을 참조하여 설명될 수 있다.
도 10을 참조하면, 비활성화된 마스크 신호(MASK)가 스위치(373)에 전달되므로, 스위치(373)는 턴오프된다. 그리고, 활성화된 풀업 제어 신호(PU)에 의하여 풀업이 개시된다. 이때, 풀다운 제어 신호(PD)는 비활성화 상태로 전환된다.
풀업이 개시되면, 논리 하이 상태의 락 신호(LOCK)에 의하여 턴온된 스위치(341)를 통하여 풀업을 위한 전원전압 VDD가 제2 인버터(350)의 입력에 전달되며, 제2 인버터(350)의 입력 전압은 전원전압 VDD로 고정된다. 그 결과, 제2 인버터(350)는 하이 레벨로 유지되는 입력에 의하여 마스터 클럭 신호(MCLK)가 비활성화된다. 즉, 상기한 풀업의 개시에 의하여 마스터 클럭 신호(MCLK)의 폴링 에지가 결정된다.
상기한 도 8 내지 도 10과 같이 복원된 마스터 클럭 신호(MCLK)는 서로 다른 일정 시간만큼 지연시킨 복수 개의 지연 클럭 신호(CK1, CK2, … , CK2N+1)로 변환되며, 복수 개의 지연 클럭 신호(CK1, CK2, … , CK2N+1) 중 어느 하나가 복원된 클럭 신호(CLK)로 선택될 수 있다.
본 발명의 실시예는 도 7 내지 도 10에서 설명한 바와 같이 임베디드 구간에 대응하여 화상 데이터 D<0:n>, 더미 신호(DM) 및 클럭 신호(CLK)를 포함하여 전송되는 디스플레이이 신호(CED)의 에지에 대응하여 클럭 신호(CLK)를 복원할 수 있다.또한, 본 발명의 실시예는 1비트의 더미 신호(DM)와 1비트의 클럭 신호(CLK)를 포함하는 디스플레이 신호(CED)를 이용하는 경우를 가정하여 설명하였다.
한편, 본 발명의 실시예에서 전송부(10)에서 출력되는 디스플레이 신호(CED)는 더미 신호(DM)가 화상 데이터 D<0:n>의 마지막 비트 D(n)의 레벨에 종속되는 레벨을 가지며, 클럭 신호(CLK)가 더미 신호(DM)의 천이된 레벨을 가질 수 있다.
본 발명의 실시예는 디스플레이이 신호(CED)의 에지를 검출하며, 검출된 에지를 기준으로 마스터 클럭 신호(MCLK)를 복원한다. 마스터 클럭 신호(MCLK)는 마스크 신호(MASK)가 활성화된 구간에 포함된 에지 신호(EDGE)를 기준으로 라이징 에지를 복원하며, 미리 정해진 풀업과 풀다운 시간에 의하여 폴링 에지가 복원된다.
마스크 신호(MASK)가 활성화된 구간에 에지 신호(EDGE)가 둘 이상 포함되어도 복원할 마스터 클럭 신호(MCLK)의 라이징 에지는 최초 에지 신호(EDGE)에 동기하여 결정될 수 있다. 그리고, 에지 신호(EDGE)는 마스터 클럭 신호(MCLK)를 복원하기 위한 풀다운과 풀업에 영향을 미치지 않는다.
상기와 같이 본 발명의 실시예는 에지 신호(EDGE)를 이용하여 마스터 클럭 신호(MCLK)를 복원하며, 마스터 클럭 신호(MCLK)를 지연한 복수 개의 지연 클럭 신호(CK1, CK2, … , CK2N+1) 중 어느 하나가 복원된 클럭 신호(CLK)로 선택될 수 있다. 그리고, 마스크 신호(MASK)와 풀업 및 풀다운은 복수 개의 지연 클럭 신호(CK1, CK2, … , CK2N+1) 중 선택된 것에 의하여 결정된다.
그러므로, 본 발명의 실시예는 종래와 같이 디스플레이이 신호(CED)에 직접 동기되여 클럭 신호를 복원하는 것에 비하여 유연한 프로토콜의 구현이 가능하다.
즉, 이하 설명되는 도 11 내지 도 14와 같이, 본 발명의 실시예는 더미 신호(DM)와 클럭 신호(CLK)가 모두 1비트로 구성되거나 더미 신호(DM)와 클럭 신호(CLK) 중 적어도 하나가 2비트로 구성되는 프로토콜을 갖는 디스플레이 신호(CED)를 이용하여 클럭 신호(CLK)를 복원할 수 있다. 그러므로, 본 발명의 실시예는 고주파 동작에 대응하여 클럭 신호(CLK)를 복원하기 위한 마진을 고려한 다양한 프로토콜의 적용이 가능하다.
도 11의 (a)는 화상 데이터 D<0:n>의 마지막 비트 D(n)가 논리 로우 레벨을 갖는 경우를 예시한 것이며, 더미 신호(DM)는 화상 데이터 D<0:n>의 마지막 비트 D(n)의 레벨에 종속되어서 동일한 로우 레벨을 가지며, 클럭 신호(CLK)는 더미 신호(DM)가 천이된 하이 레벨을 갖는다. 이때, 더미 신호(DM)와 클럭 신호(CLK) 사이에 주기적인 라이징 에지가 형성될 수 있다.
도 11의 (b)는 화상 데이터 D<0:n>의 마지막 비트 D(n)가 하이 로우 레벨을 갖는 경우를 예시한 것이며, 더미 신호(DM)는 화상 데이터 D<0:n>의 마지막 비트 D(n)의 레벨에 종속되어서 동일한 하이 레벨을 가지며, 클럭 신호(CLK)는 더미 신호(DM)가 천이된 로우 레벨을 갖는다. 이때, 더미 신호(DM)와 클럭 신호(CLK) 사이에 주기적인 폴링 에지가 형성될 수 있다.
상기한 도 11의 (a) 및 (b)에서 마스크 신호(MASK)가 활성화되는 시점은 더미 신호(DM)가 개시되는 시점으로 정의될 수 있다.
도 11의 (a) 및 (b)의 경우, 디스플레이 신호(CED)는 화상 데이터 D<0:n>의 마지막 비트 D(n)과 더미 신호(DM)가 동일한 레벨을 갖고 있으므로 화상 데이터 D<0:n>의 마지막 비트 D(n)의 천이에 의한 에지 신호(EDGE)의 펄스로부터 클럭 신호(CLK) 천이에 의한 에지 신호(EDGE)의 펄스까지 두 비트의 마진이 확보된다. 이는 마스크 신호가 활성화되는 시점에 대한 마진이 두 비트로 확보되는 것을 의미한다. 따라서, 본 발명은 고주파 동작에서도 원활히 클럭 신호(CLK)를 복원하는 것이 가능한 이점이 기대될 수 있다.
또한, 도 11의 (a) 및 (b)의 경우, 마지막 화상 데이터의 비트 신호의 상태를 기준으로 후속되는 더미 신호(DM)의 상태가 라이징 에지 또는 폴링 에지를 갖도록 결정될 수 있다.
화상 데이터 D<0:n>의 마지막 비트 D(n)가 로우 레벨인 경우 더미 신호(DM)가 로우 레벨로 결정되고, 화상 데이터 D<0:n>의 마지막 비트 D(n)가 하이 레벨이 경우 더미 신호(DM)가 하이 레벨로 결정될 수 있다. 그러므로, 본 발명의 도 11의 (a) 및 (b)와 같이 더미 신호(DM)가 결정되는 경우, 화상 데이터 D<0:n>의 마지막 비트 D(n)와 더미 신호(DM) 사이에 레벨 천이가 발생하지 않는다.
종래의 CEDS 방식에서 각 화상 데이터 D<0:n>의 단위로 주기적으로 발생할 수 있는 레벨 천이는 본 발명의 실시예에 의하여 방지될 수 있다. 또한, 더미 신호(DM)는 화상 데이터 D<0:n>의 값에 종속되어 랜덤하게 발생할 수 있으며, 클럭 신호(CLK)도 더미 신호(DM)에 종속되어 랜덤하게 발생될 수 있다.
그러므로, 시스템 인터페이스 측면에서 랜덤한 상태의 클럭 신호(CLK)를 수신부로 전송할 수 있고, 그 결과 화상 데이터 단위 및 주기적으로 천이하는 클럭 신호 단위의 주기적인 EMI 발생이 방지될 수 있다.
또한, 본 발명의 실시예로서 전송부(10)에서 출력되는 디스플레이 신호(CED)는 더미 신호(DM)가 화상 데이터 D<0:n>의 마지막 비트 D(n)의 레벨에 종속되는 레벨을 가지며, 더미 신호(DM)와 클럭 신호(CLK) 중 적어도 하나가 동일 레벨의 2비트로 구성되도록 실시될 수 있다. 즉, 더미 신호(DM)와 클럭 신호(CLK) 중 적어도 하나는 2비트의 논리 로우 “00” 또는 2비트의 논리 하이 “11”로 설정될 수 있다. 물론, 클럭 신호(CLK)는 더미 신호(DM)가 천이된 레벨을 갖는다.
도 12는 더미 신호(DM)가 2비트로 구성된 것을 예시한 것이다. 여기에서, 도 12의 (a)는 화상 데이터 D<0:n>의 마지막 비트 D(n)가 논리 로우 레벨을 갖는 경우를 예시한 것이며, 2비트의 더미 신호(DM)가 화상 데이터 D<0:n>의 마지막 비트 D(n)의 레벨과 동일한 논리 로우(“00”)를 가지며, 1비트의 클럭 신호는 더미 신호(DM)가 천이된 논리 하이 레벨을 갖는다. 그리고, 도 12의 (b)는 화상 데이터 D<0:n>의 마지막 비트 D(n)가 논리 하이 레벨을 갖는 경우를 예시한 것이며, 2비트의 더미 신호(DM)가 화상 데이터 D<0:n>의 마지막 비트 D(n)의 레벨과 동일한 논리 하이(“00”)를 가지며, 1비트의 클럭 신호는 더미 신호(DM)가 천이된 논리 로우 레벨을 갖는다.
상기한 도 12와 달리, 본 발명의 디스플레이 신호(CED)는 1비트의 더미 신호(DM)와 2비트의 클럭 신호(CLK)를 포함할 수 있다.
또한, 도 13은 더미 신호(DM)와 클럭 신호(CLK)가 2비트로 구성된 것을 예시한 것이다. 여기에서, 도 13의 (a)는 화상 데이터 D<0:n>의 마지막 비트 D(n)가 논리 로우 레벨을 갖는 경우를 예시한 것이며, 2비트의 더미 신호(DM)가 화상 데이터 D<0:n>의 마지막 비트 D(n)의 레벨과 동일한 논리 로우(“00”)를 가지며, 2비트의 클럭 신호는 더미 신호(DM)가 천이된 논리 하이(“11”)를 갖는다. 그리고, 도 13의 (b)는 화상 데이터 D<0:n>의 마지막 비트 D(n)가 논리 하이 레벨을 갖는 경우를 예시한 것이며, 2비트의 더미 신호(DM)가 화상 데이터 D<0:n>의 마지막 비트 D(n)의 레벨과 동일한 논리 하이(“00”)를 가지며, 2비트의 클럭 신호(CLK)는 더미 신호(DM)가 천이된 논리 로우(“00”)를 갖는다.
상술한 도 12 및 도 13과 같은 프로토콜을 갖는 디스플레이 신호(CED)를 이용하는 경우에도, 더미 신호(DM) 또는 클럭 신호(CLK) 중 적어도 하나가 복수의 비트를 가짐에 의하여 화상 데이터들 사이에서 클럭 신호(CLK)를 추출하기 위한 충분한 마진을 확보할 수 있다.
또한, 도 12 및 도 13도 도 11의 (a) 및 (b)와 같이 마지막 화상 데이터의 비트 신호의 상태를 기준으로 후속되는 더미 신호(DM)의 상태가 라이징 에지 또는 폴링 에지를 갖도록 결정될 수 있다. 그러므로, 시스템 인터페이스 측면에서 랜덤한 상태의 클럭 신호(CLK)를 수신부(20)로 전송할 수 있고, 주기적인 EMI 발생이 방지될 수 있다.
또한, 본 발명의 디스플레이 신호(CED)는 도 14와 같이 화상 데이터 D<0:n>의 마지막 비트 D(n)의 레벨의 반대 레벨을 갖도록 종속된 2비트의 더미 신호(DM)와 더미 신호(DM)의 천이된 레벨을 갖는 2비트의 클럭 신호(CLK)를 포함할 수 있다. 도 14의 디스플레이 신호(CED)도 도 13과 같이 화상 데이터들 사이에서 클럭 신호(CLK)를 추출하기 위한 충분한 마진을 확보할 수 있다.
이상에서는 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시 예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 이라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방 가능함은 명백한 사실이다.
10 : 전송부 12 : 출력 회로
14 : 더미 신호 제공부 16 : 클럭 신호 제공부
20 : 수신부 110: 직렬-병렬 변환기
120: 클럭복원유닛 210: 클럭생성기
220: 전압제어지연기 230: 위상차 검출기
240: 전하펌프 250: 루프필터

Claims (15)

  1. 화상 데이터들 사이에 더미 신호와 클럭 신호를 순차적으로 임베디드한 디스플레이 신호를 전송하는 전송부; 및
    상기 디스플레이 신호를 수신하는 수신부;를 포함하고,
    상기 전송부는 상기 화상 데이터의 마지막 비트의 레벨과 동일한 레벨을 갖도록 상기 더미 신호를 제공하며, 상기 클럭 신호는 상기 더미 신호가 천이된 레벨을 갖도록 제공함을 특징으로 하는 디스플레이 신호 전송 장치.
  2. 제1 항에 있어서,
    상기 디스플레이 신호 내의 상기 더미 신호와 상기 클럭 신호는 각각 1비트로 구성되는 디스플레이 신호 전송 장치.
  3. 제1 항에 있어서,
    상기 디스플레이 신호 내의 상기 더미 신호와 상기 클럭 신호 중 적어도 하나는 동일 레벨의 2비트로 구성되는 디스플레이 신호 전송 장치.
  4. 제1 항에 있어서,
    상기 화상 데이터의 마지막 비트, 상기 더미 신호 및 상기 클럭 신호는 단일 종단 신호(Single ended signal)로 구성되는 디스플레이 신호 전송 장치.
  5. 제1 항에 있어서, 상기 전송부는,
    상기 화상 데이터의 마지막 비트의 레벨과 동일한 레벨을 갖는 상기 더미 신호를 제공하는 더미 신호 제공부;
    상기 더미 신호가 천이된 레벨을 갖는 상기 클럭 신호를 제공하는 클럭 신호 제공부; 및
    상기 화상 데이터, 상기 더미 신호 제공부의 상기 더미 신호 및 상기 클럭 신호 제공부의 상기 클럭 신호를 순차적으로 배열한 직렬 신호를 생성하고, 상기 직렬 신호를 상기 디스플레이 신호로 전송하는 출력 회로;를 포함하는 디스플레이 신호 전송 장치.
  6. 제1 항에 있어서,
    상기 수신부는 상기 디스플레이 신호에 포함된 에지에 대응하는 주기적인 에지 신호를 검출하고, 상기 에지 신호를 이용하여 마스터 클럭 신호를 생성하며, 상기 마스터 클럭 신호를 일정 단위 시간만큼 순차적으로 지연한 지연 클럭 신호들 중 어느 하나를 복원된 클럭 신호로 선택하는 디스플레이 신호 전송 장치.
  7. 제6 항에 있어서,
    상기 수신부는 상기 더미 신호가 개시되는 상기 에지 신호에 대응하여 마스크 신호를 활성화시키고, 상기 마스크 신호가 활성화된 구간에 포함된 상기 에지 신호에 동기하여 상기 마스터 클럭 신호의 라이징 에지를 결정하고, 상기 마스크 신호가 활성화된 이후 풀다운에 의하여 상기 마스터 클럭 신호를 유지하며, 상기 마스크 신호가 활성화된 이후 풀업에 의하여 상기 마스터 클럭 신호의 폴링 에지를 결정하는 디스플레이 신호 전송 장치.
  8. 제7 항에 있어서,
    상기 수신부는 상기 지연 클럭 신호들 중 같거나 서로 다른 하나 이상의 상기 지연 클럭 신호를 각각 이용하여 상기 마스크 신호, 상기 풀다운, 상기 풀업의 활성화를 제어하는 디스플레이 신호 전송 장치.
  9. 삭제
  10. 삭제
  11. 화상 데이터들의 마지막 비트의 레벨과 동일한 레벨을 갖는 더미 신호를 생성하는 단계;
    상기 더미 신호가 천이된 레벨을 가져서 주기적인 에지를 형성하도록 클럭 신호를 생성하는 단계; 및
    각각의 상기 화상 데이터들 사이에 상기 더미 신호와 상기 클럭 신호가 순차적으로 임베디드되도록 배열한 디스플레이 신호를 수신부로 출력하는 단계;를 포함함을 특징으로 하는 디스플레이 신호 전송 방법.
  12. 제11 항에 있어서,
    상기 디스플레이 신호 내의 상기 더미 신호와 상기 클럭 신호는 각각 1비트로 구성되는 디스플레이 신호 전송 방법.
  13. 제11 항에 있어서,
    상기 화상 데이터의 마지막 비트, 상기 더미 신호 및 상기 클럭 신호는 단일 종단 신호(Single ended signal)로 구성되는 되는 디스플레이 신호 전송 방법.
  14. 제11 항에 있어서,
    상기 수신부에서 상기 디스플레이 신호에 대응하여 상기 클럭 신호를 복원하는 클럭 신호 복원 과정을 더 포함하며,
    상기 클럭 신호 복원 과정은,
    상기 디스플레이 신호에 포함된 에지에 대응하는 주기적인 에지 신호를 검출하는 단계;
    상기 더미 신호가 개시되는 시점부터 적어도 하나의 에지 신호를 포함하는 구간 동안 활성화되는 마스크 신호를 생성하는 단계;
    상기 마스크 신호가 활성화된 상기 구간에 포함되는 상기 에지 신호에 동기하여 마스터 클럭 신호의 라이징 에지를 결정하는 단계;
    상기 마스터 클럭 신호의 라이징 에지가 결정된 후 풀다운에 의하여 상기 마스터 클럭 신호를 유지하는 단계;
    상기 풀다운에 의하여 상기 마스터 클럭 신호가 일정 시간 유지된 후 풀업에 의하여 상기 마스터 클럭 신호의 폴링 에지를 결정하는 단계; 및
    상기 마스터 클럭 신호를 일정 단위 시간만큼 순차적으로 지연한 지연 클럭 신호들을 생성하고 상기 지연 클럭 신호들 중 어느 하나를 복원된 클럭 신호로 선택하는 단계;
    를 더 포함하는 디스플레이 신호 전송 방법.
  15. 제14 항에 있어서,
    상기 지연 클럭 신호들 중 같거나 서로 다른 하나 이상의 상기 지연 클럭 신호를 각각 이용하여 상기 마스크 신호, 상기 풀다운, 상기 풀업의 활성화를 제어하는 디스플레이 신호 전송 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109036240B (zh) * 2017-06-09 2022-01-04 京东方科技集团股份有限公司 数据传输方法、时序控制器、源极驱动芯片和显示装置
CN107731192B (zh) * 2017-11-16 2020-01-31 深圳市华星光电技术有限公司 液晶显示器的驱动系统及液晶显示器的驱动方法
KR102507862B1 (ko) * 2018-07-09 2023-03-08 주식회사 엘엑스세미콘 인터페이스신호에서 임베디드클럭을 복원하는 클럭복원장치 및 소스드라이버
KR102621926B1 (ko) * 2018-11-05 2024-01-08 주식회사 엘엑스세미콘 인터페이스신호에서 임베디드클럭을 복원하는 클럭복원장치 및 소스드라이버
CN112951176B (zh) * 2021-04-20 2022-09-06 合肥京东方显示技术有限公司 一种数据采样器、驱动电路、显示面板及显示设备
KR20230087029A (ko) * 2021-12-09 2023-06-16 주식회사 엘엑스세미콘 디스플레이의 클럭 데이터 복원 회로 및 그의 클럭 복원 회로

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101327221B1 (ko) 2012-07-06 2013-11-11 주식회사 실리콘웍스 클럭생성기, 데이터 수신부 및 마스터 클럭신호 복원방법

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5825825A (en) * 1996-09-17 1998-10-20 Northern Telecom Limited Method of processing multi-level signals for simple clock recovery
KR100583631B1 (ko) * 2005-09-23 2006-05-26 주식회사 아나패스 클록 신호가 임베딩된 멀티 레벨 시그널링을 사용하는디스플레이, 타이밍 제어부 및 컬럼 구동 집적회로
KR100661828B1 (ko) * 2006-03-23 2006-12-27 주식회사 아나패스 직렬화된 멀티레벨 데이터 신호를 전달하기 위한디스플레이, 타이밍 제어부 및 데이터 구동부
KR101266067B1 (ko) * 2007-01-12 2013-05-22 삼성디스플레이 주식회사 클럭 임베디드 신호를 이용한 직렬 통신 방법 및 장치
KR101367279B1 (ko) * 2007-07-11 2014-02-28 삼성전자주식회사 클록을 내장한 데이터 신호를 전송하는 디스플레이 장치
JP2009049600A (ja) * 2007-08-16 2009-03-05 Ricoh Co Ltd 差動信号出力装置
KR100899781B1 (ko) 2008-12-18 2009-05-28 주식회사 아나패스 클록 정보와 함께 데이터를 전송하는 방법 및 장치
KR100924704B1 (ko) 2009-01-30 2009-11-03 주식회사 아나패스 블랭크 기간에 클록 신호를 전송하는 디스플레이 및 방법
KR100868299B1 (ko) 2008-03-20 2008-11-11 주식회사 아나패스 클록 정보와 함께 데이터를 전송하는 방법 및 장치
KR101272886B1 (ko) 2008-10-09 2013-06-11 주식회사 아나패스 클록 정보와 함께 데이터를 전송하는 방법 및 장치
KR100986041B1 (ko) * 2008-10-20 2010-10-07 주식회사 실리콘웍스 클럭 신호가 임베딩된 단일 레벨 신호 전송을 이용한 디스플레이 구동 시스템
KR101169210B1 (ko) * 2009-02-13 2012-07-27 주식회사 실리콘웍스 지연고정루프 기반의 클럭 복원부가 구비된 수신부 장치
KR101037559B1 (ko) * 2009-03-04 2011-05-27 주식회사 실리콘웍스 데이터 구동부의 모니터링 수단이 구비된 디스플레이 구동 시스템
KR101617325B1 (ko) * 2009-06-03 2016-05-19 삼성디스플레이 주식회사 표시 장치 및 이의 구동 방법
KR101642833B1 (ko) 2010-02-05 2016-07-26 삼성전자주식회사 클럭 임베디드 인터페이스 방법, 그 방법을 이용하는 송수신기 및 디스플레이 장치
KR101125504B1 (ko) * 2010-04-05 2012-03-21 주식회사 실리콘웍스 클럭 신호가 임베딩된 단일 레벨의 데이터 전송을 이용한 디스플레이 구동 시스템
JP5592001B2 (ja) * 2010-04-27 2014-09-17 トランスモード システムズ エービー 組込みクロック信号の多重化および逆多重化を含むデータ送信
KR101438478B1 (ko) 2011-11-24 2014-09-17 주식회사 실리콘웍스 지연고정루프 기반의 클럭 복원부가 구비된 수신부 장치의 데이터 수신방법
TWI567705B (zh) * 2012-12-27 2017-01-21 天鈺科技股份有限公司 顯示裝置及其驅動方法、時序控制電路的資料處理及輸出方法
KR102217944B1 (ko) 2014-01-27 2021-02-19 삼성전자주식회사 디스플레이 구동 회로

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101327221B1 (ko) 2012-07-06 2013-11-11 주식회사 실리콘웍스 클럭생성기, 데이터 수신부 및 마스터 클럭신호 복원방법

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