KR101617325B1

KR101617325B1 - 표시 장치 및 이의 구동 방법

Info

Publication number: KR101617325B1
Application number: KR1020090048874A
Authority: KR
Inventors: 김용범; 전병길; 여동현
Original assignee: 삼성디스플레이 주식회사
Priority date: 2009-06-03
Filing date: 2009-06-03
Publication date: 2016-05-19
Also published as: US20100309182A1; CN101908312A; JP5586332B2; JP2010283820A; KR20100130283A; CN101908312B

Abstract

본 발명은 움직임이 격한 동영상을 표시할 때에도 선명함을 유지하면서도, EMI(electromagnetic interference) 특성이 좋은 평판 표시 장치 및 그 구동 방법에 관한 것으로서, 복수의 화소를 포함하는 표시부와, 영상 신호를 멀티 레벨 신호로 변환하여 송신하는 송신부를 구비하는 신호 제어부와, 상기 송신부로부터 상기 멀티 레벨 신호를 수신하여 상기 영상 신호로 재생하고, 상기 재생된 영상 신호를 상기 화소에 제공하는 복수의 데이터 구동부와, 상기 송신부와 상기 복수의 데이터 구동부 중 어느 하나를 전기적으로 연결하는 제1 및 제2 배선 쌍을 포함하되, 상기 멀티 레벨 신호는 상기 제1 영상 신호를 직렬화한 직렬 데이터와 다른 전압 레벨을 가지는 임베딩 클럭이 상기 직렬 데이터에 임베딩되어 있으며, 상기 제1 및 제2 배선 쌍을 통하여 상기 송신부로부터 상기 복수의 데이터 구동부 중 어느 하나에 전송되는 것을 특징으로 한다.

표시 장치, 멀티 레벨 신호, 듀얼 포트 방식

Description

표시 장치 및 이의 구동 방법{DISPLAY APPARATUS AND METHOD FOR DRIVING THE SAME}

본 발명은 표시 장치 및 그 구동 방법에 관한 것이다. 특히, 움직임이 격한 동영상을 표시할 때에도 선명함을 유지하면서도, EMI(electromagnetic interference) 특성이 좋은 평판 표시 장치 및 그 구동 방법에 관한 것이다.

최근, 생활 수준의 향상으로 인하여, 고화질의 평판 표시 장치에 대한 수요가 급격히 증가하고 있다. 특히, 방송 표준으로서, 고선명 텔레비전(HDTV, high-definition television) 표준 방식이 도입됨으로 인하여, 평판 표시 장치에 대한 수요는 더욱 증가하고 있는 추세이다.

그러나, 평판 표시 장치는 게임 또는 스포츠 등과 같이 격한 움직임을 표시할 때, 물체가 흐릿하게 보이는 문제점을 가지고 있었다. 상술한 문제점을 해결하기 위하여, 기존에 초당 60개의 영상 프레임을 표시하던 것에서, 초당 120개 이상의 영상 프레임을 표시하는 기술이 등장하였다. 따라서, 평판 표시 장치에서 초당 120개 이상의 영상 프레임을 표시할 수 있게 됨으로써, 물체가 흐릿하게 보이던 문제점은 개선되었다.

그러나, 초당 120개 이상의 영상 프레임을 표시하기 위해서는 평판 표시 장치 내부에서 고속으로 영상 데이터를 전송하는 것이 필수적인데, 영상 데이터를 고속으로 전송하는 경우에 데이터 신호 상호 간에 간섭이 발생하게 된다는 새로운 문제점이 발생하게 되었다. 상술한 데이터 신호 상호간의 간섭 문제로 인하여, 평판 표시 장치 내부의 EMI(electromagnetic interference) 특성은 현저히 열화 되었다. 따라서, 상술한 새로운 문제점에 대한 해결책이 시급히 요청되고 있다.

따라서, 본 발명은 격한 움직임을 포함하는 동영상에서 물체가 흐릿하게 보이는 것을 방지하면서도, 평판 표시 장치 내부의 데이터 신호 상호 간의 간섭을 방지할 수 있는 평판 표시 장치 및 그 구동 방법을 제공하고자 한다.

다만, 본 발명이 해결할 수 있는 기술적 문제점들이 이상에서 언급한 것들로만 제한되는 것은 아니며, 언급되지 않은 또 다른 문제점들을 해결하기 위해서도 본 발명이 사용될 수 있다는 것을 당업자라면, 하기의 명세서 기재로부터 명확하게 이해할 수 있을 것이다.

상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치는 복수의 화소를 포함하는 표시부와, 영상 신호를 멀티 레벨 신호로 변환하여 송신하는 송신부를 구비하는 신호 제어부와, 상기 송신부로부터 상기 멀티 레벨 신호를 수신하여 상기 영상 신호로 재생하고, 상기 재생된 영상 신호를 상기 화소에 제공하는 복수 의 데이터 구동부와, 상기 송신부와 상기 복수의 데이터 구동부 중 어느 하나를 전기적으로 연결하는 제1 및 제2 배선 쌍을 포함하되, 상기 멀티 레벨 신호는 상기 제1 영상 신호를 직렬화한 직렬 데이터와 다른 전압 레벨을 가지는 임베딩 클럭이 상기 직렬 데이터에 임베딩되어 있으며, 상기 제1 및 제2 배선 쌍을 통하여 상기 송신부로부터 상기 복수의 데이터 구동부 중 어느 하나에 전송된다.

또한, 본 발명의 일 실시예에 따르면, 상기 송신부는, 직렬화 길이를 결정하는 PLL(Phase Locked Loop) 회로와, 상기 직렬화 길이를 수신하고 상기 영상 신호를 상기 멀티 레벨 신호로 변환하는 복수의 임베딩부를 포함한다.

또한, 본 발명의 일 실시예에 따르면, 상기 임베딩부는 상기 결정된 직렬화 길이에 기초하여 상기 직렬 데이터를 생성하는 직렬화기와 상기 임베딩 클럭을 상기 직렬 데이터에 임베딩하는 가산기를 포함한다.

또한, 본 발명의 일 실시예에 따르면, 상기 복수의 데이터 구동부 각각은, 상기 제1 배선 쌍 및 상기 제2 배선 쌍 중 어느 하나와 접속되고 상기 멀티 레벨 신호를 상기 영상 신호로 재생하는 서브 데이터 구동부를 포함한다.

또한, 본 발명의 일 실시예에 따르면, 상기 서브 데이터 구동부는, 상기 멀티 레벨 신호를 분리하는 기준 전압 레벨을 제공하는 기준 전압 발생기와, 상기 기준 전압 레벨에 따라 상기 멀티 레벨 신호를 임베딩 클럭 및 상기 직렬 데이터로 분리하는 입력 버퍼와, 상기 임베딩 클럭에 기초하여 병렬화용 클럭을 생성하고, 상기 직렬화 길이에 대응하는 병렬화용 위상 펄스를 제공하는 DLL (Delay-locked loop) 회로와, 상기 병렬화용 클럭 및 병렬화용 위상 펄스에 기초하여 상기 직렬 데이터를 병렬화하여 상기 영상 신호를 재생하는 병렬화기를 포함한다.

본 발명의 또 다른 일 실시예에 따르면, 복수의 화소를 포함하는 표시부와, 제1 영상 신호를 멀티 레벨 신호로 변환하고 제2 영상 신호를 싱글 레벨 신호로 변환하여 송신하는 송신부를 구비하는 신호 제어부와, 상기 송신부로부터 상기 멀티 레벨 신호 및 상기 싱글 레벨 신호를 수신하여 상기 제1 및 제2 영상 신호로 재생하고, 상기 재생된 제1 및 제2 영상 신호를 상기 화소에 제공하는 복수의 데이터 구동부와, 상기 송신부와 상기 복수의 데이터 구동부 중 어느 하나를 전기적으로 연결하는 제1 및 제2 배선 쌍을 포함하되, 상기 멀티 레벨 신호는 상기 제1 영상 신호를 직렬화한 제1 직렬 데이터와 다른 전압 레벨을 가지는 임베딩 클럭이 상기 제1 직렬 데이터에 임베딩되어 상기 제1 배선 쌍을 통하여 전송되며, 상기 싱글 레벨 신호는 상기 제2 영상 신호를 직렬화한 제2 직렬 데이터와 동일한 레벨을 가지는 더미 클럭이 상기 제2 직렬 데이터에 임베딩되어 제2 배선 쌍을 통하여 전송된다.

또한, 본 발명의 또 다른 일 실시예에 따르면, 상기 송신부는, 직렬화 길이를 결정하는 PLL 회로와, 상기 직렬화 길이를 수신하고 상기 제1 영상 신호를 상기 멀티 레벨 신호로 변환하는 제1 임베딩부와, 상기 제2 영상 신호를 상기 싱글 레벨 신호로 변환하는 제2 임베딩부를 포함한다.

또한, 본 발명의 또 다른 일 실시예에 따르면, 상기 제1 임베딩부는 상기 제1 영상 신호를 상기 제1 직렬 데이터로 변환하는 제1 직렬화기 및 상기 임베딩 클럭을 상기 제1 직렬 데이터에 임베딩하는 제1 가산기를 포함한다.

또한, 본 발명의 또 다른 일 실시예에 따르면, 상기 제2 임베딩부는 상기 제2 영상 신호를 상기 제2 직렬 데이터로 변환하는 제2 직렬화기 및 상기 더미 클럭을 상기 제2 직렬 데이터에 임베딩하는 제2 가산기를 포함한다.

또한, 본 발명의 또 다른 일 실시예에 따르면, 상기 데이터 구동부는, 상기 멀티 레벨 신호를 분리하는 기준 전압 레벨을 제공하는 기준 전압 발생기와, 기준 전압 레벨에 따라 상기 멀티 레벨 신호를 상기 임베딩 클럭 및 상기 제1 직렬 데이터로 분리하고, 상기 싱글 레벨 신호에서 제2 직렬 데이터를 추출하는 입력 버퍼와, 상기 임베딩 클럭에 기초하여 병렬화용 클럭을 생성하고, 상기 직렬화 길이에 대응하는 병렬화용 위상 펄스를 제공하는 DLL회로를 구비한다.

또한, 본 발명의 또 다른 일 실시예에 따르면, 상기 데이터 구동부는 상기 병렬화용 클럭 및 병렬화용 위상 펄스에 기초하여 상기 제1 및 제2 직렬 데이터를 병렬화하여 상기 제1 및 제2 영상 신호를 각각 재생하는 제1 및 제2 병렬화기를 포함한다.

따라서, 본 발명에 따르면, 격한 움직임을 포함하는 동영상에서 물체가 흐릿하게 보이는 것을 방지하면서도, 평판 표시 장치 내부의 데이터 신호 상호 간의 간섭을 방지하여 EMI 특성을 현저히 개선할 수 있는 평판 표시 장치 및 그 구동 방법이 제공할 수 있다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

비록 제1, 제2 등의 용어가 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.

도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 블록도이다. 도 2는 도 1에 개시된 다수의 화소 중, 어느 한 화소에 대한 등가 회로를 나타내고 있다. 도 3은 도 1의 신호 제어부를 설명하는 블록도이다. 도 1에서는 설명의 편의 를 위하여, 각 서브(sub) 데이터 구동부에 2개의 데이터 라인이 연결되어 있는 것으로 도시하였으나 이에 한정하는 것은 아니다.

도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 표시 패널(300), 신호 제어부(1000), 게이트 구동부(400) 및 복수의 데이터 구동부(500_1~500_k)를 포함한다.

표시 패널(300)은 다수의 게이트 라인(G1~Gn), 다수의 데이터 라인(D1~Dm) 및 다수의 화소(PX)를 포함하며, 영상이 표시되는 표시부(DA)와 영상이 표시되지 않으며, 표시부(DA)를 둘러싸고 있는 주변부(PA)로 구분될 수 있다.

표시부(DA)는 다수의 게이트 라인(G1~Gn), 다수의 데이터 라인(D1~Dm), 스위칭 소자(Q) 및 화소 전극(PE)이 형성된 제1 기판(100)과, 제 1 기판과 마주보고 있는 제2 기판(200)과, 제1 기판(100)과 제2 기판(200) 사이에 개재된 액정층(150)에 의하여 영상을 표시한다. 게이트 라인(G1~Gn)은 대략 행 방향으로 연장되어 서로가 거의 평행하고, 데이터 라인(D1~Dm)은 대략 열 방향으로 연장되어 서로가 거의 평행할 수 있다. 그리고, 주변부(PA)는 제1 기판(100)이 제2 기판(200)보다 더 넓게 형성되어 영상이 표시되지 않는 부분일 수 있다.

도 2를 참조하여 도 1에 개시된 다수의 화소 중 어느 한 화소(PX)에 대해 설명하면, 제1 기판(100)의 화소 전극(PE)과 대향하도록 제2 기판(200)의 공통 전극(CE)의 일부 영역에 색필터(CF)가 형성될 수 있다. 또한, 예를 들어, i번째(i=1~n) 게이트 라인(Gi)과 j번째(j=1~m) 데이터 라인(Dj)에 연결된 화소(PX)는 그 게이트 라인(Gi) 및 데이터 라인(Dj)에 연결된 스위칭 소자(Q)와 이에 연결된 액정 커패시터(liquid crystal capacitor, Clc) 및 유지 커패시터(storage capacitor, Cst)를 포함할 수 있다. 여기서, 유지 커패시터(Cst)는 필요에 따라 생략될 수 있다. 스위칭 소자(Q)는 예컨대, a-Si(amorphous-silicon)으로 이루어진 박막 트랜지스터(Thin Film Transistor, 이하 'a-Si TFT'라 함)일 수 있다. 상술한 도 2에서는 색필터(CF) 및 공통 전극(CE)이 제2 기판(200)에 형성되어 있는 것으로 도시하였지만, 이에 한정되는 것은 아니며 제1 기판(100)에 형성될 수도 있다.

도 1의 신호 제어부(1000)는 외부의 그래픽 제어기(미도시)로부터 원시 영상 신호(RGB) 및 그 표시를 제어하는 입력 제어 신호를 수신하여, 멀티 레벨 신호(MLS), 게이트 제어 신호(CONT1)를 출력한다. 여기서, 입력 제어 신호는 예컨대, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 메인 클럭 신호(MCK), 데이터 인에이블 신호(DE) 등을 포함할 수 있다. 이러한 신호 제어부(1000)는 도 3에 도시된 바와 같이 수신부(1100), 제어 신호 처리부(1230), 영상 신호 처리부(1210) 및 송신부(1300)를 포함할 수 있다.

수신부(1100)는 외부의 그래픽 제어기로부터 예컨대, LVDS(Low Voltage Differential Signaling) 방식으로 수신된 원시 영상 신호(RGB) 및 입력 제어 신호를 제어 신호 처리부(1230) 또는 영상 신호 처리부 (1210)에 제공할 뿐만 아니라, 제어 클럭 신호(CCK)와 같이 신호 처리에 있어 필요한 동기(synchronization) 제어 신호를 생성한다. 여기서, 외부의 그래픽 제어기로부터 표시 장치에 수신되는 신호는 LVDS 방식에 한정되는 것은 아니며, 예컨대, TMDS(Transition Minimized Differential Signaling) 등 다양한 방식으로 제공될 수 있다.

제어 신호 처리부(1230)는 수신부(1100)를 통하여 수신된 입력 제어 신호와 제어 클럭 신호(CCK)를 이용하여, 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2)를 생성한다. 게이트 제어 신호(CONT1)는 도 1의 게이트 구동부(400)에 제공되어 게이트 구동부(400)의 동작을 제어하는 신호로서, 각 프레임에서 게이트 구동부(400)의 동작을 개시하는 스캔 개시 신호, 게이트 온 전압의 출력 주기 등을 제어하는 적어도 하나의 게이트 클럭 신호등을 포함할 수 있다. 또한, 게이트 제어 신호(CONT1)는 게이트 온 전압의 지속 시간을 조절하는 출력 인에이블 신호를 더 포함할 수도 있다.

데이터 제어 신호(CONT2)는 도 1의 데이터 구동부(500_1~500_K)에 제공되어 데이터 구동부(500_1~500_K)의 동작을 제어하는 신호로서 예컨대, 데이터 구동부(500_1~500_K)의 동작을 개시하는 수평 개시 신호, 데이터 라인(D1~Dm)에 데이터 전압의 출력을 지시하는 로드 신호, 또는 직렬 데이터를 병렬화하는 것에 사용되는 병렬화 길이 신호등을 포함할 수 있다. 또한, 데이터 제어 신호(CONT2)는 데이터 공통 전압(Vcom)에 대한 데이터 전압의 극성을 반전시키는 반전 신호를 더 포함할 수도 있다.

영상 신호 처리부(1210)는 수신부(1100)를 통하여 수신된 원시 영상 신호(RGB)를 신호 처리하여 영상 신호(DAT)를 생성한다. 이러한 영상 신호 처리부(1210)는 예컨대, 수신된 원시 영상 신호(RGB)를 표시 장치에 적합하도록 감마 보정하거나, 프레임간의 계조 변화 정도에 따른 액정의 응답 속도를 보상하기 위해 오버 드라이빙하거나, 각 프레임 사이에 삽입되는 보간 프레임에 대응하는 보간 영 상 신호로 처리하는 등과 같은 다양한 영상 신호 처리를 하여 영상 신호(DAT)를 생성할 수 있다.

송신부(1300)는 영상 신호(DAT)로부터 제1 직렬 데이터(DATA1)를 생성하고, 제어 클럭 신호(CCK)로부터 임베딩 클럭(ECK)을 생성한다. 그리고, 제1 직렬 데이터(DATA1)에 임베딩 클럭(ECK)을 임베딩한 멀티 레벨 신호(MLS)를 생성하여, 대응하는 데이터 구동부(500_1~500_k)에 제공한다.

도 4는 본 발명의 송신부(1300)와 데이터 구동부(500_1~500_K) 사이의 접속관계를 예시하고 있는 도면이다. 도 4를 참고하면, 본 발명의 일 실시예에 따른 송신부(1300)와 데이터 구동부(500_1~500_K)는 배선부(1400)에 의하여 접속된다. 예컨대, 데이터 구동부(500_1, 500_2, . 500_K) 각각은 송신부(1300)와 2 쌍의 배선에 의하여 서로 전기적으로 접속되어 있다. 각 데이터 구동부는 IC의 형태일 수 있다. 이하, 2 쌍의 배선에 의하여 데이터 구동부(500_1, 500_2, . 500_K)와 송신부(1300)를 연결하는 구성을 듀얼 포트 방식(dual port scheme)이라 한다. 기존의 60Hz에서는 1 쌍의 배선에 의하여 서로 전기적으로 접속하는 구성을 사용하고 있었다. 그러나, 격한 움직임들을 포함하는 동영상을 표시하기 위해서 120 Hz의 프레임 레이트로 평판 표시 장치를 구동하는 경우에는 60 Hz 대비 2배의 전송 속도가 필요하다. 따라서, 듀얼 포트 방식을 이용하여 병렬적으로 영상 데이터를 전송함으로써, 2 배의 전송속도로서 전달할 수 있다.

도 5는 본 발명의 제1 실시예에 따른 송신부(1300)의 구체적인 구성을 도시하고 있다.

송신부(1300)는 PLL(Phase Locked Loop) 회로(1301) 및 제1 임베딩부(1302)를 포함할 수 있다. PLL 회로(1301)는 신호 제어부(1000)로부터 모드 신호(MODE) 및 제어 클럭 신호(CCK)를 제공받는다. 모드 신호(MODE)는 데이터 구동부(500_1~500_K)의 개수 정보 및 계조 정보를 몇 비트로 처리할 것인지에 대한 정보(color depth)를 포함한다. 모드 신호(MODE)에 기초하여 PLL회로는 직렬화 길이(CK_SER)를 결정한다. 또한, PLL 회로(1301)는 제어 클럭 신호(CCK)에 기초하여 기준 클럭(RCK)을 생성한다. 결정된 직렬화 길이(CK_SER) 및 기준 클럭(RCK)은 제1 직렬화기(1303)에 전송된다.

제1 직렬화기(1303)는 영상 신호 처리부(1210)에서 병렬적으로 입력되는 영상 신호(DAT)를 수신하고, PLL 회로(1301)로부터 직렬화 길이(CK_SER) 및 기준 클럭(RCK)을 수신한다. 제1 직렬화기(1303)는 PLL 회로(1301)로부터 수신한 직렬화 길이(CK_SER)에 기초하여 영상 신호(DAT)를 직렬화하여(이하, 제1 직렬 데이터(DATA1)라 한다) 제1 버퍼(1304)로 전송한다. 또한, PLL 회로(1301)로부터 수신한 기준 클럭(RCK)에 기초하여 임베딩 클럭(ECK)을 생성하여 제2 버퍼(1305)로 송신한다.

제1 버퍼(1304) 및 제2 버퍼(1305)는 제1 직렬 데이터(DATA1) 및 임베딩 클럭(ECK)을 제1 가산기(1306)로 송신한다. 제1 가산기(1306)는 수신된 제1 직렬 데이터(DATA1) 내에 임베딩 클럭(ECK)을 임베딩하여 멀티 레벨 신호(MLS)를 출력하게 된다.

도 6은 본 발명의 일 실시예에 따른 데이터 구동부(500_1~ 500_K)에 포함된 서브 데이터 구동부를 나타내고 있다.

도 5 및 도 6을 참조하면, 송신부(1300)의 제1 가산기(1306)로부터 2 쌍의 배선 중 도 4의 제1 배선 쌍(1401)을 통하여 수신된 신호가 서브 데이터 구동부의 입력 버퍼(501)로 송신된다. 입력 버퍼(501)는 기준 신호 생성기(504)에서 생성된 기준 전압 레벨(refh, refl) 및 신호 제어부(1000)로부터 입력되는 병렬화 길이(PCK_SER)에 따라, 멀티 레벨 신호(MLS)로부터 임베딩 클럭(ECK)과 제1 직렬 데이터 신호(DATA1)를 분리한다. 분리된 임베딩 클럭(ECK)은 DLL 회로(502)를 거쳐서, 병렬화용 클럭(PCK)을 생성하여 제1 병렬화기(503)로 전송한다. 또한, DLL 회로(502)는 병렬화 시에, 예컨대, 계조 표시용 비트 수가 10비트인 경우에, RGB 계조 표시용 30비트에 컨트롤 비트 등, 6비트를 더한 36비트의 병렬화용 위상 펄스를 제1 병렬화기(503)로 전송한다.

제1 병렬화기(503)는 수신된 병렬화용 클럭(PCK) 및 병렬화용 위상 펄스에 기초하여, 예컨대, 10 비트의 제1 영상 신호를 재생하여, 패널 상의 화소에 전송한다.

도 7 및 도 8은 본 발명의 송신부(1300)와 데이터 구동부(500_1~500_K) 사이에서 전송되는 신호를 예시하고 있는 도면이다. 도 7 및 도 8을 참조하면, 본 발명의 송신부(1300)와 데이터 구동부(500_1~500_K) 사이에서 전송되는 멀티 레벨 신호는 제1 신호(31) 및 제2 신호(32)를 포함하는 차동쌍(differential pair) 신호로서, 제1 직렬 데이터(DATA1) 및 데이터 구동부(500_1~500_K)를 제어하는 제어 신호를 포함하는 제1 구간(34)과, 임베딩 클럭(ECK)을 포함하는 제2 구간(33)에서 영상 신호의 전압 레벨이 다른 멀티 레벨 신호(MLS)를 사용할 수 있다.

임베딩 클럭(ECK)을 제1 직렬 데이터(DATA1)에 임베딩(embedding)하여 멀티 전압 레벨을 가진 멀티 레벨 신호(MLS)를 사용하면, 클럭 신호와 영상 신호를 송수신 할 때에 양 신호의 동기화를 위한 마진을 줄일 수 있기 때문에 데이터 전송 속도를 더욱 증가시킬 수 있다.

구체적으로, 제1 구간(34)에서는 제1 및 제2 신호(31, 32)가 Vcoh와 Vcol 사이에서 스윙(swing)하는 반면, 제2 구간(33)에서는 제1 및 제2 신호(31, 32)가 Vdoh과 Vdol 사이에서 스윙할 수 있다. 즉, 멀티 레벨 신호(MLS)는 제1 구간(34)에서의 제1 및 제2 신호(31, 32)의 레벨 차의 절대값(G1)과 제2 구간(33)에서의 제1 및 제2 신호(31, 32)의 레벨 차의 절대값(G2)이 다를 수 있다. 이에 의해, 데이터 구동부(500_1~500_k)는 한 쌍의 라인을 통해 멀티 레벨 신호(MLS)를 제공받더라도, 제1 및 제2 신호(31, 32)의 레벨 차의 절대값에 따라 제1 직렬 데이터(DATA1)와, 임베딩 클럭(ECK)을 분리할 수 있다.

여기서, 멀티 레벨 신호(MLS) 중 제1 구간(34)에 포함된 데이터 정보는 제1 및 제2 신호(31, 32)의 레벨 차이에 의해 표현될 수 있다. 예를 들어, 영상 신호(DAS_1~DAS_k)의 제1 구간(34)에서 제1 신호(31)의 레벨이 제2 신호(32)의 레벨보다 높은 경우에는 데이터 정보 "1"을 나타내는 반면, 제2 신호(32)의 레벨이 제1 신호(31)의 레벨보다 높은 경우에는 데이터 정보 "0"을 나타낼 수 있다.

또한, 멀티 레벨 신호(MLS)는 제2 구간(33)의 전후에 클럭 헤드 구간(Ph) 또는 클럭 테일 구간(Pt)을 개재하여, 제1 구간(34)으로부터 제2 구간(33)으로 진입 하기 전의 마지막 데이터 정보를 서브 데이터 구동부(500_1~500_k)에 보다 안정적으로 제공할 수 있다.

따라서, 본 발명의 제1 실시예에 따르면, 임베딩 클럭(ECK)이 제1 직렬 데이터(DATA1)에 임베딩되어 있기 때문에 종래의 기술에 비하여 배선 수를 현저히 줄일 수 있기 때문에, 배선 사이의 공간을 넓게 할 수 있고, 따라서, EMI 특성이 종래 기술에 비하여 크게 향상된다.

도 9 내지 도 12에서는 본 발명의 제2 실시예에 따른 고속 영상 데이터 전송 방법 및 그 방법을 사용하는 평판 표시 장치를 개시하고 있다. 도 9 내지 12에서 나타낸 제2 실시예에서도 기본적으로 도 4에 개시된 바와 같은 듀얼 포트 방식을 사용하고 있다. 다만, EMI 특성을 더욱더 향상시키기 위하여 제1 실시예를 하기와 같이 변형한다.

도 9는 본 발명의 제2 실시예에 따른 송신부(1300)의 구체적인 구성을 도시하고 있다.

도 9에 도시된 송신부(1300)는 제1 및 제2 임베딩부(1302, 1312)를 포함하고 있다. 제1 임베딩부(1302)의 구성은 기본적으로 도 5에 도시한 내용과 동일하기 때문에 세부적인 설명은 생략한다. 이하에서는 설명의 편의를 위하여, 제1 및 제2 임베딩부(1302, 1312)로 입력되는 영상 신호(DAT)를 각각 제1 및 제2 영상 신호(DAT1, DAT2)라 한다.

제2 임베딩부(1312)는 제2 직렬화기(1307), 제3 버퍼(1308), 제4 버퍼(1309) 및 제2 가산기(1310)를 포함한다. 제2 직렬화기(1307)도 영상 신호 처리부(1210)에 서 병렬적으로 입력되는 영상 신호(DAT)를 수신하고, PLL 회로(1301)로부터 직렬화 길이(CK_SER) 및 기준 클럭(RCK)을 수신한다. 제2 직렬화기(1307)는 PLL 회로(1301)로부터 수신한 직렬화 길이(CK_SER)에 기초하여 제2 영상 신호(DAT2)를 직렬화하여(이하, 제2 직렬 데이터(DATA2)라 한다), 제3 버퍼(1308)로 전송한다. 또한, PLL 회로(1301)로부터 수신한 기준 클럭(RCK)에 기초하여 더미 클럭(DCK)을 제4 버퍼(1309)로 송신한다.

제3 버퍼(1308) 및 제4 버퍼(1309)는 직렬화된 제2 직렬 데이터(DATA2) 및 더미 클럭(DCK)을 제2 가산기(1310)로 송신한다. 이 경우, 더미 클럭(DCK)은 상술한 바와 같이, 영상 신호와 동일한 전압 레벨을 가진 신호이다. 제2 가산기(1310)는 수신된 제2 직렬 데이터(DATA2) 내에 더미 클럭(DCK)을 임베딩하여 싱글 레벨 신호(SLS)를 출력하게 된다. 제2 직렬 데이터(DATA2) 내에 더미 클럭(DCK)이 포함됨으로 인하여, 멀티 레벨 신호(MLS)와 싱글 레벨 신호(SLS)는 동일한 주기를 가지게 된다.

멀티 레벨 신호(MLS)는 제1 배선 쌍(1401)을 통하여 데이터 구동부(500_1~ 500_K)로 전송되며, 싱글 레벨 신호는 제2 배선 쌍(1402)을 통하여 데이터 구동부(500_1~ 500_K)로 전송된다.

도 10은 본 발명의 제2 실시예에 따른 데이터 구동부(500_1~ 500_K)에 포함된 서브 데이터 구동부를 나타내고 있다.

도 10을 참조하면, 송신부(1300)의 가산기로부터 2 쌍의 배선을 통하여 수신된 신호가 서브 데이터 구동부의 입력 버퍼(501)로 송신된다. 입력 버퍼(501)는 기 준 신호 생성기(504)에서 생성된 기준 전압 레벨(refh, refl) 및 신호 제어부(1000)로부터 입력되는 병렬화 길이(PCK_SER)에 기초하여, 멀티 레벨 신호(MLS)로부터 임베딩 클럭(ECK)과 제1 직렬 데이터 신호(DATA1)를 분리한다. 또한, 싱글 레벨 신호(SLS)로부터, 더미 클럭(ECK)을 분리해 낸 제2 직렬 데이터 신호(DATA2)를 추출한다.

추출된 임베딩 클럭(ECK)은 DLL 회로(502)를 거쳐서, 병렬화용 클럭(PCK)을 생성하여 제1 병렬화기(503) 및 제2 병렬화기(DES2)에 전송한다. 또한, DLL 회로(502)는 병렬화 시에, 예컨대, 계조 표시용 비트 수가 10비트인 경우에, RGB 계조 표시용 30비트에 컨트롤 비트, 예컨대, 6비트를 더한 36비트의 병렬화용 위상 펄스를 제1 및 제2 병렬화기(DES1, DES2)로 전송한다.

제1 및 제2 병렬화기(DES1, DES2)는 수신된 병렬화용 클럭(PCK) 및 병렬화용 위상 펄스에 기초하여, 예컨대, 10 비트의 제1 및 제2 영상 신호를 재생하여, 패널 상의 화소에 전송한다.

도 11은 도 9 및 도 10에서 개시하고 있는 송신부(1300)와 데이터 구동부(500_1~500_K) 사이에서 전송되는 멀티 레벨 신호(MLS) 및 싱글 레벨 신호(SLS)를 도시하고 있다. 또한, 도 12는 싱글 레벨 신호(SLS)를 보다 상세히 나타내고 있다.

구체적으로, 도 11에 나타낸 2개의 영상 신호 중, 1 개의 신호에는 임베딩 클럭(ECK)이 제1 직렬 데이터(DATA1)에 임베딩되어 있으며, 다른 1 개의 신호에는 임베딩 클럭(ECK) 대신에, 제2 영상 신호(DATA2)와 동일한 레벨을 가지는 더미 클 럭(DCK)이 임베딩되어 있다. 이 경우, 한 쌍의 임베딩 클럭(ECK) 상호간에 발생하는 신호 간섭을 제거함으로써, 더욱 효과적으로 EMI 특성을 개선할 수 있다는 현저한 효과가 있다.

도 13은 본 발명의 제1 실시예와, 제2 실시예에 따른 표시 장치에 있어서, EMI 특성을 실험한 결과이다. 도 13을 참조하면, 제1 실시예에서 EMI가 발생하는 주파수 중 일부 주파수에 대하여 제2 실시예에서는 EMI가 현저히 감소된 것을 알 수 있다.

따라서, 본 발명의 제2 실시예에 따르면, 제1 직렬 영상 데이터 및 제2 직렬 영상 데이터 중 어느 하나에만 임베딩 클럭(ECK)이 포함되어 있으므로, 듀얼 포트 방식의 2쌍의 배선을 통하여 임베딩 클럭(ECK)이 서로 간섭을 일으키는 현상을 방지함으로써, 제1 실시예에 기재된 것보다 EMI 특성을 더욱더 개선할 수 있다는 현저한 효과가 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

도 1은 본 발명의 표시 장치를 설명하기 위한 블록도이다.

도 2는 도 1의 한 화소의 등가 회로도이다.

도 3은 도 1의 신호 제어부를 설명하는 블록도이다.

도 4는 본 발명의 신호 제어부의 송신부 및 데이터 구동부의 배선을 예시하는 도면이다.

도 5는 본 발명의 일 실시예에 따른 신호 제어부의 송신부를 예시하는 도면이다.

도 6은 본 발명의 일 실시예에 따른 데이터 구동부의 서브 데이터 구동부를 나타내는 블록도이다.

도 7 및 도 8은 본 발명의 일 실시예에 따른 신호 제어부의 송신부와 데이터 구동부의 서브 데이터 구동부 사이에서 전송되는 신호에 대한 예시이다.

도 9는 본 발명의 본 발명의 또 다른 실시예에 따른 신호 제어부의 송신부를 예시하는 도면이다.

도 10은 본 발명의 또 다른 실시예에 따른 데이터 구동부를 나타내는 블록도이다.

도 11 및 도 12는 본 발명의 일 실시예에 따른 신호 제어부의 송신부와 데이터 구동부의 서브 데이터 구동부 사이에서 전송되는 신호에 대한 예시이다.

도 13은 본 발명의 실시예들에 따른 표시 장치에 대한 EMI 실험 결과에 대한 그래프이다.

<도면의 주요 부분에 대한 부호의 설명>

100: 제1 기판 200: 제2 기판

300: 표시 패널 400: 게이트 구동부

500_1~500_K: 데이터 구동부 501: 입력 버퍼

502: DLL 회로 503: 병렬화기

1000: 신호 제어부 1300: 송신부

1301: PLL 회로 1302: 제1 임베딩부

1303: 제1 직렬화기 1307: 제2 직렬화기

1312: 제2 임베딩부

Claims

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복수의 화소를 포함하는 표시부와,

제1 영상 신호를 멀티 레벨 신호로 변환하고 제2 영상 신호를 싱글 레벨 신호로 변환하여 송신하는 송신부를 구비하는 신호 제어부와,

상기 송신부로부터 상기 멀티 레벨 신호 및 상기 싱글 레벨 신호를 수신하여 상기 제1 및 제2 영상 신호로 재생하고, 상기 재생된 제1 및 제2 영상 신호를 상기 화소에 제공하는 복수의 데이터 구동부와,

상기 송신부와 상기 복수의 데이터 구동부 중 어느 하나를 전기적으로 연결하는 제1 및 제2 배선 쌍을 포함하되,

상기 멀티 레벨 신호는 상기 제1 영상 신호를 직렬화한 제1 직렬 데이터 및 상기 제1 직렬 데이터에 임베딩되고 상기 제1 직렬 데이터와 다른 전압 레벨을 가지는 임베딩 클럭을 포함하며 상기 제1 배선 쌍을 통하여 전송되고, 상기 싱글 레벨 신호는 상기 제2 영상 신호를 직렬화한 제2 직렬 데이터 및 상기 제 2 직렬 데이터에 임베딩되고 상기 제2 직렬데이터와 동일한 레벨을 가지는 더미 클럭을 포함하며 제2 배선 쌍을 통하여 전송되는 것을 특징으로 하는 표시 장치.
제 7 항에 있어서, 상기 송신부는, 직렬화 길이를 결정하는 PLL 회로와, 상기 직렬화 길이를 수신하고 상기 제1 영상 신호를 상기 멀티 레벨 신호로 변환하는 제1 임베딩부와, 상기 제2 영상 신호를 상기 싱글 레벨 신호로 변환하는 제2 임베 딩부를 포함하는 것을 특징으로 하는 표시 장치.
제 8 항에 있어서, 상기 제1 임베딩부는 상기 제1 영상 신호를 상기 제1 직렬 데이터로 변환하는 제1 직렬화기 및 상기 임베딩 클럭을 상기 제1 직렬 데이터에 임베딩하는 제1 가산기를 포함하는 것을 특징으로 하는 표시 장치.
제 9 항에 있어서, 상기 제2 임베딩부는 상기 제2 영상 신호를 상기 제2 직렬 데이터로 변환하는 제2 직렬화기 및 상기 더미 클럭을 상기 제2 직렬 데이터에 임베딩하는 제2 가산기를 포함하는 것을 특징으로 하는 표시 장치.
제 10 항에 있어서, 상기 데이터 구동부는,

상기 멀티 레벨 신호를 분리하는 기준 전압 레벨을 제공하는 기준 전압 발생기와,

기준 전압 레벨에 따라 상기 멀티 레벨 신호를 상기 임베딩 클럭 및 상기 제1 직렬 데이터로 분리하고, 상기 싱글 레벨 신호에서 제2 직렬 데이터를 추출하는 입력 버퍼와,

상기 임베딩 클럭에 기초하여 병렬화용 클럭을 생성하고, 상기 직렬화 길이에 대응하는 병렬화용 위상 펄스를 제공하는 DLL회로를 구비하는 것을 특징으로 하는 표시 장치.
제 11 항에 있어서, 상기 데이터 구동부는 상기 병렬화용 클럭 및 병렬화용 위상 펄스에 기초하여 상기 제1 및 제2 직렬 데이터를 병렬화하여 상기 제1 및 제2 영상 신호를 각각 재생하는 제1 및 제2 병렬화기를 포함하는 것을 특징으로 하는 표시 장치.
제 7 항에 있어서, 상기 데이터 구동부는,

상기 멀티 레벨 신호를 분리하는 기준 전압 레벨을 제공하는 기준 전압 발생기와,

기준 전압 레벨에 따라 상기 멀티 레벨 신호를 상기 임베딩 클럭 및 상기 제1 직렬 데이터로 분리하고, 상기 싱글 레벨 신호에서 제2 직렬 데이터를 추출하는 입력 버퍼와,

상기 임베딩 클럭에 기초하여 병렬화용 클럭을 생성하고, 직렬화 길이에 대응하는 병렬화용 위상 펄스를 제공하는 DLL회로를 구비하는 것을 특징으로 하는 표시 장치.
제 13 항에 있어서, 상기 데이터 구동부는 상기 병렬화용 클럭 및 병렬화용 위상 펄스에 기초하여 상기 제1 및 제2 직렬 데이터를 병렬화하여 상기 제1 및 제2 영상 신호를 각각 재생하는 제1 및 제2 병렬화기를 포함하는 것을 특징으로 하는 표시 장치.
삭제
복수의 화소를 포함하는 표시부를 포함하는 표시 장치를 구동하는 방법에 있어서,

제1 영상 신호를 제1 직렬 데이터로 변환하고, 상기 제1 직렬 데이터에 임베딩 클럭을 임베딩하여 멀티 레벨 신호로 변환하는 단계와,

제 2 영상 신호를 제2 직렬 데이터로 변환하고, 상기 제2 직렬 데이터에 더미 클럭을 임베딩하여 싱글 레벨 신호로 변환하는 단계와,

상기 멀티 레벨 신호 및 상기 싱글 레벨 신호를 수신하여 상기 제1 및 제2 영상 신호로 각각 재생하고, 상기 재생된 제1 및 제2 영상 신호를 상기 화소에 제공하는 단계를 포함하되,

상기 멀티 레벨 신호를 송신하는 송신부와 상기 멀티 레벨 신호를 수신하여 영상 신호를 재생하는 복수의 데이터 구동부 중 어느 하나는 제1 및 제2 배선 쌍을 통하여 전기적으로 연결되는 것을 특징으로 하는 표시 장치 구동 방법.
제 16 항에 있어서, 상기 임베딩 클럭은 상기 제1 직렬 데이터보다 큰 전압 레벨을 가지고,

상기 더미 클럭은 상기 제2 직렬 데이터와 동일한 전압 레벨을 가지는 것을 특징으로 하는 표시장치 구동 방법.
제 16 항에 있어서, 상기 멀티 레벨 신호 및 상기 싱글 레벨 신호로부터 상기 제1 및 제2 영상 신호를 각각 재생할 때, 하나의 DLL 회로로부터 생성된 병렬화용 클럭 및 병렬화 위상 펄스에 공통적으로 기초하여 제1 및 제2 영상 신호를 각각 재생하는 것을 특징으로 하는 표시 장치 구동 방법.
제 18 항에 있어서, 상기 임베딩 클럭은 상기 제1 직렬 데이터보다 큰 전압 레벨을 가지고,

상기 더미 클럭은 상기 제2 직렬 데이터와 동일한 전압 레벨을 가지는 것을 특징으로 하는 표시장치 구동 방법.